CN105513969B - 晶体管的形成方法 - Google Patents

Abstract

一种晶体管的形成方法，包括：在衬底表面形成伪栅极膜；在伪栅极膜内掺杂离子，在伪栅极膜内形成掺杂区和未掺杂区，掺杂区的表面与伪栅极膜的表面齐平，未掺杂区位于掺杂区底部；在伪栅极膜内掺杂离子之后，刻蚀部分伪栅极膜直至暴露出衬底表面为止，在衬底表面形成伪栅极层；对伪栅极层的侧壁进行减薄，使未掺杂区的侧壁相对于掺杂区的侧壁凹陷；在对伪栅极层的侧壁进行减薄之后，在伪栅极层两侧的衬底内形成源漏区；在形成源漏区之后，在衬底表面形成介质层，介质层覆盖伪栅极层的侧壁，且介质层的表面与伪栅极层的表面齐平；去除伪栅极层，在介质层内形成第一开口；在第一开口内形成栅极。所形成的晶体管的性能提高。

Description

晶体管的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。

对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。

为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。

然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。

发明内容

本发明解决的问题是提高所形成的晶体管的性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在衬底表面形成伪栅极膜；在所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，所述未掺杂区位于所述掺杂区底部；在所述伪栅极膜内掺杂离子之后，刻蚀部分所述伪栅极膜直至暴露出衬底表面为止，在所述衬底表面形成伪栅极层，所述伪栅极层包括未掺杂区、以及位于未掺杂区表面的掺杂区；对所述伪栅极层的侧壁进行减薄，使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷；在对所述伪栅极层的侧壁进行减薄之后，在所述伪栅极层两侧的衬底内形成源漏区；在形成源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极层的侧壁，且所述介质层的表面与所述伪栅极层的表面齐平；去除所述伪栅极层，在所述介质层内形成第一开口；在所述第一开口内形成栅极。

可选的，所述伪栅极膜的材料为硅；在所述伪栅极膜内掺杂的离子为硼离子；所述掺杂区的厚度小于300埃。

可选的，所述伪栅极膜的材料为无定形硅或多晶硅；所述伪栅极膜的厚度为500埃～1500埃，形成工艺为化学气相沉积工艺或物理气相沉积工艺。

可选的，对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液的温度小于40℃。

可选的，在所述伪栅极膜内掺杂离子的工艺为离子注入工艺，注入能量小于6KeV，注入剂量大于1E15atoms/cm²。

可选的，还包括：在所述离子注入工艺之后，采用退火工艺激活所述伪栅极膜内掺杂的离子；所述退火工艺为尖峰退火，退火温度为900℃～1100℃，退火时间为5秒～30秒。

如权利要求1所述的晶体管的形成方法，其特征在于，对所述伪栅极层的侧壁进行减薄的厚度为3纳米～6纳米。

可选的，所述刻蚀伪栅极膜并形成伪栅极层的工艺包括：在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成伪栅极层的对应位置和结构；以所述掩膜层为掩膜，刻蚀所述伪栅极膜并形成伪栅极层。

可选的，所述掩膜层的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合；所述掩膜层的厚度为50埃～200埃；所述掩膜层的形成工艺包括：在伪栅极膜表面形成掩膜材料膜；刻蚀部分掩膜材料膜直至暴露出伪栅极膜表面，形成掩膜层；所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。

可选的，刻蚀部分所述伪栅极膜以形成栅极层的工艺为湿法刻蚀工艺、各向异性的干法刻蚀工艺中的一种或两种组合。

可选的，还包括：在形成源漏区之前，在所述伪栅极层的侧壁表面形成侧墙；在所述伪栅极层和侧墙两侧的衬底内形成源漏区；所述侧墙的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合；所述侧墙的厚度为20埃～100埃；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

可选的，在对所述伪栅极层的侧壁进行减薄之后，形成介质层之前，在所述伪栅极层两侧的衬底内形成应力层；在所述应力层内掺杂P型离子或N型离子形成源漏区；所述应力层的形成方法包括：在所述伪栅极层两侧的衬底内形成第二开口；采用选择性外延沉积工艺在所述第二开口内形成应力层。

可选的，所述应力层的材料为硅锗或碳化硅。

可选的，所述介质层的形成工艺包括：在所述衬底和伪栅极层表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层表面为止，形成介质层。

可选的，所述介质膜的形成工艺为流体化学气相沉积工艺、高深宽比沉积工艺中的一种或两种组合。

可选的，所述栅极的形成工艺包括：在所述介质层表面和第一开口内形成栅极膜，所述栅极膜填充满所述第一开口；平坦化所述栅极膜直至暴露出介质层表面，形成栅极。

可选的，还包括：在所述平坦化工艺暴露出所述介质层表面之后，平坦化所述栅极和介质层，使所述栅极和介质层的厚度减小，所述栅极和介质层减小的厚度大于或等于所述掺杂区的厚度。

可选的，还包括：在形成所述伪栅极膜之前，在衬底表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅极膜；所述伪栅介质膜的材料为氧化硅，形成工艺为热氧化工艺或化学气相沉积工艺，厚度为5埃～30埃；刻蚀部分所述伪栅极膜以形成伪栅极层的工艺停止于所述伪栅介质膜表面；在去除所述伪栅极层之后，去除第一开口底部的伪栅介质膜。

可选的，所述衬底包括第一区域和第二区域，所述第一区域和第二区域之间的衬底内具有隔离结构；所述伪栅极层分别位于所述衬底的第一区域和第二区域表面；在第一区域的源漏区内掺杂有P型离子；在第二区域的源漏区内掺杂有N型离子。

可选的，所述衬底为平面基底；或者，所述衬底包括基底、以及位于基底表面的鳍部，所述伪栅极层横跨于所述鳍部的侧壁和顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在衬底表面形成伪栅极膜之后，刻蚀所述伪栅极膜形成伪栅极层之前，对所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，而位于所述掺杂区底部不具有掺杂离子的部分伪栅极膜则形成未掺杂区。在后续刻蚀伪栅极膜并形成伪栅极层之后，所述伪栅极层也包括未掺杂区、以及位于未掺杂区表面的掺杂区，由于所述掺杂区和未掺杂区之间具有刻蚀选择性，在对伪栅极层的侧壁进行减薄时，能够使所述减薄工艺对所述未掺杂区的减薄速率较大，而对所述掺杂区的减薄速率较小，从而能够使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷，因此能够使所述伪栅极层的底部尺寸小于顶部尺寸。在形成所述介质层并去除所述伪栅极层之后，在所述介质层内形成的第一开口内壁的形貌与所述伪栅极层的形貌一致，因此所形成的第一开口底部尺寸也小于顶部尺寸，则在所述第一开口内形成栅极的工艺难度降低，所述栅极的材料易于进入所述第一开口底部，而且所述栅极的材料难以在所述第一开口的顶部侧壁表面堆积，从而能够保证所述栅极的材料填充满所述第一开口，使得所形成的栅极内部均匀致密，避免了所形成的栅极内部形成空洞，从而使所述栅极的性能稳定。因此，所形成的晶体管的性能稳定、可靠性提高。

进一步，所述伪栅极膜的材料为硅，且在所述伪栅极膜内掺杂的离子为硼离子。当后续对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液对于掺杂硼离子的硅材料刻蚀速率较慢，而对于不具有掺杂离子的硅材料刻蚀速率较快，因此，能够在减薄所述伪栅极层的侧壁之后，使未掺杂区的侧壁相对于掺杂区的侧壁凹陷，从而使后续形成于介质层内的第一开口底部尺寸小于顶部尺寸，使形成于所述第一开口内的栅极内部致密均匀。

进一步，当在所述伪栅极膜内掺杂离子的工艺为离子注入工艺时，所述掺杂区的厚度由所述离子注入工艺的注入能量决定，通过调控所述离子注入的能量，能够精确控制所述掺杂区的厚度。当所述离子注入的能量小于6KeV时，能够控制所述掺杂区的厚度小于300埃，则不会因所述掺杂区的厚度过厚而影响后续形成与第一开口内的栅极形貌，能够在保证所述栅极内部不产生空洞的情况下，保证所形成的栅极性能稳定、且符合技术需求。

进一步，当在所述伪栅极膜内掺杂离子的工艺为离子注入工艺时，所述注入剂量决定了所述掺杂区与未掺杂区之间的刻蚀选择比，而且，所述离子注入的剂量越高，所述掺杂区与未掺杂区之间的刻蚀选择比越大。当所述注入剂量大于1E15atoms/cm²时，能够在对伪栅极的侧壁进行减薄之后，保证所述掺杂区的侧壁减薄量远小于所述未掺杂区的侧壁减薄量，则所述未掺杂区侧壁相对于所述掺杂区侧壁凹陷的形貌清晰，有利于使后续形成于第一开口内的栅极内部致密均匀，所形成的晶体管性能稳定。

附图说明

图1至图4是本发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图；

图5至图14是本发明另一实施例的晶体管形成过程的剖面结示意图。

具体实施方式

如背景技术所述，随着半导体工艺节点的不断缩小，形成高K金属栅晶体管的工艺难度提高，所形成的高K金属栅晶体管性能不佳。

所述高K金属栅晶体管的形成工艺为后栅(Gate Last)工艺，图1至图4是本发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100表面具有伪栅极层101，所述伪栅极层101的材料为多晶硅，所述伪栅极层101为后续形成的金属栅占据空间和位置。

请参考图2，在所述衬底100表面形成介质层102，所述介质层102覆盖所述伪栅极层101的侧壁，且所述介质层102的表面与伪栅极层101的表面齐平。

请参考图3，去除所述伪栅极层101(如图2所示)，在所述介质层102内形成开口103。

请参考图4，在所述开口103(如图3所示)内形成金属栅104。

然而，随着半导体器件的尺寸缩小、集成度提高，衬底100表面所形成的伪栅极层101尺寸缩小，导致所述介质层102内形成的开口103尺寸缩小；如图3所示，所述开口103顶部的尺寸小于30纳米。另一方面，所述开口103的深度由所述伪栅极层101的厚度决定，并且决定了后续形成的金属栅104的厚度，为了保证所形成的晶体管的阈值电压复合技术需求，所述金属栅104的厚度不宜过度减薄，即所述开口103的深度不宜减小，而所述开口103的尺寸缩小，因此导致所述开口103的深宽比较大。

所述金属栅104的形成工艺包括：在介质层102表面和开口103内形成填充满开口103的金属膜；对所述金属膜进行抛光，直至暴露出所述介质层102表面，形成金属栅。由于所述开口103的深宽比较大，导致在所述开口103内填充金属膜的难度提高，所述金属膜的材料不易进入所述开口103的底部，而且所述金属膜的材料容易在所述开口103的顶部侧壁表面堆积，从而使所述开口103在还未填充满的情况下顶部闭合，使得形成于开口103内的金属膜内部形成空洞105(void)，则由所述金属膜抛光形成的金属栅内部具有空洞105。所述金属栅104内部的空洞105会影响对所述金属栅的电阻、电容等电性能造成影响，还会对所述晶体管的阈值电压造成影响，使得所形成的晶体管性能不稳定。

为了解决上述问题，本发明提出一种晶体管的形成方法。其中，在衬底表面形成伪栅极膜之后，刻蚀所述伪栅极膜形成伪栅极层之前，对所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，而位于所述掺杂区底部不具有掺杂离子的部分伪栅极膜则形成未掺杂区。在后续刻蚀伪栅极膜并形成伪栅极层之后，所述伪栅极层也包括未掺杂区、以及位于未掺杂区表面的掺杂区，由于所述掺杂区和未掺杂区之间具有刻蚀选择性，在对伪栅极层的侧壁进行减薄时，能够使所述减薄工艺对所述未掺杂区的减薄速率较大，而对所述掺杂区的减薄速率较小，从而能够使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷，因此能够使所述伪栅极层的底部尺寸小于顶部尺寸。在形成所述介质层并去除所述伪栅极层之后，在所述介质层内形成的第一开口内壁的形貌与所述伪栅极层的形貌一致，因此所形成的第一开口底部尺寸也小于顶部尺寸，则在所述第一开口内形成栅极的工艺难度降低，所述栅极的材料易于进入所述第一开口底部，而且所述栅极的材料难以在所述第一开口的顶部侧壁表面堆积，从而能够保证所述栅极的材料填充满所述第一开口，使得所形成的栅极内部均匀致密，避免了所形成的栅极内部形成空洞，从而使所述栅极的性能稳定。因此，所形成的晶体管的性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图14是本发明另一实施例的晶体管形成过程的剖面结示意图。

请参考图5，提供衬底200；在衬底200表面形成伪栅极膜201。

在本实施例中，所述衬底200包括第一区域210和第二区域220，所述第一区域210和第二区域220之间的衬底200内具有隔离结构202。

在本实施例中，所述衬底200的第一区域210用于形成PMOS晶体管，所述衬底200的第二区域220用于形成NMOS晶体管。在另一实施例中，所述衬底200的第一区域210用于形成核心器件，所述衬底200的第二区域220用于形成外围器件，例如输入输出(I/O)器件。

在本实施例中，所述第一区域210与第二区域220相邻，且所述第一区域210和第二区域220之间以隔离结构202相互隔离，所述隔离结构的材料为氧化硅、氮氧化硅或低K介质材料。

在本实施例中，所述衬底200为平面基底；所述衬底200硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。

在另一实施例中，所述衬底包括基底、以及位于基底表面的鳍部；此外，所述衬底还包括：位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层的表面低于所述鳍部的顶部表面。后续形成的伪栅极层横跨于所述鳍部，而且，所述伪栅极层还覆盖部分所述鳍部顶部和侧壁表面，则后续以栅极替代所述伪栅极层之后，所述栅极也能够横跨于所述鳍部表面、且覆盖部分所述鳍部顶部和侧壁表面。

在一实施例中，所述基底和鳍部能够由半导体衬底刻蚀形成；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；通过刻蚀部分所述半导体衬底，能够在所述半导体衬底内形成若干沟槽，相邻沟槽之间的半导体衬底形成鳍部，而且位于鳍部底部的半导体衬底形成基底。在其它实施例中，所述鳍部还能够通过外延工艺形成于基底表面；所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；所述鳍部的材料为硅、硅锗、锗或碳化硅。

所述伪栅极膜201用于形成伪栅极层，所述伪栅极层用于为后续形成的栅极占据空间和位置，由于后续需要去除所述伪栅极层，因此所述伪栅极层的材料需要选用易于被刻蚀、保型性良好、且易于被去除的材料。所述伪栅极膜201的材料为硅，例如无定形硅(amorphous poly)或多晶硅(crystal poly)；在本实施例中，所述伪栅极膜201的材料为多晶硅。所述伪栅极膜201的形成工艺为化学气相沉积工艺或物理气相沉积工艺。

所述伪栅极膜201的厚度为500埃～1500埃，所述伪栅极膜201的厚度决定了后续所形成的伪栅极层的厚度；在本实施例中，后续需要在所述伪栅极层内的表面形成掺杂区，而仅位于所述掺杂区底部的未掺杂区后续以栅极替代，因此，所述伪栅极层的厚度为后续所需形成的栅极厚度和掺杂区厚度的和，则所述伪栅极膜201的厚度需要大于所需形成的栅极厚度，以为后续所形成的掺杂区预留空间。

在本实施例中，在形成所述伪栅极膜201之前，在衬底表面形成伪栅介质膜203；在所述伪栅介质膜203表面形成伪栅极膜201。所述伪栅介质膜203与所述伪栅极膜201的材料不同，所述伪栅介质膜203与伪栅极膜201之间具有较高的刻蚀选择性，因此，所述伪栅介质膜203能够在后续刻蚀伪栅极膜201以形成伪栅极层时、以及去除伪栅极层时，用于保护衬底200表面免受损伤。所述伪栅介质膜203的材料为氧化硅，形成工艺为热氧化工艺、原子层沉积工艺或化学气相沉积工艺，厚度为5埃～30埃。

在其它实施例中，所述伪栅介质膜203和伪栅极膜201之间还能够形成高K介质膜，所述高K介质膜用于形成栅介质层。

请参考图6，在所述伪栅极膜201内掺杂离子，在所述伪栅极膜201内形成掺杂区211和未掺杂区212，所述掺杂区211的表面与所述伪栅极膜201的表面齐平，所述未掺杂区212位于所述掺杂区211底部。

在所述伪栅极膜201内掺杂离子用于提高所形成的掺杂区211与掺杂区211底部的未掺杂区212之间的刻蚀选择性，使得后续在刻蚀形成伪栅极层之后，能够对所述伪栅极层的侧壁进行减薄，而且能够保证在减薄工艺之后，所述未掺杂区212的侧壁相对于掺杂区211的侧壁凹陷，即所述伪栅极层的底部尺寸小于顶部尺寸；则后续在形成介质层并去除所述伪栅极层之后，能够使介质层内所形成的第一开口底部尺寸小于顶部尺寸，则用于形成栅极的材料易于进入所述第一开口的底部，能够避免栅极的材料在所述第一开口顶部的侧壁表面堆积，以保证形成第一开口内的栅极内部不会形成空洞，从而保证了所形成的栅极性能稳定。

在选用所述伪栅极膜201内掺杂离子的种类时，需要考虑后续对伪栅极层侧壁进行减薄的工艺；具体的，需要保证在所述伪栅极膜掺杂离子的部分在后续的减薄工艺中，具有较慢的减薄速率；而所述伪栅极膜未掺杂离子的部分在后续的减薄工艺中，具有较快的减薄速率。

在本实施例中，由于后续对伪栅极层侧壁进行减薄的工艺为湿法刻蚀工艺，而为掺杂离子的伪栅极膜201的材料为多晶硅，则所述湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵溶液。由于所述四甲基氢氧化铵溶液对于掺杂有硼离子的多晶硅刻蚀速率较慢，因此，在本实施例中，在所述伪栅极膜201内掺杂的离子为硼离子。

在本实施例中，在所述伪栅极膜201内掺杂离子的工艺为离子注入工艺。在其它实施例中，在所述伪栅极膜201内掺杂离子的工艺还能够为原位掺杂工艺或离子扩散工艺；所述原位掺杂工艺即在形成伪栅极膜201过程中，在形成所述未掺杂区212之后，在工艺气体中加入含有掺杂离子的气体，以形成掺杂区211；所述离子扩散工艺即采用含有掺杂离子的气体对所述伪栅极膜201的表面进行处理，通过离子扩散的机理，使掺杂离子进入所述伪栅极膜201内的表面区域，以形成掺杂区211。

在本实施例中，形成所述掺杂区211的离子注入工艺参数包括：注入能量小于6KeV，注入剂量大于1E15atoms/cm²。所述注入能量越大，所形成的掺杂区211的厚度越大，而所述注入能量小于6KeV，则所形成掺杂区211的厚度小于300埃。

本实施例中，通过精确调控所述注入能量，能够使所述掺杂区211的厚度为150埃～200埃。由于后续需要去除在所述掺杂区211的位置形成的部分栅极，为了避免后续去除过多栅极的材料，使所形成的栅极厚度能够精确控制，所述掺杂区211的厚度不易过厚；又由于所述掺杂区211的厚度决定了后续所形成的第一开口内，宽度尺寸较大的区域深度，而所述宽度尺寸较大的区域位于第一开口的顶部，决定了在所述第一开口内形成的栅极质量，因此，所述掺杂区211的厚度不宜过薄，否则将无法有效避免所形成的栅极内部形成空洞。当掺杂区211的厚度在150埃～200埃的范围内时，能够使所形成的晶体管性能良好。

在本实施例中，所述注入剂量大于1E17atoms/cm²。所述注入剂量越大，则在所述伪栅极膜201内，所述掺杂区211相对于未掺杂区212的刻蚀选择比越大，则后续减薄伪栅极层侧壁的工艺对所述掺杂区211侧壁的减薄速率较低，能够使减薄后续的未掺杂区212侧壁相对于掺杂区211的侧壁凹陷的尺寸较大，使得后续所形成的第一开口顶部尺寸和底部尺寸差异较大，能够进一步地保证在第一开口内形成的栅极内部致密均匀。

在本实施例中，在所述离子注入工艺之后，采用退火工艺激活所述伪栅极膜201内掺杂的离子，使所掺杂的离子能够在所述掺杂区211内均匀分布，有利于在后续的减薄工艺中，保证减薄工艺对掺杂区211侧壁的减薄速率均匀。所述退火工艺能够为尖峰退火，退火温度为900℃～1100℃，退火时间为5秒～30秒。在一实施例中，所述退火温度为1000℃，退火时间为10秒。

请参考图7，在所述伪栅极膜201(如图6所示)内掺杂离子之后，刻蚀部分所述伪栅极膜201直至暴露出衬底200表面为止，在所述衬底200表面形成伪栅极层201a，所述伪栅极层201a包括未掺杂区212、以及位于未掺杂区212表面的掺杂区211。

本实施例中，所形成的伪栅极层201a分别位于所述衬底200的第一区域210和第二区域220表面；由于所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管，位于第一区域210的伪栅极层201a为PMOS晶体管的栅极占据空间位置，位于第二区域220的伪栅极层201a为NMOS晶体管的栅极占据空间位置。

在另一实施例中，所述衬底包括基底、以及位于基底表面的鳍部，所形成的伪栅极层横跨于所述鳍部上、且覆盖部分所述鳍部的侧壁和顶部表面。

所述刻蚀伪栅极膜201并形成伪栅极层201a的工艺包括：在所述伪栅极膜201表面形成掩膜层204，所述掩膜层204覆盖需要形成伪栅极层201a的对应位置和结构；以所述掩膜层204为掩膜，刻蚀所述伪栅极膜201并形成伪栅极层201a。

由于所述伪栅极膜201内具有未掺杂区212、以及位于未掺杂区212顶部的掺杂区211，因此，由所述伪栅极膜201刻蚀形成的栅极层201a内也具有所述未掺杂区212、以及位于未掺杂区212顶部的掺杂区211。由于所述掺杂区211与未掺杂区212之间具有较高的刻蚀选择性，从而能够在后续对伪栅极层201a侧壁进行减薄的工艺中，使未掺杂区212的侧壁相对于掺杂区211的侧壁凹陷。

所述掩膜层204的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合；所述掩膜层204的厚度为50埃～200埃。所述掩膜层204的形成工艺包括：在伪栅极膜201表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化的光刻胶层，所述图形化的光刻胶层覆盖需要形成伪栅极层201a的对应区域；以所述光刻胶层为掩膜，刻蚀所述掩膜材料膜直至暴露出伪栅极膜201表面，形成掩膜层204；在形成掩膜层204之后，去除所述光刻胶层。其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。

刻蚀部分所述伪栅极膜201以形成伪栅极层201a的工艺为湿法刻蚀工艺、各向异性的干法刻蚀工艺中的一种或两种组合。在本实施例中，刻蚀所述伪栅极膜201的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺能够对刻蚀方向进行调整，使所形成的伪栅极层201a侧壁垂直于衬底200表面。

本实施例中，由于所述伪栅极膜201停止于所述伪栅介质膜203的表面，因此，所述刻蚀部分所述伪栅极膜201的工艺能够停止于所述伪栅介质膜203表面，避免所述刻蚀工艺对所述衬底200表面造成损伤。

在其它实施例中，所述伪栅介质膜203和伪栅极膜201之间还形成有高K介质层，在刻蚀所述伪栅极膜201之后，对所述高K介质层进行刻蚀，直至暴露出伪栅极膜203表面为止，在伪栅介质膜203和伪栅极层201a之间形成栅介质层。

请参考图8，对所述伪栅极层201a的侧壁进行减薄，使所述未掺杂区212的侧壁相对于掺杂区211的侧壁凹陷。

由于所述掺杂区211内具有掺杂离子，使得所述掺杂区211相对于未掺杂区212具有较高的刻蚀选择比，而所述对伪栅极层201的侧壁进行减薄的工艺为刻蚀工艺，使得所述刻蚀工艺对未掺杂区212的刻蚀速率较快，而对掺杂区211的刻蚀速率较慢，能够使经过减薄的未掺杂区212侧壁表面相对于掺杂区211的侧壁表面凹陷，即使得所述伪栅极层201a的底部尺寸小于顶部尺寸，能够使后续形成于介质层内的第一开口底部尺寸小于顶部尺寸，则后续形成于第一开口内的栅极均匀致密。

在本实施例中，对所述伪栅极层201a的侧壁进行减薄的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液的温度小于40℃。

由于所述四甲基氢氧化铵溶液对于掺杂硼离子的硅材料刻蚀速率较慢，而对于无定形硅或多晶硅材料刻蚀速率较快，因此，在相同的刻蚀时间内，所述湿法刻蚀工艺对于未掺杂区212的侧壁刻蚀厚度较大，对掺杂区211的侧壁刻蚀厚度较小，从而能够使所述未掺杂区212的侧壁相对于掺杂区211的侧壁表面凹陷，使所述伪栅极层201a的底部尺寸小于顶部尺寸。

在本实施例中，所述四甲基氢氧化铵溶液的温度小于30℃。由于刻蚀液的温度越高，所述湿法刻蚀工艺的刻蚀速率越快，则刻蚀厚度约难以精确控制，因此，通过降低所述四甲基氢氧化铵溶液的温度，使对于伪栅极层201a侧壁的刻蚀速率降低，以精确控制对伪栅极层201a侧壁减薄的厚度。

对所述伪栅极层201a的侧壁进行减薄的厚度为3纳米～6纳米。所述对所述伪栅极层201a的侧壁减薄的厚度决定了所述伪栅极层201a底部尺寸与顶部尺寸之间的差值，从而决定了后续形成的第一开口底部尺寸与顶部尺寸之间的差值，进而决定了所述所形成的栅极的质量。所述减薄的厚度不宜过小，使得第一开口底部尺寸与顶部尺寸之间的差值足以避免后续形成栅极时，栅极膜顶部过早闭合；而且，所述减薄的厚度不宜过大，否则会造成相邻伪栅极层201a顶部之间的距离较小、底部距离较大，容易造成后续形成介质层时，相邻伪栅极层201a之间的介质层内部形成空洞，则所述介质层的质量和电隔离性能下降。

在另一实施例中，对所述伪栅极层201a的侧壁进行减薄的工艺还能够为各向同性的干法刻蚀工艺。

请参考图9，在对所述伪栅极层201a的侧壁进行减薄之后，在所述伪栅极层201a的侧壁表面形成侧墙205。

所述侧墙205用于控制后续形成的源漏区与伪栅极层201a之间的距离，在后续以栅极替代所述伪栅极层201a之后，避免所述源漏区与栅极之间重叠电容过大，而且避免发生短沟道效应。

所述侧墙205的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合。所述侧墙205的形成工艺包括：在衬底200、伪栅极层201a和掩膜层204的表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出掩膜层204顶部表面为止，形成侧墙205。

其中，所述侧墙膜的厚度为20埃～100埃，即所形成的侧墙205的厚度为20埃～100埃；所述侧墙膜的形成工艺包括原子层沉积工艺或化学气相沉积工艺。在本实施例中，由于所述衬底200表面具有栅介质膜203，所述侧墙膜形成于所述栅介质膜203表面，而回刻蚀所述侧墙膜的工艺能够暴露出所述栅介质膜203表面，也能够暴露出所述衬底200表面；在本实施例中，所述回刻蚀工艺停止于所述栅介质膜203表面。

请参考图10，在所述伪栅极层201a和侧墙205两侧的衬底内形成源漏区。

本实施例中，所述第一区域210用于形成PMOS晶体管，因此，需要在所述第一区域210的源漏区内掺杂P型离子；所述第二区域220用于形成NMOS晶体管，因此，需要在第二区域220的源漏区内掺杂N型离子。

本实施例中，在所述伪栅极层201a和侧墙205两侧的衬底200的源漏区内形成应力层206，所述应力层206用于提高衬底200内的沟道区的应力，以提高沟道区的载流子迁移率。由于所述第一区域210用于形成PMOS晶体管，因此位于第一区域210的应力层206材料为硅锗，且所述应力层内掺杂有P型离子；所述第二区域220用于形成NMOS晶体管，因此位于第二区域220的应力层206材料为碳化硅，且所述应力层206内掺杂有N型离子。

所述应力层206的形成方法包括：在所述伪栅极层201a两侧的衬底200内形成第二开口；采用选择性外延沉积工艺在所述第二开口内形成应力层206。

在所述选择性外延沉积工艺中，能够采用原位掺杂工艺在所述应力层206内掺杂P型离子或N型离子。在另一实施例中，还能够在以外延沉积工艺形成应力层206之后，采用离子注入工艺在应力层206内掺杂P型离子或N型离子。

在所述第一区域210，所述第二开口的形成工艺包括：采用各向异性的干法刻蚀工艺在所述伪栅极层201a两侧的衬底200内形成凹槽；采用各向异性的湿法刻蚀工艺刻蚀所述凹槽的侧壁和底部表面，使所述凹槽的侧壁表面形成顶角，且所述顶角向衬底200内延伸，形成第二开口，所形成的第二开口侧壁与衬底200表面呈“Σ”形。由于PMOS晶体管的载流子为空穴，而空穴的迁移能力较低，而所形成的第二开口侧壁表面具有向伪栅极层201a底部衬底200内延伸的顶角，使形成于第二开口内的应力层206能够对沟道区提供更大的应力，以增强PMOS晶体管的性能。

在所述第二区域210，所述第二开口的形成工艺包括：采用各向异性的干法刻蚀工艺在所述伪栅极层201a两侧的衬底200内形成第二开口，所述第二开口的侧壁垂直于衬底200表面。由于NMOS晶体管的载流子为电子，而电子的迁移能力较高，无需在干法刻蚀之后，再额外对第二开口采用湿法刻蚀工艺，能够简化工艺步骤。

请参考图11，在形成源漏区之后，在所述衬底200表面形成介质层207，所述介质层207覆盖所述伪栅极层201a的侧壁，且所述介质层207的表面与所述伪栅极层201a的表面齐平。

所述介质层207用于在相邻的伪栅极层201a之间进行电隔离；并且，所述介质层207用于保留所述伪栅极层201a的形貌结构，后续去除伪栅极层201a之后，能够在介质层207内形成结构与伪栅极层201a一致的第一开口。

所述介质层207的形成工艺包括：在所述衬底200和伪栅极层201a表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层201a表面为止，形成介质层207。其中，所述介质膜的形成工艺为流体化学气相沉积工艺、高深宽比沉积工艺中的一种或两种组合；所述平坦化工艺为化学机械抛光工艺。

在本实施例中，所述平坦化工艺还去除所述掩膜层204(如图10所示)，并暴露出所述伪栅极层201a表面，因此所述介质层207的厚度与所述伪栅极层201a的厚度一致。

请参考图12，去除所述伪栅极层201a，在所述介质层207内形成第一开口208。

所述第一开口208用于形成栅极，由于所述伪栅极层201a的底部尺寸小于顶部尺寸，因此所形成的第一开口208的底部尺寸小于顶部尺寸，后续在所述第一开口208内填充栅极膜时，所述第一开口208的顶部不易过早闭合，从而能够避免在所形成的栅极内部产生空洞，使得所形成的栅极内部致密均匀、性能稳定。在本实施例中，所述第一开口208的底部尺寸小于30纳米，所述第一开口208的底部尺寸即所需形成的栅极宽度。

去除所述伪栅极层201a的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。

本实施例中，所述伪栅极层201a的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括硝酸溶液和氢氟酸溶液中的一种或两种混合。

本实施例中，为了避免因去除伪栅极层201a的工艺对所述伪栅介质膜203造成损伤，能够在去除所述伪栅极层201a之后，去除第一开口208底部的伪栅介质膜203，并且在后续形成栅介质层之前，采用氧化工艺在所述第一开口208底部表面形成氧化衬垫层。

在其它实施例中，所述伪栅介质膜和伪栅极层之间具有以高K介质材料形成的栅介质层，则在去除所述伪栅极层之后，所形成第一开口底部暴露出所述栅介质层。

请参考图13，在所述介质层207表面和第一开口208(如图12所示)内形成栅极膜209，所述栅极膜209填充满所述第一开口208。

所述栅极膜209用于形成栅极，所述栅极膜209的材料为金属，所述金属为钨、铝、铜、钛、银、金、铅或镍，所述栅极膜209的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺。

本实施例中，在形成所述栅极膜209之前，还包括：在所述介质层207表面和第一开口208的侧壁和底部表面形成栅介质膜；所述栅介质膜的材料为高K介质材料，所述高K材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在形成所述栅介质膜之后，形成所述栅极膜209之前，还能够在所述栅介质膜表面形成功函数膜，所述功函数膜用于形成功函数层，所述功函数层用于调节具体的阈值电压。而且，由于PMOS晶体管和NMOS晶体管所需的功函数不同，因此形成于第一区域210和第二区域220的功函数膜的材料能够相同或不同；当形成于第一区域210和第二区域220的功函数膜的材料不同时，需要首先在第一区域210形成P型功函数膜，之后在第二区域220形成N型功函数膜。本实施例中，形成于第一区域210的功函数膜材料包括氮化钛，形成于第二区域220的功函数膜的材料包括钛铝。

在其它实施例中，当所述第一开口底部暴露出以高K介质材料形成的栅介质层时，则直接在所述栅介质层表面形成功函数膜或栅极膜。

请参考图14，平坦化所述栅极膜209(如图13所示)直至暴露出介质层207表面，在所述第一开口208(如图12所示)内形成栅极209a。

在本实施例中，在第一区域210形成的栅极209a为PMOS晶体管的栅极，在第二区域220形成的栅极209a为NMOS晶体管的栅极。所述平坦化工艺为化学机械抛光工艺，所述化学机械抛光工艺停止于所述介质层207表面。在一实施例中，当所述介质层207表面还具有栅介质膜和功函数膜，则所述化学机械抛光工艺还对所述栅介质膜和功函数膜进行抛光，直至暴露出介质层207表面，在所述第一开口208内形成栅介质层和功函数层。

在本实施例中，在所述平坦化工艺暴露出所述介质层207表面之后，继续平坦化所述栅极209a和介质层207，使所述栅极209a和介质层207的厚度减小，所述栅极209a和介质层207减小的厚度大于或等于所述掺杂区211(如图13所示)的厚度。所形成的栅极209a的厚度小于或等于所述未掺杂区212的厚度，从而使所形成的栅极209a的侧壁垂直于衬底200表面。

综上所述，在衬底表面形成伪栅极膜之后，刻蚀所述伪栅极膜形成伪栅极层之前，对所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，而位于所述掺杂区底部不具有掺杂离子的部分伪栅极膜则形成未掺杂区。在后续刻蚀伪栅极膜并形成伪栅极层之后，所述伪栅极层也包括未掺杂区、以及位于未掺杂区表面的掺杂区，由于所述掺杂区和未掺杂区之间具有刻蚀选择性，在对伪栅极层的侧壁进行减薄时，能够使所述减薄工艺对所述未掺杂区的减薄速率较大，而对所述掺杂区的减薄速率较小，从而能够使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷，因此能够使所述伪栅极层的底部尺寸小于顶部尺寸。在形成所述介质层并去除所述伪栅极层之后，在所述介质层内形成的第一开口内壁的形貌与所述伪栅极层的形貌一致，因此所形成的第一开口底部尺寸也小于顶部尺寸，则在所述第一开口内形成栅极的工艺难度降低，所述栅极的材料易于进入所述第一开口底部，而且所述栅极的材料难以在所述第一开口的顶部侧壁表面堆积，从而能够保证所述栅极的材料填充满所述第一开口，使得所形成的栅极内部均匀致密，避免了所形成的栅极内部形成空洞，从而使所述栅极的性能稳定。因此，所形成的晶体管的性能稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种晶体管的形成方法，其特征在于，包括：

提供衬底；

在衬底表面形成伪栅极膜；

在所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，所述未掺杂区位于所述掺杂区底部，所述掺杂区的厚度为150埃～200埃；

在所述伪栅极膜内掺杂离子之后，刻蚀部分所述伪栅极膜直至暴露出衬底表面为止，在所述衬底表面形成伪栅极层，所述伪栅极层包括未掺杂区、以及位于未掺杂区表面的掺杂区；

对所述伪栅极层的侧壁进行减薄，使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷；

在对所述伪栅极层的侧壁进行减薄之后，在所述伪栅极层两侧的衬底内形成源漏区；

在形成源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极层的侧壁，且所述介质层的表面与所述伪栅极层的表面齐平；

去除所述伪栅极层，在所述介质层内形成第一开口；

在所述第一开口内形成栅极，此时，栅极的顶部表面与介质层的顶部表面齐平；

平坦化所述栅极和介质层，使所述栅极和介质层的厚度减小，所述栅极和介质层减小的厚度分别等于所述掺杂区的厚度。

2.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极膜的材料为硅；在所述伪栅极膜内掺杂的离子为硼离子。

3.如权利要求2所述的晶体管的形成方法，其特征在于，所述伪栅极膜的材料为无定形硅或多晶硅；所述伪栅极膜的厚度为500埃～1500埃，形成工艺为化学气相沉积工艺或物理气相沉积工艺。

4.如权利要求2所述的晶体管的形成方法，其特征在于，对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液的温度小于40℃。

5.如权利要求1所述的晶体管的形成方法，其特征在于，在所述伪栅极膜内掺杂离子的工艺为离子注入工艺，注入能量小于6KeV，注入剂量大于1E15atoms/cm²。

6.如权利要求5所述的晶体管的形成方法，其特征在于，还包括：在所述离子注入工艺之后，采用退火工艺激活所述伪栅极膜内掺杂的离子；所述退火工艺为尖峰退火，退火温度为900℃～1100℃，退火时间为5秒～30秒。

7.如权利要求1所述的晶体管的形成方法，其特征在于，对所述伪栅极层的侧壁进行减薄的厚度为3纳米～6纳米。

8.如权利要求1所述的晶体管的形成方法，其特征在于，所述刻蚀伪栅极膜并形成伪栅极层的工艺包括：在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成伪栅极层的对应位置和结构；以所述掩膜层为掩膜，刻蚀所述伪栅极膜并形成伪栅极层。

9.如权利要求8所述的晶体管的形成方法，其特征在于，所述掩膜层的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合；所述掩膜层的厚度为50埃～200埃；所述掩膜层的形成工艺包括：在伪栅极膜表面形成掩膜材料膜；刻蚀部分掩膜材料膜直至暴露出伪栅极膜表面，形成掩膜层；所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。

10.如权利要求1所述的晶体管的形成方法，其特征在于，刻蚀部分所述伪栅极膜以形成栅极层的工艺为湿法刻蚀工艺、各向异性的干法刻蚀工艺中的一种或两种组合。

11.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成源漏区之前，在所述伪栅极层的侧壁表面形成侧墙；在所述伪栅极层和侧墙两侧的衬底内形成源漏区；所述侧墙的材料包括SiN、SiON、SiOBN、SiOCN中的一种或多种组合；所述侧墙的厚度为20埃～100埃；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

12.如权利要求1所述的晶体管的形成方法，其特征在于，在对所述伪栅极层的侧壁进行减薄之后，形成介质层之前，在所述伪栅极层两侧的衬底内形成应力层；在所述应力层内掺杂P型离子或N型离子形成源漏区；所述应力层的形成方法包括：在所述伪栅极层两侧的衬底内形成第二开口；采用选择性外延沉积工艺在所述第二开口内形成应力层。

13.如权利要求12所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅。

14.如权利要求1所述的晶体管的形成方法，其特征在于，所述介质层的形成工艺包括：在所述衬底和伪栅极层表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层表面为止，形成介质层。

15.如权利要求14所述的晶体管的形成方法，其特征在于，所述介质膜的形成工艺为流体化学气相沉积工艺、高深宽比沉积工艺中的一种或两种组合。

16.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极的形成工艺包括：在所述介质层表面和第一开口内形成栅极膜，所述栅极膜填充满所述第一开口；平坦化所述栅极膜直至暴露出介质层表面，形成栅极。

17.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述伪栅极膜之前，在衬底表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅极膜；所述伪栅介质膜的材料为氧化硅，形成工艺为热氧化工艺或化学气相沉积工艺，厚度为5埃～30埃；刻蚀部分所述伪栅极膜以形成伪栅极层的工艺停止于所述伪栅介质膜表面；在去除所述伪栅极层之后，去除第一开口底部的伪栅介质膜。

18.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域和第二区域之间的衬底内具有隔离结构；所述伪栅极层分别位于所述衬底的第一区域和第二区域表面；在第一区域的源漏区内掺杂有P型离子；在第二区域的源漏区内掺杂有N型离子。

19.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底为平面基底；或者，所述衬底包括基底、以及位于基底表面的鳍部，所述伪栅极层横跨于所述鳍部的侧壁和顶部表面。