CN110931356B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制造方法，制造方法包括：提供基底；在所述基底上形成栅极层；在所述栅极层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，对所述栅极层进行主刻蚀处理，且所述主刻蚀处理后的栅极层表面聚集有正电荷；在所述主刻蚀处理之后，对剩余栅极层进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层表面聚集的正电荷。本发明能够减小过刻蚀步骤中正电荷对刻蚀后栅极层侧壁造成轰击，从而改善形成的栅极结构侧壁形貌。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着集成电路制作技术的不断发展，半导体技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸缩小到一定程度时，各种由于物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按照比例缩小变得越来越困难。
其中，漏电流是半导体结构面临的主要问题之一。分析发现，随着技术的不断发展，半导体结构中的传统栅介质层的厚度不断减小，这是导致半导体结构漏电流变大的问题之一。当前提出的解决方法包括，采用高k栅介质材料替代传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应，即，采用金属栅极替代传统的多晶硅栅极。
然而，现有技术制作的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其制造方法，改善刻蚀栅极层后形成的栅极结构的侧壁形貌，从而改善半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成栅极层；在所述栅极层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，对所述栅极层进行主刻蚀处理，且所述主刻蚀处理后的栅极层表面聚集有正电荷；在所述主刻蚀处理之后，对剩余栅极层进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层表面聚集的正电荷。
本发明还提供一种采用上述制造方法制造的半导体结构，包括：基底；位于所述基底上的栅极结构。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供的半导体结构的制造方法的技术方案中，在栅极层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，对所述栅极层进行主刻蚀处理，且所述主刻蚀处理后的栅极层表面聚集有正电荷；在所述主刻蚀处理之后，对剩余栅极层进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层表面聚集的正电荷。由于所述正电荷消除步骤能够消除剩余栅极层表面聚集的正电荷，使得在对剩余栅极层进行过刻蚀步骤过程中，剩余栅极层表面聚集的正电荷数量减小，从而避免所述聚集的正电荷对过刻蚀步骤中剩余栅极层侧壁表面造成轰击，进而避免刻蚀后形成的栅极结构底部附近的侧壁上出现凹陷区域，改善形成的栅极结构的侧壁形貌，以提高形成的半导体结构的电学性能。
附图说明
图1为一种半导体结构沿平行于鳍部延伸方向的剖面结构示意图；
图2至图9为本发明实施例提供的半导体结构制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术制造的半导体结构的电学性能仍有待提高。
现结合一种半导体结构的制造过程进行分析。研究发现，半导体结构中金属栅极底部附近的侧壁上具有凹陷区域(notch)，所述金属栅极形貌不满足工艺要求，这是导致半导体结构电学性能差的原因之一。
以形成的半导体结构为FinFET器件为例，参考图1，图1为一种半导体结构沿平行于鳍部延伸方向的剖面结构示意图，鳍部101上形成若干分立的伪栅结构102，所述伪栅结构102横跨所述鳍部101，且覆盖鳍部101的部分顶部和侧壁。经分析发现，所述伪栅结构102底部具有凹陷区域103，相应的后续形成的金属栅极底部也将具有凹陷区域，所述具有凹陷区域的金属栅极会对半导体器件的电学性能造成不良影响。尤其是，所述金属栅极底部在靠近所述鳍部101顶部具有凹陷区域时，所述凹陷区域影响金属栅极对鳍部101内沟道区的控制能力。
进一步分析发现，导致所述伪栅结构102底部具有凹陷区域103的原因在于：刻蚀伪栅层形成伪栅结构102的工艺步骤包括主刻蚀(main etch)和过刻蚀(over etch)。在主刻蚀工艺步骤中，所述主刻蚀工艺会刻蚀去除大部分厚度的伪栅层，初步形成伪栅结构，而所述主刻蚀工艺会在形成的伪栅结构底部聚集正电荷，形成正电荷聚集区；在所述主刻蚀工艺结束后，进行过刻蚀工艺，刻蚀去除剩余的伪栅层形成最终的伪栅结构102，所述过刻蚀环境中具有Ar正离子104，所述Ar正离子104轰击正电荷，图1中以点划线箭头示意Ar正离子的运动方向，使得聚集的正电荷受到库仑力作用而反射到伪栅结构102底部区域的侧壁上，对所述底部区域侧壁造成轰击，图1中以实线箭头示意正电荷的运动方向，进而导致形成的伪栅结构102底部的侧壁出现凹陷区域103。
为解决上述问题，本发明提供一种半导体结构的制造方法，以图形化的掩膜层为掩膜，对栅极层进行主刻蚀处理，且所述主刻蚀处理后的栅极层表面聚集有正电荷；在所述主刻蚀处理之后，对剩余栅极层进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层表面聚集的正电荷。由于所述正电荷消除步骤能够消除剩余栅极层表面聚集的正电荷，使得在对剩余栅极层进行过刻蚀步骤过程中，剩余栅极层表面聚集的正电荷数量减小，从而避免所述聚集的正电荷对过刻蚀步骤中剩余栅极层侧壁表面造成轰击，进而避免刻蚀后形成的栅极结构底部附近的侧壁上出现凹陷区域，改善形成的栅极结构的侧壁形貌，进而提高形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9为本发明实施例提供的半导体结构制造方法各步骤中对应的结构示意图。
参考图2及图3，图2为立体结构示意，图3为图2中沿鳍部延伸方向AA1的剖面结构示意图，提供基底。
本实施例中，以制造的半导体结构为FinFET器件为例进行说明。提供基底的步骤包括：提供衬底201和位于所述衬底201上的若干分立的鳍部203。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部203的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部203的材料为硅。
本实施例中，形成所述衬底201、鳍部203的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底201，位于衬底201表面的凸起作为鳍部203。
所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部203的部分侧壁表面，且所述隔离层203顶部低于鳍部203顶部。所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
在其他实施例中，制造的半导体结构为平面器件时，相应的所述基底为平面衬底，所述基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，III-V族化合物衬底为氮化镓衬底或砷化镓衬底。
如无特别说明，后续工艺步骤中提供的结构示意图均为在图3基础上的结构示意图。
参考图4，在所述基底上形成栅极层204。
本实施例中，以采用后栅工艺(gate last)形成半导体结构为例，所述栅极层204为后续形成伪栅结构提供工艺基础，相应的，所述栅极层204为伪栅层。所述栅极层204的材料为多晶硅。在形成所述栅极层204之前，还可以在所述基底上形成氧化层，所述氧化层可以作为后续形成的栅极结构中栅介质层的一部分。
具体地，在所述隔离层203(参考图2)表面形成所述栅极层204，所述栅极层204横跨所述鳍部203，且覆盖所述鳍部203的顶部和侧壁。
需要说明的是，在其他实施例中，采用先栅工艺(gate first)形成半导体结构时，所述栅极层为后续形成栅极结构提供工艺基础，后续形成的栅极结构将作为半导体结构的实际栅极；相应的，所述栅极层的材料可以为多晶硅或者金属。
参考图5，在所述栅极层204上形成图形化的掩膜层205。
所述图形化的掩膜层205作为定义后续形成的栅极结构的位置和形状。本实施例中，以后续在同一鳍部203上形成多个栅极结构为例。需要说明的是，在其他实施例中，后续还可以在同一鳍部上形成单个栅极结构。
本实施例中，所述图形化的掩膜层205为硬掩膜，具体地，所述图形化的掩膜层205的材料为氮化硅、氮氧化硅、氮化钛或者氮化钽中的一种或多种。
在其他实施例中，所述图形化的掩膜层还可以为图形化的光刻胶层，在形成所述图形化的掩膜层之前，还可以在所述栅极层表面形成有机旋转涂覆层以及位于有机旋转涂覆层表面的底部抗反射涂层。
参考图6，以所述图形化的掩膜层205为掩膜，对所述栅极层204进行主刻蚀处理。
所述主刻蚀处理对所述栅极层204的刻蚀速率大，用于刻蚀去除大部分的栅极层204，缩短刻蚀形成栅极结构所需的刻蚀工艺时间，提高半导体结构的生产效率。
采用干法刻蚀工艺进行所述主刻蚀处理。本实施例中，所述干法刻蚀工艺为等离子体刻蚀。
所述主刻蚀处理过程中，刻蚀气体对栅极层204表面进行轰击，所述刻蚀气体携带有正电荷；在刻蚀气体轰击所述栅极层204表面过程中，所述正电荷脱离刻蚀气体从而附着在刻蚀后的栅极层204表面，使得所述主刻蚀处理后的栅极层204表面聚集有正电荷，即，所述主刻蚀处理后，剩余栅极层204顶部表面聚集有正电荷。
后续在过刻蚀处理过程中，会相应刻蚀去除剩余栅极层204，完成对栅极层204的图形化，以形成栅极结构。若在所述主刻蚀处理之后，剩余栅极层204的厚度过小，则相应进行主刻蚀处理采用的工艺时长相对较长，因此在过刻蚀处理之前剩余栅极层204顶部聚集的正电荷数量相对较大，从而容易增加后续进行正电荷消除步骤的工艺难度；若在所述主刻蚀处理之前，剩余栅极层204的厚度过大，则后续进行过刻蚀处理采用的工艺时长相对较长，不利于提高生产效率。
为此，本实施例中，在所述主刻蚀处理之后，剩余栅极层204的厚度为20nm～60nm，例如为30nm、40nm、50nm。
后续的工艺步骤包括：对剩余栅极层204进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层204表面聚集的正电荷。
本实施例中，所述再刻蚀处理采用的方法包括：所述过刻蚀步骤的次数为若干次，且在每两次过刻蚀步骤之间进行所述正电荷消除步骤。以下将以所述过刻蚀步骤的次数为三次以完成栅极层204的图形化形成栅极结构为例，结合附图进行详细说明。
参考图7，对剩余栅极层204进行第一次过刻蚀步骤，刻蚀去除部分厚度的剩余栅极层204。
所述过刻蚀步骤对所述栅极层204的刻蚀速率小于所述主刻蚀处理对所述栅极层204的刻蚀速率，从而减小或避免刻蚀工艺对基底造成刻蚀损失。
本实施例中，采用等离子体刻蚀工艺进行所述过刻蚀步骤。
需要说明的是，在其他实施例中，还可以在进行第一次过刻蚀步骤之前，进行所述正电荷消除步骤。
参考图8，在进行所述第一次过刻蚀步骤之后，对剩余栅极层204进行正电荷消除步骤206。
所述正电荷消除步骤206用于消除剩余栅极层204表面聚集的正电荷，其中，所述聚集的正电荷包括前述的主刻蚀处理过程中产生的正电荷，还可以包括前述的第一次过刻蚀步骤中产生的正电荷。
本实施例中，所述正电荷消除步骤206与前述的第一次过刻蚀步骤采用同一个刻蚀腔室，可以在进行第一次过刻蚀步骤之后紧接着进行所述正电荷消除步骤206，无需更换处理腔室，从而避免更换处理腔室带来的污染问题且减小半导体生产周期。
具体地，所述正电荷消除步骤206采用的方法包括：提供进行所述第一次过刻蚀步骤的刻蚀腔室；向所述刻蚀腔室内通入惰性气体；对所述惰性气体进行解离处理，形成惰性正离子和电子。
所述正电荷消除步骤206消除所述聚集的正电荷的解释机理有两种：
作为一种解释，所述正电荷消除步骤206解离惰性气体形成惰性正离子和电子，所述电子移动至所述聚集的正电荷所在位置，所述电子对正电荷进行电中和，从而消除所述正电荷或者使所述正电荷数量减少。并且，所述正电荷消除步骤206中仅对惰性气体进行解离，不需要向解离后形成的惰性正离子提供偏置电压，因此在所述正电荷消除步骤206中惰性正离子不具有方向性，所述惰性正离子轰击剩余栅极层204产生的不良影响小，相应的，所述惰性正离子对所述聚集的正电荷的轰击能力弱，避免所述正电荷受到惰性正离子的轰击后发生散射。
作为另一种解释，所述正电荷消除步骤206解离惰性气体形成惰性正离子和电子，所述刻蚀腔室内的惰性正离子和电子能够用作所述聚集的正电荷与刻蚀腔室腔壁200之间的导线的功能，经由所述导线将所述正电荷导出至刻蚀腔室腔壁200，从而减小或消除所述剩余栅极层204顶部聚集的正电荷。本实施例中，在所述正电荷消除步骤206中所述刻蚀腔室的腔壁200接地。
所述解离处理采用的功率不宜过低，也不宜过高。若所述解离处理采用的功率过低，则所述惰性气体解离程度低，相应解离形成的惰性正离子和电子的数量有限，使得所述正电荷消除步骤206消除聚集的正电荷的能力有限；若所述解离处理采用的功率过高，则所述正电荷消除步骤206中刻蚀腔室内聚集的惰性正离子和电子数量过多。为此，本实施例中，所述解离处理采用的功率范围为100W～1000W，例如为200W、500W、700W、900W。
本实施例中，所述正电荷消除步骤206采用的惰性气体为Ar。在其他实施例中，所述正电荷消除步骤采用的惰性气体还可以为He或Ne。
本实施例中，所述惰性气体流量范围为100sccm～1000sccm。在所述再刻蚀处理过程中，所述基底置于晶圆承载盘300上，且所述晶圆承载盘300上具有环绕所述基底的边缘环(Edge Ring)301。在所述再刻蚀处理的过刻蚀步骤中，边缘环301的存在可将进行刻蚀的等离子体汇聚在正对基底的区域，且可有效提高等离子体的均匀度；为提高等离子体的利用效率，所述边缘环301的直径比基底直径略大且恰好套设在基底上。
在所述正电荷消除步骤206中，所述边缘环301接地，从而使得所述聚集的正电荷还能够经由所述边缘环301导出。
单次所述正电荷消除步骤206采用的工艺时长不宜过短，也不宜过长。若单次所述正电荷消除步骤206采用的工艺过短，则单次所述正电荷消除步骤206消除所述正电荷的数量有限；若单次所述正电荷消除步骤206采用的工艺时长过长，相应半导体结构的制造周期过长，不利于提高半导体结构生产效率。
为此，本实施例中，单次所述正电荷消除步骤206采用的工艺时长为3s～10s，例如为5s、7s、9s。
参考图9，后续的工艺步骤还包括：对剩余栅极层204(参考图8)进行第二次过刻蚀步骤；在所述第二次过刻蚀步骤之后，对剩余栅极层204进行正电荷消除步骤；对剩余栅极层204进行第三次过刻蚀步骤，完成对栅极层204的图形化，形成栅极结构207。
有关所述第二次过刻蚀步骤、正电荷消除步骤以及第三次过刻蚀步骤的描述可参考前述相应说明，在此不再赘述。
在进行所述第二次过刻蚀步骤之前进行了正电荷消除步骤，因此与未进行正电荷消除步骤的情形相比，在第二次过刻蚀步骤过程中剩余栅极层204表面的正电荷数量明显减少，从而防止在第二次过刻蚀步骤中正离子轰击所述正电荷，进而避免了受到轰击的正电荷发生散射而轰击刻蚀后的栅极层侧壁。同样的，本实施例中，也能够防止第三次过刻蚀步骤中正离子轰击剩余栅极层顶部表面的正电荷，避免受到轰击的正电荷发生散射而轰击栅极结构侧壁。
因此，本实施例中，可以有效的防止栅极结构207底部区域的侧壁由于受到正电荷轰击而出现的凹陷问题，改善形成的栅极结构207的侧壁形貌，进而提高形成的半导体结构的电学性能。
需要说明的是，在其他实施例中，所述再刻蚀处理的方法还可以为：进行多次所述过刻蚀步骤，且在每一次过刻蚀步骤之前，进行所述正电荷消除步骤。也就是说，在进行主刻蚀处理之后、进行第一次过刻蚀步骤之前，先进行一次所述正电荷消除步骤。或者，所述再刻蚀处理的方法还可以为：分别进行一次所述过刻蚀步骤和一次正电荷消除步骤，且先进行所述正电荷消除步骤，再进行所述过刻蚀步骤。
本实施例中，所述栅极结构207为伪栅；在形成所述栅极结构207之后，还包括步骤：去除所述图形化的掩膜层205；在所述栅极结构207两侧的基底内形成源漏掺杂层；在所述基底上形成覆盖源漏掺杂层的介质层，且所述介质层露出所述栅极结构207顶部；去除所述栅极结构207，在所述介质层内形成开口；形成填充满所述开口的金属栅极。
所述金属栅极的位置和形貌由所述栅极结构207确定，由于前述形成的栅极结构207具有良好的侧壁形貌，避免了栅极结构207侧壁出现凹陷，因此本实施例中，形成的金属栅极侧壁形貌良好，使得所述金属栅极对鳍部201内沟道区的控制能力强，从而改善了形成的半导体结构的电学性能。
相应的，本发明还提供一种采用上述制造方法制造的半导体结构，参考图9，所述半导体结构包括：基底；位于所述基底上的栅极结构207。
所述基底包括：衬底201；位于所述衬底201上的若干分立的鳍部203；位于所述衬底201表面的隔离层203(如图2所示)，所述隔离层203覆盖鳍部203的部分侧壁表面，且所述隔离层203顶部低于鳍部203顶部。
所述栅极结构207位于所述隔离层203上，横跨所述鳍部203，且覆盖所述鳍部203的部分顶部和侧壁。
本实施例中，所述栅极结构207的数量为若干个，且同一鳍部203上具有多个分立的栅极结构207。
本实施例中，所述栅极结构207为伪栅，所述栅极结构207的材料包括多晶硅。在其他实施例中，所述栅极结构还可以为金属栅极。
如前一实施例中所述，本发明制造的半导体结构中栅极结构207底部附近的侧壁形貌良好，防止栅极结构207底部出现凹陷区域，使得栅极结构207对沟道区控制能力强，改善半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极层；
在所述栅极层上形成图形化的掩膜层；
以所述图形化的掩膜层为掩膜，对所述栅极层进行主刻蚀处理，且所述主刻蚀处理后的栅极层表面聚集有正电荷；
在所述主刻蚀处理之后，对剩余栅极层进行再刻蚀处理，形成栅极结构，所述再刻蚀处理包括至少一次过刻蚀步骤和至少一次正电荷消除步骤，且在进行所述过刻蚀步骤之前先进行所述正电荷消除步骤，所述正电荷消除步骤用于消除剩余栅极层表面聚集的正电荷；
所述正电荷消除步骤采用的方法包括：提供进行所述过刻蚀步骤的刻蚀腔室；向所述刻蚀腔室内通入惰性气体；对所述惰性气体进行解离处理，形成惰性正离子和电子，所述电子对正电荷进行电中和；在解离处理之后不提供偏置电压，使所述惰性正离子不具有方向性，从而使所述惰性正离子对所述聚集的正电荷的轰击能力减弱，以避免所述正电荷受到惰性正离子的轰击后发生散射。
2.如权利要求1所述半导体结构的制造方法，其特征在于，所述解离处理采用的功率范围为100W～1000W。
3.如权利要求1所述半导体结构的制造方法，其特征在于，所述惰性气体流量范围为100sccm～1000sccm。
4.如权利要求1所述半导体结构的制造方法，其特征在于，所述正电荷消除步骤中，所述刻蚀腔室的腔壁接地。
5.如权利要求1所述半导体结构的制造方法，其特征在于，所述再刻蚀处理过程中，所述基底设置于晶圆承载盘上，且所述晶圆承载盘上具有环绕所述基底的边缘环；在所述正电荷消除步骤过程中，所述边缘环接地。
6.如权利要求1所述半导体结构的制造方法，其特征在于，所述再刻蚀处理采用的方法包括：所述过刻蚀步骤的次数为若干次，且在每两次过刻蚀步骤之间进行所述正电荷消除步骤。
7.如权利要求6所述半导体结构的制造方法，其特征在于，单次所述正电荷消除步骤采用的工艺时长为3s～10s。
8.如权利要求6所述半导体结构的制造方法，其特征在于，所述过刻蚀步骤的次数为三次；所述正电荷消除步骤的次数为两次。
9.如权利要求1所述半导体结构的制造方法，其特征在于，所述再刻蚀处理的方法包括：进行多次所述过刻蚀步骤，且在每一次过刻蚀步骤之前，进行所述正电荷消除步骤。
10.如权利要求1所述半导体结构的制造方法，其特征在于，所述再刻蚀处理的方法包括：分别进行一次所述过刻蚀步骤和一次正电荷消除步骤，且先进行所述正电荷消除步骤，再进行所述过刻蚀步骤。
11.如权利要求1所述半导体结构的制造方法，其特征在于，所述栅极结构为伪栅；在形成所述栅极结构之后，还包括步骤：去除所述图形化的掩膜层；在所述栅极结构两侧的基底内形成源漏掺杂层；在所述基底上形成覆盖源漏掺杂层的介质层，且所述介质层露出所述栅极结构顶部；去除所述栅极结构，在所述介质层内形成开口；形成填充满所述开口的金属栅极。
12.如权利要求11所述半导体结构的制造方法，其特征在于，所述栅极层的材料为多晶硅。
13.如权利要求12所述半导体结构的制造方法，其特征在于，采用等离子体刻蚀工艺进行所述主刻蚀处理。
14.如权利要求12所述半导体结构的制造方法，其特征在于，采用等离子体刻蚀工艺进行所述过刻蚀步骤。
15.如权利要求1所述半导体结构的制造方法，其特征在于，在所述主刻蚀处理之后，剩余栅极层的厚度范围为20nm～60nm。
16.如权利要求1所述半导体结构的制造方法，其特征在于，提供基底的步骤包括：提供衬底和位于所述衬底上的鳍部；在所述基底上形成栅极层的步骤包括：在所述衬底上形成栅极层，且所述栅极层覆盖所述鳍部的顶部和侧壁。
17.一种采用如权利要求1-16任一项所述的制造方法制造的半导体结构，其特征在于，包括：
基底；
位于所述基底上的栅极结构。
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