CN107492485A - 半导体器件的制作方法 - Google Patents

半导体器件的制作方法 Download PDF

Info

Publication number
CN107492485A
CN107492485A CN201610414729.2A CN201610414729A CN107492485A CN 107492485 A CN107492485 A CN 107492485A CN 201610414729 A CN201610414729 A CN 201610414729A CN 107492485 A CN107492485 A CN 107492485A
Authority
CN
China
Prior art keywords
material layer
gate material
preparation
gate
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610414729.2A
Other languages
English (en)
Other versions
CN107492485B (zh
Inventor
马万里
赵圣哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201610414729.2A priority Critical patent/CN107492485B/zh
Publication of CN107492485A publication Critical patent/CN107492485A/zh
Application granted granted Critical
Publication of CN107492485B publication Critical patent/CN107492485B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种半导体器件的制作方法，包括：在半导体基底上形成栅氧化层；在所述栅氧化层上形成栅材料层；采用干法刻蚀工艺刻蚀所述栅材料层形成栅极，并在形成所述栅极的过程中对栅材料层进行去离子处理。根据本发明，在采用干法刻蚀工艺刻蚀栅材料层形成栅极的过程中，对栅材料层进行去离子处理，以避免过多的离子积累在栅材料层而导致栅氧化层发生击穿损伤，进而能够保证半导体器件的整体性能。

Description

半导体器件的制作方法
技术领域
本发明涉及半导体技术，尤其涉及一种半导体器件的制作方法。
背景技术
半导体(semiconductor)是指在常温下，导电性能介于导体(conductor)与绝缘体(insulator)之间的材料。半导体的导电性是可控的，范围可从绝缘体至几个欧姆之间。现如今，大部分的电子产品，如计算机、移动电话或是录音机中的核心单元都和半导体有着极为密切的关联，其在各种电子设备上都有着广泛的应用。
现有技术中制作半导体的方法如下所示：
如图1A所示，在半导体衬底101上形成栅氧化层102。
该半导体衬底101可以是硅衬底。
如图1B所示，在栅氧化层102上形成栅材料层103。
该栅材料层103的材料具体是多晶硅。
如图1C所示，在栅材料层103上形成具有图案的光刻胶层104。
如图1D所示，以光刻胶层104为掩膜，采用干法刻蚀工艺刻蚀栅材料层103，以形成栅极105。
上述过程中，干法刻蚀工艺是采用气体进行离子刻蚀，气体中的离子会在栅材料层103上积累，当积累到一定程度时，会导致栅氧化层102发生击穿损伤，例如在图1D中所示的区域P发生击穿损伤，进而损坏半导体器件的整体性能。
发明内容
本发明提供一种半导体器件的制作方法，以解决现有技术中采用干法刻蚀形成栅极时容易造成栅氧化层发生击穿损伤的问题。
本发明第一个方面提供一种半导体器件的制作方法，包括：
在半导体基底上形成栅氧化层；
在所述栅氧化层上形成栅材料层；
采用干法刻蚀工艺刻蚀所述栅材料层形成栅极，并在形成所述栅极的过程中对栅材料层进行去离子处理。
根据如上所述的制作方法，可选地，所述采用干法刻蚀工艺刻蚀所述栅材料层形成栅极，并在形成所述栅极的过程中对栅材料层进行去离子处理包括：
对所述栅材料层至少进行两次干法刻蚀工艺，直至露出所述栅氧化层，以形成栅极，且每两次干法刻蚀工艺之间对所述栅材料层进行去离子处理。
根据如上所述的制作方法，可选地，每次刻蚀所述栅材料层的深度相等。
根据如上所述的制作方法，可选地，每次刻蚀所述栅材料层的深度为所述栅材料层的原始厚度的1/5-1/2。
根据如上所述的制作方法，可选地，所述对栅材料层进行去离子处理包括：
采用电解液对所述栅材料层进行去离子处理。
根据如上所述的制作方法，可选地，所述采用电解液对所述栅材料层进行去离子处理包括：
将形成有栅材料层的半导体器件浸泡在所述电解液中；
对浸泡后的半导体器件进行冲洗和烘干操作。
根据如上所述的制作方法，可选地，所述电解液包括以下溶液中的至少一种：稀盐酸、磷酸。
根据如上所述的制作方法，可选地，在所述栅氧化层上形成栅材料层之后，且在对所述栅材料层至少进行两次干法刻蚀工艺之前，还包括：
在所述栅材料层上形成光刻胶层。
根据如上所述的制作方法，可选地，所述对所述栅材料层至少进行两次干法刻蚀工艺包括：
以所述光刻胶层为掩膜，至少两次采用干法刻蚀工艺刻蚀所述栅材料层。
根据如上所述的制作方法，可选地，所述栅材料层为多晶硅层。
由上述技术方案可知，本发明提供的半导体器件的制作方法，在采用干法刻蚀工艺刻蚀栅材料层形成栅极的过程中，对栅材料层进行去离子处理，以避免过多的离子积累在栅材料层而导致栅氧化层发生击穿损伤，进而能够保证半导体器件的整体性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A至1D为现有技术中半导体器件的制作方法；
图2为根据本发明一实施例的半导体器件的制作方法的流程示意图；
图3A至3F为根据本发明一实施例的半导体器件的制作方法的各个步骤的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种半导体器件的制作方法，用于制作半导体器件。
如图2所示，为根据本实施例的半导体器件的制作方法的流程示意图。该半导体器件的制作方法包括：
步骤201，在半导体基底上形成栅氧化层。
本实施例的半导体衬底可以是硅衬底，也可以是蓝宝石衬底，还可以是其他任何一种半导体衬底，具体可以根据实际需要选择。
本实施例的栅氧化层可以是二氧化硅，举例来说，若半导体衬底是硅衬底，可以通过氧化硅衬底以形成栅氧化层，该栅氧化层的生长温度为900℃～1200℃，厚度为0.01微米～1.0微米。
步骤202，在栅氧化层上形成栅材料层。
例如，采用化学气相沉积的方法在栅氧化层上形成栅材料层。该栅材料层可以是多晶硅层，多晶硅层的生长温度为500℃～1000℃，厚度为0.01微米～2.0微米。
步骤203，采用干法刻蚀工艺刻蚀栅材料层形成栅极，并在形成栅极的过程中对栅材料层进行去离子处理。
干法刻蚀工艺是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，其具备两个特点：一方面等离子体中的气体的化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以较快地与材料进行反应，实现刻蚀的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。
对栅材料层进行去离子处理可以包括：采用电解液对栅材料层进行去离子处理。举例来说，可以将形成有栅材料层的半导体器件浸泡在电解液中，并对浸泡后的半导体器件进行冲洗和烘干操作。由于电解液能够起到放电的作用，因此，将进行了干法刻蚀工艺的栅材料层浸泡在电解液中就能够释放在栅材料层中积累的离子，进而避免过多的离子积累，降低栅氧化层的损伤几率。
本实施例的电解液包括以下溶液中的至少一种：稀盐酸、磷酸。
具体地，可以对栅材料层至少进行两次干法刻蚀工艺，直至露出栅氧化层，以形成栅极，且每两次干法刻蚀工艺之间对栅材料层进行去离子处理。举例来说，可以根据干法刻蚀工艺确定对栅材料层进行干法刻蚀工艺的次数，例如分为2次刻蚀，或者分4次刻蚀，以便在栅氧化层发生击穿损伤之前去除栅材料层中的离子。可选地，每次刻蚀栅材料层的深度相等，例如每次刻蚀栅材料层的深度为栅材料层的原始厚度的1/5-1/2，这样实际操作中会简化刻蚀工艺。当然，实际操作中也可以根据实际需要调整每次刻蚀的深度，即每次刻蚀的深度也可以是不相等的。
刻蚀栅材料层之前，可以在栅材料层上形成光刻胶层，进而以光刻胶层为掩膜，采用至少两次采用干法刻蚀工艺刻蚀栅材料层。
根据本实施例，在采用干法刻蚀工艺刻蚀栅材料层形成栅极的过程中，对栅材料层进行去离子处理，以避免过多的离子积累在栅材料层而导致栅氧化层发生击穿损伤，进而能够保证半导体器件的整体性能。
实施例二
本实施例对实施例一的半导体器件的制作方法做进一步补充说明。
如图3A至3F所示，为根据本实施例的半导体器件的制作方法的各个步骤的结构示意图。
如图3A所示，在半导体基底301上形成栅氧化层302。
本实施例的半导体衬底301可以是硅衬底，也可以是蓝宝石衬底，还可以是其他任何一种半导体衬底，具体可以根据实际需要选择。
本实施例的栅氧化层302可以是二氧化硅，举例来说，若半导体衬底301是硅衬底，可以通过氧化硅衬底以形成栅氧化层。栅氧化层302的生长温度为900℃～1200℃，厚度为0.01微米～1.0微米。
如图3B所示，在栅氧化层302上形成栅材料层303。
例如，采用化学气相沉积的方法在栅氧化层302上形成栅材料层303。该栅材料层303可以是多晶硅层，多晶硅层的生长温度为500℃～1000℃，厚度为0.01微米～2.0微米。
该步骤所形成的栅材料层303的厚度为原始厚度。
如图3C所示，在栅材料层303上形成光刻胶层304。
该光刻胶层304是具有图案的光刻胶层，
具体地，可以在栅材料层303上涂覆一层光刻胶材料，并通过曝光、显影等方式形成具有图案的光刻胶层，并将需要刻蚀的栅材料层303的部分暴露出来。
如图3D所示，对栅材料层303进行第一次干法刻蚀工艺，形成第一凹陷区305。
该第一次干法刻蚀工艺刻蚀栅材料层303的深度可以为栅材料层的原始厚度的1/2。
然后对形成有第一凹陷区305的半导体器件进行去离子处理，例如浸泡在电解液中，并对浸泡后的半导体器件进行冲洗和烘干操作。
如图3E所示，对栅材料层303进行第二次干法刻蚀工艺，形成栅极306。
具体地，可以对第一凹陷区305下方的栅材料层303进行第二次干法刻蚀工艺，形成栅极306。
如图3F所示，去除光刻胶层304。
本实施例对栅材料层303进行2次干法刻蚀工艺进行了示意性说明，当然，实际中还可以对栅材料层303采用更多次的干法刻蚀工艺，例如4次或5次，以尽量保证栅氧化层102不会发生击穿损伤，每次采用干法刻蚀工艺刻蚀栅材料层303的深度可以相等，例如采用4次干法刻蚀工艺时，每次刻蚀栅材料层303的深度可以是栅材料层303原始厚度的1/4，采用5次干法刻蚀工艺时，每次刻蚀栅材料层303的深度可以是栅材料层303的原始厚度的1/5。
根据本实施例，在采用干法刻蚀工艺刻蚀栅材料层形成栅极的过程中，对栅材料层进行去离子处理，以避免过多的离子积累在栅材料层而导致栅氧化层发生击穿损伤，进而能够保证半导体器件的整体性能。
本发明还提供一种半导体器件，采用上述半导体器件的制作方法制作形成。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
在半导体基底上形成栅氧化层；
在所述栅氧化层上形成栅材料层；
采用干法刻蚀工艺刻蚀所述栅材料层形成栅极，并在形成所述栅极的过程中对栅材料层进行去离子处理。
2.根据权利要求1所述的制作方法，其特征在于，所述采用干法刻蚀工艺刻蚀所述栅材料层形成栅极，并在形成所述栅极的过程中对栅材料层进行去离子处理包括：
对所述栅材料层至少进行两次干法刻蚀工艺，直至露出所述栅氧化层，以形成栅极，且每两次干法刻蚀工艺之间对所述栅材料层进行去离子处理。
3.根据权利要求2所述的制作方法，其特征在于，每次刻蚀所述栅材料层的深度相等。
4.根据权利要求3所述的制作方法，其特征在于，每次刻蚀所述栅材料层的深度为所述栅材料层的原始厚度的1/5-1/2。
5.根据权利要求1-4中任一项所述的制作方法，其特征在于，所述对栅材料层进行去离子处理包括：
采用电解液对所述栅材料层进行去离子处理。
6.根据权利要求5所述的制作方法，其特征在于，所述采用电解液对所述栅材料层进行去离子处理包括：
将形成有栅材料层的半导体器件浸泡在所述电解液中；
对浸泡后的半导体器件进行冲洗和烘干操作。
7.根据权利要求5所述的制作方法，其特征在于，所述电解液包括以下溶液中的至少一种：稀盐酸、磷酸。
8.根据权利要求2所述的制作方法，其特征在于，在所述栅氧化层上形成栅材料层之后，且在对所述栅材料层至少进行两次干法刻蚀工艺之前，还包括：
在所述栅材料层上形成光刻胶层。
9.根据权利要求8所述的制作方法，其特征在于，所述对所述栅材料层至少进行两次干法刻蚀工艺包括：
以所述光刻胶层为掩膜，至少两次采用干法刻蚀工艺刻蚀所述栅材料层。
10.根据权利要求1-4中任一项所述的制作方法，其特征在于，所述栅材料层为多晶硅层。
CN201610414729.2A 2016-06-13 2016-06-13 半导体器件的制作方法 Active CN107492485B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610414729.2A CN107492485B (zh) 2016-06-13 2016-06-13 半导体器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610414729.2A CN107492485B (zh) 2016-06-13 2016-06-13 半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN107492485A true CN107492485A (zh) 2017-12-19
CN107492485B CN107492485B (zh) 2020-03-06

Family

ID=60642644

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610414729.2A Active CN107492485B (zh) 2016-06-13 2016-06-13 半导体器件的制作方法

Country Status (1)

Country Link
CN (1) CN107492485B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931356A (zh) * 2018-09-19 2020-03-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680086A (en) * 1986-03-20 1987-07-14 Motorola, Inc. Dry etching of multi-layer structures
CN1848387A (zh) * 2005-12-02 2006-10-18 北京北方微电子基地设备工艺研究中心有限责任公司 一种防止多晶硅刻蚀中器件等离子损伤的刻蚀工艺
CN101154582A (zh) * 2006-09-28 2008-04-02 东京毅力科创株式会社 蚀刻方法以及半导体器件的制造方法
CN101996261A (zh) * 2009-08-20 2011-03-30 中芯国际集成电路制造(上海)有限公司 优化cmos图像传感器版图的方法及刻蚀方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680086A (en) * 1986-03-20 1987-07-14 Motorola, Inc. Dry etching of multi-layer structures
CN1848387A (zh) * 2005-12-02 2006-10-18 北京北方微电子基地设备工艺研究中心有限责任公司 一种防止多晶硅刻蚀中器件等离子损伤的刻蚀工艺
CN101154582A (zh) * 2006-09-28 2008-04-02 东京毅力科创株式会社 蚀刻方法以及半导体器件的制造方法
CN101996261A (zh) * 2009-08-20 2011-03-30 中芯国际集成电路制造(上海)有限公司 优化cmos图像传感器版图的方法及刻蚀方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931356A (zh) * 2018-09-19 2020-03-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN110931356B (zh) * 2018-09-19 2023-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
CN107492485B (zh) 2020-03-06

Similar Documents

Publication Publication Date Title
JP2019153789A5 (zh)
CN103794490B (zh) 自对准双图形的形成方法
CN112956000B (zh) 经硼掺杂的非晶形碳硬掩模及方法
CN106783866B (zh) 闪存器件的制造方法
CN108321090A (zh) 半导体器件及其形成方法
CN110571138A (zh) 半导体器件的制作方法
CN111864058A (zh) 存储位元的制备方法及mram的制备方法
CN104810245B (zh) 改善沟槽形貌方法
CN107492485A (zh) 半导体器件的制作方法
US8664105B2 (en) Mitigation of silicide formation on wafer bevel
CN105513954B (zh) 半导体器件的形成方法
CN105655341B (zh) 半导体器件的形成方法
CN105460887B (zh) 图形化多孔硅的制备方法
CN107968050A (zh) 沟道孔的底部刻蚀方法
CN105336593B (zh) 栅极的制作方法及存储器的制作方法
CN104022063B (zh) 浅槽的形成方法
CN101178549A (zh) 移除光致抗蚀剂层的方法以及开口的形成方法
US10354875B1 (en) Techniques for improved removal of sacrificial mask
CN107799408B (zh) 半导体器件的制备方法
CN113539971B (zh) 半导体结构及其形成方法
US11244821B2 (en) Method for preparing isolation area of gallium oxide device
CN108666208A (zh) 半导体结构及其形成方法
TW202412278A (zh) 用於在3d nand製造中氮化物提取處理的乾式蝕刻
CN118173442A (zh) 半导体结构的形成方法
WO2024044218A1 (en) High aspect ratio etch with a liner

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220718

Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province

Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.

Address before: 100871, Beijing, Haidian District, Cheng Fu Road, No. 298, Zhongguancun Fangzheng building, 9 floor

Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd.

Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.