CN107799408B - 半导体器件的制备方法 - Google Patents
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Abstract
本发明揭示了一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底包括第一区和第二区；在所述半导体衬底上自下至上依次形成栅极层和掩膜层；所述第一区上的栅极层形成第一栅极图案，所述第一区上的掩膜层形成第一掩膜层图案，所述第二区上的栅极层形成第二栅极图案，所述第二区上的掩膜层形成第二掩膜层图案；在所述第一沟槽和第二沟槽中填充隔离材料；在所述第二区上形成一覆盖所述第二栅极图案的保护层；对所述第一掩膜层图案进行等离子体处理；去除经等离子体处理过的所述第一掩膜层图案。所述半导体器件的制备方法，可以提高栅极图案的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体器件的制备方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。。
半导体衬底往往包括多个区，不同区用于制备不同的器件，不同区一般具有不同的图案密度以及器件结构。例如，不同区中栅极图案的关键尺寸(Critical Dimension，简称CD)不同，并且，不同区中栅极图案的密度也不同。然而，在制备一个区的栅极图案时，往往会对另一个区的栅极图案造成损伤，使得另一个区的栅极图案的可靠性下降。
发明内容
本发明的目的在于，提供一种半导体器件的制备方法，可以提高栅极图案的可靠性。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底包括第一区和第二区；
在所述半导体衬底上自下至上依次形成栅极层和掩膜层；
选择性对所述掩膜层、栅极层和半导体衬底进行刻蚀，在所述第一区的掩膜层、栅极层和半导体衬底中形成第一沟槽，在所述第二区的掩膜层、栅极层和半导体衬底中形成第二沟槽，所述第一区上的栅极层形成第一栅极图案，所述第一区上的掩膜层形成第一掩膜层图案，所述第二区上的栅极层形成第二栅极图案，所述第二区上的掩膜层形成第二掩膜层图案；
在所述第一沟槽和第二沟槽中填充隔离材料；
在所述第二区上形成一覆盖所述第二栅极图案的保护层，所述保护层暴露出所述第一掩膜层图案；
在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理；以及
去除经等离子体处理过的所述第一掩膜层图案。
进一步的，在所述第二区上形成一覆盖所述第二栅极图案的保护层之前，所述制备方法还包括：
在所述第一区上形成一覆盖层，所述覆盖层覆盖所述第一掩膜层图案，所述覆盖层暴露出所述第二掩膜层图案；
在所述覆盖层的保护下，去除所述第二掩膜层图案。
进一步的，去除所述第二掩膜层图案的同时，去除所述覆盖层。
进一步的，所述覆盖层的材料为光刻胶。
进一步的，所述覆盖层还覆盖位于所述第一区上的隔离材料。
进一步的，在所述对所述第一掩膜层图案进行等离子体处理的步骤之前，先去除部分高度的所述第一掩膜层图案。
进一步的，在去除部分高度的所述第一掩膜层图案的同时，去除所述第一掩膜层图案侧壁旁的所述隔离材料。
进一步的，采用干法刻蚀工艺去除部分高度的所述第一掩膜层图案。
进一步的，所述干法刻蚀工艺中的刻蚀气体包括氮气。
进一步的，采用刻蚀工艺去除经等离子体处理过的所述第一掩膜层图案，其中，在刻蚀工艺中，所述第一掩膜层图案和第二栅极图案的刻蚀选择比大于等于4。
进一步的，所述刻蚀工艺为湿法刻蚀。
进一步的，所述湿法刻蚀的刻蚀液包括氟化氢。
进一步的，所述氟化氢在所述刻蚀液中的体积百分比小于等于5％。
进一步的，所述等离子体处理的等离子体为氢等离子体或氦等离子体。
进一步的，所述等离子体处理的功率为100W～500W，压力为10mtoor～100mtoor。
进一步的，所述掩膜层的材料为氮化硅。
进一步的，所述栅极层的材料为多晶硅。
进一步的，所述隔离材料为氧化硅。
进一步的，所述保护层的材料为光刻胶。
进一步的，所述保护层还覆盖位于所述第二区上的隔离材料。
进一步的，所述第一掩膜层图案进行等离子体处理之后，去除经等离子体处理过的所述第一掩膜层图案之前，去除所述保护层。
进一步的，所述第一栅极图案的密度大于所述第二栅极图案的密度。
进一步的，所述第一栅极图案的关键尺寸小于所述第二栅极图案的关键尺寸。
进一步的，所述第一区为存储区，所述第二区为逻辑区，所述第一栅极图案为浮栅图案。
进一步的，在去除经等离子体处理过的所述第一掩膜层图案的步骤之前，去除所述保护层。
与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：
在本发明提供的半导体器件的制备方法中，在所述半导体衬底的第一区上形成第一栅极图案，所述第一栅极图案上形成第一掩膜层图案，在所述半导体衬底的第二区上形成第二栅极图案，所述第二栅极图案上形成第二掩膜层图案，在所述第二区上形成一覆盖所述第二栅极图案的保护层，在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理，经等离子体处理过的所述第一掩膜层图案很容易去除，在去除经等离子体处理过的所述第一掩膜层图案时不会对所述第二栅极图案造成损伤，提高栅极图案的可靠性。
进一步的，在所述第一区上形成一覆盖层，所述覆盖层覆盖所述第一掩膜层图案，所述覆盖层暴露出所述第二掩膜层图案，在所述覆盖层的保护下，去除所述第二掩膜层图案，以防止对所述第一栅极图案造成损伤，进一步提高栅极图案的可靠性。
附图说明
图1为本发明中一实施例半导体器件的制备方法的流程图；
图2-图10为本发明一实施例的半导体器件在制备过程中的剖面结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
本发明的核心思想在于，提供一种半导体器件的制备方法，如图1所示，包括：
步骤S11、提供半导体衬底，所述半导体衬底包括第一区和第二区；
步骤S12、在所述半导体衬底上自下至上依次形成栅极层和掩膜层；
步骤S13、选择性对所述掩膜层、栅极层和半导体衬底进行刻蚀，在所述第一区的掩膜层、栅极层和半导体衬底中形成第一沟槽，在所述第二区的掩膜层、栅极层和半导体衬底中形成第二沟槽，所述第一区上的栅极层形成第一栅极图案，所述第一区上的掩膜层形成第一掩膜层图案，所述第二区上的栅极层形成第二栅极图案，所述第二区上的掩膜层形成第二掩膜层图案；
步骤S14、在所述第一沟槽和第二沟槽中填充隔离材料；
步骤S15、在所述第二区上形成一覆盖所述第二栅极图案的保护层，所述保护层暴露出所述第一掩膜层图案；
步骤S16、在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理；以及
步骤S17、去除经等离子体处理过的所述第一掩膜层图案。
在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理，由于经等离子体处理过的所述第一掩膜层图案很容易去除，在去除经等离子体处理过的所述第一掩膜层图案时不会对所述第二栅极图案造成损伤，提高栅极图案的可靠性。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下请参阅图2-图10具体说明本发明的半导体器件的制备方法。
首先，进行步骤S11，如图2所示，步骤S11、提供半导体衬底100，所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物，在本实施例中，所述半导体衬底100的材料为单晶硅(Si)。所述半导体衬底100包括第一区101和第二区102，在本实施例中，所述第一区101为密集区(dense)，所述第二区102为非密集区(ISO)，即所述第一区101上的器件的密度大于所述第二区102上的器件的密度。具体的，所述第一区101为存储区，用于制备存储器件，所述第二区102为逻辑区，用于制备逻辑器件。
接着，进行步骤S12，继续参考图2，在所述半导体衬,100上自下至上依次形成栅极层110和掩膜层120，一般的，还可以在所述半导体衬底100和栅极层110之间形成一栅极氧化层，此为本领域的普通技术人员可以理解的，在此不做赘述。较佳的，所述掩膜层120的材料为氮化硅，所述栅极层110的材料为多晶硅。所述掩膜层120的厚度较佳的为
例如为
然后，进行步骤S13，选择性对所述掩膜层120、栅极层110和半导体衬底100进行刻蚀，参考图3，在所述第一区101的掩膜层120、栅极层110和半导体衬底100中形成第一沟槽131，在所述第二区102的掩膜层120、栅极层110和半导体衬底100中形成第二沟槽132，所述第一区101上的栅极层110形成第一栅极图案111，所述第一区101上的掩膜层120形成第一掩膜层图案121，所述第二区102上的栅极层110形成第二栅极图案112，所述第二区102上的掩膜层120形成第二掩膜层图案122。
在本实施例中，所述第一栅极图案111的密度大于所述第二栅极图案112的密度，即所述第一沟槽131的关键尺寸小于所述第二沟槽132的关键尺寸。所述第一栅极图案111的关键尺寸小于所述第二栅极图案112的关键尺寸，其中，所述第一栅极图案111为浮栅图案，用于形成浮栅。由于所述第一区101上的图形密度大于所述第二区102上的图形密度(所述第一栅极图案111的密度大于所述第二栅极图案112的密度)，所以，所述第一沟槽131的深度小于所述第二沟槽132的深度。
在所述步骤S13中，对所述掩膜层120、栅极层110和半导体衬底100进行刻蚀可以为干法刻蚀，所述掩膜层120作为刻蚀所述栅极层110和半导体衬底100的硬掩膜。
之后，进行步骤S14，如图4所示，在所述第一沟槽131和第二沟槽132中填充隔离材料140，一般的，所述隔离材料140为氧化硅。具体的，可以采用化学气相沉积等工艺，在器件结构表面沉积所述隔离材料140，然后采用平坦化工艺(例如化学机械研磨)对器件结构表面进行平坦化。由于所述第一区101上的图形密度大于所述第二区102上的图形密度(所述第一栅极图案111的密度大于所述第二栅极图案112的密度)，在平坦后之后，所述第一沟槽131中的隔离材料140的上表面会低于所述第一掩膜层图案121的上表面，而所述第二沟槽132中的隔离材料140的上表面一般会高于所述第一沟槽131中的隔离材料140的上表面。
在本实施例中，在进行步骤S15之前，如图5所示，在所述第一区101上形成一覆盖层151，所述覆盖层151覆盖所述第一掩膜层图案121，以保护所述第一掩膜层图案121，所述覆盖层151暴露出所述第二掩膜层图案122，在本实施例中，所述覆盖层151还覆盖位于所述第一区101上的隔离材料140。较佳的，所述覆盖层151的材料为光刻胶，可以很好的保护所述第一掩膜层图案121和第一栅极图案111，并且可以方便的去除，不容易产生残留。
接着，如图6所示，在所述覆盖层151的保护下，去除所述第二掩膜层图案122。由于所述覆盖层151覆盖所述第一掩膜层图案121，并暴露出所述第二掩膜层图案122，所以可以方便的去除所述第二掩膜层图案122，并不会损伤所述第一掩膜层图案121和第一栅极图案111。在本实施例中，在去除所述第二掩膜层图案122的同时，可以方便的去除所述覆盖层151。一般采用干法刻蚀工艺去除所述第二掩膜层图案122，同时，去除所述第二掩膜层图案122两侧的所述隔离材料140。
之后，进行步骤S15，如图7所示，在所述第二区102上形成一覆盖所述第二栅极图案112的保护层152，所述保护层152暴露出所述第一掩膜层图案121，在本实施例中，所述保护层152还覆盖位于所述第二区102上的隔离材料140，所述保护层152的材料为光刻胶，可以很好的保护所述第二掩膜层图案122和第二栅极图案112，并且可以方便的去除，不容易产生残留。
在本实施例中，为了提高效率，在进行等离子体处理的步骤之前，如图8所示，先去除部分高度的所述第一掩膜层图案121，同时，去除所述第一掩膜层图案121侧壁旁的所述隔离材料140。较佳的，可以采用干法刻蚀工艺去除部分高度的所述第一掩膜层图案121。较佳的，所述干法刻蚀工艺中的主刻蚀气体为氮气，可以保证所述第一掩膜层图案121和隔离材料140的刻蚀选择比。在此步骤中，可能会刻蚀部分的所述隔离材料140，使得所述第一栅极图案111两侧的所述隔离材料140被部分刻蚀，当然也可以控制所述第一掩膜层图案121和隔离材料140的刻蚀选择比，使得所述第一栅极图案111两侧的所述隔离材料140不被刻蚀。
接着，进行步骤S16，如图9所示，在所述保护层152的保护下，对剩余的所述第一掩膜层图案121进行等离子体处理，所述等离子体处理的等离子体为氢等离子体或氦等离子体，所述等离子体处理的功率优选为100W～500W，例如200W、300W、400W等等，压力优选为10mtoor～100mtoor，例如30mtoor、50mtoor、80mtoor等等。经等离子体处理过的所述第一掩膜层图案121很容易被去除。
之后，进行步骤S17，如图10所示，去除经等离子体处理过的所述第一掩膜层图案121。一般的，采用刻蚀工艺去除经等离子体处理过的所述掩膜层121，其中，在所述刻蚀工艺中，所述第一掩膜层图案121和第二栅极图案112的刻蚀选择比大于等于4，可以避免对所述第二栅极图案112造成损伤。较佳的，所述刻蚀工艺为湿法刻蚀，湿法刻蚀的选择比较高。所述湿法刻蚀的刻蚀液包括氟化氢，所述氟化氢可以轻易的将经等离子体处理过的所述第一掩膜层图案121去除，且不会损伤所述第二栅极图案112。所述氟化氢在所述刻蚀液中的体积百分比小于等于5％，例如2％、3％、4％，以避免对所述第二栅极图案112、隔离材料140等结构的损伤，并可以有效地去除经等离子体处理过的所述第一掩膜层图案121。较佳的，在本实施例中，先去除所述保护层152，再去除经等离子体处理过的所述第一掩膜层图案121，以避免所述保护层152对所述湿法刻蚀的机台产生影响。
随后，可以接着进行后续工艺，例如制备控制栅等步骤，此为本领域的普通技术人员可以理解的，在此不做赘述。
综上所述，本发明提出一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底包括第一区和第二区；步骤S12、在所述半导体衬底上自下至上依次形成栅极层和掩膜层；选择性对所述掩膜层、栅极层和半导体衬底进行刻蚀，在所述第一区的掩膜层、栅极层和半导体衬底中形成第一沟槽，在所述第二区的掩膜层、栅极层和半导体衬底中形成第二沟槽，所述第一区上的栅极层形成第一栅极图案，所述第一区上的掩膜层形成第一掩膜层图案，所述第二区上的栅极层形成第二栅极图案，所述第二区上的掩膜层形成第二掩膜层图案；在所述第一沟槽和第二沟槽中填充隔离材料；在所述第二区上形成一覆盖所述第二栅极图案的保护层，所述保护层暴露出所述第一掩膜层图案；在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理；去除经等离子体处理过的所述第一掩膜层图案。
在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理，由于经等离子体处理过的所述第一掩膜层图案很容易去除，在去除经等离子体处理过的所述第一掩膜层图案时不会对所述第二栅极图案造成损伤，提高栅极图案的可靠性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (24)
1.一种半导体器件的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区和第二区；
在所述半导体衬底上自下至上依次形成栅极层和掩膜层；
选择性对所述掩膜层、栅极层和半导体衬底进行刻蚀，在所述第一区的掩膜层、栅极层和半导体衬底中形成第一沟槽，在所述第二区的掩膜层、栅极层和半导体衬底中形成第二沟槽，所述第一区上的栅极层形成第一栅极图案，所述第一区上的掩膜层形成第一掩膜层图案，所述第二区上的栅极层形成第二栅极图案，所述第二区上的掩膜层形成第二掩膜层图案；
在所述第一沟槽和第二沟槽中填充隔离材料；
在所述第二区上形成一覆盖所述第二栅极图案的保护层，所述保护层暴露出所述第一掩膜层图案；
在所述保护层的保护下，对所述第一掩膜层图案进行等离子体处理；以及
去除经等离子体处理过的所述第一掩膜层图案。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述第二区上形成一覆盖所述第二栅极图案的保护层之前，所述制备方法还包括：
在所述第一区上形成一覆盖层，所述覆盖层覆盖所述第一掩膜层图案，所述覆盖层暴露出所述第二掩膜层图案；
在所述覆盖层的保护下，去除所述第二掩膜层图案。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，去除所述第二掩膜层图案的同时，去除所述覆盖层。
4.如权利要求2所述的半导体器件的制备方法，其特征在于，所述覆盖层的材料为光刻胶。
5.如权利要求2所述的半导体器件的制备方法，其特征在于，所述覆盖层还覆盖位于所述第一区上的隔离材料。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述对所述第一掩膜层图案进行等离子体处理的步骤之前，先去除部分高度的所述第一掩膜层图案。
7.如权利要求6所述的半导体器件的制备方法，其特征在于，在去除部分高度的所述第一掩膜层图案的同时，去除所述第一掩膜层图案侧壁旁的所述隔离材料。
8.如权利要求6所述的半导体器件的制备方法，其特征在于，采用干法刻蚀工艺去除部分高度的所述第一掩膜层图案。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述干法刻蚀工艺中的刻蚀气体包括氮气。
10.如权利要求1所述的半导体器件的制备方法，其特征在于，采用刻蚀工艺去除经等离子体处理过的所述第一掩膜层，其中，在所述刻蚀工艺中，所述第一掩膜层图案和第二栅极图案的刻蚀选择比大于等于4。
11.如权利要求10所述的半导体器件的制备方法，其特征在于，所述刻蚀工艺为湿法刻蚀。
12.如权利要求11所述的半导体器件的制备方法，其特征在于，所述湿法刻蚀的刻蚀液包括氟化氢。
13.如权利要求12所述的半导体器件的制备方法，其特征在于，所述氟化氢在所述刻蚀液中的体积百分比小于等于5％。
14.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述等离子体处理的等离子体为氢等离子体或氦等离子体。
15.如权利要求14所述的半导体器件的制备方法，其特征在于，所述等离子体处理的功率为100W～500W，压力为10mtoor～100mtoor。
16.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述掩膜层的材料为氮化硅。
17.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述栅极层的材料为多晶硅。
18.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述隔离材料为氧化硅。
19.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述保护层的材料为光刻胶。
20.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述保护层还覆盖位于所述第二区上的隔离材料。
21.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述第一掩膜层图案进行等离子体处理之后，去除经等离子体处理过的所述第一掩膜层图案之前，去除所述保护层。
22.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述第一栅极图案的密度大于所述第二栅极图案的密度。
23.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述第一栅极图案的关键尺寸小于所述第二栅极图案的关键尺寸。
24.如权利要求1至13中任意一项所述的半导体器件的制备方法，其特征在于，所述第一区为存储区，所述第二区为逻辑区，所述第一栅极图案为浮栅图案。
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