CN105336571B - 自对准多重图形掩膜的形成方法 - Google Patents

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Abstract

一种自对准多重图形掩膜的形成方法,包括:提供具有第一区域和第二区域的待刻蚀层;在待刻蚀层表面依次形成牺牲膜、第一掩膜和第二掩膜;刻蚀部分第二掩膜、第一掩膜和牺牲膜,直至暴露出待刻蚀层表面为止,在待刻蚀层的第一区域表面形成第一掩膜结构,在待刻蚀层的第二区域表面形成第二掩膜结构,第一掩膜结构包括第一牺牲层、第一掩膜层和第二掩膜层,第二掩膜结构包括第二牺牲层、第三掩膜层和第四掩膜层;去除第一掩膜层,并减小第三掩膜层的尺寸;之后,在第一牺牲层的侧壁表面形成第一侧墙掩膜,在第二牺牲层和第三掩膜层的侧壁表面形成第二侧墙掩膜;在刻蚀第一掩膜层和第三掩膜层之后,去除第四掩膜层和第一牺牲层。

Description

自对准多重图形掩膜的形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种自对准多重图形掩膜的形成方法。
背景技术
随着半导体技术的不断进步,半导体器件的工艺节点正不断减小。然而,由于受到现有的光刻工艺精度的限制,以现有的光刻工艺形成的掩膜图形难以满足半导体器件特征尺寸持续减小的需求,遏制了半导体技术的发展。
为了在现有的光刻工艺的基础上,能够进一步缩小半导体器件的尺寸,现有技术提出了一种双重图形化工艺。其中,尤其以自对准双重图形化(Self-Aligned DoublePatterning,SADP)工艺因其工艺简单而被广泛应用。图1至图3是现有技术的采用自对准双重图形化工艺形成掩膜的过程的剖面结构示意图。
请参考图1,提供待刻蚀层100,所述待刻蚀层100表面具有牺牲层101,所述牺牲层101采用现有的光刻工艺形成。
请参考图2,在所述牺牲层101两侧的待刻蚀层100表面形成侧墙掩膜103a。
请参考图3,形成侧墙掩膜103a后,去除所述牺牲层101(如图3所示)。在去除所述牺牲层101之后,所述侧墙掩膜103a作为刻蚀所述待刻蚀层100的掩膜。
然而,现有技术所形成的侧墙掩膜的形貌不良,以所述侧墙掩膜刻蚀待刻蚀层所形成的半导体结构的形貌不良。
发明内容
本发明解决的问题是提供一种自对准多重图形掩膜的形成方法,。
为解决上述问题,本发明提供一种自对准多重图形掩膜的形成方法,包括:提供待刻蚀层,所述待刻蚀层具有第一区域和第二区域;在所述待刻蚀层表面形成牺牲膜、第一掩膜和第二掩膜,所述第一掩膜位于牺牲膜的表面,所述第二掩膜位于第一掩膜表面;刻蚀部分所述第二掩膜、第一掩膜和牺牲膜,直至暴露出待刻蚀层表面为止,在待刻蚀层的第一区域表面形成第一掩膜结构,在待刻蚀层的第二区域表面形成第二掩膜结构,所述第一掩膜结构投影于待刻蚀层表面的图形具有第一尺寸,所述第二掩膜结构投影于待刻蚀层表面的图形具有第二尺寸,所述第二尺寸大于第一尺寸,所述第一掩膜结构包括由所述牺牲膜刻蚀形成的第一牺牲层、由第一掩膜刻蚀形成的第一掩膜层、以及由第二掩膜刻蚀形成的第二掩膜层,所述第二掩膜结构包括由所述牺牲膜刻蚀形成的第二牺牲层、由第一掩膜刻蚀形成的第三掩膜层、以及由第二掩膜刻蚀形成的第四掩膜层;刻蚀所述第一掩膜层和第三掩膜层,去除所述第一掩膜层,并使所述第三掩膜层投影于待刻蚀层表面的图形尺寸减小;在刻蚀所述第一掩膜层和第三掩膜层之后,在第一牺牲层的侧壁表面形成第一侧墙掩膜,在第二牺牲层和第三掩膜层的侧壁表面形成第二侧墙掩膜;在刻蚀所述第一掩膜层和第三掩膜层之后,去除所述第四掩膜层;在形成所述第一侧墙掩膜和第二侧墙掩膜之后,去除所述第一牺牲层。
可选的,在形成所述第一侧墙掩膜和第二侧墙掩膜之后,去除所述第四掩膜层。
可选的,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的干法刻蚀工艺,在去除第一掩膜层之后,所述第二掩膜层下落至第一牺牲层的顶部表面。
可选的,在去除所述第四掩膜层的同时,去除所述第二掩膜层。
可选的,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的湿法刻蚀工艺,在去除第一掩膜层时,所述第二掩膜层同时被剥离去除。
可选的,在去除所述第四掩膜层之后,形成所述第一侧墙掩膜和第二侧墙掩膜。
可选的,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的干法刻蚀工艺,在去除第一掩膜层之后,所述第二掩膜层下落至第一牺牲层的顶部表面。
可选的,在去除所述第四掩膜层的同时,去除所述第二掩膜层。
可选的,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的湿法刻蚀工艺,在去除第一掩膜层时,所述第二掩膜层同时被剥离去除。
可选的,所述第一侧墙掩膜和第二侧墙掩膜层的形成工艺包括:在待刻蚀层表面、第一掩膜结构的侧壁和底部表面、以及第二掩膜结构的侧壁和顶部表面形成侧墙膜;回刻蚀所述侧墙膜,直至暴露出待刻蚀层表面为止,形成第一侧墙掩膜和第二侧墙掩膜。
可选的,所述侧墙膜的形成工艺为原子层沉积工艺。
可选的,所述第二尺寸大于或等于第一尺寸的3倍。
可选的,在刻蚀第一掩膜层和第三掩膜层之后,所述第三掩膜层投影于待刻蚀层表面的图形减小的尺寸大于或等于第一尺寸的2/3倍。
可选的,在刻蚀第一掩膜层和第三掩膜层之后,所述第三掩膜层投影于待刻蚀层表面的图形减小的尺寸大于或等于第一尺寸的3/4倍。
可选的,所述牺牲膜的材料包括底层抗反射材料、碳或硅;所述第一掩膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅;所述第二掩膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅。
可选的,所述第一掩膜的材料还能够为金属或金属氮化物;所述第二掩膜的材料还能够为金属或金属氮化物。
可选的,所述第一掩膜相对于第二掩膜、待刻蚀层、第一侧墙掩膜或第二侧墙掩膜的刻蚀选择比大于或等于2。
可选的,所述第二掩膜的材料与第一侧墙掩膜或第二侧墙掩膜的材料相同或不同。
可选的,刻蚀所述第一掩膜层和第三掩膜层之后,形成第一侧墙掩膜和第二侧墙掩膜之前,对所述第三掩膜层进行过刻蚀,以去除第三掩膜层表面的杂质,所述过刻蚀量小于或等于第一尺寸的1/10倍。
可选的,还包括:在去除所述第一牺牲层之后,以所述第一侧墙掩膜、第二侧墙掩膜和第三掩膜层为掩膜,刻蚀所述待刻蚀层,在所述待刻蚀层内形成开口。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的方法中,在待刻蚀层表面形成牺牲膜和第一掩膜之后,在第一掩膜表面形成第二掩膜。通过刻蚀所述第二掩膜、第一掩膜和牺牲膜,能够形成第一掩膜结构和第二掩膜结构,且所述第一掩膜结构投影于待刻蚀层表面的图形尺寸大于第二掩膜结构投影于待刻蚀层表面的图形尺寸。在第一掩膜结构中,需要在第一牺牲层侧壁表面形成第一侧墙掩膜,以所述第一侧墙掩膜作为刻蚀待刻蚀层的掩膜,因此需要去除第一牺牲层表面的第一掩膜层,以避免所形成的第一侧墙掩膜高度过高而发生倒塌,所述第一掩膜层由第一掩膜刻蚀形成。而在第二掩膜结构中,由第一掩膜刻蚀形成的第三掩膜层作为后续刻蚀待刻蚀层的掩膜。由于所述第三掩膜层表面具有第四掩膜层,且所述第四掩膜层由第二掩膜刻蚀形成,因此,在后续去除第一掩膜层时,所述第三掩膜层的厚度不会被减薄,以此保证在形成第一侧墙掩膜和第二侧墙掩膜后,形成于第二牺牲层和第三掩膜层侧壁表面的第二侧墙掩膜形貌良好,所述第二侧墙掩膜的表面形貌自第三掩膜层侧壁到第二牺牲层侧壁的过渡平缓。因此,以所述第二侧墙掩膜和第三掩膜层为掩膜,刻蚀待刻蚀层所形成的开口形貌良好。
进一步,在刻蚀所述第一掩膜层和第三掩膜层之后,形成所述第一侧墙掩膜和第二侧墙掩膜,之后再去除所述第四掩膜层。刻蚀所述第一掩膜层和第三掩膜层之后,所述第三掩膜层投影于待刻蚀层表面的图形尺寸减小,使得所述第三掩膜层的侧壁相对于第二牺牲层和第四掩膜层的侧壁凹陷。由于在形成第二侧墙掩膜之后,再去除所述第四掩膜层,能够使所述第二侧墙掩膜的材料填补于所述凹陷内,从而避免了形成于第二牺牲层侧壁和第三掩膜层侧壁的部分第二侧墙掩膜相互分离,使得所述第二侧墙掩膜的形貌良好。因此,后续以所述第二掩膜侧墙和第三掩膜层为掩膜,刻蚀所述待刻蚀层所形成的开口形貌良好。
附图说明
图1至图3是现有技术的采用自对准双重图形化工艺形成掩膜的过程的剖面结构示意图;
图4是本发明一实施例中,在待刻蚀层表面形成尺寸不一致的掩膜层的剖面结构示意图;
图5至图12是本发明实施例的自对准多重图形掩膜的形成过程的剖面结构示意图;
图13至图14是本实施例的自对准多重图形掩膜的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述,现有技术所形成的侧墙掩膜的形貌不良,以所述侧墙掩膜刻蚀待刻蚀层所形成的半导体结构的形貌不良。
经过研究发现,为了满足复杂的工艺制程需求,待刻蚀层的不同区域表面所需形成的掩膜层尺寸不一致,因此,除了需要形成如图3所示的侧墙掩膜103a之外,还需要形成尺寸较大的掩膜层。然而,同时在待刻蚀层表面形成尺寸不一致的掩膜层时,所形成的掩膜层的形貌不良。
请参考图4,图4是本发明一实施例中,在待刻蚀层表面形成尺寸不一致的掩膜层的剖面结构示意图,在所述待刻蚀层表面形成所述尺寸不一致的掩膜层的过程包括:提供待刻蚀层100,所述待刻蚀层100具有第一区域I和第二区域II;在待刻蚀层100表面形成牺牲膜;在牺牲膜表面形成掩膜;刻蚀部分所述掩膜和牺牲膜,直至暴露出待刻蚀层100表面为止,在待刻蚀层100的第一区域I表面形成第一牺牲层101a、以及位于第一牺牲层101a表面的第一掩膜层,在待刻蚀层100的第二区域II表面形成第二牺牲层101b、以及位于第二牺牲层101b表面的第二掩膜层102,所述第一牺牲层101a和第一掩膜层的尺寸小于第二牺牲101b和第二掩膜层102的尺寸;刻蚀去除所述第一掩膜层;在去除第一掩膜层之后,在待刻蚀层100、第一牺牲层101a、第二牺牲层101b和第二掩膜层102表面形成侧墙膜;回刻蚀所述侧墙膜直至暴露出衬底表面、以及第一牺牲层101a和第二掩膜层102的顶部表面为止,在第一牺牲层101a的侧壁表面形成第一侧墙掩膜103a,在第二牺牲层101b和第二掩膜层102的侧壁表面形成第二侧墙掩膜103b。后续去除所述第一牺牲层101a之后,能够以所述第一侧墙掩膜103a、所述第二侧墙掩膜103b和第二掩膜层102作为刻蚀待刻蚀层100的掩膜。
然而,由于所述去除第一掩膜层的工艺为各向同性的刻蚀工艺,所述各向同性的刻蚀工艺在平行于和垂直于待刻蚀层100表面的方向上均具有刻蚀速率,而所述第二掩膜层102和第一掩膜层的材料相同,因此所述去除第一掩膜层的工艺会使得第二掩膜层102的厚度减薄,而且,所述第二掩膜层102投影于待刻蚀层100表面的图形尺寸也相应缩小。
所述第二侧墙掩膜103b包括形成于第二掩膜层102侧壁表面的第一部分侧墙、以及形成于第二牺牲层101b侧壁表面的第二部分侧墙。当所述第二掩膜层102的厚度过薄时,容易造成所述第一部分侧墙与第二部分侧墙连接处的表面具有台阶状坡度,则所形成的第二侧墙掩膜103b的形貌不良,以所述第二侧墙掩膜103b和第二掩膜102刻蚀待刻蚀层100时,导致待刻蚀层100内形成的开口形貌不良。
而且,所述第二掩膜层102投影于待刻蚀层100表面的图形尺寸也小于所述第二牺牲层101b的尺寸,当所述第二掩膜层102的尺寸过小时,容易导致所述第一部分侧墙与第二部分侧墙相互断开,从而暴露出部分第二牺牲层101b的顶部表面,则在去除第一牺牲层101a时,所暴露出的第二牺牲层101b也会相应受到损伤。在后续以所述第二侧墙掩膜103b和第二掩膜层102为掩膜,刻蚀所述待刻蚀层100时,会使刻蚀形成的开口形貌不良。
为了解决上述问题,本发明提出一种自对准多重图形掩膜的形成方法。其中,在待刻蚀层表面形成牺牲膜和第一掩膜之后,在第一掩膜表面形成第二掩膜,在刻蚀所述第二掩膜、第一掩膜和牺牲膜,并形成第一掩膜结构和第二掩膜结构之后,所述第一掩膜结构投影于待刻蚀层表面的图形尺寸大于第二掩膜结构投影于待刻蚀层表面的图形尺寸。由于在第二掩膜结构中,由第一掩膜刻蚀形成的第三掩膜层表面具有第四掩膜层,所述第四掩膜层由第二掩膜刻蚀形成,因此,在后续去除第一掩膜结构中的第一掩膜层时,所述第三掩膜层的厚度不会被减薄,从而保证了在形成第一侧墙掩膜和第二侧墙掩膜时,形成于第二牺牲层和第三掩膜层侧壁表面的第二侧墙掩膜形貌良好,所述第二侧墙掩膜表面自第三掩膜层侧壁表面到第二牺牲层侧壁表面的过渡平缓。因此,以所述第二侧墙掩膜和第三掩膜层为掩膜,刻蚀待刻蚀层所形成的开口形貌良好。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明实施例的自对准多重图形掩膜的形成过程的剖面结构示意图。
请参考图5,提供待刻蚀层200,所述待刻蚀层200具有第一区域I和第二区域II。
所述待刻蚀层200的表面后续需要形成第一侧墙掩膜、第二侧墙掩膜和第三掩膜层,并以所述第一侧墙掩膜、第二侧墙掩膜和第三掩膜层作为掩膜刻蚀所述待刻蚀层200以形成开口。在本实施例中,所述待刻蚀层200的第一区域I为器件高密度区域,因此,后续需要在待刻蚀层200的第一区域I表面形成尺寸较小且间距较小的第一侧墙掩膜,使得第一区域I刻蚀形成的开口尺寸较小,且开口间距较小;所述待刻蚀层200的第二区域II为器件低密度区域,因此,后续需要在待刻蚀层200的第二区域II表面形成尺寸较大且间距较大的第一侧墙掩膜,使得第二区域II刻蚀形成的开口尺寸较大,且开口间距较大。
在一实施例中,所述待刻蚀层200形成于半导体基底表面。所述待刻蚀层的材料包括半导体材料、金属材料或介质材料中的一种或多种,所述金属材料的材料包括铜、钨、铝、钛、钽、氮化钛或氮化钽,所述介质层的材料包括氧化硅、氮化硅、氮氧化硅、无定形碳、低K介质材料或超低K介质材料,所述半导体材料包括硅、锗、硅锗或碳化硅。所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。
所述半导体基底和待刻蚀层200之间还能够形成器件层,所述器件层包括:器件结构、电连接所述器件结构和半导体基底的互连结构、以及电隔离所述器件结构和互连结构的介质层。其中,所述器件结构包括晶体管的栅极结构、电阻结构、电容结构、电感结构、存储单元结构、熔丝结构、图像传感器结构,所述器件结构和互连结构用于构成芯片电路。所述介质层包围所述器件结构和互连结构,用于进行电隔离,所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。
在另一实施例中,所述待刻蚀层200为半导体基底,所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。
请参考图6,在所述待刻蚀层200表面形成牺牲膜201、第一掩膜202和第二掩膜203,所述牺牲膜201位于第一掩膜202的表面,所述第二掩膜203位于第一掩膜202表面。
所述牺牲膜201用于后续在第一区域I形成第一牺牲层,在第二区域II形成第二牺牲层,位于第一区域I的牺牲层用于定义后续形成的第一侧墙掩膜位置,使得所形成的第一侧墙掩膜的尺寸和间距能够突破光刻工艺精确度的限制,形成尺寸和间距较小的第一侧墙掩膜。
所述第一掩膜202用于后续在第一区域I形成第一掩膜层,在第二区域II形成第三掩膜层,位于第二区域II的第三掩膜层能够在后续去除牺牲层时,保护第二牺牲层不被同时去除,使所述第二掩膜层能够与后续形成的第二侧墙掩膜共同作为刻蚀第二区域II的待刻蚀层200的掩膜,从而在第二区域II的待刻蚀层内形成尺寸较大且间距较大的开口。
所述第二掩膜203用于后续在第一区域I形成第二掩膜层,在第二区域II形成第四掩膜层,所述第四掩膜层能够保护所述第三掩膜层,避免后续在去除第一区域I第一掩膜层时,造成所述第三掩膜层被过度减薄,从而保证了形成于第三掩膜层和第二牺牲层侧壁表面的第二侧墙掩膜形貌良好。
所述待刻蚀层200、牺牲膜201、第一掩膜202和第二掩膜203之间具有刻蚀选择性。在本实施例中,所述待刻蚀层200、牺牲膜201、第一掩膜202和第二掩膜203的材料不同;而且,所述第一掩膜202相对于第二掩膜203或待刻蚀层200的刻蚀选择比大于或等于2。
当所述第一掩膜202、所述第二掩膜203和所述牺牲膜201在前段工艺(FEOL)中形成时,所述牺牲膜201的材料包括底层抗反射(Back Anti-Reflection Coating,简称BARC)材料、碳或硅,所述第一掩膜202的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅,所述第二掩膜203的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅。其中,所述底层抗反射材料包括无机底层抗反射材料和有机底层抗反射材料,所述无机底层抗反射材料包括氮化硅或氮氧化硅。所述牺牲膜201、第一掩膜202和第二掩膜203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
当所述第一掩膜202、所述第二掩膜203和所述牺牲膜201在后段工艺(BEOL)中形成时,所述第一掩膜202、所述第二掩膜203或所述牺牲膜201的材料还能够包括金属或金属氮化物,例如钛、钽、氮化钛或氮化钽。
由于所述牺牲膜201用于在第一区域I形成第一牺牲层,而所述第一牺牲层的厚度决定了后续形成的第一侧墙掩膜的高度,继而决定了第一区域I刻蚀形成的开口形貌,因此所述牺牲膜201的厚度较厚,以保证后续形成的第一侧墙掩膜在刻蚀过程中不会被完全去除。
所述第一掩膜202后续用于在第二区域II形成保护第二牺牲层的第三掩膜层,以避免后续去除第一区域I的第一牺牲层时,所述第二牺牲层同时被去除;而且,后续形成的第二侧墙掩膜位于第二牺牲层和第三掩膜层的侧壁表面,为了保证所形成的第二侧墙掩膜形貌良好,所述第三掩膜层的厚度不宜过薄,因此,所述第一掩膜202的厚度小于或等于牺牲膜的厚度、大于或等于所述牺牲膜厚度的1/2。
所述第二掩膜203用于形成位于第三掩膜层表面的第四掩膜层,所述第四掩膜层用于在后续去除第一区域I的第一掩膜层时,保护所述第三掩膜层不被过分减薄,从而保证后续形成的第二掩膜侧墙的形貌良好,因此,所述第二掩膜203的厚度无需过厚,仅需保证后续形成的第四掩膜层对第三掩膜层具有足够的保护能力即可。
本实施例中,所述牺牲膜201的厚度为1000埃~2000埃,所述第一掩膜202的厚度为800埃~1500埃,所述第二掩膜203的厚度为500埃~1000埃。
请参考图7,刻蚀部分所述第二掩膜203(如图6所示)、第一掩膜202(如图6所示)和牺牲膜201(如图6所示),直至暴露出待刻蚀层200表面为止,在待刻蚀层200的第一区域I表面形成第一掩膜结构210,在待刻蚀层200的第二区域II表面形成至第二掩膜结构220,所述第一掩膜结构210投影于待刻蚀层200表面的图形具有第一尺寸,所述第二掩膜结构220投影于待刻蚀层200表面的图形具有第二尺寸,所述第二尺寸大于第一尺寸,所述第一掩膜结构210包括由所述牺牲膜201刻蚀形成的第一牺牲层201a、由第一掩膜202刻蚀形成的第一掩膜层202a、以及由第二掩膜203刻蚀形成的第二掩膜层203a,所述第二掩膜结构220包括由所述牺牲膜201刻蚀形成的第二牺牲层201b、由第一掩膜202刻蚀形成的第三掩膜层202b、以及由第二掩膜203刻蚀形成的第四掩膜层203b。
所形成的第一掩膜结构210的数量大于或等于1,所形成的第二掩膜结构220的数量大于或等于1。
所述第一掩膜结构210和第二掩膜结构220的形成工艺包括:在所述第二掩膜203表面形成图形化层,所述图形化层暴露出部分第二掩膜203表面,且所述图形化层覆盖了需要形成第一掩膜结构210和第二掩膜结构220的对应区域;以所述图形化层为掩膜,刻蚀所述第二掩膜203、第一掩膜202和牺牲膜201,直至暴露出待刻蚀层200表面为止。
本实施例中,所述图形化层为光刻胶层,所述光刻胶层的形成工艺包括:在第二掩膜203表面旋涂或喷涂形成光刻胶膜;对所述光刻胶膜进行曝光显影以图形化,形成光刻胶层。
由于所述光刻胶层的图形尺寸受到光刻工艺分辨率精确度的限制,使所述光刻胶层的图形尺寸具有最小的临界值,因此,所述光刻胶层的图形尺寸无法进一步缩小,而所述待刻蚀层200的第一区域I为器件高密度区域,需要形成尺寸和间距更小的半导体结构,因此在刻蚀形成所述第一牺牲层201a之后,需要在所述第一牺牲层201a的侧壁表面形成第一侧墙掩膜,以所述第一侧墙掩膜刻蚀待刻蚀层200的第一区域I,能够形成尺寸和间距较小的开口。
由于所述待刻蚀层200的第二区域II为器件的低密度区域,所需形成的半导体结构尺寸和间距较大,因此,第二区域II所形成的第二掩膜结构220投影于待刻蚀层200表面的图形尺寸较大,则在所述第二掩膜结构220中,由第一掩膜202刻蚀形成的第三掩膜层202b的尺寸较大。而所述第三掩膜层202b位于由牺牲膜201刻蚀形成的第二牺牲层201b表面,后续在形成第一侧墙掩膜之后,在去除第一牺牲层201a时,所述第三掩膜层202b能够保护所述第二牺牲层201b不被去除,从而能够以所述第三掩膜层202b、第二牺牲层201b和第二掩膜侧墙作为刻蚀待刻蚀层200第二区域II的掩膜,使第二区域II刻蚀形成的开口间距较大。
本实施例中,所述第一掩膜结构210投影于待刻蚀层200表面的图形具有第一尺寸,所述第二掩膜结构220投影于待刻蚀层200表面的图形具有第二尺寸,且所述第二尺寸大于或等于第一尺寸的3倍,即所述第三掩膜层202b的尺寸为第一掩膜层202a的3倍,当后续去除所述第一掩膜层202a之后,所述第三掩膜层202b不会被去除,使得所述第三掩膜层202b依旧能够位于第二牺牲层201b表面进行保护。
然而,由于后续在去除第一牺牲层201a之前,需要首先去除第一牺牲层201a表面的第一掩膜层202a,而所述第一掩膜层202a和第二区域II的第三掩膜层202b均由第一掩膜202刻蚀形成,因此在去除第一牺牲层201a时,会对所述第三掩膜层202b造成损伤,容易使所述第三掩膜层202b的厚度减薄,而所述第三掩膜层202b的厚度过薄,容易造成后续形成于第三掩膜层202b和第二牺牲层201b侧壁表面的第二侧墙掩膜形貌不良,以所述第二侧墙掩膜刻蚀待刻蚀层200所形成的开口形貌不良。因此,需要在所述第三掩膜层202b表面形成第四掩膜层203b,所述第四掩膜层203b用于保护所述第三掩膜层202b,避免所述第三掩膜层202b的厚度减薄,进而保证了后续形成的第二侧墙的形貌良好。
所述以图形化层为掩膜,刻蚀所述第二掩膜203、第一掩膜202和牺牲膜201的工艺为各向异性的干法刻蚀工艺,刻蚀方向垂直于待刻蚀层200表面,所形成的第一掩膜结构210和第二掩膜结构220的侧壁垂直于待刻蚀层200表面,因此所述第一掩膜结构210和第二掩膜结构220投影于待刻蚀层200表面方向的图形与所述图形化层一致。
请参考图8,刻蚀所述第一掩膜层202a(如图7所示)和第三掩膜层202b,去除所述第一掩膜层202a,并使所述第三掩膜层202b投影于待刻蚀层200表面的图形尺寸减小。
由于所述第一掩膜202(如图6所示)刻蚀形成位于第一区域I的第一掩膜层202a、以及位于第二区域II的第三掩膜层202b,而所述第三掩膜层202b用于在后续去除第一牺牲层201a时,保护所述第二牺牲层201b,并且与后续形成的第二侧墙掩膜共同作为刻蚀第二区域II的待刻蚀层200的掩膜,因此,所述第三掩膜层202b需要被保留。同时,由于后续需要在所述第一牺牲层201a的侧壁表面形成第一侧墙掩膜,所述第一侧墙眼膜的高度至少有所述第一牺牲层201a的厚度决定,而所述第一侧墙掩膜的高度过高,容易在后续以第一侧墙掩膜为掩膜刻蚀待刻蚀层200时发生倒塌。由于为了保证后续形成于第二区域II的第二侧墙掩膜形貌良好,所述第一掩膜层202a和第三掩膜层202b的厚度较厚,因此,需要去除所述第一掩膜层202a,以避免所形成的第一侧墙掩膜高度过高而发生倒塌。
去除所述第一掩膜层202a的工艺为各向同性的刻蚀工艺,所述各向同性的刻蚀工艺能够在垂直于和平行于待刻蚀层200表面的发生上均具有刻蚀速率,从而能够对所述第一掩膜层202a和第三掩膜层202b的侧壁进行刻蚀,直至完全去除所述第一掩膜层202a。
在本实施例中,所述刻蚀第一掩膜层202a和第三掩膜层202b的工艺为各向同性的干法刻蚀工艺。而且,在去除第一掩膜层202a之后,所述第二掩膜层203a下落至第一牺牲层201a的顶部表面,则后续在去除第四掩膜层203b的同时,去除所述第二掩膜层203a。
所述各向同性的干法刻蚀工艺为等离子体刻蚀工艺,工艺参数包括:气压为0毫托~50毫托,偏压为0伏~100伏,刻蚀气体总流量为100标准毫升/分钟~500标准毫升/分钟。当所述第一掩膜层202a和第三掩膜层202b的材料为多晶硅时,刻蚀气体包括溴化氢和氧气,所述溴化氢和氧气的体积比为1:1~30:1;当所述第一掩膜层202a和第三掩膜层202b的材料为氧化硅时,刻蚀气体包括六氟化四碳(C4F6)和氦气,所述六氟化四碳和氦气的体积比为1:1~40:1;当所述第一掩膜层202a和第三掩膜层202b的材料为氮化硅时,刻蚀气体包括一氟甲烷(CH3F)和氦气,所述一氟甲烷和氦气的体积比为1:1~40:1。
在另一实施例中,所述刻蚀第一掩膜层202a和第三掩膜层203a的工艺为各向同性的湿法刻蚀工艺,在去除第一掩膜层202a时,所述第二掩膜层203a同时被剥离去除,则后续仅需去除所述第四掩膜层203b。
由于所述第一掩膜层第一掩膜层202a和第三掩膜层202b的材料相同,所述各向同性的刻蚀工艺同时对所述第一掩膜层202a和第三掩膜层202b的侧壁进行刻蚀,当所述第一掩膜层202a恰好被完全去除时,所述各向同性的刻蚀工艺的刻蚀量为第一掩膜结构210的第一尺寸的1/2倍,即对第三掩膜层202b侧壁的刻蚀厚度第一尺寸的1/2倍。
由于后续需要在所述第三掩膜层202b的侧壁表面形成第二侧墙掩膜,为了去除所述各向同性的刻蚀工艺在所述第三掩膜层202b的侧壁表面残留刻蚀副产物,在恰好完全去除第一掩膜层202a之后,还需要对所述第三掩膜层202b进行过刻蚀,以去除所附着的刻蚀副产物。
在一实施例中,在恰好完全去除第一掩膜层202a之后,对所述第三掩膜层202b进行过刻蚀,使刻蚀后的第三掩膜层202b投影于待刻蚀层200表面的图形所减小的尺寸大于或等于第一尺寸的2/3倍。
在另一实施例中,在恰好完全去除第一掩膜层202a之后,对所述第三掩膜层202b进行过刻蚀,使刻蚀后的第三掩膜层202b投影于待刻蚀层表面的图形所减小的尺寸大于或等于第一尺寸的3/4倍。
请参考图9,在刻蚀所述第一掩膜层202a(如图7所示)和第三掩膜层203a之后,在第一牺牲层201a的侧壁表面形成第一侧墙掩膜231,在第二牺牲层201b和第三掩膜层202b的侧壁表面形成第二侧墙掩膜232。
在第一区域I内,所述第一侧墙掩膜231作为刻蚀待刻蚀层200的掩膜,后续需要去除所述第一牺牲层201a,以便于后续对待刻蚀层200进行刻蚀。
在本实施例中,所述第一牺牲层201a的表面还具有第二掩膜层203a,所述第一侧墙掩膜231还形成于所述第二掩膜层203a的侧壁表面,在后续去除第一牺牲层201a之前,去除所述第二掩膜层203a。由于所述第二掩膜层203a和第四掩膜层203b由第二掩膜203(如图6所示)刻蚀形成,且所述第四掩膜层203b的厚度较薄,因此即使所形成的第一侧墙掩膜231的高度由所述第一牺牲层201a和第二掩膜层203a的总厚度决定,所述第一侧墙掩膜231的高度也不会过高,在后续刻蚀待刻蚀层200时,不易发生倒塌,而且所述第一侧墙掩膜231的高度也不会过低,不会在后续刻蚀待刻蚀层200时,被完全刻蚀去除。
在第二区域II内,所述第二侧墙掩膜232与第三掩膜层202b共同作为刻蚀待刻蚀层200的掩膜,使得第二区域II的待刻蚀层200内所形成的开口间距较大,所述第三掩膜层202b能够在后续去除第一牺牲层201a时,保护所述第二牺牲层201b不被去除。
本实施例中,所述第一侧墙掩膜231和第二侧墙掩膜层232的形成工艺包括:在待刻蚀层200表面、第一掩膜结构210的侧壁和底部表面、以及第二掩膜结构220的侧壁和顶部表面形成侧墙膜;回刻蚀所述侧墙膜,直至暴露出待刻蚀层200和第四掩膜层203b表面为止,形成第一侧墙掩膜231和第二侧墙掩膜232。
在本实施例中,所述第一牺牲层201a表面还具有第二掩膜层203a,则所述回刻蚀工艺还暴露出所述第二掩膜层203a的表面。在另一实施例中,所述第一牺牲层201a表面的第二掩膜层203a在前序湿法刻蚀工艺去除,则所述回刻蚀工艺还暴露出所述第一牺牲层201a的表面。
所述侧墙膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗、硅、锗或无定形碳中的一种或多种。所述侧墙膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述侧墙膜的厚度决定了第一侧墙掩膜231和第二侧墙掩膜232的厚度。
所形成的第一侧墙掩膜231和第二侧墙掩膜232相对于待刻蚀层200或第一牺牲层201a具有刻蚀选择性,以保证后续去除第一牺牲层201a时,不会损伤所述第一侧墙掩膜231和第二侧墙掩膜232,且能够以所述第一侧墙掩膜231和第二侧墙掩膜232为掩膜刻蚀待刻蚀层200。本实施例中,所述第一侧墙掩膜231和第二侧墙掩膜232的材料与待刻蚀层200或第一牺牲层201a的材料不同。
在本实施例中,所述侧墙膜与第四掩膜层203b的材料相同或不同。当所述侧墙膜与第四掩膜层203b的材料不同时,在回刻蚀所述侧墙膜时,能够停止于所述第四掩膜层203b的表面。当所述第四掩膜层203b的材料与所述侧墙膜的材料相同时,则回刻蚀所述侧墙膜的工艺,能够同时去除所述第二掩膜层203a和第四掩膜层203b,以暴露出第一牺牲层201a和第三掩膜层202b。
在本实施例中,所述第三掩膜层202b与所述侧墙膜的材料不同,使所述第三掩膜层202b相对于侧墙膜具有刻蚀选择性。而且,所述第三掩膜层202b相对于侧墙膜的刻蚀选择比大于或等于2。
在本实施例中,所述侧墙膜的形成工艺为原子层沉积工艺,所述原子层沉积工艺具有良好的表面覆盖能力。在本实施例中,在去除所述第一掩膜层202a的同时,对所述第三掩膜层202b的侧壁进行刻蚀,使得所述第三掩膜层202b的侧壁表面相对于第四掩膜层203b和第二牺牲层201b凹陷,而采用原子层沉积工艺形成的侧墙膜能够填充于所述凹陷处,从而避免回刻蚀之后,形成于第三掩膜层202b侧壁表面的部分第二侧墙掩膜232、与形成于第二牺牲层201b侧壁表面的部分第二侧墙掩膜232之间相互分立,从而保证了所形成的第二侧墙掩膜232的形貌良好,避免所述第二牺牲层201b在回刻蚀工艺之后被暴露。
所述回刻蚀侧墙膜的工艺为各向异性的干法刻蚀工艺,刻蚀方向垂直于待刻蚀层200表面。由于所述第三掩膜层202b表面具有第四掩膜层203b进行保护,使得所述第三掩膜层202b具有足够的厚度,在回刻蚀所述侧墙膜之后,能够使所形成的第二侧墙掩膜232位于第三掩膜层202b侧壁表面的部分、与位于第二牺牲层201b侧壁表面的部分表面过渡平缓,使得所形成第二侧墙掩膜232的表面形貌良好,则以所述第二侧墙掩膜232与第三掩膜层202b为掩膜,刻蚀待刻蚀层200所形成的开口形貌良好。
请参考图10,在形成所述第一侧墙掩膜231和第二侧墙掩膜232之后,去除所述第四掩膜层203b(如图9所示)。
去除所述第四掩膜层203b的工艺为干法刻蚀工艺或湿法刻蚀工艺。本实施例中,所述第一牺牲层201a表面还具有第二掩膜层203a,而所述第二掩膜层203a与第三掩膜层203b的材料相同,因此,在去除所述第四掩膜层203b的同时,还能够去除所述第二掩膜层203a。
为了去除在刻蚀第四掩膜层203b之后,附着于第三掩膜层202b表面的刻蚀副产物,本实施例中,在刻蚀所述第一掩膜层202a和第三掩膜层202b之后,对所述第三掩膜层202b进行过刻蚀,以去除第三掩膜层202b表面附着的副产物,所述过刻蚀量小于或等于第一尺寸的1/10倍。
在另一实施例中,所述第二掩膜层203a与第一掩膜层202a(如图7所示)通过湿法刻蚀工艺同时被去除,则所述刻蚀工艺仅去除所述第四掩膜层203b。此外,还能够不去除所述第四掩膜层203b,以所述第四掩膜层203b和第二侧墙掩膜232为掩膜,刻蚀待刻蚀层200的第二区域II。
请参考图11,在去除第四掩膜层203b之后,去除所述第一牺牲层201a(如图10所示)。
去除所述第一牺牲层201a的工艺为干法刻蚀工艺或湿法刻蚀工艺,所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向同性的刻蚀工艺。在本实施例中,去除第一牺牲层201a的工艺为湿法刻蚀工艺,由于所述第一牺牲层201a相对于第一侧墙掩膜231、第二侧墙掩膜232、第三掩膜层202b和待刻蚀层200均具有刻蚀选择性,采用所述湿法刻蚀工艺去除第一牺牲层201a,对所述第一侧墙掩膜231、第二侧墙掩膜232、第三掩膜层202b和待刻蚀层200的损伤较小。在去除所述第一牺牲层201a之后,所述待刻蚀层200的第一区域I能够以所述第一侧墙掩膜231为掩膜进行刻蚀。
在待刻蚀层200的第二区域II,由于所述第二牺牲层201b与第一牺牲层201a的材料相同,在去除所述第一牺牲层201a时,所述第二侧墙掩膜232和第三掩膜层202b能够用于保护所述第二牺牲层201b不受损伤,而且,所述第二侧墙掩膜232和第三掩膜层202b能够共同作为后续刻蚀待刻蚀层200的第二区域II的掩膜。
请参考图12,在去除所述第一牺牲层201a(如图10所示)之后,以所述第一侧墙掩膜231、第二侧墙掩膜232和第三掩膜层202b为掩膜,刻蚀所述待刻蚀层200,在所述待刻蚀层200内形成开口205。
刻蚀所述待刻蚀层200的工艺为各向异性的干法刻蚀工艺,刻蚀方向垂直于所述待刻蚀层200表面。在第一区域I,所形成的开口205由第一侧墙掩膜231结构决定;在第二区域II,所形成的开口205由第二侧墙掩膜232和第三掩膜层202b的结构决定。所述刻蚀的工艺参数能够根据所述待刻蚀层200的材料、以及所需形成的开口深度进行调整。
相应的,本发明还提供另一实施例,图13至图14是本实施例的自对准多重图形掩膜的形成过程的剖面结构示意图。
在图8的基础上,请参考图13,在刻蚀所述第一掩膜层202a(如图7所示)和第三掩膜层203a之后,去除所述第四掩膜层203b(如图8所示)。
在本实施例中,所述刻蚀第一掩膜层202a和第三掩膜层202b的工艺为各向同性的干法刻蚀工艺,在去除第一掩膜层202a之后,所述第二掩膜层203a下落至第一牺牲层201a的顶部表面,则在去除所述第四掩膜层203b的同时,去除所述第二掩膜层203a。
在另一实施例中,所述刻蚀第一掩膜层202a和第三掩膜层202b的工艺为各向同性的湿法刻蚀工艺,在去除第一掩膜层202a时,所述第二掩膜层203a同时被剥离去除,则在刻蚀所述第一掩膜层202a和第三掩膜层203a之后,仅去除所述第四掩膜层203b。
去除所述第四掩膜层203b的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中,为了去除所述刻蚀工艺在第一牺牲层201a、第二牺牲层201b和第三掩膜层202b表面残留刻蚀副产物,需要在刻蚀所述第一掩膜层202a和第三掩膜层202b之后,对所述第三掩膜层202b进行过刻蚀,以去除所述第一牺牲层201a、第二牺牲层201b和第三掩膜层202b表面的杂质,所述过刻蚀量小于或等于第一尺寸的1/10倍。
请参考图14,在去除所述第四掩膜层203b之后,在第一牺牲层201a的侧壁表面形成第一侧墙掩膜231,在第二牺牲层201b和第三掩膜层202b的侧壁表面形成第二侧墙掩膜232。
在第一区域I内,所述第一侧墙掩膜231作为刻蚀待刻蚀层200的掩膜,后续需要去除所述第一牺牲层201a,以便于后续对待刻蚀层200进行刻蚀。在第二区域II内,所述第二侧墙掩膜232与第三掩膜层202b共同作为刻蚀待刻蚀层200的掩膜,使得第二区域II的待刻蚀层200内所形成的开口间距较大,所述第三掩膜层202b能够在后续去除第一牺牲层201a时,保护所述第二牺牲层201b不被去除。
本实施例中,所述第一侧墙掩膜231和第二侧墙掩膜层232的形成工艺包括:在待刻蚀层200表面、第一掩膜结构210的侧壁和底部表面、以及第二掩膜结构220的侧壁和顶部表面形成侧墙膜;回刻蚀所述侧墙膜,直至暴露出待刻蚀层200、第一牺牲层201a和第三掩膜层202b表面为止,形成第一侧墙掩膜231和第二侧墙掩膜232。
所述侧墙膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗、硅、锗或无定形碳中的一种或多种。所述侧墙膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述侧墙膜的厚度决定了第一侧墙掩膜231和第二侧墙掩膜232的厚度。
所形成的第一侧墙掩膜231和第二侧墙掩膜232相对于待刻蚀层200或第一牺牲层201a具有刻蚀选择性,后续去除第一牺牲层201a时,不会损伤所述第一侧墙掩膜231和第二侧墙掩膜232,且能够以所述第一侧墙掩膜231和第二侧墙掩膜232为掩膜刻蚀待刻蚀层200。本实施例中,所述第一侧墙掩膜231和第二侧墙掩膜232的材料与待刻蚀层200或第一牺牲层201a的材料不同。
所述第三掩膜层202b与所述侧墙膜的材料不同,使所述第三掩膜层202b相对于侧墙膜具有刻蚀选择性,所述回刻蚀工艺能够停止于所述第三掩膜层202b的表面。在本实施例中,所述第三掩膜层202b相对于侧墙膜的刻蚀选择比大于或等于2。
在本实施例中,所述侧墙膜的形成工艺为原子层沉积工艺,所述原子层沉积工艺具有良好的表面覆盖能力。在本实施例中,在去除所述第一掩膜层202a的同时,对所述第三掩膜层202b的侧壁进行刻蚀,使得所述第三掩膜层202b的尺寸小于第二牺牲层201b,而采用原子层沉积工艺形成的侧墙膜能够充分覆盖于第三掩膜层202b的侧壁表面,保证了所形成的第二侧墙掩膜232的形貌良好,避免所述第二牺牲层201b在回刻蚀工艺之后被暴露。
所述回刻蚀侧墙膜的工艺为各向异性的干法刻蚀工艺,刻蚀方向垂直于待刻蚀层200表面。由于所述第三掩膜层202b表面具有第四掩膜层203b(如图7所示)进行保护,使得所述第三掩膜层202b具有足够的厚度,在回刻蚀所述侧墙膜之后,能够使所形成的第二侧墙掩膜232位于第三掩膜层202b侧壁表面的部分、与位于第二牺牲层201b侧壁表面的部分表面过渡平缓,使得所形成第二侧墙掩膜232的表面形貌良好,则以所述第二侧墙掩膜232与第三掩膜层202b为掩膜,刻蚀待刻蚀层200所形成的开口形貌良好。
在形成所述第一侧墙掩膜231和第二侧墙掩膜232之后,去除所述第一牺牲层201a;在去除所述第一牺牲层201a之后,以所述第一侧墙掩膜231、第二侧墙掩膜232和第三掩膜层202b为掩膜,刻蚀所述待刻蚀层200,在所述待刻蚀层200内形成开口。
本实施例中,在待刻蚀层表面形成牺牲膜和第一掩膜之后,在第一掩膜表面形成第二掩膜。通过刻蚀所述第二掩膜、第一掩膜和牺牲膜,能够形成第一掩膜结构和第二掩膜结构,且所述第一掩膜结构投影于待刻蚀层表面的图形尺寸大于第二掩膜结构投影于待刻蚀层表面的图形尺寸。在第一掩膜结构中,需要在由牺牲膜刻蚀形成的第一牺牲层侧壁表面形成第一侧墙掩膜,以所述第一侧墙掩膜作为刻蚀待刻蚀层的掩膜,因此需要去除第一牺牲层表面的第一掩膜层,以避免所形成的第一侧墙掩膜高度过高而发生倒塌,所述第一掩膜层由第一掩膜刻蚀形成。而在第二掩膜结构中,由第一掩膜刻蚀形成的第三掩膜层作为后续刻蚀待刻蚀层的掩膜,由于所述第三掩膜层表面具有第四掩膜层,且所述第四掩膜层由第二掩膜刻蚀形成。因此,在后续去除第一掩膜层时,所述第三掩膜层的厚度不会被减薄,以此保证在形成第一侧墙掩膜和第二侧墙掩膜后,形成于第二牺牲层和第三掩膜层侧壁表面的第二侧墙掩膜形貌良好,所述第二侧墙掩膜表面自第三掩膜层侧壁表面到第二牺牲层侧壁表面的过渡平缓。因此,以所述第二侧墙掩膜和第三掩膜层为掩膜,刻蚀待刻蚀层所形成的开口形貌良好。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种自对准多重图形掩膜的形成方法,其特征在于,包括:
提供待刻蚀层,所述待刻蚀层具有第一区域和第二区域;
在所述待刻蚀层表面形成牺牲膜、第一掩膜和第二掩膜,所述第一掩膜位于牺牲膜的表面,所述第二掩膜位于第一掩膜表面;
刻蚀部分所述第二掩膜、第一掩膜和牺牲膜,直至暴露出待刻蚀层表面为止,在待刻蚀层的第一区域表面形成第一掩膜结构,在待刻蚀层的第二区域表面形成第二掩膜结构,所述第一掩膜结构投影于待刻蚀层表面的图形具有第一尺寸,所述第二掩膜结构投影于待刻蚀层表面的图形具有第二尺寸,所述第二尺寸大于第一尺寸,所述第一掩膜结构包括由所述牺牲膜刻蚀形成的第一牺牲层、由第一掩膜刻蚀形成的第一掩膜层、以及由第二掩膜刻蚀形成的第二掩膜层,所述第二掩膜结构包括由所述牺牲膜刻蚀形成的第二牺牲层、由第一掩膜刻蚀形成的第三掩膜层、以及由第二掩膜刻蚀形成的第四掩膜层;
刻蚀所述第一掩膜层和第三掩膜层,去除所述第一掩膜层,并使所述第三掩膜层投影于待刻蚀层表面的图形尺寸减小;
在刻蚀所述第一掩膜层和第三掩膜层之后,在第一牺牲层的侧壁表面形成第一侧墙掩膜,在第二牺牲层和第三掩膜层的侧壁表面形成第二侧墙掩膜;
在刻蚀所述第一掩膜层和第三掩膜层之后,去除所述第四掩膜层;
在形成所述第一侧墙掩膜和第二侧墙掩膜之后,去除所述第一牺牲层。
2.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,在形成所述第一侧墙掩膜和第二侧墙掩膜之后,去除所述第四掩膜层。
3.如权利要求2所述的自对准多重图形掩膜的形成方法,其特征在于,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的干法刻蚀工艺,在去除第一掩膜层之后,所述第二掩膜层下落至第一牺牲层的顶部表面。
4.如权利要求3所述的自对准多重图形掩膜的形成方法,其特征在于,在去除所述第四掩膜层的同时,去除所述第二掩膜层。
5.如权利要求2所述的自对准多重图形掩膜的形成方法,其特征在于,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的湿法刻蚀工艺,在去除第一掩膜层时,所述第二掩膜层同时被剥离去除。
6.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,在去除所述第四掩膜层之后,形成所述第一侧墙掩膜和第二侧墙掩膜。
7.如权利要求6所述的自对准多重图形掩膜的形成方法,其特征在于,所述刻蚀第一掩膜层和第三掩膜层的工艺为各向同性的干法刻蚀工艺,在去除第一掩膜层之后,所述第二掩膜层下落至第一牺牲层的顶部表面。
8.如权利要求7所述的自对准多重图形掩膜的形成方法,其特征在于,在去除所述第四掩膜层的同时,去除所述第二掩膜层。
9.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,所述第一侧墙掩膜和第二侧墙掩膜层的形成工艺包括:在待刻蚀层表面、第一掩膜结构的侧壁和底部表面、以及第二掩膜结构的侧壁和顶部表面形成侧墙膜;回刻蚀所述侧墙膜,直至暴露出待刻蚀层表面为止,形成第一侧墙掩膜和第二侧墙掩膜。
10.如权利要求9所述的自对准多重图形掩膜的形成方法,其特征在于,所述侧墙膜的形成工艺为原子层沉积工艺。
11.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,所述第二尺寸大于或等于第一尺寸的3倍。
12.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,在刻蚀第一掩膜层和第三掩膜层之后,所述第三掩膜层投影于待刻蚀层表面的图形减小的尺寸大于或等于第一尺寸的2/3倍。
13.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,在刻蚀第一掩膜层和第三掩膜层之后,所述第三掩膜层投影于待刻蚀层表面的图形减小的尺寸大于或等于第一尺寸的3/4倍。
14.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,所述牺牲膜的材料包括底层抗反射材料、碳或硅;所述第一掩膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅;所述第二掩膜的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、硅锗或硅。
15.如权利要求14所述的自对准多重图形掩膜的形成方法,其特征在于,所述第一掩膜的材料还能够为金属或金属氮化物;所述第二掩膜的材料还能够为金属或金属氮化物。
16.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,所述第一掩膜相对于第二掩膜、待刻蚀层、第一侧墙掩膜或第二侧墙掩膜的刻蚀选择比大于或等于2。
17.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,所述第二掩膜的材料与第一侧墙掩膜或第二侧墙掩膜的材料相同或不同。
18.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,刻蚀所述第一掩膜层和第三掩膜层之后,形成第一侧墙掩膜和第二侧墙掩膜之前,对所述第三掩膜层进行过刻蚀,以去除第三掩膜层表面的杂质,所述过刻蚀量小于或等于第一尺寸的1/10倍。
19.如权利要求1所述的自对准多重图形掩膜的形成方法,其特征在于,还包括:在去除所述第一牺牲层之后,以所述第一侧墙掩膜、第二侧墙掩膜和第三掩膜层为掩膜,刻蚀所述待刻蚀层,在所述待刻蚀层内形成开口。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443716B2 (en) * 2014-10-08 2016-09-13 Applied Materials, Inc. Precise critical dimension control using bilayer ALD
US9865459B2 (en) * 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
US9530663B1 (en) * 2015-06-23 2016-12-27 Nanya Technology Corp. Method for forming a pattern
CN108630807B (zh) * 2017-03-23 2022-01-28 中芯国际集成电路制造(上海)有限公司 半导体器件、制造方法以及存储器
US11587782B2 (en) * 2018-11-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
CN111627801B (zh) * 2019-02-28 2023-08-01 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN111640657B (zh) * 2019-03-01 2023-06-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111986989B (zh) * 2019-05-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017948B (zh) * 2019-05-28 2023-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112951718B (zh) * 2019-11-26 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113643966B (zh) * 2021-08-09 2023-05-02 长鑫存储技术有限公司 掩膜结构及其制备方法及半导体结构的制备方法
CN115274411B (zh) * 2022-09-27 2023-07-18 粤芯半导体技术股份有限公司 掩膜结构的制备方法、掩膜结构、半导体结构的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794476A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN103794475A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形化方法
CN103839783A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714305B1 (ko) * 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US9224617B2 (en) * 2014-01-29 2015-12-29 Globalfoundries Inc. Forming cross-coupled line segments

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794476A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN103794475A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形化方法
CN103839783A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法

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