KR20100001655A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 제1 영역 및 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 게이트 도전막, 상기 게이트 절연막 및 상기 반도체 기판을 식각하여 상기 제1 영역과 상기 제2 영역의 소자 분리 영역에 제1 트렌치가 동시에 형성되는 단계 및 상기 제2 영역에 형성된 상기 제1 트렌치를 더욱 넓은 폭으로 식각하여 하부에 상기 제1 트렌치가 더욱 식각된 리세스를 갖는 제2 트렌치를 형성하는 단계를 포함하기 때문에, 소자 분리막 하부에 리세스를 형성하는 공정을 별도로 실시하지 않아도 되기 때문에 공정 효율이 증대될 수 있다.
리세스, 누설 전류, 소자 분리막, 고전압 소자

Description

반도체 소자의 트렌치 형성 방법{Method of forming an isolation layer of a semiconductor device}
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 고전압 소자를 격리시키기 위한 소자 분리막을 형성하기 위한 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 소자 분리 영역에 형성되는 소자 분리막을 포함한다. 이러한 소자 분리막은 반도체 소자가 형성되는 활성 영역 사이에 위치하여 각각의 반도체 소자들을 전기적으로 분리하기 때문에, 반도체 소자의 특성을 좌우하는 중요한 요소이다.
소자 분리막을 형성하는 공정 중 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 게이트 절연막과 게이트 도전막을 형성한다. 그리고, 게이트 도전막 상에 하드 마스크 패턴을 형성한다. 이어서, 하드 마스크 패턴을 이용하는 식각 공정으로 소자 분리 영역 상부의 게이트 도전막, 게이트 절연막 및 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한다. 이어서, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)하여 소자 분 리막의 형성을 완료한다.
그런데, 반도체 소자가 점차 고성능화되고 고집적화됨에 따라 반도체 소자 사이의 간격이 점차 축소되고 있다. 특히, 다른 반도체 소자에 비해 상대적으로 높은 전압이 인가되는 고전압 소자는 높은 채널 전압을 갖는 채널 영역이 형성되는데, 이러한 고전압 소자의 거리가 점차 축소되면 인접한 채널 영역이 소자 분리막으로 충분히 격리되지 못하고 전기적으로 연결되어 누설 전류가 발생될 수 있다.
이러한 누설 전류의 발생은 반도체 소자의 성능을 열화시킬 수 있기 때문에, 인접한 고전압 소자의 채널 영역을 충분히 고립시킬 수 있는 고성능의 소자 분리막의 형성이 필요하다.
본 발명은 인접한 고전압 소자들을 격리하는 소자 분리막 하부에 리세스를 형성하여 인접한 채널 영역 사이의 거리를 증가시키되, 저전압 소자 영역의 트렌치 형성 공정시 고전압 소자 영역의 리세스가 형성될 영역 상부를 함께 식각하고 고전압 소자 영역에 트렌치를 형성함으로써, 고전압 소자 영역의 소자 분리막 하부에 리세스를 형성하는 공정을 추가로 실시하지 않는다.
본 발명의 일 측면에 따른 반도체 소자의 트렌치 형성 방법은, 제1 영역 및 상기 제1 영역에 형성되는 반도체 소자에 인가되는 전압보다 높은 전압이 인가되는 반도체 소자들이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 하드 마스크막을 형성하는 단계와. 상기 하드 마스크막 상에 제1 포토 레지스트 패턴을 형성하는 단계와, 상기 제1 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 영역의 소자 분리 영역 상의 상기 하드 마스크막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 반도체 기판을 식각하여, 상기 제1 영역에는 게이트 패턴을 형성하고 상기 제2 영역에는 소자 분리 영역의 폭보다 좁은 제1 트렌치를 형성하는 단계와, 상기 제1 포토 레지스트 패턴을 제거하는 단계와, 상기 하드 마스크막 상에 상기 제2 영역의 소자 분리 영역 상부가 오픈되는 제2 포토 레지스트 패턴을 형성하는 단계 및 상기 제2 포토 레지스트 패턴으로 식각 공정을 실시하여 상기 제2 영역의 소자 분 리 영역에 제2 트렌치를 형성하되, 상기 제2 트렌치 하부에는 상기 제1 트렌치가 더욱 식각된 리세스가 형성되는 단계를 포함하는 특징이 있다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁게 형성된다. 상기 제1 트렌치의 저면은 상기 게이트 절연막보다 500∼1500Å 낮게 형성된다. 상기 리세스 영역의 깊이는 500∼1500Å로 형성된다. 상기 제2 영역에 형성되는 반도체 소자는 상기 제1 영역에 형성되는 반도체 소자에 비해 게이트의 폭이 넓다. 상기 제2 영역의 소자 분리 영역의 폭은 상기 제1 영역의 소자 분리 영역의 폭보다 넓다. 상기 제1 포토 레지스트 패턴은 ArF용 포토 레지스트로 형성된다. 상기 제2 포토 레지스트 패턴은 KrF용 포토 레지스트로 형성된다. 상기 제1 영역은 플래시 메모리 소자의 메모리 셀 영역이다. 상기 제2 영역은 플래시 메모리 소자의 주변 회로 영역이다.
본 발명의 다른 측면에 따른 반도체 소자의 트렌치 형성 방법은, 제1 영역 및 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 게이트 도전막, 상기 게이트 절연막 및 상기 반도체 기판을 식각하여 상기 제1 영역과 상기 제2 영역의 소자 분리 영역에 제1 트렌치가 동시에 형성되는 단계 및 상기 제2 영역에 형성된 상기 제1 트렌치를 더욱 넓은 폭으로 식각하여 하부에 상기 제1 트렌치가 더욱 식각된 리세스를 갖는 제2 트렌치를 형성하는 단계를 포함한다.
본 발명의 반도체 소자의 트렌치 형성 방법에 따르면, 고전압 소자 영역의 소자 분리막 하부에 리세스를 형성하여 누설 전류가 발생하는 것을 억제할 수 있음은 물론, 소자 분리막 하부에 리세스를 형성하는 공정을 별도로 실시하지 않아도 되기 때문에 공정 효율이 증대될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 제1 영역(도면부호 A)과 제2 영역(도면부호 B)을 포함하는 반도체 기판(102)이 구비된다. 제2 영역(도면부호 B)에 형성되는 반도체 소자는 제1 영역(도면부호 A)에 형성되는 반도체 소자에 비해 게이트에 더욱 높은 전압이 인가된다. 예를 들어, 플래시 메모리 소자의 경우 제1 영역(도면부호 A)은 메모리 셀이 형성되는 메모리 셀 영역이고, 제2 영역(도면부호 B)은 이러한 메모리 셀을 구동하기 위한 주변 회로, 특히 고전압 소자(HVN)가 형성되는 주변 회로 영역이다. 제2 영역(도면부호 B)에 형성되는 고전압 소자는 제1 영역(도면부호 A)에 형성되는 반도체 소자에 비해 게이트의 폭이 넓게 형성되며 소자 분리 영역의 폭 또한 넓게 형성된다.
반도체 기판(102) 상에는 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 표면이 손상되는 것을 방지한다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 뒤 반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 게이트 절연막(104)은 산화막으로 형성한다. 예를 들어 플래시 메모리 소자의 제조 공정의 경우 제1 영역(A)에 형성되는 게이트 절연막(104)은 플래시 메모리 소자의 터널 절연막일 수 있다. 터널 절연막은 F/N 터널 링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 한편, 도면에는 도시되지 않았지만, 제2 영역(B)에 형성되는 게이트 절연막(104)은 제1 영역(A)에 형성되는 게이트 절연막(104)에 비해 두껍게 형성될 수 있다.
게이트 절연막(104) 상에는 게이트 도전막(106)을 형성한다. 게이트 도전막(106)은 폴리 실리콘막으로 형성한다. 예를 들어 플래시 메모리 소자의 제조 공정의 경우 게이트 도전막(106)은 플래시 메모리 소자의 플로팅 게이트용 도전막일 수 있다. 이 경우 게이트 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 게이트 절연막(104)을 통과하여 게이트 도전막(106)으로 축적될 수 있고 소거 동작시 게이트 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다.
게이트 도전막(106) 상에는 게이트 식각 공정에서 사용되는 하드 마스크막(108)을 형성한다. 하드 마스크막(108)은 게이트 도전막(106)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다. 이때, 게이트 도전막(106)과 하드 마스크막(108) 사이에는 산화막으로 형성된 버퍼막이 추가로 형성될 수 있다.
하드 마스크막(108) 상에는 제1 포토 레지스트막(112)을 형성한다. 제1 포토 레지스트막(112)은 제2 영역(도면부호 B)의 소자 분리 영역 폭에 비해 미세한 폭을 갖는 제1 영역(도면부호 A)의 소자 분리 영역을 한정하는데 적합하도록 ArF 용 포토 레지스트막을 형성하는 것이 바람직하다.
도 1b를 참조하면, 제1 포토 레지스트막(110)에 대해 노광 및 현상 공정을 실시하여 제1 포토 레지스트 패턴(110a)을 형성한다. 제1 포토 레지스트 패턴(110a)은 제1 영역(도면부호 A)의 소자 분리 영역 상부 및 제2 영역(도면부호 B)의 소자 분리 영역 상부가 오픈되도록 형성한다. 특히, 제2 영역(도면부호 B)의 소자 분리 영역 상부가 오픈되는 폭은 제2 영역(도면부호 B)의 소자 분리 영역의 폭보다 좁게 형성한다.
도 1c을 참조하면, 제1 포토 레지스트 패턴(110a)을 이용한 식각 공정으로 제1 영역(도면부호 A) 및 제2 영역(도면부호 B)의 소자 분리 영역 상부에 형성된 하드 마스크막(108), 게이트 도전막(106), 게이트 절연막(104)을 식각하여 패턴을 형성하고 반도체 기판(102)의 일부를 식각하여 트렌치를 형성한다. 이로써, 제1 영역(도면부호 A)에는 소자 분리 영역 상부가 식각되어 트렌치가 형성되면서 게이트 패턴이 형성되고 제2 영역(도면부호 B)에는 소자 분리 영역의 상부 일부가 식각되어 소자 분리 영역의 폭보다 좁은 제1 트렌치(도면부호 T1)가 형성된다. 이때, 제1 트렌치(도면부호 T1)가 형성되는 깊이는 게이트 절연막(104)과 제1 트렌치(도면부호 T1) 하부 사이의 깊이차(도면부호 C1)가 500∼1500Å가 되도록 형성한다.
도 1d를 참조하면, 제1 포토 레지스트 패턴(110a)을 제거한다. 제1 포토 레지스트 패턴(110a)은 통상의 포토 레지스트 스트립(strip) 공정으로 제거할 수 있다.
도 1e를 참조하면, 반도체 기판(102) 상에 제2 포토 레지스트막(112)을 형성한다. 제2 포토 레지스트막(112)은 제1 영역(도면부호 A)의 소자 분리 영역에 비해 폭이 넓은 제2 영역(도면부호 B)의 소자 분리 영역을 한정하는데 적합하도록 KrF용 포토 레지스트막으로 형성하는 것이 바람직하다.
도 1f를 참조하면, 제2 포토 레지스트 막(112)에 대해 노광 및 식각 공정을 실시하여 제2 포토 레지스트 패턴(112a)을 형성한다. 제2 포토 레지스트 패턴(112a)은 제2 영역(도면부호 B)의 소자 분리 영역 상부만 오픈되도록 형성하며, 이를 통해 제1 트렌치(도면부호 T1)의 개구부가 노출된다.
도 1g를 참조하면, 제2 포토 레지스트 패턴(112a)을 이용한 식각 공정으로 제2 영역(도면부호 B)의 소자 분리 영역 상의 하드 마스크막(108), 게이트 도전막(106), 게이트 절연막(104)을 식각하여 패턴을 형성하고 반도체 기판(102)의 일부를 식각하여 제2 트렌치(도면부호 T2)를 형성한다. 제2 트렌치(도면부호 T2)의 상부 폭은 제1 트렌치(도면부호 T1)의 폭보다 넓게 형성되며, 소자 분리 영역의 폭과 대응하도록 형성한다. 이때, 제2 트렌치(도면부호 T2)의 하부에는 제1 트렌치(도면부호 T1)가 더욱 식각된 리세스(도면부호 R)가 형성된다. 리세스(도면부호 R)의 깊이(도면부호 C3)는 500∼1500Å가 되도록 형성한다.
리세스(도면부호 R)은 인접한 고전압 소자의 채널 영역 사이의 거리를 리세스(도면부호 R)의 깊이(도면부호 C3)의 두 배 및 리세스(도면부호 R)의 폭(도면부호 C4)의 합만큼 증가시키기 때문에, 고전압 소자에서 누설 전류가 발생하는 것을 방지할 수 있다.
또한, 본 발명에 따라 리세스를 형성하면 리세스를 형성하기 위한 포토 레지스트막 형성 공정 및 식각 공정을 추가로 진행하지 않아도 된다. 즉, 통상적으로 제2 영역의 트렌치 하부에만 선택적으로 리세스를 형성하기 위해서는, 먼저 제1 영 역의 소자 분리 영역 상부를 오픈하는 포토 레지스트 패턴을 형성하고 이를 이용한 식각 공정으로 제1 영역에 트렌치를 형성한다. 그리고, 포토 레지스트 패턴을 제거한 뒤 제2 영역의 소자 분리 영역 상부를 오픈하는 다른 포토 레지스트 패턴을 형성하고 이를 이용한 식각 공정으로 제2 영역에 트렌치를 형성한다. 이후에, 제2 영역에 형성된 트렌치의 일부를 오픈하는 또 다른 포토 레지스트 패턴을 형성하고 이를 이용한 식각 공정으로 제2 영역에 형성되는 트렌치 하부에 리세스를 형성한다. 이에 따라, 포토 레지스트 패턴 형성 공정 및 식각 공정을 각각 3단계로 실시하여야 한다.
하지만, 본 발명은 제1 영역(도면부호 A)에 트렌치를 형성하는 식각 공정을 통해 제2 영역(도면부호 B)의 소자 분리 영역에 제1 트렌치(도면부호 T1)를 형성하고, 제2 영역(도면부호 B)에 트렌치를 형성하는 식각 공정을 통해 제2 영역(도면부호 B)의 트렌치 하부에 리세스(도면부호 R)를 형성하는 공정을 실시하기 때문에, 포토 레지스트 패턴 형성 공정 및 식각 공정을 각각 2단계로 실시하는 것이 가능하다.
도 1h를 참조하면, 제2 포토 레지스트 패턴(112a)을 제거한다. 그리고, 제2 트렌치(T2)를 포함하는 반도체 기판(102)상에 제1 절연막(114) 및 제2절연막(116)을 형성하여 도 2와 같이 제2 트렌치(T2)를 제1 절연막(114) 및 제2절연막(116)으로 채우고 절연막들(114, 116)에 대해 평탄화 공정을 실시하여 소자 분리막을 형성한다. 이와 같이 형성된 소자 분리막은 하부에 리세스가 형성되어 인접한 고전압 소자의 채널 영역 사이의 거리를 증가시켜 고전압 소자에 누설 전류가 발생하는 것 을 억제할 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 게이트 도전막 108 : 하드 마스크막
110 : 제1 포토 레지스트막 110a : 제1 포토 레지스트 패턴
112 : 제2 포토 레지스트 막 112a : 제2 포토 레지스트 패턴
114 : 제1 절연막 116 : 제2 절연막

Claims (11)

  1. 제1 영역 및 상기 제1 영역에 형성되는 반도체 소자에 인가되는 전압보다 높은 전압이 인가되는 반도체 소자들이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상에 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 영역의 소자 분리 영역 상의 상기 하드 마스크막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 반도체 기판을 식각하여, 상기 제1 영역에는 게이트 패턴을 형성하고 상기 제2 영역에는 소자 분리 영역의 폭보다 좁은 제1 트렌치를 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 제거하는 단계;
    상기 하드 마스크막 상에 상기 제2 영역의 소자 분리 영역 상부가 오픈되는 제2 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토 레지스트 패턴으로 식각 공정을 실시하여 상기 제2 영역의 소자 분리 영역에 제2 트렌치를 형성하되, 상기 제2 트렌치 하부에는 상기 제1 트렌치가 더욱 식각된 리세스가 형성되는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제1항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 상부폭보다 좁게 형성되는 반도체 소자의 트렌치 형성 방법.
  3. 제1항에 있어서,
    상기 제1 트렌치의 저면은 상기 게이트 절연막보다 500∼1500Å 낮게 형성되는 반도체 소자의 트렌치 형성 방법.
  4. 제1항에 있어서,
    상기 리세스 영역의 깊이는 500∼1500Å로 형성되는 반도체 소자의 트렌치 형성 방법.
  5. 제1항에 있어서,
    상기 제2 영역에 형성되는 반도체 소자는 상기 제1 영역에 형성되는 반도체 소자에 비해 게이트의 폭이 넓은 반도체 소자의 트렌치 형성 방법.
  6. 제1항에 있어서,
    상기 제2 영역의 소자 분리 영역의 폭은 상기 제1 영역의 소자 분리 영역의 폭보다 넓은 반도체 소자의 트렌치 형성 방법.
  7. 제1항에 있어서,
    상기 제1 포토 레지스트 패턴은 ArF용 포토 레지스트로 형성되는 반도체 소자의 트렌치 형성 방법.
  8. 제1항에 있어서,
    상기 제2 포토 레지스트 패턴은 KrF용 포토 레지스트로 형성되는 반도체 소자의 트렌치 형성 방법.
  9. 제1항에 있어서,
    상기 제1 영역은 플래시 메모리 소자의 메모리 셀 영역인 반도체 소자의 트렌치 형성 방법.
  10. 제1항에 있어서,
    상기 제2 영역은 플래시 메모리 소자의 주변 회로 영역인 반도체 소자의 트렌치 형성 방법.
  11. 제1 영역 및 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 게이트 도전막, 상기 게이트 절연막 및 상기 반도체 기판을 식각하여 상기 제1 영역과 상기 제2 영역의 소자 분리 영역에 제1 트렌치가 동시에 형성되는 단계; 및
    상기 제2 영역에 형성된 상기 제1 트렌치를 더욱 넓은 폭으로 식각하여 하부에 상기 제1 트렌치가 더욱 식각된 리세스를 갖는 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
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