JP2000150634A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】
【課題】 異なる深さの溝型分離領域を簡潔な製造工程
で形成し、かつ半導体装置の信頼性をより確実なものと
する。 【解決手段】 シリコン酸化膜等の下敷膜１０４及びシ
リコン窒化膜等のマスク材１０５を形成した半導体基板
１０１に幅の異なる溝１０３ａ，１０３ｂを設ける。次
に、狭幅の溝１０３ａが充填される程度にシリコン酸化
膜等の絶縁膜を全面に堆積させる。このとき、広幅の溝
１０３ｂの中央部には未堆積部分が残っている。次に、
溝１０３ｂ内において半導体基板１０１が露出するま
で、基板１０１表面に垂直にエッチバックを行う。次
に、溝１０３ａ，１０３ｂ内に残存した絶縁膜１０６
ａ，１０６ｂをマスクとして基板１０１表面に垂直に異
方性エッチングを行って、溝１０３ｂがさらに深い底部
１０３ｃを有するようにする。その後、溝１０３ｂのう
ちの未堆積部分に絶縁膜を堆積させ、表面を平坦化す
る。
で形成し、かつ半導体装置の信頼性をより確実なものと
する。 【解決手段】 シリコン酸化膜等の下敷膜１０４及びシ
リコン窒化膜等のマスク材１０５を形成した半導体基板
１０１に幅の異なる溝１０３ａ，１０３ｂを設ける。次
に、狭幅の溝１０３ａが充填される程度にシリコン酸化
膜等の絶縁膜を全面に堆積させる。このとき、広幅の溝
１０３ｂの中央部には未堆積部分が残っている。次に、
溝１０３ｂ内において半導体基板１０１が露出するま
で、基板１０１表面に垂直にエッチバックを行う。次
に、溝１０３ａ，１０３ｂ内に残存した絶縁膜１０６
ａ，１０６ｂをマスクとして基板１０１表面に垂直に異
方性エッチングを行って、溝１０３ｂがさらに深い底部
１０３ｃを有するようにする。その後、溝１０３ｂのう
ちの未堆積部分に絶縁膜を堆積させ、表面を平坦化す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、溝型の素子分離
領域を有する半導体装置とその製造方法に関するもので
ある。
領域を有する半導体装置とその製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路の動作時において素子間
に電気的な干渉を発生させずに個々の素子を完全に独立
して制御するためには、半導体集積回路内部に素子分離
領域を形成する必要がある。そして、素子分離領域を形
成する方法の一つとして溝型分離（トレンチ）法が広く
知られており、数々の改良法が考案されている。
に電気的な干渉を発生させずに個々の素子を完全に独立
して制御するためには、半導体集積回路内部に素子分離
領域を形成する必要がある。そして、素子分離領域を形
成する方法の一つとして溝型分離（トレンチ）法が広く
知られており、数々の改良法が考案されている。
【０００３】溝型分離法は、基板に溝を形成した後、溝
内部を埋め込み材料で充填することで溝型分離領域を形
成し、各素子を分離する方法である。代表的な素子分離
領域形成方法であるＬＯＣＯＳ法を用いた場合に伴いや
すいバーズビークがほとんど発生しないため、溝型分離
法は半導体集積回路を微細化する上で不可欠な素子分離
領域形成方法となっている。
内部を埋め込み材料で充填することで溝型分離領域を形
成し、各素子を分離する方法である。代表的な素子分離
領域形成方法であるＬＯＣＯＳ法を用いた場合に伴いや
すいバーズビークがほとんど発生しないため、溝型分離
法は半導体集積回路を微細化する上で不可欠な素子分離
領域形成方法となっている。
【０００４】図１３は通常の溝型分離法を用いて形成さ
れた半導体装置Ｄ１の断面図である。この半導体装置Ｄ
１は、半導体基板３０１の表面に形成されたＮウェル３
１６及びＰウェル３１７の内部に、分離長Ｌ２，Ｌ１を
それぞれ有する溝型分離領域３０２，３０３と、ゲート
電極３０４及びゲート絶縁膜３０５及びＰ＋ソース／ド
レイン拡散層３０６，３０７からなるＰ型ＭＯＳトラン
ジスタＭ１と、ゲート電極３０８及びゲート絶縁膜３０
９及びＰ＋ソース／ドレイン拡散層３１０，３１１から
なるＰ型ＭＯＳトランジスタＭ２と、ゲート電極３１２
及びゲート絶縁膜３１３及びＮ＋ソース／ドレイン拡散
層３１４，３１５からなるＮ型ＭＯＳトランジスタＭ３
とを備えている。なお、Ｎウェル３１６には電位Ｖｎｓ
ｕｂが与えられている。
れた半導体装置Ｄ１の断面図である。この半導体装置Ｄ
１は、半導体基板３０１の表面に形成されたＮウェル３
１６及びＰウェル３１７の内部に、分離長Ｌ２，Ｌ１を
それぞれ有する溝型分離領域３０２，３０３と、ゲート
電極３０４及びゲート絶縁膜３０５及びＰ＋ソース／ド
レイン拡散層３０６，３０７からなるＰ型ＭＯＳトラン
ジスタＭ１と、ゲート電極３０８及びゲート絶縁膜３０
９及びＰ＋ソース／ドレイン拡散層３１０，３１１から
なるＰ型ＭＯＳトランジスタＭ２と、ゲート電極３１２
及びゲート絶縁膜３１３及びＮ＋ソース／ドレイン拡散
層３１４，３１５からなるＮ型ＭＯＳトランジスタＭ３
とを備えている。なお、Ｎウェル３１６には電位Ｖｎｓ
ｕｂが与えられている。
【０００５】Ｎウェル３１６とＰウェル３１７の境界に
形成された溝型分離領域、即ちウェル間分離領域３０３
は、Ｎウェル３１６内でＰウェル３１７に最も近いＰ＋
ソース／ドレイン拡散層３１１とＰウェル３１７との間
のパンチスルー、もしくはＰウェル３１７内でＮウェル
３１６に最も近いＮ＋ソース／ドレイン拡散層３１４と
Ｎウェル３１６との間のパンチスルーを抑制する必要が
ある。そこで、半導体装置Ｄ１のようにウェル間分離領
域３０３がウェル３１６，３１７よりも浅く形成された
場合、パンチスルー抑制には、ウェル近傍に生じる空乏
層とソース／ドレイン拡散層近傍に生じる空乏層とがで
きるだけ接触しないようにするために、Ｎウェル３１６
内部の隣り合うＰ型ＭＯＳトランジスタＭ１，Ｍ２間の
溝型分離領域、即ちウェル内分離領域３０２の分離長Ｌ
２に比べてウェル間分離領域３０３の分離長Ｌ１を長く
する必要がある。しかし、分離長Ｌ１を長くすると回路
面積の縮小は困難になる。
形成された溝型分離領域、即ちウェル間分離領域３０３
は、Ｎウェル３１６内でＰウェル３１７に最も近いＰ＋
ソース／ドレイン拡散層３１１とＰウェル３１７との間
のパンチスルー、もしくはＰウェル３１７内でＮウェル
３１６に最も近いＮ＋ソース／ドレイン拡散層３１４と
Ｎウェル３１６との間のパンチスルーを抑制する必要が
ある。そこで、半導体装置Ｄ１のようにウェル間分離領
域３０３がウェル３１６，３１７よりも浅く形成された
場合、パンチスルー抑制には、ウェル近傍に生じる空乏
層とソース／ドレイン拡散層近傍に生じる空乏層とがで
きるだけ接触しないようにするために、Ｎウェル３１６
内部の隣り合うＰ型ＭＯＳトランジスタＭ１，Ｍ２間の
溝型分離領域、即ちウェル内分離領域３０２の分離長Ｌ
２に比べてウェル間分離領域３０３の分離長Ｌ１を長く
する必要がある。しかし、分離長Ｌ１を長くすると回路
面積の縮小は困難になる。
【０００６】一方、図１４に示す半導体装置Ｄ２のよう
に溝型分離領域４０２、４０３を深くすることでＰウェ
ル３１７とＮウェル３１６とを電気的に絶縁すれば、分
離長Ｌ１を小さくすることができる。しかし、通常の工
程では各溝型分離領域４０２，４０３を同一工程で形成
するので、半導体基板３０１表面からの深さが半導体基
板３０１内で全て同一となる。そのため、図１４のよう
にウェル間分離領域４０３にあわせてウェル内分離領域
４０２も深く形成されると、Ｎウェル３１６はＰ型ＭＯ
ＳトランジスタＭ１の存在するＮウェル３１６ａとＰ型
ＭＯＳトランジスタＭ２の存在するＮウェル３１６ｂと
に分離され、電気的に絶縁してしまう。よって、新たに
Ｎウェル３１６ｂにも別個に電位Ｖｎｓｕｂを与える必
要が生じ、やはり回路面積の縮小に対し不利に働く。
に溝型分離領域４０２、４０３を深くすることでＰウェ
ル３１７とＮウェル３１６とを電気的に絶縁すれば、分
離長Ｌ１を小さくすることができる。しかし、通常の工
程では各溝型分離領域４０２，４０３を同一工程で形成
するので、半導体基板３０１表面からの深さが半導体基
板３０１内で全て同一となる。そのため、図１４のよう
にウェル間分離領域４０３にあわせてウェル内分離領域
４０２も深く形成されると、Ｎウェル３１６はＰ型ＭＯ
ＳトランジスタＭ１の存在するＮウェル３１６ａとＰ型
ＭＯＳトランジスタＭ２の存在するＮウェル３１６ｂと
に分離され、電気的に絶縁してしまう。よって、新たに
Ｎウェル３１６ｂにも別個に電位Ｖｎｓｕｂを与える必
要が生じ、やはり回路面積の縮小に対し不利に働く。
【０００７】よって、図１５に示す半導体装置Ｄ３のよ
うに分離すべき領域の性質に応じて特定の分離領域だけ
が深く形成されておれば、上記の問題は解決する。半導
体装置Ｄ３では、ウェル内分離領域５０２はＮウェル３
１６より浅く形成されているためＰ型ＭＯＳトランジス
タＭ１，Ｍ２は共にＮウェル３１６に接触しており、Ｎ
ウェル３１６の任意の１カ所に電位Ｖｎｓｕｂを与えれ
ば、両トランジスタへの基板電位は十分である。また、
ウェル間分離領域５０３はウェル内分離領域５０２より
も深く形成された部分を持ち、Ｎウェル３１６とＰウェ
ル３１７とを電気的に絶縁するので分離長Ｌ１を大きく
増加させる必要はない。
うに分離すべき領域の性質に応じて特定の分離領域だけ
が深く形成されておれば、上記の問題は解決する。半導
体装置Ｄ３では、ウェル内分離領域５０２はＮウェル３
１６より浅く形成されているためＰ型ＭＯＳトランジス
タＭ１，Ｍ２は共にＮウェル３１６に接触しており、Ｎ
ウェル３１６の任意の１カ所に電位Ｖｎｓｕｂを与えれ
ば、両トランジスタへの基板電位は十分である。また、
ウェル間分離領域５０３はウェル内分離領域５０２より
も深く形成された部分を持ち、Ｎウェル３１６とＰウェ
ル３１７とを電気的に絶縁するので分離長Ｌ１を大きく
増加させる必要はない。
【０００８】このような構造を有する半導体装置の製造
方法として、例えば米国特許５５３６６７５号公報や、
米国特許５４１１９１３号公報に開示された技術があ
る。これらの技術は、概略次のようなものである。ま
ず、フォトリソグラフィ技術により分離すべき場所全て
に浅い溝を形成する。次に、形成された浅い溝のうち深
い溝が必要な部分にのみ、再びフォトリソグラフィ技術
を用いて浅い溝の内部により深い溝を形成する。そし
て、最後に全ての溝を充填物で埋め込む。
方法として、例えば米国特許５５３６６７５号公報や、
米国特許５４１１９１３号公報に開示された技術があ
る。これらの技術は、概略次のようなものである。ま
ず、フォトリソグラフィ技術により分離すべき場所全て
に浅い溝を形成する。次に、形成された浅い溝のうち深
い溝が必要な部分にのみ、再びフォトリソグラフィ技術
を用いて浅い溝の内部により深い溝を形成する。そし
て、最後に全ての溝を充填物で埋め込む。
【０００９】しかし上記の技術によれば、溝形成のため
にフォトリソグラフィ技術を２回用いているため、レジ
スト形成用のフォトマスクを少なくとも２枚用意する必
要があり、コスト高となる。加えて、浅い溝の中に深い
溝を形成するので２枚目のフォトマスクの位置合わせ精
度の問題もある。
にフォトリソグラフィ技術を２回用いているため、レジ
スト形成用のフォトマスクを少なくとも２枚用意する必
要があり、コスト高となる。加えて、浅い溝の中に深い
溝を形成するので２枚目のフォトマスクの位置合わせ精
度の問題もある。
【００１０】さて上記の技術の他に、図１５に示した半
導体装置Ｄ３に類似した構造についての製造方法が、特
開昭６３−１４４５４０号公報に開示されている。この
製造方法について、図１６〜２０を用いて説明する。ま
ず、半導体基板１０１上に、シリコン窒化膜等をマスク
材１０５として形成する。その後、マスク材１０５のパ
ターニングを行って、広い開口部と狭い開口部を形成す
る。そして、マスク材１０５を介して異方性エッチング
を行い、異なる分離長Ｌａ，Ｌｂ（Ｌａ＜Ｌｂ）をそれ
ぞれ有する同じ深さの溝１０３ａ，１０３ｂを半導体基
板１０１内に形成する（図１６）。エッチング等の適当
な後処理により溝１０３ａ，１０３ｂの底部及び側面部
から不純物や欠陥を除去した後、溝１０３ａ，１０３ｂ
の側面及び底面を保護する目的でシリコン酸化膜等の絶
縁膜１０８ａ，１０８ｂを形成する。さらに、後の工程
で充填、酸化される多結晶シリコンから溝１０３ａ，１
０３ｂの側面及び底面を保護する目的で、シリコン窒化
膜等の耐酸化膜１０９を堆積する。続いて、溝１０３ａ
が完全に埋まり、溝１０３ｂには中央部に未堆積部分が
残るような膜厚で全面に多結晶シリコン膜１０７を堆積
させる（図１７）。そして、半導体基板１０１の表面に
垂直に異方性エッチングを施す。このとき、溝１０３ａ
には多結晶シリコン膜１０７ａが充填されているが、溝
１０３ｂでは多結晶シリコン膜１０７ｂが溝１０３ｂの
側面部分にのみ残り、底面は耐酸化膜１０９が露出する
状態となる（図１８）。この状態の半導体基板１０１を
酸化性雰囲気中で加熱することにより、多結晶シリコン
膜１０７ａ，１０７ｂの表面または全体を酸化膜１１０
ａ，１１０ｂに変える。次に、酸化膜１１０ａ，１１０
ｂをマスクとして、溝１０３ｂの底部の耐酸化膜１０９
及び絶縁膜１０８ｂ及び基板１０１を更にエッチングす
ることにより、溝１０３ｂがさらに深い底部１０３ｃを
有するようにする（このとき耐酸化膜１０９もエッチン
グされ耐酸化膜１０９ａ，１０９ｂに分離する）。こう
することにより溝１０３ｂはＴ字型になる（図１９）。
この新たにエッチングされた部分の表面をシリコン酸化
膜等の絶縁膜１０８ｃで覆った後、溝１０３ｂのうち酸
化膜１１０ｂ以外の部分を多結晶シリコン等の充填材１
１１で埋設する（図２０）。その後、半導体基板１０１
の表面を研磨して平坦化することで、異なる深さの溝型
分離領域を有する半導体装置が完成する。
導体装置Ｄ３に類似した構造についての製造方法が、特
開昭６３−１４４５４０号公報に開示されている。この
製造方法について、図１６〜２０を用いて説明する。ま
ず、半導体基板１０１上に、シリコン窒化膜等をマスク
材１０５として形成する。その後、マスク材１０５のパ
ターニングを行って、広い開口部と狭い開口部を形成す
る。そして、マスク材１０５を介して異方性エッチング
を行い、異なる分離長Ｌａ，Ｌｂ（Ｌａ＜Ｌｂ）をそれ
ぞれ有する同じ深さの溝１０３ａ，１０３ｂを半導体基
板１０１内に形成する（図１６）。エッチング等の適当
な後処理により溝１０３ａ，１０３ｂの底部及び側面部
から不純物や欠陥を除去した後、溝１０３ａ，１０３ｂ
の側面及び底面を保護する目的でシリコン酸化膜等の絶
縁膜１０８ａ，１０８ｂを形成する。さらに、後の工程
で充填、酸化される多結晶シリコンから溝１０３ａ，１
０３ｂの側面及び底面を保護する目的で、シリコン窒化
膜等の耐酸化膜１０９を堆積する。続いて、溝１０３ａ
が完全に埋まり、溝１０３ｂには中央部に未堆積部分が
残るような膜厚で全面に多結晶シリコン膜１０７を堆積
させる（図１７）。そして、半導体基板１０１の表面に
垂直に異方性エッチングを施す。このとき、溝１０３ａ
には多結晶シリコン膜１０７ａが充填されているが、溝
１０３ｂでは多結晶シリコン膜１０７ｂが溝１０３ｂの
側面部分にのみ残り、底面は耐酸化膜１０９が露出する
状態となる（図１８）。この状態の半導体基板１０１を
酸化性雰囲気中で加熱することにより、多結晶シリコン
膜１０７ａ，１０７ｂの表面または全体を酸化膜１１０
ａ，１１０ｂに変える。次に、酸化膜１１０ａ，１１０
ｂをマスクとして、溝１０３ｂの底部の耐酸化膜１０９
及び絶縁膜１０８ｂ及び基板１０１を更にエッチングす
ることにより、溝１０３ｂがさらに深い底部１０３ｃを
有するようにする（このとき耐酸化膜１０９もエッチン
グされ耐酸化膜１０９ａ，１０９ｂに分離する）。こう
することにより溝１０３ｂはＴ字型になる（図１９）。
この新たにエッチングされた部分の表面をシリコン酸化
膜等の絶縁膜１０８ｃで覆った後、溝１０３ｂのうち酸
化膜１１０ｂ以外の部分を多結晶シリコン等の充填材１
１１で埋設する（図２０）。その後、半導体基板１０１
の表面を研磨して平坦化することで、異なる深さの溝型
分離領域を有する半導体装置が完成する。
【００１１】また、図１５に示す半導体装置Ｄ３とは構
造が異なるが、異なる深さの溝型分離領域を備える半導
体装置についての製造方法が、特開昭６０−９２６３２
号公報に開示されている。図２１〜２３に、特開昭６０
−９２６３２号公報のうち従来技術として開示されてい
る製造方法を示す。表面が（１００）面であるシリコン
基板２０１上にシリコン酸化膜２０５を形成し、狭い開
口部２０２ａと広い開口部２０２ｂを持つようパターニ
ングする（図２１）。次に、このシリコン酸化膜２０５
をマスクとして、苛性カリ溶液でシリコン基板２０１を
エッチングして逆三角形状の溝２０３ａ，２０３ｂを形
成する（図２２）。溝２０３ａ，２０３ｂが逆三角形状
になるのは、（１００）面のエッチング速度が（１１
１）面のエッチング速度に比べて速いことに起因する。
この場合、溝の深さは、開口部の幅に対してほぼ一定の
比率になるため、開口部２０２ａ，２０２ｂの幅が異な
れば異なった深さの逆三角形状の溝２０３ａ，２０３ｂ
が形成される。そして、溝２０３ａ，２０３ｂの表面を
それぞれ酸化してシリコン酸化膜２０８ａ，２０８ｂを
形成し、多結晶シリコン膜２０６ａ，２０６ｂを積層す
る（図２３）。その後、基板２０１の表面を研磨して平
坦化することで、逆三角形状の異なる深さの溝型分離領
域を有する半導体装置が完成する。
造が異なるが、異なる深さの溝型分離領域を備える半導
体装置についての製造方法が、特開昭６０−９２６３２
号公報に開示されている。図２１〜２３に、特開昭６０
−９２６３２号公報のうち従来技術として開示されてい
る製造方法を示す。表面が（１００）面であるシリコン
基板２０１上にシリコン酸化膜２０５を形成し、狭い開
口部２０２ａと広い開口部２０２ｂを持つようパターニ
ングする（図２１）。次に、このシリコン酸化膜２０５
をマスクとして、苛性カリ溶液でシリコン基板２０１を
エッチングして逆三角形状の溝２０３ａ，２０３ｂを形
成する（図２２）。溝２０３ａ，２０３ｂが逆三角形状
になるのは、（１００）面のエッチング速度が（１１
１）面のエッチング速度に比べて速いことに起因する。
この場合、溝の深さは、開口部の幅に対してほぼ一定の
比率になるため、開口部２０２ａ，２０２ｂの幅が異な
れば異なった深さの逆三角形状の溝２０３ａ，２０３ｂ
が形成される。そして、溝２０３ａ，２０３ｂの表面を
それぞれ酸化してシリコン酸化膜２０８ａ，２０８ｂを
形成し、多結晶シリコン膜２０６ａ，２０６ｂを積層す
る（図２３）。その後、基板２０１の表面を研磨して平
坦化することで、逆三角形状の異なる深さの溝型分離領
域を有する半導体装置が完成する。
【００１２】上で示した特開昭６３−１４４５４０号公
報に開示された技術、及び特開昭６０−９２６３２号公
報に開示された技術は共に、異なる深さの溝型分離領域
を形成するのに１枚のフォトマスクを用いるだけでよ
く、最初に形成された開口部の幅の違いで、異なった深
さの溝型分離領域を自己整合的に形成できる。そのため
複数のフォトマスクの位置合わせ精度の問題はなく、製
造工程は簡潔であり微細化にも対応し易い。
報に開示された技術、及び特開昭６０−９２６３２号公
報に開示された技術は共に、異なる深さの溝型分離領域
を形成するのに１枚のフォトマスクを用いるだけでよ
く、最初に形成された開口部の幅の違いで、異なった深
さの溝型分離領域を自己整合的に形成できる。そのため
複数のフォトマスクの位置合わせ精度の問題はなく、製
造工程は簡潔であり微細化にも対応し易い。
【００１３】
【発明が解決しようとする課題】しかし、上記の従来技
術では、溝への充填材として多結晶シリコンを用いてい
る。多結晶シリコンは段差被覆性に優れ、また厚く堆積
させることも比較的容易であるという点で、溝への充填
材料として適当ではある。しかし、多結晶シリコンは絶
縁体ではないので、この溝型分離領域によって電気的に
絶縁されるべき領域同士が短絡してしまう可能性があ
る。これは半導体装置の信頼性向上を阻止する要因とな
る。
術では、溝への充填材として多結晶シリコンを用いてい
る。多結晶シリコンは段差被覆性に優れ、また厚く堆積
させることも比較的容易であるという点で、溝への充填
材料として適当ではある。しかし、多結晶シリコンは絶
縁体ではないので、この溝型分離領域によって電気的に
絶縁されるべき領域同士が短絡してしまう可能性があ
る。これは半導体装置の信頼性向上を阻止する要因とな
る。
【００１４】絶縁性を高めるためには、図１９における
酸化膜１１０ａ，１１０ｂのように、溝を充填した後の
多結晶シリコンを熱酸化させるという方法も考えられる
が、酸化時の多結晶シリコンの体積膨張により溝の内壁
が圧迫され、その結果半導体基板に生じる応力あるいは
結晶欠陥等が、やはり半導体装置の信頼性向上を阻止す
るという問題が残る。
酸化膜１１０ａ，１１０ｂのように、溝を充填した後の
多結晶シリコンを熱酸化させるという方法も考えられる
が、酸化時の多結晶シリコンの体積膨張により溝の内壁
が圧迫され、その結果半導体基板に生じる応力あるいは
結晶欠陥等が、やはり半導体装置の信頼性向上を阻止す
るという問題が残る。
【００１５】この発明は、このような問題点を解消する
ためになされたもので、分離目的に応じて異なる深さを
有する溝型分離領域を、微細化に対応し易く簡潔な製造
工程で形成し、かつ従来技術よりも半導体装置の信頼性
を高め、製品の歩留まりを向上させることを目的とす
る。
ためになされたもので、分離目的に応じて異なる深さを
有する溝型分離領域を、微細化に対応し易く簡潔な製造
工程で形成し、かつ従来技術よりも半導体装置の信頼性
を高め、製品の歩留まりを向上させることを目的とす
る。
【００１６】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面を有する半導体基板の前記表面
に、第１の幅を有する第１の開口部及び前記第１の幅よ
りも大きな第２の幅を有する第２の開口部をもつマスク
材を形成する第１の工程と、前記マスク材をマスクとし
てエッチングを行い、前記半導体基板のうち前記第１の
開口部に露出した部分に第１の深さを有する第１の溝
と、前記第２の開口部に露出した部分に前記第１の深さ
を有する第２の溝とを形成する第２の工程と、前記第１
の溝を完全に埋設し、前記第２の溝の中央部に空隙を残
しつつ、前記第２の工程で得られた前記半導体基板の全
面に等方的に第１の絶縁膜を積層する第３の工程と、前
記第１の絶縁膜をエッチバックし、前記第２の溝の前記
中央部に前記半導体基板を露出させつつ前記第２の溝に
側壁として前記第１の絶縁膜を残置する第４の工程と、
前記側壁をマスクとして前記半導体基板をエッチングす
ることにより、前記第２の溝の内部に、前記第２の幅よ
り小さい第３の幅と前記第１の深さよりも大きい第２の
深さとを有する第３の溝を形成する第５の工程と、前記
第５の工程で得られた前記半導体基板の全面に、前記第
１の絶縁膜よりも優れた段差被覆性を持つ第２の絶縁膜
を積層し、前記第３の溝を埋設する第６の工程と、前記
第６の工程で得られた前記半導体基板に対し平坦化処理
を施すことで、前記半導体基板から見て前記マスク材よ
りも遠くに存在する前記第２の絶縁膜を除去し、前記第
１，第２及び第３の溝にのみ前記第１及び第２の絶縁膜
を残す第７の工程とを備える半導体装置の製造方法であ
る。
にかかるものは、表面を有する半導体基板の前記表面
に、第１の幅を有する第１の開口部及び前記第１の幅よ
りも大きな第２の幅を有する第２の開口部をもつマスク
材を形成する第１の工程と、前記マスク材をマスクとし
てエッチングを行い、前記半導体基板のうち前記第１の
開口部に露出した部分に第１の深さを有する第１の溝
と、前記第２の開口部に露出した部分に前記第１の深さ
を有する第２の溝とを形成する第２の工程と、前記第１
の溝を完全に埋設し、前記第２の溝の中央部に空隙を残
しつつ、前記第２の工程で得られた前記半導体基板の全
面に等方的に第１の絶縁膜を積層する第３の工程と、前
記第１の絶縁膜をエッチバックし、前記第２の溝の前記
中央部に前記半導体基板を露出させつつ前記第２の溝に
側壁として前記第１の絶縁膜を残置する第４の工程と、
前記側壁をマスクとして前記半導体基板をエッチングす
ることにより、前記第２の溝の内部に、前記第２の幅よ
り小さい第３の幅と前記第１の深さよりも大きい第２の
深さとを有する第３の溝を形成する第５の工程と、前記
第５の工程で得られた前記半導体基板の全面に、前記第
１の絶縁膜よりも優れた段差被覆性を持つ第２の絶縁膜
を積層し、前記第３の溝を埋設する第６の工程と、前記
第６の工程で得られた前記半導体基板に対し平坦化処理
を施すことで、前記半導体基板から見て前記マスク材よ
りも遠くに存在する前記第２の絶縁膜を除去し、前記第
１，第２及び第３の溝にのみ前記第１及び第２の絶縁膜
を残す第７の工程とを備える半導体装置の製造方法であ
る。
【００１７】この発明のうち請求項２にかかるものは、
前記第３の工程における前記第１の絶縁膜はＬＰ−ＣＶ
Ｄ法により形成されたシリコン酸化膜である、請求項１
記載の半導体装置の製造方法である。
前記第３の工程における前記第１の絶縁膜はＬＰ−ＣＶ
Ｄ法により形成されたシリコン酸化膜である、請求項１
記載の半導体装置の製造方法である。
【００１８】この発明のうち請求項３にかかるものは、
前記第６の工程における前記第２の絶縁膜はＨＤＰ−Ｃ
ＶＤ法により形成されたシリコン酸化膜である、請求項
１記載の半導体装置の製造方法である。
前記第６の工程における前記第２の絶縁膜はＨＤＰ−Ｃ
ＶＤ法により形成されたシリコン酸化膜である、請求項
１記載の半導体装置の製造方法である。
【００１９】この発明のうち請求項４にかかるものは、
表面を有する半導体基板と、前記表面に開口部を有し、
逆三角形状の断面を有する溝と、前記溝に充填された絶
縁膜とを有する半導体装置である。
表面を有する半導体基板と、前記表面に開口部を有し、
逆三角形状の断面を有する溝と、前記溝に充填された絶
縁膜とを有する半導体装置である。
【００２０】この発明のうち請求項５にかかるものは、
表面を有する半導体基板の前記表面に、第１の幅を有す
る第１の開口部及び前記第１の幅よりも大きな第２の幅
を有する第２の開口部をもつマスク材を形成する第１の
工程と、前記マスク材をマスクとしてテーパーエッチ法
によりエッチングを行い、前記半導体基板のうち前記第
１の開口部に露出した部分に、第１の深さを有し逆三角
形状の断面を有する第１の溝と、前記第２の開口部に露
出した部分に、第２の深さを有し前記逆三角形状と相似
な形状の断面を有する第２の溝とを形成する第２の工程
と、前記第１及び第２の溝を完全に埋設するよう、前記
第２の工程で得られた前記半導体基板の全面に第１の絶
縁膜を積層する第３の工程と、前記第３の工程で得られ
た前記半導体基板に対し平坦化処理を施すことで、前記
半導体基板から見て前記マスク材よりも遠くに存在する
前記第１の絶縁膜を除去し、前記第１及び第２の溝にの
み前記第１の絶縁膜を残す第４の工程とを備える半導体
装置の製造方法である。
表面を有する半導体基板の前記表面に、第１の幅を有す
る第１の開口部及び前記第１の幅よりも大きな第２の幅
を有する第２の開口部をもつマスク材を形成する第１の
工程と、前記マスク材をマスクとしてテーパーエッチ法
によりエッチングを行い、前記半導体基板のうち前記第
１の開口部に露出した部分に、第１の深さを有し逆三角
形状の断面を有する第１の溝と、前記第２の開口部に露
出した部分に、第２の深さを有し前記逆三角形状と相似
な形状の断面を有する第２の溝とを形成する第２の工程
と、前記第１及び第２の溝を完全に埋設するよう、前記
第２の工程で得られた前記半導体基板の全面に第１の絶
縁膜を積層する第３の工程と、前記第３の工程で得られ
た前記半導体基板に対し平坦化処理を施すことで、前記
半導体基板から見て前記マスク材よりも遠くに存在する
前記第１の絶縁膜を除去し、前記第１及び第２の溝にの
み前記第１の絶縁膜を残す第４の工程とを備える半導体
装置の製造方法である。
【００２１】
【発明の実施の形態】実施の形態１．本実施の形態にか
かる半導体装置の製造方法を図１〜７に示す。まずシリ
コン基板等の半導体基板１０１上の全面に、溝形成のマ
スクとなるマスク材１０５を形成する。マスク材１０５
として例えば、シリコン窒化膜を５０〜３００ｎｍ程度
の膜厚で形成する。ここでシリコン窒化膜を用いれば、
溝形成のマスクとしての役割の他に、最後に基板１０１
表面をＣＭＰ処理によって平坦化する際のストッパ膜と
しての役割をも果たす。なお、マスク材１０５の形成に
先立って、マスク材１０５を基板１０１上に良好に形成
するための下敷膜１０４を形成しておくとよい。下敷膜
１０４として例えば、５〜５０ｎｍ程度の膜厚で熱酸化
法によりシリコン酸化膜を形成する。
かる半導体装置の製造方法を図１〜７に示す。まずシリ
コン基板等の半導体基板１０１上の全面に、溝形成のマ
スクとなるマスク材１０５を形成する。マスク材１０５
として例えば、シリコン窒化膜を５０〜３００ｎｍ程度
の膜厚で形成する。ここでシリコン窒化膜を用いれば、
溝形成のマスクとしての役割の他に、最後に基板１０１
表面をＣＭＰ処理によって平坦化する際のストッパ膜と
しての役割をも果たす。なお、マスク材１０５の形成に
先立って、マスク材１０５を基板１０１上に良好に形成
するための下敷膜１０４を形成しておくとよい。下敷膜
１０４として例えば、５〜５０ｎｍ程度の膜厚で熱酸化
法によりシリコン酸化膜を形成する。
【００２２】次に、マスク材１０５の表面に形成したレ
ジスト（図示せず）をフォトマスクを用いてパターニン
グし、マスク材１０５のうち溝型分離領域を形成すべき
部分に、分離長Ｌａ１，Ｌｂ１（Ｌａ１＜Ｌｂ１）をそ
れぞれ有する開口部１０２ａ，１０２ｂを異方性エッチ
ングにより設ける（図１）。さらに、開口部１０２ａ，
１０２ｂ部分の下敷膜１０４も開口し、基板１０１を５
０〜５００ｎｍ程度エッチングすることにより、基板内
に同じ深さの溝１０３ａ，１０３ｂを形成する（図
２）。次に、絶縁膜１０６を等方的に形成して溝１０３
ａ，１０３ｂを埋め込む。絶縁膜１０６として例えば、
ＬＰ（Low Pressure）−ＣＶＤ法により全面にＴＥＯＳ
（TetraEthylOrthoSilicate）を堆積する（図３）。こ
の絶縁膜１０６の膜厚は、溝１０３ａの分離長Ｌａ１の
およそ１／２よりは厚く、かつ溝１０３ｂの分離長Ｌｂ
１のおよそ１／２より薄くなるよう調節する。そのた
め、図３に示すように、溝１０３ａは絶縁膜１０６によ
り完全に埋まるが、溝１０３ｂに堆積した絶縁膜１０６
は中央部に未堆積部分（空隙）がある。
ジスト（図示せず）をフォトマスクを用いてパターニン
グし、マスク材１０５のうち溝型分離領域を形成すべき
部分に、分離長Ｌａ１，Ｌｂ１（Ｌａ１＜Ｌｂ１）をそ
れぞれ有する開口部１０２ａ，１０２ｂを異方性エッチ
ングにより設ける（図１）。さらに、開口部１０２ａ，
１０２ｂ部分の下敷膜１０４も開口し、基板１０１を５
０〜５００ｎｍ程度エッチングすることにより、基板内
に同じ深さの溝１０３ａ，１０３ｂを形成する（図
２）。次に、絶縁膜１０６を等方的に形成して溝１０３
ａ，１０３ｂを埋め込む。絶縁膜１０６として例えば、
ＬＰ（Low Pressure）−ＣＶＤ法により全面にＴＥＯＳ
（TetraEthylOrthoSilicate）を堆積する（図３）。こ
の絶縁膜１０６の膜厚は、溝１０３ａの分離長Ｌａ１の
およそ１／２よりは厚く、かつ溝１０３ｂの分離長Ｌｂ
１のおよそ１／２より薄くなるよう調節する。そのた
め、図３に示すように、溝１０３ａは絶縁膜１０６によ
り完全に埋まるが、溝１０３ｂに堆積した絶縁膜１０６
は中央部に未堆積部分（空隙）がある。
【００２３】次に、堆積させた絶縁膜１０６を、その膜
厚の程度だけエッチバックし、溝１０３ｂの底部１０３
ｄの中央部に基板１０１を露出させる。その結果、溝１
０３ａは依然として絶縁膜１０６ａで充填されている
が、溝１０３ｂでは絶縁膜１０６のうち側壁部分１０６
ｂのみが残された状態となる（図４）。ここで、絶縁膜
１０６ａ及びマスク材１０５及び側壁部分１０６ｂをマ
スクとして再び基板１０１を５０〜５００ｎｍ程度エッ
チングすることにより、溝１０３ｂの底部１０３ｄの中
央部のみがエッチングされ、より深い第２の底部１０３
ｃが形成される（図５）。つまり、溝１０３ｂがＴ字型
の溝となる。そして、再び絶縁膜を溝１０３ｂの残りの
部分に充填するが、その際、先に形成した絶縁膜１０６
よりも優れた段差被覆性を持つように、絶縁膜を形成す
る必要がある。そのためには、ＨＤＰ（High Density P
lasma）−ＣＶＤ法によりシリコン酸化膜を堆積させる
のが適当である。その後、マスク材１０５をストッパ膜
としてＣＭＰ法を用いるなどして、表面を平坦化し、溝
１０３ｂを充填する絶縁膜１０６ｃを完成させる（図
６）。さらにマスク材１０５と下敷膜１０４とを除去す
る（例えば、シリコン窒化膜は熱リン酸を用いたウエッ
トエッチングによって、またシリコン酸化膜はフッ酸を
用いたウエットエッチングによって除去できる）こと
で、異なる深さの溝型分離領域ＩＳ１ａ，ＩＳ１ｂを有
する半導体装置が完成する（図７）。
厚の程度だけエッチバックし、溝１０３ｂの底部１０３
ｄの中央部に基板１０１を露出させる。その結果、溝１
０３ａは依然として絶縁膜１０６ａで充填されている
が、溝１０３ｂでは絶縁膜１０６のうち側壁部分１０６
ｂのみが残された状態となる（図４）。ここで、絶縁膜
１０６ａ及びマスク材１０５及び側壁部分１０６ｂをマ
スクとして再び基板１０１を５０〜５００ｎｍ程度エッ
チングすることにより、溝１０３ｂの底部１０３ｄの中
央部のみがエッチングされ、より深い第２の底部１０３
ｃが形成される（図５）。つまり、溝１０３ｂがＴ字型
の溝となる。そして、再び絶縁膜を溝１０３ｂの残りの
部分に充填するが、その際、先に形成した絶縁膜１０６
よりも優れた段差被覆性を持つように、絶縁膜を形成す
る必要がある。そのためには、ＨＤＰ（High Density P
lasma）−ＣＶＤ法によりシリコン酸化膜を堆積させる
のが適当である。その後、マスク材１０５をストッパ膜
としてＣＭＰ法を用いるなどして、表面を平坦化し、溝
１０３ｂを充填する絶縁膜１０６ｃを完成させる（図
６）。さらにマスク材１０５と下敷膜１０４とを除去す
る（例えば、シリコン窒化膜は熱リン酸を用いたウエッ
トエッチングによって、またシリコン酸化膜はフッ酸を
用いたウエットエッチングによって除去できる）こと
で、異なる深さの溝型分離領域ＩＳ１ａ，ＩＳ１ｂを有
する半導体装置が完成する（図７）。
【００２４】なお、絶縁膜としてシリコン酸化膜を採用
する場合、上述のように、浅い部分に堆積するものにつ
いてはＬＰ−ＣＶＤ法を用いてＴＥＯＳを堆積すること
で形成し、深い部分に堆積するものについてはＨＤＰ−
ＣＶＤ法を用いて形成するとよい。ＬＰ−ＣＶＤ法を用
いた場合、シリコン酸化膜は等方的に形成され、図３に
示したように堆積する面の形状をほぼ反映した形とな
る。
する場合、上述のように、浅い部分に堆積するものにつ
いてはＬＰ−ＣＶＤ法を用いてＴＥＯＳを堆積すること
で形成し、深い部分に堆積するものについてはＨＤＰ−
ＣＶＤ法を用いて形成するとよい。ＬＰ−ＣＶＤ法を用
いた場合、シリコン酸化膜は等方的に形成され、図３に
示したように堆積する面の形状をほぼ反映した形とな
る。
【００２５】一方、ＨＤＰ−ＣＶＤ法を用いた場合に
は、微小な溝であっても確実にシリコン酸化膜を形成で
きるという利点がある。つまり、ＬＰ−ＣＶＤ法よりも
優れた段差被覆性を持つシリコン酸化膜を形成できるの
である。よってＨＤＰ−ＣＶＤ法により形成されたシリ
コン酸化膜を溝型分離領域に用いた場合、溝型分離領域
の絶縁信頼性が高い。
は、微小な溝であっても確実にシリコン酸化膜を形成で
きるという利点がある。つまり、ＬＰ−ＣＶＤ法よりも
優れた段差被覆性を持つシリコン酸化膜を形成できるの
である。よってＨＤＰ−ＣＶＤ法により形成されたシリ
コン酸化膜を溝型分離領域に用いた場合、溝型分離領域
の絶縁信頼性が高い。
【００２６】そのため、浅い溝１０３ａ，１０３ｂにシ
リコン酸化膜を形成する場合には、側壁部分１０６ｂを
形成する必要があるので堆積する面の形状をそのまま反
映させるＬＰ−ＣＶＤ法が適しており、一方、側壁１０
６ｂに囲まれ第２の底部１０３ｃを有する深い溝にシリ
コン酸化膜を形成する場合にはＨＤＰ−ＣＶＤ法が適し
ているのである。よって、例えば図１６〜２０に示した
従来の技術を変形して、図１９の段階の後ＬＰ−ＣＶＤ
法を用いてシリコン酸化膜を溝１０３ｂの残りの部分に
埋め込んだ場合に比べ、本発明の方が有利である。
リコン酸化膜を形成する場合には、側壁部分１０６ｂを
形成する必要があるので堆積する面の形状をそのまま反
映させるＬＰ−ＣＶＤ法が適しており、一方、側壁１０
６ｂに囲まれ第２の底部１０３ｃを有する深い溝にシリ
コン酸化膜を形成する場合にはＨＤＰ−ＣＶＤ法が適し
ているのである。よって、例えば図１６〜２０に示した
従来の技術を変形して、図１９の段階の後ＬＰ−ＣＶＤ
法を用いてシリコン酸化膜を溝１０３ｂの残りの部分に
埋め込んだ場合に比べ、本発明の方が有利である。
【００２７】なお、米国特許５５３６６７５号公報に開
示された技術を用いるなどして、溝１０３ａ及びＴ字形
の溝１０３ｂを備える半導体基板１０１ａを形成してか
らその全面に絶縁膜１０６ｄを新たに形成する場合と本
発明との差異について考える。
示された技術を用いるなどして、溝１０３ａ及びＴ字形
の溝１０３ｂを備える半導体基板１０１ａを形成してか
らその全面に絶縁膜１０６ｄを新たに形成する場合と本
発明との差異について考える。
【００２８】絶縁膜１０６ｄとしてシリコン酸化膜を採
用する場合、溝１０３ｂにはすでに第２の底部１０３ｃ
が形成されているので、上述の理由からＨＤＰ−ＣＶＤ
法を採用するべきである。図８に、半導体基板１０１ａ
の全面にＨＤＰ−ＣＶＤ法によりシリコン酸化膜１０６
ｄを形成した結果を示す。一方、本発明の図５の段階の
後半導体基板１０１の全面にＨＤＰ−ＣＶＤ法によりシ
リコン酸化膜１０６ｅを形成した結果を図９に示す。
用する場合、溝１０３ｂにはすでに第２の底部１０３ｃ
が形成されているので、上述の理由からＨＤＰ−ＣＶＤ
法を採用するべきである。図８に、半導体基板１０１ａ
の全面にＨＤＰ−ＣＶＤ法によりシリコン酸化膜１０６
ｄを形成した結果を示す。一方、本発明の図５の段階の
後半導体基板１０１の全面にＨＤＰ−ＣＶＤ法によりシ
リコン酸化膜１０６ｅを形成した結果を図９に示す。
【００２９】図８と図９とを見比べると、図８のシリコ
ン酸化膜１０６ｄの方が起伏が多い。ＨＤＰ−ＣＶＤ法
を用いるとシリコン酸化膜は溝の周辺に約４５°の傾斜
面を持つようにして形成され、また、溝の内部では、Ｌ
Ｐ−ＣＶＤ法を用いた場合のように溝の底面及び側面か
ら等方的に形成されるのではなく、溝の側面からの堆積
よりも底面からの堆積の方が優勢な状態で形成される。
従って浅い溝ほど早く、また完全に埋まるので、深さの
異なる複数の溝を一度に埋め込もうとした場合、図８の
ように起伏が多くなるのである。起伏が多いと、後に基
板１０１表面をＣＭＰ法等を用いて平坦化する場合に平
坦性が得られにくいという問題がある。よって、先述の
フォトマスクの問題に加えてこの観点からも、米国特許
５５３６６７５号公報に開示された技術に比べ本発明の
方が有利である。
ン酸化膜１０６ｄの方が起伏が多い。ＨＤＰ−ＣＶＤ法
を用いるとシリコン酸化膜は溝の周辺に約４５°の傾斜
面を持つようにして形成され、また、溝の内部では、Ｌ
Ｐ−ＣＶＤ法を用いた場合のように溝の底面及び側面か
ら等方的に形成されるのではなく、溝の側面からの堆積
よりも底面からの堆積の方が優勢な状態で形成される。
従って浅い溝ほど早く、また完全に埋まるので、深さの
異なる複数の溝を一度に埋め込もうとした場合、図８の
ように起伏が多くなるのである。起伏が多いと、後に基
板１０１表面をＣＭＰ法等を用いて平坦化する場合に平
坦性が得られにくいという問題がある。よって、先述の
フォトマスクの問題に加えてこの観点からも、米国特許
５５３６６７５号公報に開示された技術に比べ本発明の
方が有利である。
【００３０】なお、開口部１０２ｂの分離長Ｌｂ１は、
溝１０３ｂの第２の底部１０３ｃの幅Ｌｃと開口部１０
２ａの分離長Ｌａ１の和と同じかそれよりも大きくする
必要がある。例えば、開口部１０２ａの分離長Ｌａ１と
溝１０３ｂの第２の底部１０３ｃの幅Ｌｃを共に最小分
離幅Ｌとした場合、開口部１０３ｂの幅は少なくとも、
およそ２Ｌ以上必要となる。
溝１０３ｂの第２の底部１０３ｃの幅Ｌｃと開口部１０
２ａの分離長Ｌａ１の和と同じかそれよりも大きくする
必要がある。例えば、開口部１０２ａの分離長Ｌａ１と
溝１０３ｂの第２の底部１０３ｃの幅Ｌｃを共に最小分
離幅Ｌとした場合、開口部１０３ｂの幅は少なくとも、
およそ２Ｌ以上必要となる。
【００３１】本実施の形態にかかる製造方法を用いれ
ば、フォトマスクを用いたレジストのパターニングを１
回しか行わず、自己整合的に深い溝型分離領域と浅い溝
型分離領域とを形成できるため、製造工程は簡潔であり
微細化にも対応し易い。また、溝は絶縁膜により完全に
満たされるので、電気的に絶縁されるべき領域同士の短
絡の可能性が少ない。また、絶縁膜による溝の充填は、
例えばＣＶＤ法等でシリコン酸化膜を直接堆積すること
によりなされるので、多結晶シリコンを溝に堆積した後
に酸化する場合に比べて半導体基板に結晶欠陥等が生じ
にくく、装置の信頼性が高い。また、溝の充填に多結晶
シリコンを用いないので、図２０に示した従来の技術に
おける絶縁膜１０８ａ，１０８ｂ，１０８ｃや耐酸化膜
１０９ａ，１０９ｂのような溝の側面や底面を保護する
膜の形成の必要がない。
ば、フォトマスクを用いたレジストのパターニングを１
回しか行わず、自己整合的に深い溝型分離領域と浅い溝
型分離領域とを形成できるため、製造工程は簡潔であり
微細化にも対応し易い。また、溝は絶縁膜により完全に
満たされるので、電気的に絶縁されるべき領域同士の短
絡の可能性が少ない。また、絶縁膜による溝の充填は、
例えばＣＶＤ法等でシリコン酸化膜を直接堆積すること
によりなされるので、多結晶シリコンを溝に堆積した後
に酸化する場合に比べて半導体基板に結晶欠陥等が生じ
にくく、装置の信頼性が高い。また、溝の充填に多結晶
シリコンを用いないので、図２０に示した従来の技術に
おける絶縁膜１０８ａ，１０８ｂ，１０８ｃや耐酸化膜
１０９ａ，１０９ｂのような溝の側面や底面を保護する
膜の形成の必要がない。
【００３２】実施の形態２．本実施の形態にかかる半導
体装置の構造を図１０に示す。この半導体装置は、シリ
コン基板等の半導体基板２０１と、その表面に分離長Ｌ
ａ２，Ｌｂ２（Ｌａ２＜Ｌｂ２）をそれぞれ有する溝型
分離領域ＩＳ２ａ，ＩＳ２ｂを備えている。溝型分離領
域ＩＳ２ａ，ＩＳ２ｂは、溝２０３ａ，２０３ｂの内部
に例えばシリコン酸化膜等の絶縁膜２０６ａ，２０６ｂ
が充填されることで形成されており、その断面形状はど
ちらも略逆三角形となっている。また、２つの溝型分離
領域ＩＳ２ａ，ＩＳ２ｂは互いにほぼ相似形であり、溝
型分離領域ＩＳ２ｂは、溝型分離領域ＩＳ２ａに比して
深い構造となる。
体装置の構造を図１０に示す。この半導体装置は、シリ
コン基板等の半導体基板２０１と、その表面に分離長Ｌ
ａ２，Ｌｂ２（Ｌａ２＜Ｌｂ２）をそれぞれ有する溝型
分離領域ＩＳ２ａ，ＩＳ２ｂを備えている。溝型分離領
域ＩＳ２ａ，ＩＳ２ｂは、溝２０３ａ，２０３ｂの内部
に例えばシリコン酸化膜等の絶縁膜２０６ａ，２０６ｂ
が充填されることで形成されており、その断面形状はど
ちらも略逆三角形となっている。また、２つの溝型分離
領域ＩＳ２ａ，ＩＳ２ｂは互いにほぼ相似形であり、溝
型分離領域ＩＳ２ｂは、溝型分離領域ＩＳ２ａに比して
深い構造となる。
【００３３】本実施の形態にかかる半導体装置を用いれ
ば、溝が絶縁膜により完全に満たされているので、多結
晶シリコンで溝を充填した場合に比べて電気的に絶縁さ
れるべき領域同士の短絡の可能性が少ない。また、多結
晶シリコンで溝を充填し、溝を充填した多結晶シリコン
の一部を酸化させた場合に比べて半導体基板に結晶欠陥
等が生じにくく、装置の信頼性が高い。
ば、溝が絶縁膜により完全に満たされているので、多結
晶シリコンで溝を充填した場合に比べて電気的に絶縁さ
れるべき領域同士の短絡の可能性が少ない。また、多結
晶シリコンで溝を充填し、溝を充填した多結晶シリコン
の一部を酸化させた場合に比べて半導体基板に結晶欠陥
等が生じにくく、装置の信頼性が高い。
【００３４】実施の形態３．本実施の形態は、実施の形
態２にかかる半導体装置の製造方法である。図１１，１
２に本実施の形態にかかる半導体装置の製造方法を示
す。まず、シリコン基板等の半導体基板２０１上の全面
に、溝形成のマスクとなるマスク材２０５を形成する。
マスク材２０５として例えば、シリコン窒化膜を５０〜
３００ｎｍ程度の膜厚で形成する。ここでシリコン窒化
膜を用いれば、溝形成のマスクとしての役割の他に、最
後に基板２０１表面をＣＭＰ処理によって平坦化する際
のストッパ膜としての役割をも果たす。なお、マスク材
２０５の形成に先立って、マスク材２０５を基板２０１
上に良好に形成するための下敷膜２０４を形成しておく
とよい。下敷膜２０４として例えば、５〜５０ｎｍ程度
の膜厚で熱酸化法によりシリコン酸化膜を形成する。
態２にかかる半導体装置の製造方法である。図１１，１
２に本実施の形態にかかる半導体装置の製造方法を示
す。まず、シリコン基板等の半導体基板２０１上の全面
に、溝形成のマスクとなるマスク材２０５を形成する。
マスク材２０５として例えば、シリコン窒化膜を５０〜
３００ｎｍ程度の膜厚で形成する。ここでシリコン窒化
膜を用いれば、溝形成のマスクとしての役割の他に、最
後に基板２０１表面をＣＭＰ処理によって平坦化する際
のストッパ膜としての役割をも果たす。なお、マスク材
２０５の形成に先立って、マスク材２０５を基板２０１
上に良好に形成するための下敷膜２０４を形成しておく
とよい。下敷膜２０４として例えば、５〜５０ｎｍ程度
の膜厚で熱酸化法によりシリコン酸化膜を形成する。
【００３５】次に、マスク材２０５の表面に形成したレ
ジスト（図示せず）をフォトマスクを用いてパターニン
グし、マスク材２０５のうち溝型分離領域を形成すべき
部分に、分離長Ｌａ２，Ｌｂ２（Ｌａ２＜Ｌｂ２）をそ
れぞれ有する開口部２０２ａ，２０２ｂを異方性エッチ
ングにより設ける（図１１）。さらに、下敷膜２０４を
開口し、基板２０１をエッチングすることにより溝２０
３ａ，２０３ｂを形成する。ただし、このときのエッチ
ングは、エッチング面が基板表面に対し斜め方向に一定
の角度を維持したまま、くさび形に基板２０１をエッチ
ングするテーパーエッチ法を用いるため、基板は逆三角
形状に削れる。テーパーエッチ法を用いると、自動的に
エッチストップがかかるという利点がある。例えば、基
板２０１の表面に対して６０゜の角度でテーパーエッチ
ングを行った場合、開口部２０２ａ，２０２ｂの幅の
０．８５倍程度の深さになったところでエッチングが進
行しなくなる。このようにして、図１２に示すように狭
い開口部２０２ａには浅い逆三角形状の溝２０３ａが、
広い開口部２０２ｂには深い逆三角形状の溝２０３ｂが
形成される。なお、シリコン基板のテーパーエッチング
には、例えばＨＢｒとＣｌの混合ガスを用いて行えばよ
い。ＨＢｒガスは、基板に対するエッチング反応と堆積
反応の割合のうち、エッチング反応が弱く、堆積反応が
強い。従って混合ガスのうちＨＢｒ混合比が適当な値で
あれば、テーパー角を６０゜程度にすることも可能であ
る。
ジスト（図示せず）をフォトマスクを用いてパターニン
グし、マスク材２０５のうち溝型分離領域を形成すべき
部分に、分離長Ｌａ２，Ｌｂ２（Ｌａ２＜Ｌｂ２）をそ
れぞれ有する開口部２０２ａ，２０２ｂを異方性エッチ
ングにより設ける（図１１）。さらに、下敷膜２０４を
開口し、基板２０１をエッチングすることにより溝２０
３ａ，２０３ｂを形成する。ただし、このときのエッチ
ングは、エッチング面が基板表面に対し斜め方向に一定
の角度を維持したまま、くさび形に基板２０１をエッチ
ングするテーパーエッチ法を用いるため、基板は逆三角
形状に削れる。テーパーエッチ法を用いると、自動的に
エッチストップがかかるという利点がある。例えば、基
板２０１の表面に対して６０゜の角度でテーパーエッチ
ングを行った場合、開口部２０２ａ，２０２ｂの幅の
０．８５倍程度の深さになったところでエッチングが進
行しなくなる。このようにして、図１２に示すように狭
い開口部２０２ａには浅い逆三角形状の溝２０３ａが、
広い開口部２０２ｂには深い逆三角形状の溝２０３ｂが
形成される。なお、シリコン基板のテーパーエッチング
には、例えばＨＢｒとＣｌの混合ガスを用いて行えばよ
い。ＨＢｒガスは、基板に対するエッチング反応と堆積
反応の割合のうち、エッチング反応が弱く、堆積反応が
強い。従って混合ガスのうちＨＢｒ混合比が適当な値で
あれば、テーパー角を６０゜程度にすることも可能であ
る。
【００３６】次に、ＣＶＤ法により全面にシリコン酸化
膜等の絶縁膜を堆積し、逆三角形状の溝２０３ａ，２０
３ｂを充填する。その後、マスク材２０５をストッパと
してＣＭＰ法により溝２０３ａ，２０３ｂ上部に堆積し
た絶縁膜を除去し、絶縁膜２０６ａ，２０６ｂを形成す
る。そしてマスク材２０５と下敷膜２０４とを除去する
ことで、異なる深さの溝型分離領域ＩＳ２ａ，ＩＳ２ｂ
を有する半導体装置が完成する（図１０）。
膜等の絶縁膜を堆積し、逆三角形状の溝２０３ａ，２０
３ｂを充填する。その後、マスク材２０５をストッパと
してＣＭＰ法により溝２０３ａ，２０３ｂ上部に堆積し
た絶縁膜を除去し、絶縁膜２０６ａ，２０６ｂを形成す
る。そしてマスク材２０５と下敷膜２０４とを除去する
ことで、異なる深さの溝型分離領域ＩＳ２ａ，ＩＳ２ｂ
を有する半導体装置が完成する（図１０）。
【００３７】本実施の形態にかかる半導体装置の製造方
法を用いた場合、実施の形態１にかかる半導体装置の製
造方法の有する効果と同様の効果がある。加えて、テー
パーエッチ法を用いているため、溝形成時に開口部の幅
に応じた深さで自動的にエッチストップがかかり製造す
る上で簡単である。
法を用いた場合、実施の形態１にかかる半導体装置の製
造方法の有する効果と同様の効果がある。加えて、テー
パーエッチ法を用いているため、溝形成時に開口部の幅
に応じた深さで自動的にエッチストップがかかり製造す
る上で簡単である。
【００３８】
【発明の効果】この発明のうち請求項１にかかる半導体
装置の製造方法を用いれば、パターニングを１回しか行
わず、自己整合的に深い溝型分離領域と浅い溝型分離領
域とを形成できるため、製造工程は簡潔であり微細化に
も対応し易い。また、溝は絶縁膜により完全に満たされ
るので、電気的に絶縁されるべき領域同士の短絡の可能
性が少ない。また、絶縁膜による溝の充填は、多結晶シ
リコンを溝に堆積した後に酸化する場合に比べて半導体
基板に結晶欠陥等が生じにくく、装置の信頼性が高い。
また、溝の充填に多結晶シリコンを用いないので、溝の
側面や底面を保護する膜の形成の必要がない。
装置の製造方法を用いれば、パターニングを１回しか行
わず、自己整合的に深い溝型分離領域と浅い溝型分離領
域とを形成できるため、製造工程は簡潔であり微細化に
も対応し易い。また、溝は絶縁膜により完全に満たされ
るので、電気的に絶縁されるべき領域同士の短絡の可能
性が少ない。また、絶縁膜による溝の充填は、多結晶シ
リコンを溝に堆積した後に酸化する場合に比べて半導体
基板に結晶欠陥等が生じにくく、装置の信頼性が高い。
また、溝の充填に多結晶シリコンを用いないので、溝の
側面や底面を保護する膜の形成の必要がない。
【００３９】この発明のうち請求項２にかかる半導体装
置の製造方法を用いれば、ＬＰ−ＣＶＤ法を用いて形成
されたシリコン酸化膜は堆積する面の形状をそのまま反
映させるので、側壁を形成しやすい。
置の製造方法を用いれば、ＬＰ−ＣＶＤ法を用いて形成
されたシリコン酸化膜は堆積する面の形状をそのまま反
映させるので、側壁を形成しやすい。
【００４０】この発明のうち請求項３にかかる半導体装
置の製造方法を用いれば、ＨＤＰ−ＣＶＤ法を用いて形
成されたシリコン酸化膜は微小な溝にも確実に形成され
るので、第３の溝を確実に埋め込む。よってＨＤＰ−Ｃ
ＶＤ法により形成されたシリコン酸化膜を溝型分離領域
に用いた場合、溝型分離領域の絶縁信頼性が高い。
置の製造方法を用いれば、ＨＤＰ−ＣＶＤ法を用いて形
成されたシリコン酸化膜は微小な溝にも確実に形成され
るので、第３の溝を確実に埋め込む。よってＨＤＰ−Ｃ
ＶＤ法により形成されたシリコン酸化膜を溝型分離領域
に用いた場合、溝型分離領域の絶縁信頼性が高い。
【００４１】この発明のうち請求項４にかかる半導体装
置を用いれば、溝が絶縁膜により充填されているので、
多結晶シリコンで溝を充填した場合に比べて電気的に絶
縁されるべき領域同士の短絡の可能性が少ない。また、
多結晶シリコンで溝を充填し、溝を充填した多結晶シリ
コンの一部を酸化させた場合に比べて半導体基板に結晶
欠陥等が生じにくく、装置の信頼性が高い。
置を用いれば、溝が絶縁膜により充填されているので、
多結晶シリコンで溝を充填した場合に比べて電気的に絶
縁されるべき領域同士の短絡の可能性が少ない。また、
多結晶シリコンで溝を充填し、溝を充填した多結晶シリ
コンの一部を酸化させた場合に比べて半導体基板に結晶
欠陥等が生じにくく、装置の信頼性が高い。
【００４２】この発明のうち請求項５にかかる半導体装
置の製造方法を用いれば、請求項１記載の半導体装置の
製造方法が有する効果に加え、半導体基板を表面に対し
て斜め方向に一定の角度でエッチングすることができる
ので開口部の幅に比例した深さを有する溝が形成できる
という効果がある。
置の製造方法を用いれば、請求項１記載の半導体装置の
製造方法が有する効果に加え、半導体基板を表面に対し
て斜め方向に一定の角度でエッチングすることができる
ので開口部の幅に比例した深さを有する溝が形成できる
という効果がある。
【図１】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図２】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図３】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図４】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図５】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図６】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図７】 実施の形態１にかかる半導体装置の製造方法
の各工程を示す図である。
の各工程を示す図である。
【図８】 従来の半導体装置の製造方法の問題点を示す
図である。
図である。
【図９】 実施の形態１にかかる半導体装置の製造方法
の利点を示す図である。
の利点を示す図である。
【図１０】 実施の形態２にかかる半導体装置の構造を
示す断面図である。
示す断面図である。
【図１１】 実施の形態３にかかる半導体装置の製造方
法の各工程を示す図である。
法の各工程を示す図である。
【図１２】 実施の形態３にかかる半導体装置の製造方
法の各工程を示す図である。
法の各工程を示す図である。
【図１３】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図１４】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図１５】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図１６】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図１７】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図１８】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図１９】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図２０】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図２１】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図２２】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
【図２３】 従来の半導体装置の製造方法の各工程を示
す図である。
す図である。
１０１，２０１ 半導体基板、１０２ａ，１０２ｂ，２
０２ａ，２０２ｂ 開口部、１０３ａ，１０３ｂ，２０
３ａ，２０３ｂ 溝、１０４，２０４ 下敷膜、１０
５，２０５ マスク材、１０６ａ，１０６ｂ，１０６
ｃ，２０６ａ，２０６ｂ 絶縁材、Ｌａ１，Ｌｂ１，Ｌ
ａ２，Ｌｂ２ 分離長。
０２ａ，２０２ｂ 開口部、１０３ａ，１０３ｂ，２０
３ａ，２０３ｂ 溝、１０４，２０４ 下敷膜、１０
５，２０５ マスク材、１０６ａ，１０６ｂ，１０６
ｃ，２０６ａ，２０６ｂ 絶縁材、Ｌａ１，Ｌｂ１，Ｌ
ａ２，Ｌｂ２ 分離長。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北澤 雅志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA34 AA40 AA44 AA66 AA67 AA70 AA77 AA78 DA03 DA04 DA25 DA80
Claims (5)
- 【請求項１】 表面を有する半導体基板の前記表面に、
第１の幅を有する第１の開口部及び前記第１の幅よりも
大きな第２の幅を有する第２の開口部をもつマスク材を
形成する第１の工程と、 前記マスク材をマスクとしてエッチングを行い、前記半
導体基板のうち前記第１の開口部に露出した部分に第１
の深さを有する第１の溝と、前記第２の開口部に露出し
た部分に前記第１の深さを有する第２の溝とを形成する
第２の工程と、 前記第１の溝を完全に埋設し、前記第２の溝の中央部に
空隙を残しつつ、前記第２の工程で得られた前記半導体
基板の全面に等方的に第１の絶縁膜を積層する第３の工
程と、 前記第１の絶縁膜をエッチバックし、前記第２の溝の前
記中央部に前記半導体基板を露出させつつ前記第２の溝
に側壁として前記第１の絶縁膜を残置する第４の工程
と、 前記側壁をマスクとして前記半導体基板をエッチングす
ることにより、前記第２の溝の内部に、前記第２の幅よ
り小さい第３の幅と前記第１の深さよりも大きい第２の
深さとを有する第３の溝を形成する第５の工程と、 前記第５の工程で得られた前記半導体基板の全面に、前
記第１の絶縁膜よりも優れた段差被覆性を持つ第２の絶
縁膜を積層し、前記第３の溝を埋設する第６の工程と、 前記第６の工程で得られた前記半導体基板に対し平坦化
処理を施すことで、前記半導体基板から見て前記マスク
材よりも遠くに存在する前記第２の絶縁膜を除去し、前
記第１，第２及び第３の溝にのみ前記第１及び第２の絶
縁膜を残す第７の工程とを備える半導体装置の製造方
法。 - 【請求項２】 前記第３の工程における前記第１の絶縁
膜はＬＰ−ＣＶＤ法により形成されたシリコン酸化膜で
ある、請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第６の工程における前記第２の絶縁
膜はＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜
である、請求項１記載の半導体装置の製造方法。 - 【請求項４】 表面を有する半導体基板と、 前記表面に開口部を有し、逆三角形状の断面を有する溝
と、 前記溝に充填された絶縁膜とを有する半導体装置。 - 【請求項５】 表面を有する半導体基板の前記表面に、
第１の幅を有する第１の開口部及び前記第１の幅よりも
大きな第２の幅を有する第２の開口部をもつマスク材を
形成する第１の工程と、 前記マスク材をマスクとしてテーパーエッチ法によりエ
ッチングを行い、前記半導体基板のうち前記第１の開口
部に露出した部分に、第１の深さを有し逆三角形状の断
面を有する第１の溝と、前記第２の開口部に露出した部
分に、第２の深さを有し前記逆三角形状と相似な形状の
断面を有する第２の溝とを形成する第２の工程と、 前記第１及び第２の溝を完全に埋設するよう、前記第２
の工程で得られた前記半導体基板の全面に第１の絶縁膜
を積層する第３の工程と、 前記第３の工程で得られた前記半導体基板に対し平坦化
処理を施すことで、前記半導体基板から見て前記マスク
材よりも遠くに存在する前記第１の絶縁膜を除去し、前
記第１及び第２の溝にのみ前記第１の絶縁膜を残す第４
の工程とを備える半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10323390A JP2000150634A (ja) | 1998-11-13 | 1998-11-13 | 半導体装置およびその製造方法 |
| US09/862,311 US6461934B2 (en) | 1998-11-13 | 2001-05-23 | Method of manufacturing semiconductor device having trench type element isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10323390A JP2000150634A (ja) | 1998-11-13 | 1998-11-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150634A true JP2000150634A (ja) | 2000-05-30 |
Family
ID=18154210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10323390A Pending JP2000150634A (ja) | 1998-11-13 | 1998-11-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6461934B2 (ja) |
| JP (1) | JP2000150634A (ja) |
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