JPH10284704A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10284704A JPH10284704A JP9093677A JP9367797A JPH10284704A JP H10284704 A JPH10284704 A JP H10284704A JP 9093677 A JP9093677 A JP 9093677A JP 9367797 A JP9367797 A JP 9367797A JP H10284704 A JPH10284704 A JP H10284704A
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Abstract
(57)【要約】
【課題】 溝型素子分離を有する半導体装置において、
装置性能を悪化させることなく精度良くアライメントが
行える半導体装置およびその製造方法を得る。 【解決手段】 半導体基板１の素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１
０Ｃそれぞれに埋め込まれている埋込シリコン酸化膜２
Ｂ及び２Ｃの表面は半導体基板１の表面より少し高くほ
ぼ同程度に形成されているのに対し、溝１０Ａに埋め込
まれている埋込シリコン酸化膜２Ａの表面は半導体基板
１の表面よりも落ち込んで低く形成される。
装置性能を悪化させることなく精度良くアライメントが
行える半導体装置およびその製造方法を得る。 【解決手段】 半導体基板１の素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１
０Ｃそれぞれに埋め込まれている埋込シリコン酸化膜２
Ｂ及び２Ｃの表面は半導体基板１の表面より少し高くほ
ぼ同程度に形成されているのに対し、溝１０Ａに埋め込
まれている埋込シリコン酸化膜２Ａの表面は半導体基板
１の表面よりも落ち込んで低く形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
を重ね合わせるためのアライメントマークに関する。
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
を重ね合わせるためのアライメントマークに関する。
【０００２】
【従来の技術】半導体集積回路を製造する際、動作時に
素子間の電気的な干渉をなくして個々の素子を完全に独
立して制御するため、素子分離領域を有する素子分離構
造を形成する必要がある。素子分離法として半導体基板
に溝を形成し、溝内に絶縁膜を埋め込む溝型素子分離が
提案されている。
素子間の電気的な干渉をなくして個々の素子を完全に独
立して制御するため、素子分離領域を有する素子分離構
造を形成する必要がある。素子分離法として半導体基板
に溝を形成し、溝内に絶縁膜を埋め込む溝型素子分離が
提案されている。
【０００３】以下、従来の溝型素子分離構造およびその
製造方法について説明する。図４０は、溝型素子分離を
形成した後のＤＲＡＭの断面構造を示したものである。
半導体基板１内に溝が形成され溝内にシリコン酸化膜２
（２Ａ〜２Ｃ）が埋め込まれている。すなわち、アライ
メントマーク領域１１Ａには埋込シリコン酸化膜２Ａが
形成され、メモリセル領域１１Ｂには狭い幅の埋込シリ
コン酸化膜２Ｂが形成され、周辺回路領域１１Ｃには広
い幅の埋込シリコン酸化膜２Ｃが形成される。
製造方法について説明する。図４０は、溝型素子分離を
形成した後のＤＲＡＭの断面構造を示したものである。
半導体基板１内に溝が形成され溝内にシリコン酸化膜２
（２Ａ〜２Ｃ）が埋め込まれている。すなわち、アライ
メントマーク領域１１Ａには埋込シリコン酸化膜２Ａが
形成され、メモリセル領域１１Ｂには狭い幅の埋込シリ
コン酸化膜２Ｂが形成され、周辺回路領域１１Ｃには広
い幅の埋込シリコン酸化膜２Ｃが形成される。
【０００４】ここで、溝内のシリコン酸化膜２の表面の
高さとシリコン酸化膜２以外の半導体基板１の表面の高
さとが同じであり、その結果として、半導体基板１の表
面が平坦になっている。
高さとシリコン酸化膜２以外の半導体基板１の表面の高
さとが同じであり、その結果として、半導体基板１の表
面が平坦になっている。
【０００５】図４１〜図４７は図４０で示した構造のＤ
ＲＡＭの製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
ＲＡＭの製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
【０００６】まず、半導体基板１上に、シリコン酸化膜
３、シリコン窒化膜４を順に形成した後、写真製版技術
および、ドライエッチング技術を用いて所定の領域のシ
リコン窒化膜４、シリコン酸化膜３を除去することによ
り、図４１に示すように、半導体基板１に所定の深さの
溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、アラ
イメントマーク領域１１Ａには広い幅の溝１０Ａを形成
し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形成
し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成す
る。
３、シリコン窒化膜４を順に形成した後、写真製版技術
および、ドライエッチング技術を用いて所定の領域のシ
リコン窒化膜４、シリコン酸化膜３を除去することによ
り、図４１に示すように、半導体基板１に所定の深さの
溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、アラ
イメントマーク領域１１Ａには広い幅の溝１０Ａを形成
し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形成
し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成す
る。
【０００７】続いて、図４２に示すように、熱酸化する
ことによって溝１０の側面及び底面を酸化した後、ＬＰ
−ＣＶＤ（減圧ＣＶＤ）法によりシリコン酸化膜２を堆
積する。この時、広い幅の溝１０Ａ及び溝１０Ｃには堆
積した膜厚と等しい膜厚分だけ堆積されることに対し、
狭い幅の溝１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
ことによって溝１０の側面及び底面を酸化した後、ＬＰ
−ＣＶＤ（減圧ＣＶＤ）法によりシリコン酸化膜２を堆
積する。この時、広い幅の溝１０Ａ及び溝１０Ｃには堆
積した膜厚と等しい膜厚分だけ堆積されることに対し、
狭い幅の溝１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
【０００８】次に、図４３に示すように、絶対段差を低
減するために、写真製版技術を用いて溝幅が広い埋込シ
リコン酸化膜２上のみにレジストパターン５を形成し、
ドライエッチングを用いてシリコン酸化膜２の一部を除
去する。
減するために、写真製版技術を用いて溝幅が広い埋込シ
リコン酸化膜２上のみにレジストパターン５を形成し、
ドライエッチングを用いてシリコン酸化膜２の一部を除
去する。
【０００９】続いて、図４４に示すように、レジストパ
ターン５を除去した後ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および、溝部１０Ａ〜１０Ｃ
のシリコン酸化膜２の一部を除去する。
ターン５を除去した後ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および、溝部１０Ａ〜１０Ｃ
のシリコン酸化膜２の一部を除去する。
【００１０】次に、図４５に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、アライメントマーク領
域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセ
ル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺
回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝
型素子分離構造を完成させる。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、アライメントマーク領
域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセ
ル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺
回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝
型素子分離構造を完成させる。
【００１１】続いて、図４６に示すように、熱酸化によ
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
【００１２】次に、図４７に示すように、素子分離形成
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るパターンを形成し、タングステンシリサイド膜８、ポ
リシリコン膜７をドライエッチングにより一部除去する
ことにより、メモリセル領域１１Ｂ及び周辺回路領域１
１Ｃにゲート電極１４を形成する。
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るパターンを形成し、タングステンシリサイド膜８、ポ
リシリコン膜７をドライエッチングにより一部除去する
ことにより、メモリセル領域１１Ｂ及び周辺回路領域１
１Ｃにゲート電極１４を形成する。
【００１３】
【発明が解決しようとする課題】上記に示す従来の半導
体装置（ＤＲＡＭ）およびその製造方法では、以下に示
す問題点がある。
体装置（ＤＲＡＭ）およびその製造方法では、以下に示
す問題点がある。
【００１４】第１電極材料であるゲート電極１４をパタ
ーニングする際に、活性領域の所定の領域にパターンを
形成するために、活性領域と重ね合わせる必要がある。
重ね合わせを行うには、素子分離工程で形成されたアラ
イメントマーク領域１１Ａのアライメントマーク２Ａを
用いる。
ーニングする際に、活性領域の所定の領域にパターンを
形成するために、活性領域と重ね合わせる必要がある。
重ね合わせを行うには、素子分離工程で形成されたアラ
イメントマーク領域１１Ａのアライメントマーク２Ａを
用いる。
【００１５】アライメント方法には、大きく分けてレジ
ストを感光しない光の回折光を検出しマークを認識する
第１の手法と、画像情報を認識する第２の手法とがあ
る。回折光によりマーク検出を行う第１の方法では半導
体基板に形成されたマークの凸凹による表面の段差が必
要とされ、画像認識により検出する第２の方法ではゲー
ト電極材料を光が通過して下地のマーク情報が検出する
か、さもなければ表面の段差によるマーク情報の認識が
必要とされる。
ストを感光しない光の回折光を検出しマークを認識する
第１の手法と、画像情報を認識する第２の手法とがあ
る。回折光によりマーク検出を行う第１の方法では半導
体基板に形成されたマークの凸凹による表面の段差が必
要とされ、画像認識により検出する第２の方法ではゲー
ト電極材料を光が通過して下地のマーク情報が検出する
か、さもなければ表面の段差によるマーク情報の認識が
必要とされる。
【００１６】しかしながら、溝型素子分離がなされた従
来の半導体装置では、アライメントマーク部の段差がほ
とんどないことより表面段差による第１の方法のマーク
検出が困難となる。さらに、ゲート電極材料の一部であ
るシリサイド膜は光を通さないために画像認識による第
２の方法でのマーク検出も困難となる。
来の半導体装置では、アライメントマーク部の段差がほ
とんどないことより表面段差による第１の方法のマーク
検出が困難となる。さらに、ゲート電極材料の一部であ
るシリサイド膜は光を通さないために画像認識による第
２の方法でのマーク検出も困難となる。
【００１７】その結果、マーク検出信号のＳ／Ｎ比が小
さくなってアライメント精度が低下してゲート電極形成
の重ね合わせ処理ができなくなるという問題点があっ
た。
さくなってアライメント精度が低下してゲート電極形成
の重ね合わせ処理ができなくなるという問題点があっ
た。
【００１８】また、上記の問題を解決するために溝内の
埋込シリコン酸化膜２Ａを基板表面より低くするとアラ
イメント精度を向上させることができるが、埋込シリコ
ン酸化膜２Ａと同時に形成される素子形成領域（メモリ
セル領域１１Ｂ，周辺回路領域１１Ｃ）の埋込シリコン
酸化膜２Ｂ及び２Ｃの表面も基板表面より低くなる。
埋込シリコン酸化膜２Ａを基板表面より低くするとアラ
イメント精度を向上させることができるが、埋込シリコ
ン酸化膜２Ａと同時に形成される素子形成領域（メモリ
セル領域１１Ｂ，周辺回路領域１１Ｃ）の埋込シリコン
酸化膜２Ｂ及び２Ｃの表面も基板表面より低くなる。
【００１９】その結果、ゲート電極からの電界が集中
し、トランジスタの電流電圧特性においてハンプが現
れ、しきい値電圧および、待機時電流のばらつきが大き
くなるという別の問題点があった。
し、トランジスタの電流電圧特性においてハンプが現
れ、しきい値電圧および、待機時電流のばらつきが大き
くなるという別の問題点があった。
【００２０】同時に埋込シリコン酸化膜２Ｂ及び２Ｃの
溝端部でゲート電極材料の膜厚が厚くなるために電極エ
ッチングの際にエッジ部で電極材料の残が発生し、素子
の歩留まりを低下させるという問題も生じる。
溝端部でゲート電極材料の膜厚が厚くなるために電極エ
ッチングの際にエッジ部で電極材料の残が発生し、素子
の歩留まりを低下させるという問題も生じる。
【００２１】一方、溝内の埋込シリコン酸化膜２Ａを基
板表面より高く形成することも考えられ、この場合、ア
ライメント精度の向上およびトランジスタの電流電圧特
性におけるハンプの発生は抑制を図ることができる。し
かしながら、溝のエッジ部での段差が大きくなりエッジ
上部の電極材料の膜厚が厚くなる結果、電極エッチング
の際にエッジ部で電極材料の残が発生し、素子の歩留ま
りを低下させるという別の問題が生じてしまう。
板表面より高く形成することも考えられ、この場合、ア
ライメント精度の向上およびトランジスタの電流電圧特
性におけるハンプの発生は抑制を図ることができる。し
かしながら、溝のエッジ部での段差が大きくなりエッジ
上部の電極材料の膜厚が厚くなる結果、電極エッチング
の際にエッジ部で電極材料の残が発生し、素子の歩留ま
りを低下させるという別の問題が生じてしまう。
【００２２】この発明は、上記のような問題点を解決す
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度良く
アライメントが行える半導体装置およびその製造方法を
得ることを目的とする。
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度良く
アライメントが行える半導体装置およびその製造方法を
得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、アライメントマークを有するアライメン
トマーク領域とを備え、前記アライメントマークは、前
記半導体基板の上層部に形成された第１の溝を少なくと
も含み、前記半導体基板に形成され、複数の半導体素子
及び前記複数の半導体素子間を絶縁分離する素子分離用
絶縁膜を有する素子形成領域をさらに備え、前記素子分
離用絶縁膜は前記半導体基板の上層部に形成された第２
の溝内に充填され、前記第１及び第２の溝の底面の前記
半導体基板の表面からの形成深さは同程度に設定され、
前記アライメントマークの表面高さを前記半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、前記アライメントマークの上部に上部形成
層が形成された場合にも当該上部形成層に前記段差を反
映した段差が形成される。
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、アライメントマークを有するアライメン
トマーク領域とを備え、前記アライメントマークは、前
記半導体基板の上層部に形成された第１の溝を少なくと
も含み、前記半導体基板に形成され、複数の半導体素子
及び前記複数の半導体素子間を絶縁分離する素子分離用
絶縁膜を有する素子形成領域をさらに備え、前記素子分
離用絶縁膜は前記半導体基板の上層部に形成された第２
の溝内に充填され、前記第１及び第２の溝の底面の前記
半導体基板の表面からの形成深さは同程度に設定され、
前記アライメントマークの表面高さを前記半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、前記アライメントマークの上部に上部形成
層が形成された場合にも当該上部形成層に前記段差を反
映した段差が形成される。
【００２４】請求項２記載の半導体装置において、前記
アライメントマークは、前記第１の溝内に充填されるア
ライメントマーク溝内絶縁膜をさらに含み、前記アライ
メントマーク溝内絶縁膜は前記第１の溝の下層部に形成
され、前記アライメントマーク溝内絶縁膜の表面高さを
前記半導体基板の表面高さよりも低くすることにより、
それら表面の間に段差を設け、前記アライメントマーク
溝内絶縁膜の上部に上部形成層が形成された場合にも当
該上部形成層に前記段差を反映した段差が形成される。
アライメントマークは、前記第１の溝内に充填されるア
ライメントマーク溝内絶縁膜をさらに含み、前記アライ
メントマーク溝内絶縁膜は前記第１の溝の下層部に形成
され、前記アライメントマーク溝内絶縁膜の表面高さを
前記半導体基板の表面高さよりも低くすることにより、
それら表面の間に段差を設け、前記アライメントマーク
溝内絶縁膜の上部に上部形成層が形成された場合にも当
該上部形成層に前記段差を反映した段差が形成される。
【００２５】請求項３記載の半導体装置において、前記
素子分離用絶縁膜は、その表面高さが前記半導体基板の
表面以上になるように形成され、前記素子分離用絶縁膜
を含む前記素子形成領域上に形成され、素子の動作制御
を行う制御電極をさらに備えている。
素子分離用絶縁膜は、その表面高さが前記半導体基板の
表面以上になるように形成され、前記素子分離用絶縁膜
を含む前記素子形成領域上に形成され、素子の動作制御
を行う制御電極をさらに備えている。
【００２６】請求項４記載の半導体装置において、前記
アライメントマーク溝内絶縁膜の表面は、前記半導体基
板の表面よりも３０ｎｍ以上低く形成されている。
アライメントマーク溝内絶縁膜の表面は、前記半導体基
板の表面よりも３０ｎｍ以上低く形成されている。
【００２７】請求項５記載の半導体装置において、前記
アライメントマークの前記第１の溝の平面構造は矩形で
あり、その短辺の長さが前記第１の溝の深さの２倍以上
である。
アライメントマークの前記第１の溝の平面構造は矩形で
あり、その短辺の長さが前記第１の溝の深さの２倍以上
である。
【００２８】請求項６記載の半導体装置において、前記
素子形成領域上に形成される電極層をさらに備え、前記
電極層は金属層あるいは金属化合物層を含んでいる。
素子形成領域上に形成される電極層をさらに備え、前記
電極層は金属層あるいは金属化合物層を含んでいる。
【００２９】請求項７記載の半導体装置において、前記
アライメントマークは、内部が完全に露出された溝を含
み、前記第１の溝の底面高さを前記半導体基板の表面高
さよりも低くすることにより、それら面の間に段差を設
け、前記第１の溝上部に上部形成層が形成された場合に
も当該上部形成層に前記段差を反映した段差が形成され
る。
アライメントマークは、内部が完全に露出された溝を含
み、前記第１の溝の底面高さを前記半導体基板の表面高
さよりも低くすることにより、それら面の間に段差を設
け、前記第１の溝上部に上部形成層が形成された場合に
も当該上部形成層に前記段差を反映した段差が形成され
る。
【００３０】この発明に係る請求項８記載の半導体装置
の製造方法は、(a) アライメントマーク領域及び素子形
成領域を有する半導体基板を準備するステップと、(b)
前記半導体基板の前記アライメントマーク領域及び前記
素子形成領域の上層部にそれぞれ第１及び第２の溝を同
時に形成するステップとを備え、前記第１及び第２の溝
の底面の形成深さは前記半導体基板の表面から同程度の
深さに設定され、(c)前記半導体基板上の全面に絶縁膜
を形成するステップと、(d) 少なくとも前記アライメン
トマーク領域に対応する前記絶縁膜部分を除く前記絶縁
膜上にレジストパターンを形成するステップと、(e) 前
記レジストパターンをマスクとして前記絶縁膜を除去す
るステップと、(f) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを備
え、前記ステップ(f)は前記第２の溝内に埋め込まれた
前記絶縁膜を残すように行われ、前記ステップ(f)後の
前記第１の溝部分がアライメントマークとして規定さ
れ、(g) 前記半導体基板上の全面に電極層を形成するス
テップと、(h) 前記アライメントマークの位置を認識し
て、前記素子形成領域上に前記電極層をパターニングす
るステップとをさらに備え、前記アライメントマークの
表面高さを前記半導体基板の表面高さよりも低くするこ
とにより、それら表面の間に段差を設け、前記アライメ
ントマークの上部に形成される前記電極層に前記段差を
反映した段差が形成される。
の製造方法は、(a) アライメントマーク領域及び素子形
成領域を有する半導体基板を準備するステップと、(b)
前記半導体基板の前記アライメントマーク領域及び前記
素子形成領域の上層部にそれぞれ第１及び第２の溝を同
時に形成するステップとを備え、前記第１及び第２の溝
の底面の形成深さは前記半導体基板の表面から同程度の
深さに設定され、(c)前記半導体基板上の全面に絶縁膜
を形成するステップと、(d) 少なくとも前記アライメン
トマーク領域に対応する前記絶縁膜部分を除く前記絶縁
膜上にレジストパターンを形成するステップと、(e) 前
記レジストパターンをマスクとして前記絶縁膜を除去す
るステップと、(f) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを備
え、前記ステップ(f)は前記第２の溝内に埋め込まれた
前記絶縁膜を残すように行われ、前記ステップ(f)後の
前記第１の溝部分がアライメントマークとして規定さ
れ、(g) 前記半導体基板上の全面に電極層を形成するス
テップと、(h) 前記アライメントマークの位置を認識し
て、前記素子形成領域上に前記電極層をパターニングす
るステップとをさらに備え、前記アライメントマークの
表面高さを前記半導体基板の表面高さよりも低くするこ
とにより、それら表面の間に段差を設け、前記アライメ
ントマークの上部に形成される前記電極層に前記段差を
反映した段差が形成される。
【００３１】請求項９記載の半導体装置に製造方法にお
いて、前記ステップ(e)は、前記第１の溝上の前記絶縁
膜の一部を除去するステップを含み、前記ステップ(f)
は前記第１の溝の下層部に前記絶縁膜が残存するように
行われ、前記アライメントマークは前記第１の溝と前記
第１の溝の下層部に形成されるアライメントマーク溝内
絶縁膜とによって規定され、前記アライメントマーク溝
内絶縁膜の表面高さを前記半導体基板の表面高さよりも
低くすることにより、それら表面の間に段差を設け、前
記アライメントマークの上部に形成される電極層に前記
段差を反映した段差が形成される。
いて、前記ステップ(e)は、前記第１の溝上の前記絶縁
膜の一部を除去するステップを含み、前記ステップ(f)
は前記第１の溝の下層部に前記絶縁膜が残存するように
行われ、前記アライメントマークは前記第１の溝と前記
第１の溝の下層部に形成されるアライメントマーク溝内
絶縁膜とによって規定され、前記アライメントマーク溝
内絶縁膜の表面高さを前記半導体基板の表面高さよりも
低くすることにより、それら表面の間に段差を設け、前
記アライメントマークの上部に形成される電極層に前記
段差を反映した段差が形成される。
【００３２】請求項１０記載の半導体装置の製造方法に
おいて、前記ステップ(e)は、前記第１の溝上及び溝内
の前記絶縁膜を全て除去するステップを含み、前記アラ
イメントマークは前記第１の溝のみによって規定され、
前記第１の溝の底面高さを前記半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、前記第１の溝の上部に形成される前記電極層に前記
段差を反映した段差が形成される。
おいて、前記ステップ(e)は、前記第１の溝上及び溝内
の前記絶縁膜を全て除去するステップを含み、前記アラ
イメントマークは前記第１の溝のみによって規定され、
前記第１の溝の底面高さを前記半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、前記第１の溝の上部に形成される前記電極層に前記
段差を反映した段差が形成される。
【００３３】請求項１１記載の半導体装置の製造方法
は、前記第２の溝は、比較的幅の狭い第１の回路用溝と
比較的幅の広い第２の回路用溝とを含み、前記素子形成
領域は前記第１の回路用溝で素子分離される第１の回路
形成領域と、前記第２の回路用溝で素子分離される第２
の回路形成領域とを含み、前記ステップ(d) は、前記ア
ライメントマーク領域及び前記第１の回路形成領域に対
応する前記絶縁膜部分を除く前記絶縁膜上に前記レジス
トパターンを形成する。
は、前記第２の溝は、比較的幅の狭い第１の回路用溝と
比較的幅の広い第２の回路用溝とを含み、前記素子形成
領域は前記第１の回路用溝で素子分離される第１の回路
形成領域と、前記第２の回路用溝で素子分離される第２
の回路形成領域とを含み、前記ステップ(d) は、前記ア
ライメントマーク領域及び前記第１の回路形成領域に対
応する前記絶縁膜部分を除く前記絶縁膜上に前記レジス
トパターンを形成する。
【００３４】請求項１２記載の半導体装置の製造方法
は、前記第１の回路形成領域はダイナミック型のメモリ
セルからなる領域を含み、前記第２の回路形成領域は前
記メモリセルを駆動する周辺回路を形成する領域を含ん
でいる。
は、前記第１の回路形成領域はダイナミック型のメモリ
セルからなる領域を含み、前記第２の回路形成領域は前
記メモリセルを駆動する周辺回路を形成する領域を含ん
でいる。
【００３５】この発明に係る請求項１３記載の半導体装
置の製造方法は、(a) アライメントマーク領域及び素子
形成領域を有する半導体基板を準備するステップと、
(b) 前記アライメントマーク領域及び前記素子形成領域
の上層部にそれぞれ第１及び第２の溝を形成するステッ
プとを備え、前記ステップ(b) は前記第１の溝の底面が
前記第２の溝の底面より前記半導体基板の表面から深く
なるように形成し、(c)前記半導体基板上の全面に絶縁
膜を形成するステップと、(d) 前記絶縁膜を除去するス
テップとを備え、前記ステップ(d)は前記第１の溝の下
層部に前記絶縁膜がアライメントマーク溝内絶縁膜とし
て残存し、かつ前記第２の溝内に埋め込まれた前記絶縁
膜を残すように行い、前記ステップ(d) 後の前記第１の
溝部及び前記アライメントマーク溝内絶縁膜がアライメ
ントマークとして規定され、(e) 前記半導体基板上の全
面に電極層を形成するステップと、(f) 前記アライメン
トマークの位置を認識して、前記素子形成領域上に前記
電極層をパターニングするステップとをさらに備え、前
記アライメントマーク溝内絶縁膜の表面高さを前記半導
体基板の表面高さよりも低くすることにより、それら表
面の間に段差を設け、前記アライメントマーク溝内絶縁
膜の上部に形成される電極層に前記段差を反映した段差
が形成される。
置の製造方法は、(a) アライメントマーク領域及び素子
形成領域を有する半導体基板を準備するステップと、
(b) 前記アライメントマーク領域及び前記素子形成領域
の上層部にそれぞれ第１及び第２の溝を形成するステッ
プとを備え、前記ステップ(b) は前記第１の溝の底面が
前記第２の溝の底面より前記半導体基板の表面から深く
なるように形成し、(c)前記半導体基板上の全面に絶縁
膜を形成するステップと、(d) 前記絶縁膜を除去するス
テップとを備え、前記ステップ(d)は前記第１の溝の下
層部に前記絶縁膜がアライメントマーク溝内絶縁膜とし
て残存し、かつ前記第２の溝内に埋め込まれた前記絶縁
膜を残すように行い、前記ステップ(d) 後の前記第１の
溝部及び前記アライメントマーク溝内絶縁膜がアライメ
ントマークとして規定され、(e) 前記半導体基板上の全
面に電極層を形成するステップと、(f) 前記アライメン
トマークの位置を認識して、前記素子形成領域上に前記
電極層をパターニングするステップとをさらに備え、前
記アライメントマーク溝内絶縁膜の表面高さを前記半導
体基板の表面高さよりも低くすることにより、それら表
面の間に段差を設け、前記アライメントマーク溝内絶縁
膜の上部に形成される電極層に前記段差を反映した段差
が形成される。
【００３６】請求項１４記載の半導体装置の製造方法に
おいて、前記ステップ(d)は、(d-1)前記アライメントマ
ーク領域に対応する前記絶縁膜部分を除く前記絶縁膜上
にレジストパターンを形成するステップと、(d-2) 前記
レジストパターンをマスクとして前記絶縁膜を除去する
ステップと、(d-3) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを含ん
でいる。
おいて、前記ステップ(d)は、(d-1)前記アライメントマ
ーク領域に対応する前記絶縁膜部分を除く前記絶縁膜上
にレジストパターンを形成するステップと、(d-2) 前記
レジストパターンをマスクとして前記絶縁膜を除去する
ステップと、(d-3) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを含ん
でいる。
【００３７】請求項１５記載の半導体装置の製造方法に
おいて、前記第２の溝は、比較的幅の狭い第１の回路用
溝と比較的幅の広い第２の回路用溝とを含み、前記素子
形成領域は前記第１の回路用溝で素子分離される第１の
回路形成領域と、前記第２の回路用溝で素子分離される
第２の回路形成領域とを含み、前記ステップ(d) は、前
記アライメントマーク領域及び前記第１の回路形成領域
に対応する前記絶縁膜部分を除く前記絶縁膜上に前記レ
ジストパターンを形成する、請求項１６記載の半導体装
置の製造方法において、前記第１の回路形成領域はダイ
ナミック型のメモリセルからなる領域を含み、前記第２
の回路形成領域は前記メモリセルを駆動する周辺回路を
形成する領域を含んでいる。
おいて、前記第２の溝は、比較的幅の狭い第１の回路用
溝と比較的幅の広い第２の回路用溝とを含み、前記素子
形成領域は前記第１の回路用溝で素子分離される第１の
回路形成領域と、前記第２の回路用溝で素子分離される
第２の回路形成領域とを含み、前記ステップ(d) は、前
記アライメントマーク領域及び前記第１の回路形成領域
に対応する前記絶縁膜部分を除く前記絶縁膜上に前記レ
ジストパターンを形成する、請求項１６記載の半導体装
置の製造方法において、前記第１の回路形成領域はダイ
ナミック型のメモリセルからなる領域を含み、前記第２
の回路形成領域は前記メモリセルを駆動する周辺回路を
形成する領域を含んでいる。
【００３８】
＜＜実施の形態１＞＞ ＜構造＞図１はこの発明の実施の形態１である半導体装
置の断面構造を示す断面図である。図１に示すように、
半導体基板１内の溝１０Ａ〜１０Ｃそれぞれにシリコン
酸化膜２Ａ〜２Ｃが埋め込まれている。すなわち、アラ
イメントマーク領域１１Ａには埋込シリコン酸化膜２Ａ
が形成され、メモリセル領域１１Ｂには狭い幅の埋込シ
リコン酸化膜２Ｂが形成され、周辺回路領域１１Ｃには
広い幅の埋込シリコン酸化膜２Ｃが形成される。
置の断面構造を示す断面図である。図１に示すように、
半導体基板１内の溝１０Ａ〜１０Ｃそれぞれにシリコン
酸化膜２Ａ〜２Ｃが埋め込まれている。すなわち、アラ
イメントマーク領域１１Ａには埋込シリコン酸化膜２Ａ
が形成され、メモリセル領域１１Ｂには狭い幅の埋込シ
リコン酸化膜２Ｂが形成され、周辺回路領域１１Ｃには
広い幅の埋込シリコン酸化膜２Ｃが形成される。
【００３９】ここで、素子形成領域（メモリセル領域１
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面より少し高くほぼ同程度
の高さで形成されているのに対し、溝１０Ａに埋め込ま
れている埋込シリコン酸化膜２Ａの表面は半導体基板１
の表面よりも落ち込んで低く形成されている。
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面より少し高くほぼ同程度
の高さで形成されているのに対し、溝１０Ａに埋め込ま
れている埋込シリコン酸化膜２Ａの表面は半導体基板１
の表面よりも落ち込んで低く形成されている。
【００４０】このような構造の実施の形態１のＤＲＡＭ
は、溝１０Ａ内の埋込シリコン酸化膜２Ａの表面を半導
体基板１の表面より十分低くすることにより、埋込シリ
コン酸化膜２Ａの表面と半導体基板１の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に埋込シリコン酸化膜２Ａと半導体
基板１との間の段差が十分に反映される。
は、溝１０Ａ内の埋込シリコン酸化膜２Ａの表面を半導
体基板１の表面より十分低くすることにより、埋込シリ
コン酸化膜２Ａの表面と半導体基板１の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に埋込シリコン酸化膜２Ａと半導体
基板１との間の段差が十分に反映される。
【００４１】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜２Ａと半導体基板１との間の段差を３０nm以
上にすれば十分高いアライメント精度を得ることができ
る。
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜２Ａと半導体基板１との間の段差を３０nm以
上にすれば十分高いアライメント精度を得ることができ
る。
【００４２】一方、埋込シリコン酸化膜２Ａと同時に形
成される素子形成領域（メモリセル領域１１Ｂ，周辺回
路領域１１Ｃ）の埋込シリコン酸化膜２Ｂ及び２Ｃは半
導体基板１の表面よりとほぼ同じ高さに形成されるた
め、ゲート電極１４からの電界が集中してトランジスタ
の電流電圧特性におけるハンプが現れ、しきい値電圧お
よび、待機時電流のばらつきが大きくなるということは
ない。また、電極エッチングの際にエッジ部で電極材料
の残が発生し、素子の歩留まりを低下させることもな
い。
成される素子形成領域（メモリセル領域１１Ｂ，周辺回
路領域１１Ｃ）の埋込シリコン酸化膜２Ｂ及び２Ｃは半
導体基板１の表面よりとほぼ同じ高さに形成されるた
め、ゲート電極１４からの電界が集中してトランジスタ
の電流電圧特性におけるハンプが現れ、しきい値電圧お
よび、待機時電流のばらつきが大きくなるということは
ない。また、電極エッチングの際にエッジ部で電極材料
の残が発生し、素子の歩留まりを低下させることもな
い。
【００４３】また、溝１０Ａ内の下層部に埋込シリコン
酸化膜２Ａが形成され溝１０Ａの側面の上層部は完全に
露出された状態となるため、溝１０Ａの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜２Ａと半導体基板
１との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
酸化膜２Ａが形成され溝１０Ａの側面の上層部は完全に
露出された状態となるため、溝１０Ａの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜２Ａと半導体基板
１との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
【００４４】＜第１の製造方法＞図２〜図８は、実施の
形態１のＤＲＡＭの製造方法を示す断面図である。以
下、これらの図を参照してその製造方法を説明する。
形態１のＤＲＡＭの製造方法を示す断面図である。以
下、これらの図を参照してその製造方法を説明する。
【００４５】まず、図２に示すように、半導体基板１上
に熱酸化を用いて厚さ１０から３０nm程度のシリコン酸
化膜３を形成した後、ＬＰ−ＣＶＤ法により厚さ５０か
ら２５０nm程度のシリコン窒化膜４を堆積し、写真製版
技術を用いて所定の領域を規定し、ドライエッチング技
術を用いてシリコン窒化膜４、シリコン酸化膜３を除去
することにより、半導体基板１に深さ２００〜５００nm
の溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、ア
ライメントマーク領域１１Ａには広い幅の溝１０Ａを形
成し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形
成し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成
する。
に熱酸化を用いて厚さ１０から３０nm程度のシリコン酸
化膜３を形成した後、ＬＰ−ＣＶＤ法により厚さ５０か
ら２５０nm程度のシリコン窒化膜４を堆積し、写真製版
技術を用いて所定の領域を規定し、ドライエッチング技
術を用いてシリコン窒化膜４、シリコン酸化膜３を除去
することにより、半導体基板１に深さ２００〜５００nm
の溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、ア
ライメントマーク領域１１Ａには広い幅の溝１０Ａを形
成し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形
成し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成
する。
【００４６】続いて、図３に示すように、熱酸化するこ
とにより溝１０の側面及び底面に５〜３０nmの酸化膜を
形成した後、ＬＰ−ＣＶＤ法によりシリコン酸化膜２を
５００nm〜１μｍの厚さで堆積させる。この時、溝の幅
がシリコン酸化膜２の膜厚とほぼ同じとなる幅以上の広
い幅の溝１０Ａ，１０Ｃには堆積したシリコン酸化膜２
の膜厚と等しい膜厚分だけ堆積されることに対し、溝幅
が狭い溝１０Ｂでは、堆積初期時に絶縁膜が溝１０Ｂ内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
とにより溝１０の側面及び底面に５〜３０nmの酸化膜を
形成した後、ＬＰ−ＣＶＤ法によりシリコン酸化膜２を
５００nm〜１μｍの厚さで堆積させる。この時、溝の幅
がシリコン酸化膜２の膜厚とほぼ同じとなる幅以上の広
い幅の溝１０Ａ，１０Ｃには堆積したシリコン酸化膜２
の膜厚と等しい膜厚分だけ堆積されることに対し、溝幅
が狭い溝１０Ｂでは、堆積初期時に絶縁膜が溝１０Ｂ内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
【００４７】したがって、溝１０Ｂ上のシリコン酸化膜
２を溝１０Ｃ上のシリコン酸化膜２より余分に除去する
必要が生じ、メモリセル領域１１Ｂの溝１０Ｂ上のシリ
コン酸化膜２を選択的に除去するステップが不可欠とな
る。
２を溝１０Ｃ上のシリコン酸化膜２より余分に除去する
必要が生じ、メモリセル領域１１Ｂの溝１０Ｂ上のシリ
コン酸化膜２を選択的に除去するステップが不可欠とな
る。
【００４８】次に、図４に示すように、絶対段差を低減
するために写真製版技術を用いて溝１０Ｃ上のみにレジ
ストパターン５１を形成し、ドライエッチングを用いて
シリコン酸化膜２を３００〜５００nm程度除去する。こ
のとき、アライメントマーク領域１１Ａの溝１０Ａの溝
幅は広いけれども、溝１０Ａ上にはレジストパターン５
１を形成しない。したがって、図４で示すステップによ
って、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝
１０Ａ上のシリコン酸化膜２とが同時に除去される。
するために写真製版技術を用いて溝１０Ｃ上のみにレジ
ストパターン５１を形成し、ドライエッチングを用いて
シリコン酸化膜２を３００〜５００nm程度除去する。こ
のとき、アライメントマーク領域１１Ａの溝１０Ａの溝
幅は広いけれども、溝１０Ａ上にはレジストパターン５
１を形成しない。したがって、図４で示すステップによ
って、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝
１０Ａ上のシリコン酸化膜２とが同時に除去される。
【００４９】続いて、図５に示すように、レジストパタ
ーン５１を除去した後にＣＭＰ法を用いて、シリコン窒
化膜４上のシリコン酸化膜２、および、溝１０Ａ〜１０
Ｃ内のシリコン酸化膜２の一部を除去する。この時、ア
ライメントマーク領域１１Ａの溝１０Ａ内のシリコン酸
化膜２は、素子形成領域の溝１０Ｂ，１０Ｃ内のシリコ
ン酸化膜２に比べてＣＭＰ研磨前の膜厚が薄いため、Ｃ
ＭＰ研磨後の膜厚も素子形成領域のシリコン酸化膜２よ
りも薄くなる。
ーン５１を除去した後にＣＭＰ法を用いて、シリコン窒
化膜４上のシリコン酸化膜２、および、溝１０Ａ〜１０
Ｃ内のシリコン酸化膜２の一部を除去する。この時、ア
ライメントマーク領域１１Ａの溝１０Ａ内のシリコン酸
化膜２は、素子形成領域の溝１０Ｂ，１０Ｃ内のシリコ
ン酸化膜２に比べてＣＭＰ研磨前の膜厚が薄いため、Ｃ
ＭＰ研磨後の膜厚も素子形成領域のシリコン酸化膜２よ
りも薄くなる。
【００５０】次に、図６に示すように、リン酸を用いて
シリコン窒化膜４を除去し、フッ酸を用いてシリコン酸
化膜３、シリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。この時、素子形成領域１１Ｂ，１１Ｃそれぞれの埋
込酸化膜２Ｂ，２Ｃの表面は半導体基板１の表面とほぼ
同じになっているのに対し、アライメントマーク形成領
域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの表面
は半導体基板１よりも３００から５００nm程度低くなっ
ている。
シリコン窒化膜４を除去し、フッ酸を用いてシリコン酸
化膜３、シリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。この時、素子形成領域１１Ｂ，１１Ｃそれぞれの埋
込酸化膜２Ｂ，２Ｃの表面は半導体基板１の表面とほぼ
同じになっているのに対し、アライメントマーク形成領
域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの表面
は半導体基板１よりも３００から５００nm程度低くなっ
ている。
【００５１】続いて、図７に示すように、熱酸化により
厚さ４〜１０nm程度のゲート酸化膜６を形成し、５０〜
１５０nmの厚さのリンがドーピングされたポリシリコン
膜７、５０〜１５０nmの厚さのタングステンシリサイド
膜８を順に堆積する。
厚さ４〜１０nm程度のゲート酸化膜６を形成し、５０〜
１５０nmの厚さのリンがドーピングされたポリシリコン
膜７、５０〜１５０nmの厚さのタングステンシリサイド
膜８を順に堆積する。
【００５２】次に、素子分離構造形成工程で作成したア
ライメントマーク（埋込シリコン酸化膜２Ａ）を用い
て、写真製版技術により素子分離領域にゲート電極を重
ね合わせるパターンを形成するアライメント処理を行
い、図８に示すように、タングステンシリサイド膜８及
びポリシリコン膜７をドライエッチングにより一部除去
すしてゲート電極１４を形成する。
ライメントマーク（埋込シリコン酸化膜２Ａ）を用い
て、写真製版技術により素子分離領域にゲート電極を重
ね合わせるパターンを形成するアライメント処理を行
い、図８に示すように、タングステンシリサイド膜８及
びポリシリコン膜７をドライエッチングにより一部除去
すしてゲート電極１４を形成する。
【００５３】このとき、素子形成領域の埋込シリコン酸
化膜２Ｂ，２Ｃは半導体基板１の表面に対してほぼ同じ
高さであるためにゲート電極１４の形成時に溝１０Ｂあ
るいは１０Ｃのエッジ部で電極材料の残が発生しにく
く、素子の歩留まりが向上する。
化膜２Ｂ，２Ｃは半導体基板１の表面に対してほぼ同じ
高さであるためにゲート電極１４の形成時に溝１０Ｂあ
るいは１０Ｃのエッジ部で電極材料の残が発生しにく
く、素子の歩留まりが向上する。
【００５４】なお、ポリシリコン膜７とタングステンシ
リサイド膜８との積層構造は、光が透過しないためアラ
イメント処理時に埋込シリコン酸化膜２Ａを直接に画像
認識することは不可能であるが、図７に示すように、埋
込シリコン酸化膜２Ａと半導体基板１との間の段差が上
部に形成されるタングステンシリサイド膜８に反映され
るため、回折光によりマーク検出を行う第１の方法でも
画像認識による検出する第２の方法でも高精度にアライ
メント処理を行うことができる。
リサイド膜８との積層構造は、光が透過しないためアラ
イメント処理時に埋込シリコン酸化膜２Ａを直接に画像
認識することは不可能であるが、図７に示すように、埋
込シリコン酸化膜２Ａと半導体基板１との間の段差が上
部に形成されるタングステンシリサイド膜８に反映され
るため、回折光によりマーク検出を行う第１の方法でも
画像認識による検出する第２の方法でも高精度にアライ
メント処理を行うことができる。
【００５５】同様にして、ゲート電極１４形成用の第１
の電極材料がポリシリコンと金属の積層構造あるいは金
属である場合も光を透過させないが、埋込シリコン酸化
膜２Ａと半導体基板１との間の段差が上部に形成される
第１の電極材料に十分反映されるため問題ない。
の電極材料がポリシリコンと金属の積層構造あるいは金
属である場合も光を透過させないが、埋込シリコン酸化
膜２Ａと半導体基板１との間の段差が上部に形成される
第１の電極材料に十分反映されるため問題ない。
【００５６】図９はアライメントマーク領域１１Ａの平
面構造を示す平面図である。同図に示すように、アライ
メントマーク領域１１Ａ内に矩形状の埋込シリコン酸化
膜２Ａが形成される。同図におけるＡ−Ａ断面が図８の
構造となる。このとき、埋込シリコン酸化膜２Ａの長辺
をＬ１、短辺をＬ２とした場合、短辺Ｌ２の長さが１０
Ａの深さの２倍以上であれば、図８で示す構造の埋込シ
リコン酸化膜２Ａを比較的容易に得ることができる。
面構造を示す平面図である。同図に示すように、アライ
メントマーク領域１１Ａ内に矩形状の埋込シリコン酸化
膜２Ａが形成される。同図におけるＡ−Ａ断面が図８の
構造となる。このとき、埋込シリコン酸化膜２Ａの長辺
をＬ１、短辺をＬ２とした場合、短辺Ｌ２の長さが１０
Ａの深さの２倍以上であれば、図８で示す構造の埋込シ
リコン酸化膜２Ａを比較的容易に得ることができる。
【００５７】図１０はメモリセル領域１１Ｂの平面構造
を示す平面図である。同図において、１５は活性領域で
あり、Ｂ−Ｂ断面が図８の構造となる。図１１は周辺回
路領域１１Ｃの平面構造を示す断面図である。同図にお
けるＣ−Ｃ断面が図８の構造となる。
を示す平面図である。同図において、１５は活性領域で
あり、Ｂ−Ｂ断面が図８の構造となる。図１１は周辺回
路領域１１Ｃの平面構造を示す断面図である。同図にお
けるＣ−Ｃ断面が図８の構造となる。
【００５８】以降、ビット線の形成、キャパシタの形
成、アルミニウム等の材料を用いた配線層を形成する等
の既存の処理を経てＤＡＲＭを完成する。
成、アルミニウム等の材料を用いた配線層を形成する等
の既存の処理を経てＤＡＲＭを完成する。
【００５９】このように、従来の製造方法に比べて製造
ステップ数を増加させることなく、精度良いアライメン
ト処理を行って高性能なＤＲＡＭを製造することができ
る。
ステップ数を増加させることなく、精度良いアライメン
ト処理を行って高性能なＤＲＡＭを製造することができ
る。
【００６０】＜素子形成領域の埋込シリコン酸化膜＞実
施の形態１のＤＲＡＭの埋込シリコン酸化膜２Ｂ（２
Ｃ）は、実際には図１２に示すように、埋込シリコン酸
化膜２Ｂ（２Ｃ）の表面高さを半導体基板１の表面高さ
より若干高く形成している。
施の形態１のＤＲＡＭの埋込シリコン酸化膜２Ｂ（２
Ｃ）は、実際には図１２に示すように、埋込シリコン酸
化膜２Ｂ（２Ｃ）の表面高さを半導体基板１の表面高さ
より若干高く形成している。
【００６１】図１３に示すように、埋込シリコン酸化膜
２Ｂの高さが半導体基板１の表面の高さとが同一の場
合、ゲート電極１４から生じる電界が半導体基板１内を
伝わる度合いと埋込シリコン酸化膜２Ｂ内を伝わる度合
いとの差によって、図１３の等電界線Ｅ１〜Ｅ３に示す
ように、溝１０Ｂの表面エッジ部で電界集中が生じてし
まうという不具合がある。
２Ｂの高さが半導体基板１の表面の高さとが同一の場
合、ゲート電極１４から生じる電界が半導体基板１内を
伝わる度合いと埋込シリコン酸化膜２Ｂ内を伝わる度合
いとの差によって、図１３の等電界線Ｅ１〜Ｅ３に示す
ように、溝１０Ｂの表面エッジ部で電界集中が生じてし
まうという不具合がある。
【００６２】このような構造の実施の形態１は、埋込シ
リコン酸化膜２Ｂの半導体基板１の表面からの高さを、
ゲート電極１４にゲート電圧を印加した際、ゲート電極
１４から生じる電界の半導体基板１内を伝わる度合いと
埋込シリコン酸化膜２Ｂ内の伝わる度合いとの差を補う
程度の高さに調整することにより、図１２の等電界線Ｅ
１〜Ｅ３で示すように均一な電界分布を得ることができ
る。
リコン酸化膜２Ｂの半導体基板１の表面からの高さを、
ゲート電極１４にゲート電圧を印加した際、ゲート電極
１４から生じる電界の半導体基板１内を伝わる度合いと
埋込シリコン酸化膜２Ｂ内の伝わる度合いとの差を補う
程度の高さに調整することにより、図１２の等電界線Ｅ
１〜Ｅ３で示すように均一な電界分布を得ることができ
る。
【００６３】この効果は、溝幅の比較的狭い溝１０Ｂが
形成されるメモリセル領域１１Ｂにおいて特に有効であ
る。
形成されるメモリセル領域１１Ｂにおいて特に有効であ
る。
【００６４】＜第２の製造方法＞図１４〜図２１は実施
の形態１のＤＲＡＭの第２の製造方法を示す断面図であ
る。これらの図を参照してその製造方法を説明する。
の形態１のＤＲＡＭの第２の製造方法を示す断面図であ
る。これらの図を参照してその製造方法を説明する。
【００６５】図１４〜図１７で示す工程は、従来の図４
１〜図４４で示した工程と同じであるので説明は省略す
る。
１〜図４４で示した工程と同じであるので説明は省略す
る。
【００６６】図１４〜図１７で示した工程の後、図１８
に示すように、素子形成領域であるメモリセル領域１１
Ｂ及び周辺回路領域１１Ｃ上を第２のレジストパターン
９で覆い、シリコン窒化膜４をマスクとしてフッ酸を用
いて、アライメントマーク形成領域１１Ａの埋込酸化膜
２Ａの上層部の一部を除去する。このステップにおいて
フッ酸を用いる代わりにドライエッチングを行っても良
い。
に示すように、素子形成領域であるメモリセル領域１１
Ｂ及び周辺回路領域１１Ｃ上を第２のレジストパターン
９で覆い、シリコン窒化膜４をマスクとしてフッ酸を用
いて、アライメントマーク形成領域１１Ａの埋込酸化膜
２Ａの上層部の一部を除去する。このステップにおいて
フッ酸を用いる代わりにドライエッチングを行っても良
い。
【００６７】図１９〜図２１で示す工程は、図６〜図８
で示した第１の製造方法と同様にして行われる。
で示した第１の製造方法と同様にして行われる。
【００６８】第２の製造方法は、第１の製造方法に比べ
て１ステップ増加するが、図１８で示す工程はアライメ
ントマーク領域１１Ａのシリコン酸化膜２のみを除去で
きるため、埋込シリコン酸化膜２と半導体基板１の表面
との間に生じる段差を任意に設定することができる利点
を有する。
て１ステップ増加するが、図１８で示す工程はアライメ
ントマーク領域１１Ａのシリコン酸化膜２のみを除去で
きるため、埋込シリコン酸化膜２と半導体基板１の表面
との間に生じる段差を任意に設定することができる利点
を有する。
【００６９】また、第２の製造方法では、図１６で示す
絶対段差低減のためのレジストパターン形成およびドラ
イエッチング処理をアライメントマーク領域１１Ａの溝
１０Ａでは行わない例を示したが、第１の製造方法にお
ける図４で示したようにアライメントマーク領域１１Ａ
の溝部１０Ａに対してもドライエッチングを行い、溝１
０Ａ内のシリコン酸化膜２をより低くするようにしても
よい。その場合、埋込シリコン酸化膜２Ａと半導体基板
１の表面と間に生じる段差はより大きくなりアライメン
トマーク検出が容易になることは明らかである。
絶対段差低減のためのレジストパターン形成およびドラ
イエッチング処理をアライメントマーク領域１１Ａの溝
１０Ａでは行わない例を示したが、第１の製造方法にお
ける図４で示したようにアライメントマーク領域１１Ａ
の溝部１０Ａに対してもドライエッチングを行い、溝１
０Ａ内のシリコン酸化膜２をより低くするようにしても
よい。その場合、埋込シリコン酸化膜２Ａと半導体基板
１の表面と間に生じる段差はより大きくなりアライメン
トマーク検出が容易になることは明らかである。
【００７０】＜＜実施の形態２＞＞図２２はこの発明の
実施の形態２である半導体装置の断面構造を示す断面図
である。図２２に示すように、半導体基板１内の溝１０
Ｂ，１０Ｃそれぞれにシリコン酸化膜２Ｂ，２Ｃが埋め
込まれている。一方、溝１０Ａには全くシリコン酸化膜
が形成されていない。すなわち、アライメントマーク領
域１１Ａには完全露出状態の溝１０Ａが形成され、メモ
リセル領域１１Ｂには狭い幅の埋込シリコン酸化膜２Ｂ
が形成され、周辺回路領域１１Ｃには広い幅の埋込シリ
コン酸化膜２Ｃが形成される。
実施の形態２である半導体装置の断面構造を示す断面図
である。図２２に示すように、半導体基板１内の溝１０
Ｂ，１０Ｃそれぞれにシリコン酸化膜２Ｂ，２Ｃが埋め
込まれている。一方、溝１０Ａには全くシリコン酸化膜
が形成されていない。すなわち、アライメントマーク領
域１１Ａには完全露出状態の溝１０Ａが形成され、メモ
リセル領域１１Ｂには狭い幅の埋込シリコン酸化膜２Ｂ
が形成され、周辺回路領域１１Ｃには広い幅の埋込シリ
コン酸化膜２Ｃが形成される。
【００７１】ここで、素子形成領域（メモリセル領域１
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面とほぼ同じ高さであるの
に対し、溝１０Ａの底面は半導体基板１の表面よりも十
分に落ち込んで低くなっている。
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面とほぼ同じ高さであるの
に対し、溝１０Ａの底面は半導体基板１の表面よりも十
分に落ち込んで低くなっている。
【００７２】このような構造の実施の形態２のＤＲＡＭ
は、溝１０Ａの底面を半導体基板１の表面より十分低く
することにより、埋込シリコン酸化膜２Ａの表面と半導
体基板１の表面との間に段差が生じるため、上部にゲー
ト電極材料を形成した場合にもゲート電極材料に埋込シ
リコン酸化膜２Ａと半導体基板１との間の段差が十分反
映される。
は、溝１０Ａの底面を半導体基板１の表面より十分低く
することにより、埋込シリコン酸化膜２Ａの表面と半導
体基板１の表面との間に段差が生じるため、上部にゲー
ト電極材料を形成した場合にもゲート電極材料に埋込シ
リコン酸化膜２Ａと半導体基板１との間の段差が十分反
映される。
【００７３】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、溝１０Ａ
の底面と半導体基板１との間の段差を３０nm以上にすれ
ば十分高いアライメント精度を得ることができる。
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、溝１０Ａ
の底面と半導体基板１との間の段差を３０nm以上にすれ
ば十分高いアライメント精度を得ることができる。
【００７４】＜製造方法＞図２３〜図３０は実施の形態
２の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
２の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
【００７５】図２３〜図２６で示す工程は、実施の形態
１の第２の製造方法である図１４〜図１７で示す工程
（従来の図４１〜図４４で示す工程）と同じであるので
説明は省略する。
１の第２の製造方法である図１４〜図１７で示す工程
（従来の図４１〜図４４で示す工程）と同じであるので
説明は省略する。
【００７６】図２３〜図２６で示した工程の後、図２７
に示すように、素子形成領域であるメモリセル領域１１
Ｂ及び周辺回路領域１１Ｃ上を第２のレジストパターン
９で覆い、シリコン窒化膜４をマスクとしてフッ酸を用
いて、アライメントマーク形成領域１１Ａの埋込酸化膜
２Ａを全て除去する。このステップにおいてフッ酸を用
いる代わりにドライエッチングを行っても良い。
に示すように、素子形成領域であるメモリセル領域１１
Ｂ及び周辺回路領域１１Ｃ上を第２のレジストパターン
９で覆い、シリコン窒化膜４をマスクとしてフッ酸を用
いて、アライメントマーク形成領域１１Ａの埋込酸化膜
２Ａを全て除去する。このステップにおいてフッ酸を用
いる代わりにドライエッチングを行っても良い。
【００７７】図２８〜図３０で示す工程は、図１９〜図
２１で示した実施の形態１の第２の製造方法（図６〜図
８で示した第１の製造方法）と同様にして行われる。
２１で示した実施の形態１の第２の製造方法（図６〜図
８で示した第１の製造方法）と同様にして行われる。
【００７８】また、実施の形態２の製造方法では、図２
５で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域１
１Ａの溝１０Ａでは行わない例を示したが、実施の形態
１の第１の製造方法における図４で示したように、アラ
イメントマーク領域１１Ａの溝部１０Ａに対してもドラ
イエッチングを行い、この段階で、溝１０Ａ内のシリコ
ン酸化膜２をある程度低くするようにしてもよい。
５で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域１
１Ａの溝１０Ａでは行わない例を示したが、実施の形態
１の第１の製造方法における図４で示したように、アラ
イメントマーク領域１１Ａの溝部１０Ａに対してもドラ
イエッチングを行い、この段階で、溝１０Ａ内のシリコ
ン酸化膜２をある程度低くするようにしてもよい。
【００７９】＜＜実施の形態３＞＞ ＜構造＞図３１はこの発明の実施の形態３である半導体
装置の断面構造を示す断面図である。図３１に示すよう
に、半導体基板１内の溝１３Ａ，１０Ｂ及び１０Ｃそれ
ぞれにシリコン酸化膜２Ａ，２Ｂ及び２Ｃが埋め込まれ
ている。すなわち、アライメントマーク領域１１Ａには
埋込シリコン酸化膜２Ａが形成され、メモリセル領域１
１Ｂには狭い幅の埋込シリコン酸化膜２Ｂが形成され、
周辺回路領域１１Ｃには広い幅の埋込シリコン酸化膜２
Ｃが形成される。
装置の断面構造を示す断面図である。図３１に示すよう
に、半導体基板１内の溝１３Ａ，１０Ｂ及び１０Ｃそれ
ぞれにシリコン酸化膜２Ａ，２Ｂ及び２Ｃが埋め込まれ
ている。すなわち、アライメントマーク領域１１Ａには
埋込シリコン酸化膜２Ａが形成され、メモリセル領域１
１Ｂには狭い幅の埋込シリコン酸化膜２Ｂが形成され、
周辺回路領域１１Ｃには広い幅の埋込シリコン酸化膜２
Ｃが形成される。
【００８０】ここで、素子形成領域（メモリセル領域１
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面とほぼ同じ高さであるの
に対し、溝１３Ａに埋め込まれている埋込シリコン酸化
膜２Ａの表面は半導体基板１の表面よりも落ち込んで低
くなっている。
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ及び１０Ｃそれ
ぞれに埋め込まれている埋込シリコン酸化膜２Ｂ及び２
Ｃの表面は半導体基板１の表面とほぼ同じ高さであるの
に対し、溝１３Ａに埋め込まれている埋込シリコン酸化
膜２Ａの表面は半導体基板１の表面よりも落ち込んで低
くなっている。
【００８１】このような構造の実施の形態３のＤＲＡＭ
は、溝１３Ａ内の埋込シリコン酸化膜２Ａの表面を半導
体基板１の表面より十分低くすることにより、埋込シリ
コン酸化膜２Ａの表面と半導体基板１の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に十分埋込シリコン酸化膜２Ａと半
導体基板１との間の段差が十分に反映される。
は、溝１３Ａ内の埋込シリコン酸化膜２Ａの表面を半導
体基板１の表面より十分低くすることにより、埋込シリ
コン酸化膜２Ａの表面と半導体基板１の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に十分埋込シリコン酸化膜２Ａと半
導体基板１との間の段差が十分に反映される。
【００８２】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜２Ａと半導体基板１との間の段差を３０nm以
上にすれば十分高いアライメント精度を得ることができ
る。
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜２Ａと半導体基板１との間の段差を３０nm以
上にすれば十分高いアライメント精度を得ることができ
る。
【００８３】一方、埋込シリコン酸化膜２Ａと同時に形
成される素子形成領域（メモリセル領域１１Ｂ，周辺回
路領域１１Ｃ）の埋込シリコン酸化膜２Ｂ及び２Ｃは基
板表面と同程度の高さに形成されるため、ゲート電極１
４からの電界が集中してトランジスタの電流電圧特性に
おけるハンプが現れ、しきい値電圧および、待機時電流
のばらつきが大きくなるということはない。また、電極
エッチングの際にエッジ部で電極材料の残が発生し、素
子の歩留まりを低下させることもない。
成される素子形成領域（メモリセル領域１１Ｂ，周辺回
路領域１１Ｃ）の埋込シリコン酸化膜２Ｂ及び２Ｃは基
板表面と同程度の高さに形成されるため、ゲート電極１
４からの電界が集中してトランジスタの電流電圧特性に
おけるハンプが現れ、しきい値電圧および、待機時電流
のばらつきが大きくなるということはない。また、電極
エッチングの際にエッジ部で電極材料の残が発生し、素
子の歩留まりを低下させることもない。
【００８４】また、溝１３Ａ内の下層部に埋込シリコン
酸化膜２Ａが形成され溝１３Ａの側面の上層部は完全に
露出された状態となるため、溝１３Ａの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜２Ａと半導体基板
１との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
酸化膜２Ａが形成され溝１３Ａの側面の上層部は完全に
露出された状態となるため、溝１３Ａの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜２Ａと半導体基板
１との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
【００８５】＜製造方法＞図３２〜図４０は実施の形態
３の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
３の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
【００８６】まず、図３２に示すように、半導体基板１
上に熱酸化を用いて厚さ１０から３０nm程度のシリコン
酸化膜３を形成した後、ＬＰ−ＣＶＤ法により厚さ５０
から２５０nm程度のシリコン窒化膜４を堆積し、写真製
版技術を用いて所定の領域を規定し、ドライエッチング
技術を用いてシリコン窒化膜４、シリコン酸化膜３を除
去することにより、半導体基板１に深さ２００〜５００
nmの溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、
アライメントマーク領域１１Ａには広い幅の溝１０Ａを
形成し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを
形成し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形
成する。
上に熱酸化を用いて厚さ１０から３０nm程度のシリコン
酸化膜３を形成した後、ＬＰ−ＣＶＤ法により厚さ５０
から２５０nm程度のシリコン窒化膜４を堆積し、写真製
版技術を用いて所定の領域を規定し、ドライエッチング
技術を用いてシリコン窒化膜４、シリコン酸化膜３を除
去することにより、半導体基板１に深さ２００〜５００
nmの溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、
アライメントマーク領域１１Ａには広い幅の溝１０Ａを
形成し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを
形成し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形
成する。
【００８７】続いて、図３３に示すように、素子形成領
域（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）をレ
ジストパターン９で覆い、レジストパターン９およびシ
リコン窒化膜４をマスクとしてドライエッチングによ
り、アライメントマーク形成領域１１Ａの溝１０Ａの深
さを２００から５００nm深くして溝１３Ａを形成する。
域（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）をレ
ジストパターン９で覆い、レジストパターン９およびシ
リコン窒化膜４をマスクとしてドライエッチングによ
り、アライメントマーク形成領域１１Ａの溝１０Ａの深
さを２００から５００nm深くして溝１３Ａを形成する。
【００８８】次に、図３４に示すように、熱酸化するこ
とにより、溝１３Ａ，溝１０Ｂ及び溝１０Ｃの側面およ
び底面に５〜３０nmの酸化膜を形成した後、ＬＰ−ＣＶ
Ｄ法によりシリコン酸化膜２を５００nm〜１μｍの厚さ
で堆積させる。この時、溝１３Ａは溝１０Ｂ及び溝１０
Ｃに比べて底面が深く形成されているため溝１３Ａ内の
シリコン酸化膜２の表面高さは溝１０Ｃ内のシリコン酸
化膜２の表面よりも低くなっている。
とにより、溝１３Ａ，溝１０Ｂ及び溝１０Ｃの側面およ
び底面に５〜３０nmの酸化膜を形成した後、ＬＰ−ＣＶ
Ｄ法によりシリコン酸化膜２を５００nm〜１μｍの厚さ
で堆積させる。この時、溝１３Ａは溝１０Ｂ及び溝１０
Ｃに比べて底面が深く形成されているため溝１３Ａ内の
シリコン酸化膜２の表面高さは溝１０Ｃ内のシリコン酸
化膜２の表面よりも低くなっている。
【００８９】次に、図３５に示すように、絶対段差を低
減するために、写真製版技術を用いて溝幅が広い溝１３
Ａ及び溝１０Ｃ上のみにレジストパターン５を形成し、
ドライエッチングを用いてシリコン酸化膜２を３００〜
５００nm程度除去する。
減するために、写真製版技術を用いて溝幅が広い溝１３
Ａ及び溝１０Ｃ上のみにレジストパターン５を形成し、
ドライエッチングを用いてシリコン酸化膜２を３００〜
５００nm程度除去する。
【００９０】続いて、図３６に示すように、レジストパ
ターン５を除去した後、ＣＭＰ法を用いて、シリコン窒
化膜４上のシリコン酸化膜２および溝１３Ａ，溝１０Ｂ
及び溝１０Ｃ内のシリコン酸化膜２の一部を除去する。
ＣＭＰ研摩前において、アライメントマーク領域１１Ａ
の溝１３Ａ上のシリコン酸化膜２の表面高さは、素子形
成領域の溝１０Ｂ及び溝１０Ｃのシリコン酸化膜２の表
面高さに比べて低いため、ＣＭＰ研磨後の表面高さも素
子形成領域のシリコン酸化膜２の表面高さよりも薄くな
る。
ターン５を除去した後、ＣＭＰ法を用いて、シリコン窒
化膜４上のシリコン酸化膜２および溝１３Ａ，溝１０Ｂ
及び溝１０Ｃ内のシリコン酸化膜２の一部を除去する。
ＣＭＰ研摩前において、アライメントマーク領域１１Ａ
の溝１３Ａ上のシリコン酸化膜２の表面高さは、素子形
成領域の溝１０Ｂ及び溝１０Ｃのシリコン酸化膜２の表
面高さに比べて低いため、ＣＭＰ研磨後の表面高さも素
子形成領域のシリコン酸化膜２の表面高さよりも薄くな
る。
【００９１】次に、図３７に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３、埋込酸化膜２の一部を除去することにより溝
型素子分離構造を完成させる。この時、素子形成領域の
埋込シリコン酸化膜２Ｂ及び２Ｃの表面は半導体基板１
の表面とほぼ同じになっていることに対し、アライメン
トマーク形成領域１１Ａの溝１３Ａの埋込シリコン酸化
膜２Ａの表面は半導体基板１よりも３００〜５００nm程
度低くなっている。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３、埋込酸化膜２の一部を除去することにより溝
型素子分離構造を完成させる。この時、素子形成領域の
埋込シリコン酸化膜２Ｂ及び２Ｃの表面は半導体基板１
の表面とほぼ同じになっていることに対し、アライメン
トマーク形成領域１１Ａの溝１３Ａの埋込シリコン酸化
膜２Ａの表面は半導体基板１よりも３００〜５００nm程
度低くなっている。
【００９２】続いて、図３８に示すように、熱酸化によ
り厚さ４〜１０nm程度のゲート酸化膜６を形成し、５０
〜１５０nmの厚さのリンがドーピングされたポリシリコ
ン膜７、５０〜１５０nmの厚さのタングステンシリサイ
ド膜８を順に堆積する。
り厚さ４〜１０nm程度のゲート酸化膜６を形成し、５０
〜１５０nmの厚さのリンがドーピングされたポリシリコ
ン膜７、５０〜１５０nmの厚さのタングステンシリサイ
ド膜８を順に堆積する。
【００９３】次に、図４０示すように、図３７で示す工
程で完成したアライメントマーク（埋込シリコン酸化膜
２Ａ）を用いて写真製版技術により素子分離領域にゲー
ト電極を重ね合わせるパターンを形成し、タングステン
シリサイド膜８、ポリシリコン膜７、をドライエッチン
グにより一部除去することによりゲート電極１４を形成
する。
程で完成したアライメントマーク（埋込シリコン酸化膜
２Ａ）を用いて写真製版技術により素子分離領域にゲー
ト電極を重ね合わせるパターンを形成し、タングステン
シリサイド膜８、ポリシリコン膜７、をドライエッチン
グにより一部除去することによりゲート電極１４を形成
する。
【００９４】このとき、素子形成領域の埋込シリコン酸
化膜２Ｂ，２Ｃの表面は半導体基板１の表面に対してほ
ぼ同じ高さであるためにゲート電極１４の形成時に溝１
０Ｂあるいは１０Ｃのエッジ部で電極材料の残が発生し
にくく、素子の歩留まりが向上する。
化膜２Ｂ，２Ｃの表面は半導体基板１の表面に対してほ
ぼ同じ高さであるためにゲート電極１４の形成時に溝１
０Ｂあるいは１０Ｃのエッジ部で電極材料の残が発生し
にくく、素子の歩留まりが向上する。
【００９５】また、実施の形態３の製造方法では、図３
５で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域１
１Ａの溝１３Ａでは行わない例を示したが、実施の形態
１の第１の製造方法における図４で示したようにアライ
メントマーク領域１１Ａの溝部１３Ａに対してもドライ
エッチングを行い、溝１３Ａ内のシリコン酸化膜２をよ
り低くするようにしてもよい。その場合、埋込シリコン
酸化膜２Ａと半導体基板１の表面と間に生じる段差はよ
り大きくなりアライメントマーク検出が容易になること
は明らかである。
５で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域１
１Ａの溝１３Ａでは行わない例を示したが、実施の形態
１の第１の製造方法における図４で示したようにアライ
メントマーク領域１１Ａの溝部１３Ａに対してもドライ
エッチングを行い、溝１３Ａ内のシリコン酸化膜２をよ
り低くするようにしてもよい。その場合、埋込シリコン
酸化膜２Ａと半導体基板１の表面と間に生じる段差はよ
り大きくなりアライメントマーク検出が容易になること
は明らかである。
【００９６】すなわち、溝１０Ｂ上のシリコン酸化膜２
を溝１０Ｃ上のシリコン酸化膜２より余分に除去する必
要が生じ、メモリセル領域１１Ｂの溝１０Ｂ上のシリコ
ン酸化膜２を選択的に除去するため、図３５で示すステ
ップが不可欠となる。
を溝１０Ｃ上のシリコン酸化膜２より余分に除去する必
要が生じ、メモリセル領域１１Ｂの溝１０Ｂ上のシリコ
ン酸化膜２を選択的に除去するため、図３５で示すステ
ップが不可欠となる。
【００９７】したがって、図３５で示すステップにおい
て、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝１
０Ａ上のシリコン酸化膜２とが同時に除去することによ
って、ステップ数を増加させることなく、埋込シリコン
酸化膜２Ａと半導体基板１の表面と間に生じる段差をよ
り大きくすることができる。
て、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝１
０Ａ上のシリコン酸化膜２とが同時に除去することによ
って、ステップ数を増加させることなく、埋込シリコン
酸化膜２Ａと半導体基板１の表面と間に生じる段差をよ
り大きくすることができる。
【００９８】＜＜その他＞＞実施の形態１〜実施の形態
３の製造方法では、ＬＰ−ＣＶＤ法によってシリコン酸
化膜２を形成する方法について示したが、他の手法でシ
リコン酸化膜２を形成しても良く、その場合、溝幅によ
りシリコン酸化膜２の膜厚を変更する必要があるため、
レジストマスク形成領域は埋込形状に応じて絶対段差が
低減できるようにすれば良い。
３の製造方法では、ＬＰ−ＣＶＤ法によってシリコン酸
化膜２を形成する方法について示したが、他の手法でシ
リコン酸化膜２を形成しても良く、その場合、溝幅によ
りシリコン酸化膜２の膜厚を変更する必要があるため、
レジストマスク形成領域は埋込形状に応じて絶対段差が
低減できるようにすれば良い。
【００９９】また、実施の形態１〜実施の形態３では、
ゲート電極材料としてポリシリコン膜とタングステンシ
リサイド膜の積層膜の例を示したが、シリサイド膜はチ
タンシリサイド等の他のシリサイド膜であっても、ま
た、シリサイド膜のかわりにタングステンなどの金属
膜、あるいは金属膜と金属窒化膜の積層膜を用いても同
様の効果が得られることは明らかである。さらに、ポリ
シリコン膜とタングステンシリサイド膜の積層膜のかわ
りに金属膜を用いても良い。
ゲート電極材料としてポリシリコン膜とタングステンシ
リサイド膜の積層膜の例を示したが、シリサイド膜はチ
タンシリサイド等の他のシリサイド膜であっても、ま
た、シリサイド膜のかわりにタングステンなどの金属
膜、あるいは金属膜と金属窒化膜の積層膜を用いても同
様の効果が得られることは明らかである。さらに、ポリ
シリコン膜とタングステンシリサイド膜の積層膜のかわ
りに金属膜を用いても良い。
【０１００】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、アライメントマー
クの表面高さを半導体基板の表面高さよりも低くして、
それら表面の間に段差を設け、アライメントマークの上
部に上部形成層が形成された場合にも当該上部形成層に
上記段差を反映した段差が形成されるため、上部形成層
に生じる段差によってアライメントマークの位置検出が
容易となり、位置精度良く製造された半導体装置を得る
ことができる。
請求項１記載の半導体装置において、アライメントマー
クの表面高さを半導体基板の表面高さよりも低くして、
それら表面の間に段差を設け、アライメントマークの上
部に上部形成層が形成された場合にも当該上部形成層に
上記段差を反映した段差が形成されるため、上部形成層
に生じる段差によってアライメントマークの位置検出が
容易となり、位置精度良く製造された半導体装置を得る
ことができる。
【０１０１】請求項２記載の半導体装置において、アラ
イメントマークを構成するアライメントマーク溝内絶縁
膜は第１の溝の下層部に形成され、アライメントマーク
溝内絶縁膜の表面高さを半導体基板の表面高さよりも低
くして、それら表面の間に段差を設け、アライメントマ
ーク溝内絶縁膜の上部に上部形成層が形成された場合に
も当該上部形成層に上記段差を反映した段差が形成され
るため、上部形成層に生じる段差によってアライメント
マークの位置検出が容易となり、位置精度良く製造され
た半導体装置を得ることができる。
イメントマークを構成するアライメントマーク溝内絶縁
膜は第１の溝の下層部に形成され、アライメントマーク
溝内絶縁膜の表面高さを半導体基板の表面高さよりも低
くして、それら表面の間に段差を設け、アライメントマ
ーク溝内絶縁膜の上部に上部形成層が形成された場合に
も当該上部形成層に上記段差を反映した段差が形成され
るため、上部形成層に生じる段差によってアライメント
マークの位置検出が容易となり、位置精度良く製造され
た半導体装置を得ることができる。
【０１０２】加えて、第１の溝内の下層部にアライメン
トマーク溝内絶縁膜が形成され第１の溝の側面の上層部
は完全に露出された状態となり、第１の溝の表面エッジ
部に生じる形状を、アライメントマークと半導体基板と
の間の段差に反映させることができるため、より位置精
度良く製造された半導体装置を得ることができる。
トマーク溝内絶縁膜が形成され第１の溝の側面の上層部
は完全に露出された状態となり、第１の溝の表面エッジ
部に生じる形状を、アライメントマークと半導体基板と
の間の段差に反映させることができるため、より位置精
度良く製造された半導体装置を得ることができる。
【０１０３】請求項３記載の半導体装置において、素子
分離用絶縁膜はその表面高さが半導体基板の表面以上に
なるように形成されるため、その上部に制御電極を形成
して制御電極に制御電圧を付与することによって動作す
る半導体素子を構成する場合、当該制御電極から生じる
電界が半導体基板内を伝わる度合いと素子分離用絶縁膜
内を伝わる度合いとの差を補う程度の高さに素子分離用
絶縁膜の高さを設定することにより、制御電極に制御電
圧を付与した場合に電界集中が生じない均一な電界分布
を得ることができる。
分離用絶縁膜はその表面高さが半導体基板の表面以上に
なるように形成されるため、その上部に制御電極を形成
して制御電極に制御電圧を付与することによって動作す
る半導体素子を構成する場合、当該制御電極から生じる
電界が半導体基板内を伝わる度合いと素子分離用絶縁膜
内を伝わる度合いとの差を補う程度の高さに素子分離用
絶縁膜の高さを設定することにより、制御電極に制御電
圧を付与した場合に電界集中が生じない均一な電界分布
を得ることができる。
【０１０４】請求項４記載の半導体装置において、アラ
イメントマーク溝内絶縁膜の表面は、半導体基板の表面
よりも３０ｎｍ以上低いため、アライメントマーク溝内
絶縁膜の上部に上部形成層が形成された場合にも当該上
部形成層に反映されるように、アライメントマーク溝内
絶縁膜と半導体基板との段差を比較的容易に形成するこ
とができる。
イメントマーク溝内絶縁膜の表面は、半導体基板の表面
よりも３０ｎｍ以上低いため、アライメントマーク溝内
絶縁膜の上部に上部形成層が形成された場合にも当該上
部形成層に反映されるように、アライメントマーク溝内
絶縁膜と半導体基板との段差を比較的容易に形成するこ
とができる。
【０１０５】請求項５記載の半導体装置において、アラ
イメントマークの第１の溝の平面構造は矩形であり、そ
の短辺の長さが第１の溝の深さの２倍以上であるため、
アライメントマーク溝内絶縁膜の上部に上部形成層が形
成された場合にも当該上部形成層の段差として反映され
るように、アライメントマーク溝内絶縁膜と半導体基板
との段差を比較的容易に形成することができる。
イメントマークの第１の溝の平面構造は矩形であり、そ
の短辺の長さが第１の溝の深さの２倍以上であるため、
アライメントマーク溝内絶縁膜の上部に上部形成層が形
成された場合にも当該上部形成層の段差として反映され
るように、アライメントマーク溝内絶縁膜と半導体基板
との段差を比較的容易に形成することができる。
【０１０６】請求項６記載の半導体装置において、素子
形成領域上に形成される電極層は金属層あるいは金属化
合物層であり、製造工程時に全面に電極層が形成された
状態ではその下層にあるアライメントマーク溝内絶縁膜
の存在は画像認識不可能であるが、アライメントマーク
溝内絶縁膜と半導体基板との間の段差が当該電極層の段
差として反映されるため、その段差によってアライメン
トマークの位置検出を行うことが可能となり、当該アラ
イメントマークに基づき精度良くパターニングされた電
極層を得ることができる。
形成領域上に形成される電極層は金属層あるいは金属化
合物層であり、製造工程時に全面に電極層が形成された
状態ではその下層にあるアライメントマーク溝内絶縁膜
の存在は画像認識不可能であるが、アライメントマーク
溝内絶縁膜と半導体基板との間の段差が当該電極層の段
差として反映されるため、その段差によってアライメン
トマークの位置検出を行うことが可能となり、当該アラ
イメントマークに基づき精度良くパターニングされた電
極層を得ることができる。
【０１０７】請求項７記載の半導体装置において、第１
の溝の底面高さを半導体基板の表面高さよりも低くし
て、それら面の間に段差を設け、第１の溝の上部に上部
形成層が形成された場合にも当該上部形成層に上記段差
を反映した段差が形成されるため、上部形成層に生じる
段差によってアライメントマークの位置検出が容易とな
り、位置精度良く製造された半導体装置を得ることがで
きる。
の溝の底面高さを半導体基板の表面高さよりも低くし
て、それら面の間に段差を設け、第１の溝の上部に上部
形成層が形成された場合にも当該上部形成層に上記段差
を反映した段差が形成されるため、上部形成層に生じる
段差によってアライメントマークの位置検出が容易とな
り、位置精度良く製造された半導体装置を得ることがで
きる。
【０１０８】請求項８記載の半導体装置の製造方法で製
造されるアライメントマークの表面高さを半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、アライメントマークの上部に形成される電
極層に上記段差を反映した段差が形成されるため、ステ
ップ(h)において、電極層自体に生じる段差によってア
ライメントマークの位置検出が容易となり、当該アライ
メントマークに基づき電極層を精度良くパターニングす
ることができる。
造されるアライメントマークの表面高さを半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、アライメントマークの上部に形成される電
極層に上記段差を反映した段差が形成されるため、ステ
ップ(h)において、電極層自体に生じる段差によってア
ライメントマークの位置検出が容易となり、当該アライ
メントマークに基づき電極層を精度良くパターニングす
ることができる。
【０１０９】請求項９記載の半導体装置の製造方法で製
造されるアライメントマークの一部であるアライメント
マーク溝内絶縁膜の表面高さを半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、アライメントマーク溝内絶縁膜の上部に形成される
電極層に上記段差を反映した段差が形成されるため、電
極層自体に生じる段差をアライメントマークとすること
ができる。
造されるアライメントマークの一部であるアライメント
マーク溝内絶縁膜の表面高さを半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、アライメントマーク溝内絶縁膜の上部に形成される
電極層に上記段差を反映した段差が形成されるため、電
極層自体に生じる段差をアライメントマークとすること
ができる。
【０１１０】請求項１０記載の半導体装置の製造方法で
製造されるアライメントマークである第１の溝の底面高
さを半導体基板の表面高さよりも低くすることにより、
それら面の間に段差を設け、第１の溝の上部に形成され
る電極層に上記段差を反映した段差が形成されるため、
電極層自体に生じる段差をアライメントマークとするこ
とができる。
製造されるアライメントマークである第１の溝の底面高
さを半導体基板の表面高さよりも低くすることにより、
それら面の間に段差を設け、第１の溝の上部に形成され
る電極層に上記段差を反映した段差が形成されるため、
電極層自体に生じる段差をアライメントマークとするこ
とができる。
【０１１１】請求項１１記載の半導体装置の製造方法に
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
【０１１２】比較的幅の狭い第１の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【０１１３】したがって、ステップ(d)において、第１
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を増加
させることなく、自身と半導体基板の表面との間に生じ
る段差が、アライメントマークの上部に形成される電極
層の段差として反映されるアライメントマークを形成す
ることができる。
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を増加
させることなく、自身と半導体基板の表面との間に生じ
る段差が、アライメントマークの上部に形成される電極
層の段差として反映されるアライメントマークを形成す
ることができる。
【０１１４】請求項１２記載の半導体装置の第１の回路
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
【０１１５】この発明に係る請求項１３記載の半導体装
置の製造方法で製造されるアライメントマークの一部で
あるアライメントマーク溝内絶縁膜の表面高さを半導体
基板の表面高さよりも低くすることにより、それら表面
の間に段差を設け、アライメントマークの上部に形成さ
れる電極層に上記段差を反映した段差が形成されるた
め、ステップ(f)において、電極層自体に生じる段差に
よってアライメントマークの位置検出が容易となり、当
該アライメントマークに基づき電極層を精度良くパター
ニングすることができる。
置の製造方法で製造されるアライメントマークの一部で
あるアライメントマーク溝内絶縁膜の表面高さを半導体
基板の表面高さよりも低くすることにより、それら表面
の間に段差を設け、アライメントマークの上部に形成さ
れる電極層に上記段差を反映した段差が形成されるた
め、ステップ(f)において、電極層自体に生じる段差に
よってアライメントマークの位置検出が容易となり、当
該アライメントマークに基づき電極層を精度良くパター
ニングすることができる。
【０１１６】請求項１４記載の半導体装置の製造方法の
ステップ(d-2)において、アライメントマーク領域に対
応する絶縁膜部分を除く絶縁膜上にレジストパターンを
マスクとして絶縁膜を除去することにより、ステップ(d
-3)後にアライメントマーク溝内絶縁膜と半導体基板の
表面との間に生じる段差が、アライメントマークの上部
に形成される電極層の段差として反映される。
ステップ(d-2)において、アライメントマーク領域に対
応する絶縁膜部分を除く絶縁膜上にレジストパターンを
マスクとして絶縁膜を除去することにより、ステップ(d
-3)後にアライメントマーク溝内絶縁膜と半導体基板の
表面との間に生じる段差が、アライメントマークの上部
に形成される電極層の段差として反映される。
【０１１７】請求項１５記載の半導体装置の製造方法に
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
【０１１８】比較的幅の狭い第１の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【０１１９】したがって、ステップ(d)において、第１
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を必要
以上に増加させることなく、自身と半導体基板の表面と
の間に生じる段差が、アライメントマークの上部に形成
される電極層の段差として反映されるアライメントマー
クを形成することができる。
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を必要
以上に増加させることなく、自身と半導体基板の表面と
の間に生じる段差が、アライメントマークの上部に形成
される電極層の段差として反映されるアライメントマー
クを形成することができる。
【０１２０】請求項１６記載の半導体装置の第１の回路
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
【図１】 この発明の実施の形態１である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図２】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図３】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図４】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図５】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図６】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図７】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図８】 実施の形態１の第１の製造方法を示す断面図
である。
である。
【図９】 アライメントマーク領域の平面構造を示す平
面図である。
面図である。
【図１０】 メモリセル領域１１Ｂの平面構造を示す断
面図である。
面図である。
【図１１】 周辺回路領域１１Ｃの平面構造を示す断面
図である。
図である。
【図１２】 実施の形態１の効果説明用の断面図であ
る。
る。
【図１３】 実施の形態１の効果説明用の断面図であ
る。
る。
【図１４】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図１５】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図１６】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図１７】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図１８】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図１９】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図２０】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図２１】 実施の形態１の第２の製造方法を示す断面
図である。
図である。
【図２２】 この発明の実施の形態２である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図２３】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２４】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２５】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２６】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２７】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２８】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図２９】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図３０】 実施の形態２の製造方法を示す断面図であ
る。
る。
【図３１】 この発明の実施の形態３である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図３２】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３３】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３４】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３５】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３６】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３７】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３８】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図３９】 実施の形態３の製造方法を示す断面図であ
る。
る。
【図４０】 従来の半導体装置（ＤＲＡＭ）の断面構造
を示す断面図である。
を示す断面図である。
【図４１】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４２】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４３】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４４】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４５】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４６】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４７】 従来の半導体装置の製造方法を示す断面図
である。
である。
２Ａ〜２Ｃ 埋込シリコン酸化膜、１０Ａ〜１０Ｃ，１
２Ａ，１３Ａ 溝、１１Ｂ アライメントマーク領域、
１１Ｂ メモリセル領域、１１Ｃ 周辺回路領域。
２Ａ，１３Ａ 溝、１１Ｂ アライメントマーク領域、
１１Ｂ メモリセル領域、１１Ｃ 周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (16)
- 【請求項１】 溝型の素子分離構造によって半導体素子
間が素子分離される半導体装置であって、 半導体基板と、 前記半導体基板に形成され、アライメントマークを有す
るアライメントマーク領域とを備え、前記アライメント
マークは、前記半導体基板の上層部に形成された第１の
溝を少なくとも含み、 前記半導体基板に形成され、複数の半導体素子及び前記
複数の半導体素子間を絶縁分離する素子分離用絶縁膜を
有する素子形成領域をさらに備え、前記素子分離用絶縁
膜は前記半導体基板の上層部に形成された第２の溝内に
充填され、前記第１及び第２の溝の底面の前記半導体基
板の表面からの形成深さは同程度に設定され、 前記アライメントマークの表面高さを前記半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、前記アライメントマークの上部に上部形成
層が形成された場合にも当該上部形成層に前記段差を反
映した段差が形成されることを特徴とする、半導体装
置。 - 【請求項２】 前記アライメントマークは、前記第１の
溝内に充填されるアライメントマーク溝内絶縁膜をさら
に含み、 前記アライメントマーク溝内絶縁膜は前記第１の溝の下
層部に形成され、前記アライメントマーク溝内絶縁膜の
表面高さを前記半導体基板の表面高さよりも低くするこ
とにより、それら表面の間に段差を設け、前記アライメ
ントマーク溝内絶縁膜の上部に上部形成層が形成された
場合にも当該上部形成層に前記段差を反映した段差が形
成される、請求項１記載の半導体装置。 - 【請求項３】 前記素子分離用絶縁膜は、その表面高さ
が前記半導体基板の表面以上になるように形成され、 前記素子分離用絶縁膜を含む前記素子形成領域上に形成
され、素子の動作制御を行う制御電極をさらに備える、
請求項２記載の半導体装置。 - 【請求項４】 前記アライメントマーク溝内絶縁膜の表
面は、前記半導体基板の表面よりも３０ｎｍ以上低い、
請求項２記載の半導体装置。 - 【請求項５】 前記アライメントマークの前記第１の溝
の平面構造は矩形であり、その短辺の長さが前記第１の
溝の深さの２倍以上である、請求項２記載の半導体装
置。 - 【請求項６】 前記素子形成領域上に形成される電極層
をさらに備え、 前記電極層は金属層あるいは金属化合物層を含む、請求
項２記載の半導体装置。 - 【請求項７】 前記アライメントマークは、内部が完全
に露出された溝を含み、 前記第１の溝の底面高さを前記半導体基板の表面高さよ
りも低くすることにより、それら面の間に段差を設け、
前記第１の溝上部に上部形成層が形成された場合にも当
該上部形成層に前記段差を反映した段差が形成される、
請求項１記載の半導体装置。 - 【請求項８】 溝型の素子分離構造を有する半導体装置
の製造方法であって、 (a) アライメントマーク領域及び素子形成領域を有する
半導体基板を準備するステップと、 (b) 前記半導体基板の前記アライメントマーク領域及び
前記素子形成領域の上層部にそれぞれ第１及び第２の溝
を同時に形成するステップとを備え、前記第１及び第２
の溝の底面の形成深さは前記半導体基板の表面から同程
度の深さに設定され、 (c) 前記半導体基板上の全面に絶縁膜を形成するステッ
プと、 (d) 少なくとも前記アライメントマーク領域に対応する
前記絶縁膜部分を除く前記絶縁膜上にレジストパターン
を形成するステップと、 (e) 前記レジストパターンをマスクとして前記絶縁膜を
除去するステップと、 (f) 前記レジストパターンを除去した後、前記絶縁膜全
体をさらに除去するステップとを備え、前記ステップ
(f)は前記第２の溝内に埋め込まれた前記絶縁膜を残す
ように行われ、前記ステップ(f)後の前記第１の溝部分
がアライメントマークとして規定され、 (g) 前記半導体基板上の全面に電極層を形成するステッ
プと、 (h) 前記アライメントマークの位置を認識して、前記素
子形成領域上に前記電極層をパターニングするステップ
とをさらに備え、 前記アライメントマークの表面高さを前記半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、前記アライメントマークの上部に形成され
る前記電極層に前記段差を反映した段差が形成されるこ
とを特徴とする、半導体装置の製造方法。 - 【請求項９】 前記ステップ(e)は、前記第１の溝上の
前記絶縁膜の一部を除去するステップを含み、 前記ステップ(f)は前記第１の溝の下層部に前記絶縁膜
が残存するように行われ、 前記アライメントマークは前記第１の溝と前記第１の溝
の下層部に形成されるアライメントマーク溝内絶縁膜と
によって規定され、前記アライメントマーク溝内絶縁膜
の表面高さを前記半導体基板の表面高さよりも低くする
ことにより、それら表面の間に段差を設け、前記アライ
メントマークの上部に形成される電極層に前記段差を反
映した段差が形成される、請求項８記載の半導体装置の
製造方法。 - 【請求項１０】 前記ステップ(e)は、前記第１の溝上
及び溝内の前記絶縁膜を全て除去するステップを含み、 前記アライメントマークは前記第１の溝のみによって規
定され、前記第１の溝の底面高さを前記半導体基板の表
面高さよりも低くすることにより、それら表面の間に段
差を設け、前記第１の溝の上部に形成される前記電極層
に前記段差を反映した段差が形成される、請求項８記載
の半導体装置の製造方法。 - 【請求項１１】 前記第２の溝は、比較的幅の狭い第１
の回路用溝と比較的幅の広い第２の回路用溝とを含み、 前記素子形成領域は前記第１の回路用溝で素子分離され
る第１の回路形成領域と、前記第２の回路用溝で素子分
離される第２の回路形成領域とを含み、 前記ステップ(d) は、前記アライメントマーク領域及び
前記第１の回路形成領域に対応する前記絶縁膜部分を除
く前記絶縁膜上に前記レジストパターンを形成する、請
求項８記載の半導体装置の製造方法。 - 【請求項１２】 前記第１の回路形成領域はダイナミッ
ク型のメモリセルからなる領域を含み、 前記第２の回路形成領域は前記メモリセルを駆動する周
辺回路を形成する領域を含む、請求項１１記載の半導体
装置の製造方法。 - 【請求項１３】 溝型の素子分離構造を有する半導体装
置の製造方法であって、 (a) アライメントマーク領域及び素子形成領域を有する
半導体基板を準備するステップと、 (b) 前記アライメントマーク領域及び前記素子形成領域
の上層部にそれぞれ第１及び第２の溝を形成するステッ
プとを備え、前記ステップ(b) は前記第１の溝の底面が
前記第２の溝の底面より前記半導体基板の表面から深く
なるように形成し、 (c) 前記半導体基板上の全面に絶縁膜を形成するステッ
プと、 (d) 前記絶縁膜を除去するステップとを備え、前記ステ
ップ(d)は前記第１の溝の下層部に前記絶縁膜がアライ
メントマーク溝内絶縁膜として残存し、かつ前記第２の
溝内に埋め込まれた前記絶縁膜を残すように行い、前記
ステップ(d) 後の前記第１の溝部及び前記アライメント
マーク溝内絶縁膜がアライメントマークとして規定さ
れ、 (e) 前記半導体基板上の全面に電極層を形成するステッ
プと、 (f) 前記アライメントマークの位置を認識して、前記素
子形成領域上に前記電極層をパターニングするステップ
とをさらに備え、 前記アライメントマーク溝内絶縁膜の表面高さを前記半
導体基板の表面高さよりも低くすることにより、それら
表面の間に段差を設け、前記アライメントマーク溝内絶
縁膜の上部に形成される電極層に前記段差を反映した段
差が形成される、半導体装置の製造方法。 - 【請求項１４】 前記ステップ(d)は、 (d-1) 前記アライメントマーク領域に対応する前記絶縁
膜部分を除く前記絶縁膜上にレジストパターンを形成す
るステップと、 (d-2) 前記レジストパターンをマスクとして前記絶縁膜
を除去するステップと、 (d-3) 前記レジストパターンを除去した後、前記絶縁膜
全体をさらに除去するステップとを含む、請求項１３記
載の半導体装置の製造方法。 - 【請求項１５】 前記第２の溝は、比較的幅の狭い第１
の回路用溝と比較的幅の広い第２の回路用溝とを含み、 前記素子形成領域は前記第１の回路用溝で素子分離され
る第１の回路形成領域と、前記第２の回路用溝で素子分
離される第２の回路形成領域とを含み、 前記ステップ(d) は、前記アライメントマーク領域及び
前記第１の回路形成領域に対応する前記絶縁膜部分を除
く前記絶縁膜上に前記レジストパターンを形成する、請
求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記第１の回路形成領域はダイナミッ
ク型のメモリセルからなる領域を含み、 前記第２の回路形成領域は前記メモリセルを駆動する周
辺回路を形成する領域を含む、請求項１５記載の半導体
装置の製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908858B2 (en) | 2000-11-08 | 2005-06-21 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having opening filled up with filler |
| US6939777B2 (en) | 2003-11-12 | 2005-09-06 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| JP2007027681A (ja) * | 2005-07-19 | 2007-02-01 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2012059959A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体メモリおよびその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157385B2 (en) * | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| JP2001210645A (ja) * | 2000-01-28 | 2001-08-03 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| US6573151B1 (en) * | 2000-08-22 | 2003-06-03 | Advanced Micro Devices, Inc. | Method of forming zero marks |
| US6406976B1 (en) * | 2000-09-18 | 2002-06-18 | Motorola, Inc. | Semiconductor device and process for forming the same |
| JP4832629B2 (ja) | 2000-10-04 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6294423B1 (en) * | 2000-11-21 | 2001-09-25 | Infineon Technologies North America Corp. | Method for forming and filling isolation trenches |
| JP2003243293A (ja) * | 2002-02-19 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE10258420B4 (de) * | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
| DE10312216A1 (de) * | 2003-03-19 | 2004-10-07 | Infineon Technologies Ag | Verfahren zur Herstellung eines Speicherzellenfeldes |
| US7125815B2 (en) * | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| JP4046069B2 (ja) | 2003-11-17 | 2008-02-13 | ソニー株式会社 | 固体撮像素子及び固体撮像素子の製造方法 |
| US7053010B2 (en) * | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7235459B2 (en) * | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7510966B2 (en) * | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) * | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
| US8105956B2 (en) | 2009-10-20 | 2012-01-31 | Micron Technology, Inc. | Methods of forming silicon oxides and methods of forming interlevel dielectrics |
| JP2012134425A (ja) * | 2010-12-24 | 2012-07-12 | Toshiba Corp | 半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法 |
| DE102015122828A1 (de) | 2015-12-23 | 2017-06-29 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748465B2 (ja) * | 1988-12-19 | 1998-05-06 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH0828424B2 (ja) * | 1990-11-06 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE69332006T2 (de) * | 1992-03-25 | 2002-11-28 | Texas Instruments Inc | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen |
| US5329334A (en) * | 1993-03-02 | 1994-07-12 | Lsi Logic Corporation | Integrated circuit test reticle and alignment mark optimization method |
| DE4341171C2 (de) * | 1993-12-02 | 1997-04-17 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung |
| JP3202460B2 (ja) * | 1993-12-21 | 2001-08-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH07283302A (ja) * | 1994-04-05 | 1995-10-27 | Kawasaki Steel Corp | 半導体集積回路装置の製造方法 |
| KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
-
1997
- 1997-04-11 JP JP09367797A patent/JP3519571B2/ja not_active Expired - Fee Related
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908858B2 (en) | 2000-11-08 | 2005-06-21 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having opening filled up with filler |
| US6939777B2 (en) | 2003-11-12 | 2005-09-06 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| JP2007027681A (ja) * | 2005-07-19 | 2007-02-01 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2012059959A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体メモリおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100249632B1 (ko) | 2000-03-15 |
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| US6127737A (en) | 2000-10-03 |
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| TW340248B (en) | 1998-09-11 |
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