JPH10284704A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10284704A
JPH10284704A JP9093677A JP9367797A JPH10284704A JP H10284704 A JPH10284704 A JP H10284704A JP 9093677 A JP9093677 A JP 9093677A JP 9367797 A JP9367797 A JP 9367797A JP H10284704 A JPH10284704 A JP H10284704A
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Abstract

(57)【要約】 【課題】 溝型素子分離を有する半導体装置において、
装置性能を悪化させることなく精度良くアライメントが
行える半導体装置およびその製造方法を得る。 【解決手段】 半導体基板1の素子形成領域(メモリセ
ル領域11B,周辺回路領域11C)の溝10B及び1
0Cそれぞれに埋め込まれている埋込シリコン酸化膜2
B及び2Cの表面は半導体基板1の表面より少し高くほ
ぼ同程度に形成されているのに対し、溝10Aに埋め込
まれている埋込シリコン酸化膜2Aの表面は半導体基板
1の表面よりも落ち込んで低く形成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第1電極
を重ね合わせるためのアライメントマークに関する。
【0002】
【従来の技術】半導体集積回路を製造する際、動作時に
素子間の電気的な干渉をなくして個々の素子を完全に独
立して制御するため、素子分離領域を有する素子分離構
造を形成する必要がある。素子分離法として半導体基板
に溝を形成し、溝内に絶縁膜を埋め込む溝型素子分離が
提案されている。
【0003】以下、従来の溝型素子分離構造およびその
製造方法について説明する。図40は、溝型素子分離を
形成した後のDRAMの断面構造を示したものである。
半導体基板1内に溝が形成され溝内にシリコン酸化膜2
(2A〜2C)が埋め込まれている。すなわち、アライ
メントマーク領域11Aには埋込シリコン酸化膜2Aが
形成され、メモリセル領域11Bには狭い幅の埋込シリ
コン酸化膜2Bが形成され、周辺回路領域11Cには広
い幅の埋込シリコン酸化膜2Cが形成される。
【0004】ここで、溝内のシリコン酸化膜2の表面の
高さとシリコン酸化膜2以外の半導体基板1の表面の高
さとが同じであり、その結果として、半導体基板1の表
面が平坦になっている。
【0005】図41〜図47は図40で示した構造のD
RAMの製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
【0006】まず、半導体基板1上に、シリコン酸化膜
3、シリコン窒化膜4を順に形成した後、写真製版技術
および、ドライエッチング技術を用いて所定の領域のシ
リコン窒化膜4、シリコン酸化膜3を除去することによ
り、図41に示すように、半導体基板1に所定の深さの
溝10(10A〜10C)を形成する。すなわち、アラ
イメントマーク領域11Aには広い幅の溝10Aを形成
し、メモリセル領域11Bには狭い幅の溝10Bを形成
し、周辺回路領域11Cには広い幅の溝10Cを形成す
る。
【0007】続いて、図42に示すように、熱酸化する
ことによって溝10の側面及び底面を酸化した後、LP
−CVD(減圧CVD)法によりシリコン酸化膜2を堆
積する。この時、広い幅の溝10A及び溝10Cには堆
積した膜厚と等しい膜厚分だけ堆積されることに対し、
狭い幅の溝10Bには堆積初期時に絶縁膜が溝10B内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
【0008】次に、図43に示すように、絶対段差を低
減するために、写真製版技術を用いて溝幅が広い埋込シ
リコン酸化膜2上のみにレジストパターン5を形成し、
ドライエッチングを用いてシリコン酸化膜2の一部を除
去する。
【0009】続いて、図44に示すように、レジストパ
ターン5を除去した後CMP(Chemical Mechanical Po
lishing)法を用いて全面を研磨して、シリコン窒化膜
4上のシリコン酸化膜2、および、溝部10A〜10C
のシリコン酸化膜2の一部を除去する。
【0010】次に、図45に示すように、リン酸を用い
てシリコン窒化膜4を除去し、フッ酸を用いてシリコン
酸化膜3を除去することにより、アライメントマーク領
域11Aに埋込シリコン酸化膜2Aを形成し、メモリセ
ル領域11Bに埋込シリコン酸化膜2Bを形成し、周辺
回路領域11Cに埋込シリコン酸化膜2Cを形成して溝
型素子分離構造を完成させる。
【0011】続いて、図46に示すように、熱酸化によ
りゲート酸化膜6を形成し、ゲート酸化膜6上にリンを
ドーピングしたポリシリコン膜7、タングステンシリサ
イド膜8を順に堆積する。
【0012】次に、図47に示すように、素子分離形成
工程で製造したアライメントマーク領域11Aの埋込シ
リコン酸化膜2A(アライメントマーク)を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るパターンを形成し、タングステンシリサイド膜8、ポ
リシリコン膜7をドライエッチングにより一部除去する
ことにより、メモリセル領域11B及び周辺回路領域1
1Cにゲート電極14を形成する。
【0013】
【発明が解決しようとする課題】上記に示す従来の半導
体装置(DRAM)およびその製造方法では、以下に示
す問題点がある。
【0014】第1電極材料であるゲート電極14をパタ
ーニングする際に、活性領域の所定の領域にパターンを
形成するために、活性領域と重ね合わせる必要がある。
重ね合わせを行うには、素子分離工程で形成されたアラ
イメントマーク領域11Aのアライメントマーク2Aを
用いる。
【0015】アライメント方法には、大きく分けてレジ
ストを感光しない光の回折光を検出しマークを認識する
第1の手法と、画像情報を認識する第2の手法とがあ
る。回折光によりマーク検出を行う第1の方法では半導
体基板に形成されたマークの凸凹による表面の段差が必
要とされ、画像認識により検出する第2の方法ではゲー
ト電極材料を光が通過して下地のマーク情報が検出する
か、さもなければ表面の段差によるマーク情報の認識が
必要とされる。
【0016】しかしながら、溝型素子分離がなされた従
来の半導体装置では、アライメントマーク部の段差がほ
とんどないことより表面段差による第1の方法のマーク
検出が困難となる。さらに、ゲート電極材料の一部であ
るシリサイド膜は光を通さないために画像認識による第
2の方法でのマーク検出も困難となる。
【0017】その結果、マーク検出信号のS/N比が小
さくなってアライメント精度が低下してゲート電極形成
の重ね合わせ処理ができなくなるという問題点があっ
た。
【0018】また、上記の問題を解決するために溝内の
埋込シリコン酸化膜2Aを基板表面より低くするとアラ
イメント精度を向上させることができるが、埋込シリコ
ン酸化膜2Aと同時に形成される素子形成領域(メモリ
セル領域11B,周辺回路領域11C)の埋込シリコン
酸化膜2B及び2Cの表面も基板表面より低くなる。
【0019】その結果、ゲート電極からの電界が集中
し、トランジスタの電流電圧特性においてハンプが現
れ、しきい値電圧および、待機時電流のばらつきが大き
くなるという別の問題点があった。
【0020】同時に埋込シリコン酸化膜2B及び2Cの
溝端部でゲート電極材料の膜厚が厚くなるために電極エ
ッチングの際にエッジ部で電極材料の残が発生し、素子
の歩留まりを低下させるという問題も生じる。
【0021】一方、溝内の埋込シリコン酸化膜2Aを基
板表面より高く形成することも考えられ、この場合、ア
ライメント精度の向上およびトランジスタの電流電圧特
性におけるハンプの発生は抑制を図ることができる。し
かしながら、溝のエッジ部での段差が大きくなりエッジ
上部の電極材料の膜厚が厚くなる結果、電極エッチング
の際にエッジ部で電極材料の残が発生し、素子の歩留ま
りを低下させるという別の問題が生じてしまう。
【0022】この発明は、上記のような問題点を解決す
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度良く
アライメントが行える半導体装置およびその製造方法を
得ることを目的とする。
【0023】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、アライメントマークを有するアライメン
トマーク領域とを備え、前記アライメントマークは、前
記半導体基板の上層部に形成された第1の溝を少なくと
も含み、前記半導体基板に形成され、複数の半導体素子
及び前記複数の半導体素子間を絶縁分離する素子分離用
絶縁膜を有する素子形成領域をさらに備え、前記素子分
離用絶縁膜は前記半導体基板の上層部に形成された第2
の溝内に充填され、前記第1及び第2の溝の底面の前記
半導体基板の表面からの形成深さは同程度に設定され、
前記アライメントマークの表面高さを前記半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、前記アライメントマークの上部に上部形成
層が形成された場合にも当該上部形成層に前記段差を反
映した段差が形成される。
【0024】請求項2記載の半導体装置において、前記
アライメントマークは、前記第1の溝内に充填されるア
ライメントマーク溝内絶縁膜をさらに含み、前記アライ
メントマーク溝内絶縁膜は前記第1の溝の下層部に形成
され、前記アライメントマーク溝内絶縁膜の表面高さを
前記半導体基板の表面高さよりも低くすることにより、
それら表面の間に段差を設け、前記アライメントマーク
溝内絶縁膜の上部に上部形成層が形成された場合にも当
該上部形成層に前記段差を反映した段差が形成される。
【0025】請求項3記載の半導体装置において、前記
素子分離用絶縁膜は、その表面高さが前記半導体基板の
表面以上になるように形成され、前記素子分離用絶縁膜
を含む前記素子形成領域上に形成され、素子の動作制御
を行う制御電極をさらに備えている。
【0026】請求項4記載の半導体装置において、前記
アライメントマーク溝内絶縁膜の表面は、前記半導体基
板の表面よりも30nm以上低く形成されている。
【0027】請求項5記載の半導体装置において、前記
アライメントマークの前記第1の溝の平面構造は矩形で
あり、その短辺の長さが前記第1の溝の深さの2倍以上
である。
【0028】請求項6記載の半導体装置において、前記
素子形成領域上に形成される電極層をさらに備え、前記
電極層は金属層あるいは金属化合物層を含んでいる。
【0029】請求項7記載の半導体装置において、前記
アライメントマークは、内部が完全に露出された溝を含
み、前記第1の溝の底面高さを前記半導体基板の表面高
さよりも低くすることにより、それら面の間に段差を設
け、前記第1の溝上部に上部形成層が形成された場合に
も当該上部形成層に前記段差を反映した段差が形成され
る。
【0030】この発明に係る請求項8記載の半導体装置
の製造方法は、(a) アライメントマーク領域及び素子形
成領域を有する半導体基板を準備するステップと、(b)
前記半導体基板の前記アライメントマーク領域及び前記
素子形成領域の上層部にそれぞれ第1及び第2の溝を同
時に形成するステップとを備え、前記第1及び第2の溝
の底面の形成深さは前記半導体基板の表面から同程度の
深さに設定され、(c)前記半導体基板上の全面に絶縁膜
を形成するステップと、(d) 少なくとも前記アライメン
トマーク領域に対応する前記絶縁膜部分を除く前記絶縁
膜上にレジストパターンを形成するステップと、(e) 前
記レジストパターンをマスクとして前記絶縁膜を除去す
るステップと、(f) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを備
え、前記ステップ(f)は前記第2の溝内に埋め込まれた
前記絶縁膜を残すように行われ、前記ステップ(f)後の
前記第1の溝部分がアライメントマークとして規定さ
れ、(g) 前記半導体基板上の全面に電極層を形成するス
テップと、(h) 前記アライメントマークの位置を認識し
て、前記素子形成領域上に前記電極層をパターニングす
るステップとをさらに備え、前記アライメントマークの
表面高さを前記半導体基板の表面高さよりも低くするこ
とにより、それら表面の間に段差を設け、前記アライメ
ントマークの上部に形成される前記電極層に前記段差を
反映した段差が形成される。
【0031】請求項9記載の半導体装置に製造方法にお
いて、前記ステップ(e)は、前記第1の溝上の前記絶縁
膜の一部を除去するステップを含み、前記ステップ(f)
は前記第1の溝の下層部に前記絶縁膜が残存するように
行われ、前記アライメントマークは前記第1の溝と前記
第1の溝の下層部に形成されるアライメントマーク溝内
絶縁膜とによって規定され、前記アライメントマーク溝
内絶縁膜の表面高さを前記半導体基板の表面高さよりも
低くすることにより、それら表面の間に段差を設け、前
記アライメントマークの上部に形成される電極層に前記
段差を反映した段差が形成される。
【0032】請求項10記載の半導体装置の製造方法に
おいて、前記ステップ(e)は、前記第1の溝上及び溝内
の前記絶縁膜を全て除去するステップを含み、前記アラ
イメントマークは前記第1の溝のみによって規定され、
前記第1の溝の底面高さを前記半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、前記第1の溝の上部に形成される前記電極層に前記
段差を反映した段差が形成される。
【0033】請求項11記載の半導体装置の製造方法
は、前記第2の溝は、比較的幅の狭い第1の回路用溝と
比較的幅の広い第2の回路用溝とを含み、前記素子形成
領域は前記第1の回路用溝で素子分離される第1の回路
形成領域と、前記第2の回路用溝で素子分離される第2
の回路形成領域とを含み、前記ステップ(d) は、前記ア
ライメントマーク領域及び前記第1の回路形成領域に対
応する前記絶縁膜部分を除く前記絶縁膜上に前記レジス
トパターンを形成する。
【0034】請求項12記載の半導体装置の製造方法
は、前記第1の回路形成領域はダイナミック型のメモリ
セルからなる領域を含み、前記第2の回路形成領域は前
記メモリセルを駆動する周辺回路を形成する領域を含ん
でいる。
【0035】この発明に係る請求項13記載の半導体装
置の製造方法は、(a) アライメントマーク領域及び素子
形成領域を有する半導体基板を準備するステップと、
(b) 前記アライメントマーク領域及び前記素子形成領域
の上層部にそれぞれ第1及び第2の溝を形成するステッ
プとを備え、前記ステップ(b) は前記第1の溝の底面が
前記第2の溝の底面より前記半導体基板の表面から深く
なるように形成し、(c)前記半導体基板上の全面に絶縁
膜を形成するステップと、(d) 前記絶縁膜を除去するス
テップとを備え、前記ステップ(d)は前記第1の溝の下
層部に前記絶縁膜がアライメントマーク溝内絶縁膜とし
て残存し、かつ前記第2の溝内に埋め込まれた前記絶縁
膜を残すように行い、前記ステップ(d) 後の前記第1の
溝部及び前記アライメントマーク溝内絶縁膜がアライメ
ントマークとして規定され、(e) 前記半導体基板上の全
面に電極層を形成するステップと、(f) 前記アライメン
トマークの位置を認識して、前記素子形成領域上に前記
電極層をパターニングするステップとをさらに備え、前
記アライメントマーク溝内絶縁膜の表面高さを前記半導
体基板の表面高さよりも低くすることにより、それら表
面の間に段差を設け、前記アライメントマーク溝内絶縁
膜の上部に形成される電極層に前記段差を反映した段差
が形成される。
【0036】請求項14記載の半導体装置の製造方法に
おいて、前記ステップ(d)は、(d-1)前記アライメントマ
ーク領域に対応する前記絶縁膜部分を除く前記絶縁膜上
にレジストパターンを形成するステップと、(d-2) 前記
レジストパターンをマスクとして前記絶縁膜を除去する
ステップと、(d-3) 前記レジストパターンを除去した
後、前記絶縁膜全体をさらに除去するステップとを含ん
でいる。
【0037】請求項15記載の半導体装置の製造方法に
おいて、前記第2の溝は、比較的幅の狭い第1の回路用
溝と比較的幅の広い第2の回路用溝とを含み、前記素子
形成領域は前記第1の回路用溝で素子分離される第1の
回路形成領域と、前記第2の回路用溝で素子分離される
第2の回路形成領域とを含み、前記ステップ(d) は、前
記アライメントマーク領域及び前記第1の回路形成領域
に対応する前記絶縁膜部分を除く前記絶縁膜上に前記レ
ジストパターンを形成する、請求項16記載の半導体装
置の製造方法において、前記第1の回路形成領域はダイ
ナミック型のメモリセルからなる領域を含み、前記第2
の回路形成領域は前記メモリセルを駆動する周辺回路を
形成する領域を含んでいる。
【0038】
【発明の実施の形態】
<<実施の形態1>> <構造>図1はこの発明の実施の形態1である半導体装
置の断面構造を示す断面図である。図1に示すように、
半導体基板1内の溝10A〜10Cそれぞれにシリコン
酸化膜2A〜2Cが埋め込まれている。すなわち、アラ
イメントマーク領域11Aには埋込シリコン酸化膜2A
が形成され、メモリセル領域11Bには狭い幅の埋込シ
リコン酸化膜2Bが形成され、周辺回路領域11Cには
広い幅の埋込シリコン酸化膜2Cが形成される。
【0039】ここで、素子形成領域(メモリセル領域1
1B,周辺回路領域11C)の溝10B及び10Cそれ
ぞれに埋め込まれている埋込シリコン酸化膜2B及び2
Cの表面は半導体基板1の表面より少し高くほぼ同程度
の高さで形成されているのに対し、溝10Aに埋め込ま
れている埋込シリコン酸化膜2Aの表面は半導体基板1
の表面よりも落ち込んで低く形成されている。
【0040】このような構造の実施の形態1のDRAM
は、溝10A内の埋込シリコン酸化膜2Aの表面を半導
体基板1の表面より十分低くすることにより、埋込シリ
コン酸化膜2Aの表面と半導体基板1の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に埋込シリコン酸化膜2Aと半導体
基板1との間の段差が十分に反映される。
【0041】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜2Aと半導体基板1との間の段差を30nm以
上にすれば十分高いアライメント精度を得ることができ
る。
【0042】一方、埋込シリコン酸化膜2Aと同時に形
成される素子形成領域(メモリセル領域11B,周辺回
路領域11C)の埋込シリコン酸化膜2B及び2Cは半
導体基板1の表面よりとほぼ同じ高さに形成されるた
め、ゲート電極14からの電界が集中してトランジスタ
の電流電圧特性におけるハンプが現れ、しきい値電圧お
よび、待機時電流のばらつきが大きくなるということは
ない。また、電極エッチングの際にエッジ部で電極材料
の残が発生し、素子の歩留まりを低下させることもな
い。
【0043】また、溝10A内の下層部に埋込シリコン
酸化膜2Aが形成され溝10Aの側面の上層部は完全に
露出された状態となるため、溝10Aの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜2Aと半導体基板
1との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
【0044】<第1の製造方法>図2〜図8は、実施の
形態1のDRAMの製造方法を示す断面図である。以
下、これらの図を参照してその製造方法を説明する。
【0045】まず、図2に示すように、半導体基板1上
に熱酸化を用いて厚さ10から30nm程度のシリコン酸
化膜3を形成した後、LP−CVD法により厚さ50か
ら250nm程度のシリコン窒化膜4を堆積し、写真製版
技術を用いて所定の領域を規定し、ドライエッチング技
術を用いてシリコン窒化膜4、シリコン酸化膜3を除去
することにより、半導体基板1に深さ200〜500nm
の溝10(10A〜10C)を形成する。すなわち、ア
ライメントマーク領域11Aには広い幅の溝10Aを形
成し、メモリセル領域11Bには狭い幅の溝10Bを形
成し、周辺回路領域11Cには広い幅の溝10Cを形成
する。
【0046】続いて、図3に示すように、熱酸化するこ
とにより溝10の側面及び底面に5〜30nmの酸化膜を
形成した後、LP−CVD法によりシリコン酸化膜2を
500nm〜1μmの厚さで堆積させる。この時、溝の幅
がシリコン酸化膜2の膜厚とほぼ同じとなる幅以上の広
い幅の溝10A,10Cには堆積したシリコン酸化膜2
の膜厚と等しい膜厚分だけ堆積されることに対し、溝幅
が狭い溝10Bでは、堆積初期時に絶縁膜が溝10B内
に埋め込まれる結果、堆積した膜厚よりも厚くなる。
【0047】したがって、溝10B上のシリコン酸化膜
2を溝10C上のシリコン酸化膜2より余分に除去する
必要が生じ、メモリセル領域11Bの溝10B上のシリ
コン酸化膜2を選択的に除去するステップが不可欠とな
る。
【0048】次に、図4に示すように、絶対段差を低減
するために写真製版技術を用いて溝10C上のみにレジ
ストパターン51を形成し、ドライエッチングを用いて
シリコン酸化膜2を300〜500nm程度除去する。こ
のとき、アライメントマーク領域11Aの溝10Aの溝
幅は広いけれども、溝10A上にはレジストパターン5
1を形成しない。したがって、図4で示すステップによ
って、溝10B上のシリコン酸化膜2と溝10A内の溝
10A上のシリコン酸化膜2とが同時に除去される。
【0049】続いて、図5に示すように、レジストパタ
ーン51を除去した後にCMP法を用いて、シリコン窒
化膜4上のシリコン酸化膜2、および、溝10A〜10
C内のシリコン酸化膜2の一部を除去する。この時、ア
ライメントマーク領域11Aの溝10A内のシリコン酸
化膜2は、素子形成領域の溝10B,10C内のシリコ
ン酸化膜2に比べてCMP研磨前の膜厚が薄いため、C
MP研磨後の膜厚も素子形成領域のシリコン酸化膜2よ
りも薄くなる。
【0050】次に、図6に示すように、リン酸を用いて
シリコン窒化膜4を除去し、フッ酸を用いてシリコン酸
化膜3、シリコン酸化膜2の一部を除去することによ
り、アライメントマーク領域11Aに埋込シリコン酸化
膜2Aを形成し、メモリセル領域11Bに埋込シリコン
酸化膜2Bを形成し、周辺回路領域11Cに埋込シリコ
ン酸化膜2Cを形成して溝型素子分離構造を完成させ
る。この時、素子形成領域11B,11Cそれぞれの埋
込酸化膜2B,2Cの表面は半導体基板1の表面とほぼ
同じになっているのに対し、アライメントマーク形成領
域11Aの溝10A内の埋込シリコン酸化膜2Aの表面
は半導体基板1よりも300から500nm程度低くなっ
ている。
【0051】続いて、図7に示すように、熱酸化により
厚さ4〜10nm程度のゲート酸化膜6を形成し、50〜
150nmの厚さのリンがドーピングされたポリシリコン
膜7、50〜150nmの厚さのタングステンシリサイド
膜8を順に堆積する。
【0052】次に、素子分離構造形成工程で作成したア
ライメントマーク(埋込シリコン酸化膜2A)を用い
て、写真製版技術により素子分離領域にゲート電極を重
ね合わせるパターンを形成するアライメント処理を行
い、図8に示すように、タングステンシリサイド膜8及
びポリシリコン膜7をドライエッチングにより一部除去
すしてゲート電極14を形成する。
【0053】このとき、素子形成領域の埋込シリコン酸
化膜2B,2Cは半導体基板1の表面に対してほぼ同じ
高さであるためにゲート電極14の形成時に溝10Bあ
るいは10Cのエッジ部で電極材料の残が発生しにく
く、素子の歩留まりが向上する。
【0054】なお、ポリシリコン膜7とタングステンシ
リサイド膜8との積層構造は、光が透過しないためアラ
イメント処理時に埋込シリコン酸化膜2Aを直接に画像
認識することは不可能であるが、図7に示すように、埋
込シリコン酸化膜2Aと半導体基板1との間の段差が上
部に形成されるタングステンシリサイド膜8に反映され
るため、回折光によりマーク検出を行う第1の方法でも
画像認識による検出する第2の方法でも高精度にアライ
メント処理を行うことができる。
【0055】同様にして、ゲート電極14形成用の第1
の電極材料がポリシリコンと金属の積層構造あるいは金
属である場合も光を透過させないが、埋込シリコン酸化
膜2Aと半導体基板1との間の段差が上部に形成される
第1の電極材料に十分反映されるため問題ない。
【0056】図9はアライメントマーク領域11Aの平
面構造を示す平面図である。同図に示すように、アライ
メントマーク領域11A内に矩形状の埋込シリコン酸化
膜2Aが形成される。同図におけるA−A断面が図8の
構造となる。このとき、埋込シリコン酸化膜2Aの長辺
をL1、短辺をL2とした場合、短辺L2の長さが10
Aの深さの2倍以上であれば、図8で示す構造の埋込シ
リコン酸化膜2Aを比較的容易に得ることができる。
【0057】図10はメモリセル領域11Bの平面構造
を示す平面図である。同図において、15は活性領域で
あり、B−B断面が図8の構造となる。図11は周辺回
路領域11Cの平面構造を示す断面図である。同図にお
けるC−C断面が図8の構造となる。
【0058】以降、ビット線の形成、キャパシタの形
成、アルミニウム等の材料を用いた配線層を形成する等
の既存の処理を経てDARMを完成する。
【0059】このように、従来の製造方法に比べて製造
ステップ数を増加させることなく、精度良いアライメン
ト処理を行って高性能なDRAMを製造することができ
る。
【0060】<素子形成領域の埋込シリコン酸化膜>実
施の形態1のDRAMの埋込シリコン酸化膜2B(2
C)は、実際には図12に示すように、埋込シリコン酸
化膜2B(2C)の表面高さを半導体基板1の表面高さ
より若干高く形成している。
【0061】図13に示すように、埋込シリコン酸化膜
2Bの高さが半導体基板1の表面の高さとが同一の場
合、ゲート電極14から生じる電界が半導体基板1内を
伝わる度合いと埋込シリコン酸化膜2B内を伝わる度合
いとの差によって、図13の等電界線E1〜E3に示す
ように、溝10Bの表面エッジ部で電界集中が生じてし
まうという不具合がある。
【0062】このような構造の実施の形態1は、埋込シ
リコン酸化膜2Bの半導体基板1の表面からの高さを、
ゲート電極14にゲート電圧を印加した際、ゲート電極
14から生じる電界の半導体基板1内を伝わる度合いと
埋込シリコン酸化膜2B内の伝わる度合いとの差を補う
程度の高さに調整することにより、図12の等電界線E
1〜E3で示すように均一な電界分布を得ることができ
る。
【0063】この効果は、溝幅の比較的狭い溝10Bが
形成されるメモリセル領域11Bにおいて特に有効であ
る。
【0064】<第2の製造方法>図14〜図21は実施
の形態1のDRAMの第2の製造方法を示す断面図であ
る。これらの図を参照してその製造方法を説明する。
【0065】図14〜図17で示す工程は、従来の図4
1〜図44で示した工程と同じであるので説明は省略す
る。
【0066】図14〜図17で示した工程の後、図18
に示すように、素子形成領域であるメモリセル領域11
B及び周辺回路領域11C上を第2のレジストパターン
9で覆い、シリコン窒化膜4をマスクとしてフッ酸を用
いて、アライメントマーク形成領域11Aの埋込酸化膜
2Aの上層部の一部を除去する。このステップにおいて
フッ酸を用いる代わりにドライエッチングを行っても良
い。
【0067】図19〜図21で示す工程は、図6〜図8
で示した第1の製造方法と同様にして行われる。
【0068】第2の製造方法は、第1の製造方法に比べ
て1ステップ増加するが、図18で示す工程はアライメ
ントマーク領域11Aのシリコン酸化膜2のみを除去で
きるため、埋込シリコン酸化膜2と半導体基板1の表面
との間に生じる段差を任意に設定することができる利点
を有する。
【0069】また、第2の製造方法では、図16で示す
絶対段差低減のためのレジストパターン形成およびドラ
イエッチング処理をアライメントマーク領域11Aの溝
10Aでは行わない例を示したが、第1の製造方法にお
ける図4で示したようにアライメントマーク領域11A
の溝部10Aに対してもドライエッチングを行い、溝1
0A内のシリコン酸化膜2をより低くするようにしても
よい。その場合、埋込シリコン酸化膜2Aと半導体基板
1の表面と間に生じる段差はより大きくなりアライメン
トマーク検出が容易になることは明らかである。
【0070】<<実施の形態2>>図22はこの発明の
実施の形態2である半導体装置の断面構造を示す断面図
である。図22に示すように、半導体基板1内の溝10
B,10Cそれぞれにシリコン酸化膜2B,2Cが埋め
込まれている。一方、溝10Aには全くシリコン酸化膜
が形成されていない。すなわち、アライメントマーク領
域11Aには完全露出状態の溝10Aが形成され、メモ
リセル領域11Bには狭い幅の埋込シリコン酸化膜2B
が形成され、周辺回路領域11Cには広い幅の埋込シリ
コン酸化膜2Cが形成される。
【0071】ここで、素子形成領域(メモリセル領域1
1B,周辺回路領域11C)の溝10B及び10Cそれ
ぞれに埋め込まれている埋込シリコン酸化膜2B及び2
Cの表面は半導体基板1の表面とほぼ同じ高さであるの
に対し、溝10Aの底面は半導体基板1の表面よりも十
分に落ち込んで低くなっている。
【0072】このような構造の実施の形態2のDRAM
は、溝10Aの底面を半導体基板1の表面より十分低く
することにより、埋込シリコン酸化膜2Aの表面と半導
体基板1の表面との間に段差が生じるため、上部にゲー
ト電極材料を形成した場合にもゲート電極材料に埋込シ
リコン酸化膜2Aと半導体基板1との間の段差が十分反
映される。
【0073】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、溝10A
の底面と半導体基板1との間の段差を30nm以上にすれ
ば十分高いアライメント精度を得ることができる。
【0074】<製造方法>図23〜図30は実施の形態
2の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
【0075】図23〜図26で示す工程は、実施の形態
1の第2の製造方法である図14〜図17で示す工程
(従来の図41〜図44で示す工程)と同じであるので
説明は省略する。
【0076】図23〜図26で示した工程の後、図27
に示すように、素子形成領域であるメモリセル領域11
B及び周辺回路領域11C上を第2のレジストパターン
9で覆い、シリコン窒化膜4をマスクとしてフッ酸を用
いて、アライメントマーク形成領域11Aの埋込酸化膜
2Aを全て除去する。このステップにおいてフッ酸を用
いる代わりにドライエッチングを行っても良い。
【0077】図28〜図30で示す工程は、図19〜図
21で示した実施の形態1の第2の製造方法(図6〜図
8で示した第1の製造方法)と同様にして行われる。
【0078】また、実施の形態2の製造方法では、図2
5で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域1
1Aの溝10Aでは行わない例を示したが、実施の形態
1の第1の製造方法における図4で示したように、アラ
イメントマーク領域11Aの溝部10Aに対してもドラ
イエッチングを行い、この段階で、溝10A内のシリコ
ン酸化膜2をある程度低くするようにしてもよい。
【0079】<<実施の形態3>> <構造>図31はこの発明の実施の形態3である半導体
装置の断面構造を示す断面図である。図31に示すよう
に、半導体基板1内の溝13A,10B及び10Cそれ
ぞれにシリコン酸化膜2A,2B及び2Cが埋め込まれ
ている。すなわち、アライメントマーク領域11Aには
埋込シリコン酸化膜2Aが形成され、メモリセル領域1
1Bには狭い幅の埋込シリコン酸化膜2Bが形成され、
周辺回路領域11Cには広い幅の埋込シリコン酸化膜2
Cが形成される。
【0080】ここで、素子形成領域(メモリセル領域1
1B,周辺回路領域11C)の溝10B及び10Cそれ
ぞれに埋め込まれている埋込シリコン酸化膜2B及び2
Cの表面は半導体基板1の表面とほぼ同じ高さであるの
に対し、溝13Aに埋め込まれている埋込シリコン酸化
膜2Aの表面は半導体基板1の表面よりも落ち込んで低
くなっている。
【0081】このような構造の実施の形態3のDRAM
は、溝13A内の埋込シリコン酸化膜2Aの表面を半導
体基板1の表面より十分低くすることにより、埋込シリ
コン酸化膜2Aの表面と半導体基板1の表面との間に段
差が生じるため、上部にゲート電極材料を形成した場合
にもゲート電極材料に十分埋込シリコン酸化膜2Aと半
導体基板1との間の段差が十分に反映される。
【0082】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる段差によってアライメント
マーク検出が容易となり、精度良く重ね合わせてレジス
トパターンを形成することができ、ゲート電極を精度良
くパターニングすることができる。このとき、埋込シリ
コン酸化膜2Aと半導体基板1との間の段差を30nm以
上にすれば十分高いアライメント精度を得ることができ
る。
【0083】一方、埋込シリコン酸化膜2Aと同時に形
成される素子形成領域(メモリセル領域11B,周辺回
路領域11C)の埋込シリコン酸化膜2B及び2Cは基
板表面と同程度の高さに形成されるため、ゲート電極1
4からの電界が集中してトランジスタの電流電圧特性に
おけるハンプが現れ、しきい値電圧および、待機時電流
のばらつきが大きくなるということはない。また、電極
エッチングの際にエッジ部で電極材料の残が発生し、素
子の歩留まりを低下させることもない。
【0084】また、溝13A内の下層部に埋込シリコン
酸化膜2Aが形成され溝13Aの側面の上層部は完全に
露出された状態となるため、溝13Aの表面エッジ部に
生じる急峻な形状を、シリコン酸化膜2Aと半導体基板
1との間の段差に反映させることができるため、より高
いアライメント精度を得ることができる。
【0085】<製造方法>図32〜図40は実施の形態
3の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。
【0086】まず、図32に示すように、半導体基板1
上に熱酸化を用いて厚さ10から30nm程度のシリコン
酸化膜3を形成した後、LP−CVD法により厚さ50
から250nm程度のシリコン窒化膜4を堆積し、写真製
版技術を用いて所定の領域を規定し、ドライエッチング
技術を用いてシリコン窒化膜4、シリコン酸化膜3を除
去することにより、半導体基板1に深さ200〜500
nmの溝10(10A〜10C)を形成する。すなわち、
アライメントマーク領域11Aには広い幅の溝10Aを
形成し、メモリセル領域11Bには狭い幅の溝10Bを
形成し、周辺回路領域11Cには広い幅の溝10Cを形
成する。
【0087】続いて、図33に示すように、素子形成領
域(メモリセル領域11B,周辺回路領域11C)をレ
ジストパターン9で覆い、レジストパターン9およびシ
リコン窒化膜4をマスクとしてドライエッチングによ
り、アライメントマーク形成領域11Aの溝10Aの深
さを200から500nm深くして溝13Aを形成する。
【0088】次に、図34に示すように、熱酸化するこ
とにより、溝13A,溝10B及び溝10Cの側面およ
び底面に5〜30nmの酸化膜を形成した後、LP−CV
D法によりシリコン酸化膜2を500nm〜1μmの厚さ
で堆積させる。この時、溝13Aは溝10B及び溝10
Cに比べて底面が深く形成されているため溝13A内の
シリコン酸化膜2の表面高さは溝10C内のシリコン酸
化膜2の表面よりも低くなっている。
【0089】次に、図35に示すように、絶対段差を低
減するために、写真製版技術を用いて溝幅が広い溝13
A及び溝10C上のみにレジストパターン5を形成し、
ドライエッチングを用いてシリコン酸化膜2を300〜
500nm程度除去する。
【0090】続いて、図36に示すように、レジストパ
ターン5を除去した後、CMP法を用いて、シリコン窒
化膜4上のシリコン酸化膜2および溝13A,溝10B
及び溝10C内のシリコン酸化膜2の一部を除去する。
CMP研摩前において、アライメントマーク領域11A
の溝13A上のシリコン酸化膜2の表面高さは、素子形
成領域の溝10B及び溝10Cのシリコン酸化膜2の表
面高さに比べて低いため、CMP研磨後の表面高さも素
子形成領域のシリコン酸化膜2の表面高さよりも薄くな
る。
【0091】次に、図37に示すように、リン酸を用い
てシリコン窒化膜4を除去し、フッ酸を用いてシリコン
酸化膜3、埋込酸化膜2の一部を除去することにより溝
型素子分離構造を完成させる。この時、素子形成領域の
埋込シリコン酸化膜2B及び2Cの表面は半導体基板1
の表面とほぼ同じになっていることに対し、アライメン
トマーク形成領域11Aの溝13Aの埋込シリコン酸化
膜2Aの表面は半導体基板1よりも300〜500nm程
度低くなっている。
【0092】続いて、図38に示すように、熱酸化によ
り厚さ4〜10nm程度のゲート酸化膜6を形成し、50
〜150nmの厚さのリンがドーピングされたポリシリコ
ン膜7、50〜150nmの厚さのタングステンシリサイ
ド膜8を順に堆積する。
【0093】次に、図40示すように、図37で示す工
程で完成したアライメントマーク(埋込シリコン酸化膜
2A)を用いて写真製版技術により素子分離領域にゲー
ト電極を重ね合わせるパターンを形成し、タングステン
シリサイド膜8、ポリシリコン膜7、をドライエッチン
グにより一部除去することによりゲート電極14を形成
する。
【0094】このとき、素子形成領域の埋込シリコン酸
化膜2B,2Cの表面は半導体基板1の表面に対してほ
ぼ同じ高さであるためにゲート電極14の形成時に溝1
0Bあるいは10Cのエッジ部で電極材料の残が発生し
にくく、素子の歩留まりが向上する。
【0095】また、実施の形態3の製造方法では、図3
5で示す絶対段差低減のためのレジストパターン形成お
よびドライエッチング処理をアライメントマーク領域1
1Aの溝13Aでは行わない例を示したが、実施の形態
1の第1の製造方法における図4で示したようにアライ
メントマーク領域11Aの溝部13Aに対してもドライ
エッチングを行い、溝13A内のシリコン酸化膜2をよ
り低くするようにしてもよい。その場合、埋込シリコン
酸化膜2Aと半導体基板1の表面と間に生じる段差はよ
り大きくなりアライメントマーク検出が容易になること
は明らかである。
【0096】すなわち、溝10B上のシリコン酸化膜2
を溝10C上のシリコン酸化膜2より余分に除去する必
要が生じ、メモリセル領域11Bの溝10B上のシリコ
ン酸化膜2を選択的に除去するため、図35で示すステ
ップが不可欠となる。
【0097】したがって、図35で示すステップにおい
て、溝10B上のシリコン酸化膜2と溝10A内の溝1
0A上のシリコン酸化膜2とが同時に除去することによ
って、ステップ数を増加させることなく、埋込シリコン
酸化膜2Aと半導体基板1の表面と間に生じる段差をよ
り大きくすることができる。
【0098】<<その他>>実施の形態1〜実施の形態
3の製造方法では、LP−CVD法によってシリコン酸
化膜2を形成する方法について示したが、他の手法でシ
リコン酸化膜2を形成しても良く、その場合、溝幅によ
りシリコン酸化膜2の膜厚を変更する必要があるため、
レジストマスク形成領域は埋込形状に応じて絶対段差が
低減できるようにすれば良い。
【0099】また、実施の形態1〜実施の形態3では、
ゲート電極材料としてポリシリコン膜とタングステンシ
リサイド膜の積層膜の例を示したが、シリサイド膜はチ
タンシリサイド等の他のシリサイド膜であっても、ま
た、シリサイド膜のかわりにタングステンなどの金属
膜、あるいは金属膜と金属窒化膜の積層膜を用いても同
様の効果が得られることは明らかである。さらに、ポリ
シリコン膜とタングステンシリサイド膜の積層膜のかわ
りに金属膜を用いても良い。
【0100】
【発明の効果】以上説明したように、この発明における
請求項1記載の半導体装置において、アライメントマー
クの表面高さを半導体基板の表面高さよりも低くして、
それら表面の間に段差を設け、アライメントマークの上
部に上部形成層が形成された場合にも当該上部形成層に
上記段差を反映した段差が形成されるため、上部形成層
に生じる段差によってアライメントマークの位置検出が
容易となり、位置精度良く製造された半導体装置を得る
ことができる。
【0101】請求項2記載の半導体装置において、アラ
イメントマークを構成するアライメントマーク溝内絶縁
膜は第1の溝の下層部に形成され、アライメントマーク
溝内絶縁膜の表面高さを半導体基板の表面高さよりも低
くして、それら表面の間に段差を設け、アライメントマ
ーク溝内絶縁膜の上部に上部形成層が形成された場合に
も当該上部形成層に上記段差を反映した段差が形成され
るため、上部形成層に生じる段差によってアライメント
マークの位置検出が容易となり、位置精度良く製造され
た半導体装置を得ることができる。
【0102】加えて、第1の溝内の下層部にアライメン
トマーク溝内絶縁膜が形成され第1の溝の側面の上層部
は完全に露出された状態となり、第1の溝の表面エッジ
部に生じる形状を、アライメントマークと半導体基板と
の間の段差に反映させることができるため、より位置精
度良く製造された半導体装置を得ることができる。
【0103】請求項3記載の半導体装置において、素子
分離用絶縁膜はその表面高さが半導体基板の表面以上に
なるように形成されるため、その上部に制御電極を形成
して制御電極に制御電圧を付与することによって動作す
る半導体素子を構成する場合、当該制御電極から生じる
電界が半導体基板内を伝わる度合いと素子分離用絶縁膜
内を伝わる度合いとの差を補う程度の高さに素子分離用
絶縁膜の高さを設定することにより、制御電極に制御電
圧を付与した場合に電界集中が生じない均一な電界分布
を得ることができる。
【0104】請求項4記載の半導体装置において、アラ
イメントマーク溝内絶縁膜の表面は、半導体基板の表面
よりも30nm以上低いため、アライメントマーク溝内
絶縁膜の上部に上部形成層が形成された場合にも当該上
部形成層に反映されるように、アライメントマーク溝内
絶縁膜と半導体基板との段差を比較的容易に形成するこ
とができる。
【0105】請求項5記載の半導体装置において、アラ
イメントマークの第1の溝の平面構造は矩形であり、そ
の短辺の長さが第1の溝の深さの2倍以上であるため、
アライメントマーク溝内絶縁膜の上部に上部形成層が形
成された場合にも当該上部形成層の段差として反映され
るように、アライメントマーク溝内絶縁膜と半導体基板
との段差を比較的容易に形成することができる。
【0106】請求項6記載の半導体装置において、素子
形成領域上に形成される電極層は金属層あるいは金属化
合物層であり、製造工程時に全面に電極層が形成された
状態ではその下層にあるアライメントマーク溝内絶縁膜
の存在は画像認識不可能であるが、アライメントマーク
溝内絶縁膜と半導体基板との間の段差が当該電極層の段
差として反映されるため、その段差によってアライメン
トマークの位置検出を行うことが可能となり、当該アラ
イメントマークに基づき精度良くパターニングされた電
極層を得ることができる。
【0107】請求項7記載の半導体装置において、第1
の溝の底面高さを半導体基板の表面高さよりも低くし
て、それら面の間に段差を設け、第1の溝の上部に上部
形成層が形成された場合にも当該上部形成層に上記段差
を反映した段差が形成されるため、上部形成層に生じる
段差によってアライメントマークの位置検出が容易とな
り、位置精度良く製造された半導体装置を得ることがで
きる。
【0108】請求項8記載の半導体装置の製造方法で製
造されるアライメントマークの表面高さを半導体基板の
表面高さよりも低くすることにより、それら表面の間に
段差を設け、アライメントマークの上部に形成される電
極層に上記段差を反映した段差が形成されるため、ステ
ップ(h)において、電極層自体に生じる段差によってア
ライメントマークの位置検出が容易となり、当該アライ
メントマークに基づき電極層を精度良くパターニングす
ることができる。
【0109】請求項9記載の半導体装置の製造方法で製
造されるアライメントマークの一部であるアライメント
マーク溝内絶縁膜の表面高さを半導体基板の表面高さよ
りも低くすることにより、それら表面の間に段差を設
け、アライメントマーク溝内絶縁膜の上部に形成される
電極層に上記段差を反映した段差が形成されるため、電
極層自体に生じる段差をアライメントマークとすること
ができる。
【0110】請求項10記載の半導体装置の製造方法で
製造されるアライメントマークである第1の溝の底面高
さを半導体基板の表面高さよりも低くすることにより、
それら面の間に段差を設け、第1の溝の上部に形成され
る電極層に上記段差を反映した段差が形成されるため、
電極層自体に生じる段差をアライメントマークとするこ
とができる。
【0111】請求項11記載の半導体装置の製造方法に
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第1の回路用溝で素子分離される第1の回路形成領域
と、比較的幅の広い第2の回路用溝で素子分離される第
2の回路形成領域とを含んでいる。
【0112】比較的幅の狭い第1の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第2の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第1の回路形成領域上の絶縁膜を第2の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第1の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【0113】したがって、ステップ(d)において、第1
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を増加
させることなく、自身と半導体基板の表面との間に生じ
る段差が、アライメントマークの上部に形成される電極
層の段差として反映されるアライメントマークを形成す
ることができる。
【0114】請求項12記載の半導体装置の第1の回路
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
【0115】この発明に係る請求項13記載の半導体装
置の製造方法で製造されるアライメントマークの一部で
あるアライメントマーク溝内絶縁膜の表面高さを半導体
基板の表面高さよりも低くすることにより、それら表面
の間に段差を設け、アライメントマークの上部に形成さ
れる電極層に上記段差を反映した段差が形成されるた
め、ステップ(f)において、電極層自体に生じる段差に
よってアライメントマークの位置検出が容易となり、当
該アライメントマークに基づき電極層を精度良くパター
ニングすることができる。
【0116】請求項14記載の半導体装置の製造方法の
ステップ(d-2)において、アライメントマーク領域に対
応する絶縁膜部分を除く絶縁膜上にレジストパターンを
マスクとして絶縁膜を除去することにより、ステップ(d
-3)後にアライメントマーク溝内絶縁膜と半導体基板の
表面との間に生じる段差が、アライメントマークの上部
に形成される電極層の段差として反映される。
【0117】請求項15記載の半導体装置の製造方法に
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第1の回路用溝で素子分離される第1の回路形成領域
と、比較的幅の広い第2の回路用溝で素子分離される第
2の回路形成領域とを含んでいる。
【0118】比較的幅の狭い第1の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第2の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第1の回路形成領域上の絶縁膜を第2の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第1の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【0119】したがって、ステップ(d)において、第1
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することにより、ステップ数を必要
以上に増加させることなく、自身と半導体基板の表面と
の間に生じる段差が、アライメントマークの上部に形成
される電極層の段差として反映されるアライメントマー
クを形成することができる。
【0120】請求項16記載の半導体装置の第1の回路
形成領域はダイナミック型のメモリセルからなる領域を
含んでいるため、ダイナミック型のメモリセルの電極層
を精度良くパターニングすることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1である半導体装置
(DRAM)の断面構造を示す断面図である。
【図2】 実施の形態1の第1の製造方法を示す断面図
である。
【図3】 実施の形態1の第1の製造方法を示す断面図
である。
【図4】 実施の形態1の第1の製造方法を示す断面図
である。
【図5】 実施の形態1の第1の製造方法を示す断面図
である。
【図6】 実施の形態1の第1の製造方法を示す断面図
である。
【図7】 実施の形態1の第1の製造方法を示す断面図
である。
【図8】 実施の形態1の第1の製造方法を示す断面図
である。
【図9】 アライメントマーク領域の平面構造を示す平
面図である。
【図10】 メモリセル領域11Bの平面構造を示す断
面図である。
【図11】 周辺回路領域11Cの平面構造を示す断面
図である。
【図12】 実施の形態1の効果説明用の断面図であ
る。
【図13】 実施の形態1の効果説明用の断面図であ
る。
【図14】 実施の形態1の第2の製造方法を示す断面
図である。
【図15】 実施の形態1の第2の製造方法を示す断面
図である。
【図16】 実施の形態1の第2の製造方法を示す断面
図である。
【図17】 実施の形態1の第2の製造方法を示す断面
図である。
【図18】 実施の形態1の第2の製造方法を示す断面
図である。
【図19】 実施の形態1の第2の製造方法を示す断面
図である。
【図20】 実施の形態1の第2の製造方法を示す断面
図である。
【図21】 実施の形態1の第2の製造方法を示す断面
図である。
【図22】 この発明の実施の形態2である半導体装置
(DRAM)の断面構造を示す断面図である。
【図23】 実施の形態2の製造方法を示す断面図であ
る。
【図24】 実施の形態2の製造方法を示す断面図であ
る。
【図25】 実施の形態2の製造方法を示す断面図であ
る。
【図26】 実施の形態2の製造方法を示す断面図であ
る。
【図27】 実施の形態2の製造方法を示す断面図であ
る。
【図28】 実施の形態2の製造方法を示す断面図であ
る。
【図29】 実施の形態2の製造方法を示す断面図であ
る。
【図30】 実施の形態2の製造方法を示す断面図であ
る。
【図31】 この発明の実施の形態3である半導体装置
(DRAM)の断面構造を示す断面図である。
【図32】 実施の形態3の製造方法を示す断面図であ
る。
【図33】 実施の形態3の製造方法を示す断面図であ
る。
【図34】 実施の形態3の製造方法を示す断面図であ
る。
【図35】 実施の形態3の製造方法を示す断面図であ
る。
【図36】 実施の形態3の製造方法を示す断面図であ
る。
【図37】 実施の形態3の製造方法を示す断面図であ
る。
【図38】 実施の形態3の製造方法を示す断面図であ
る。
【図39】 実施の形態3の製造方法を示す断面図であ
る。
【図40】 従来の半導体装置(DRAM)の断面構造
を示す断面図である。
【図41】 従来の半導体装置の製造方法を示す断面図
である。
【図42】 従来の半導体装置の製造方法を示す断面図
である。
【図43】 従来の半導体装置の製造方法を示す断面図
である。
【図44】 従来の半導体装置の製造方法を示す断面図
である。
【図45】 従来の半導体装置の製造方法を示す断面図
である。
【図46】 従来の半導体装置の製造方法を示す断面図
である。
【図47】 従来の半導体装置の製造方法を示す断面図
である。
【符号の説明】
2A〜2C 埋込シリコン酸化膜、10A〜10C,1
2A,13A 溝、11B アライメントマーク領域、
11B メモリセル領域、11C 周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 溝型の素子分離構造によって半導体素子
    間が素子分離される半導体装置であって、 半導体基板と、 前記半導体基板に形成され、アライメントマークを有す
    るアライメントマーク領域とを備え、前記アライメント
    マークは、前記半導体基板の上層部に形成された第1の
    溝を少なくとも含み、 前記半導体基板に形成され、複数の半導体素子及び前記
    複数の半導体素子間を絶縁分離する素子分離用絶縁膜を
    有する素子形成領域をさらに備え、前記素子分離用絶縁
    膜は前記半導体基板の上層部に形成された第2の溝内に
    充填され、前記第1及び第2の溝の底面の前記半導体基
    板の表面からの形成深さは同程度に設定され、 前記アライメントマークの表面高さを前記半導体基板の
    表面高さよりも低くすることにより、それら表面の間に
    段差を設け、前記アライメントマークの上部に上部形成
    層が形成された場合にも当該上部形成層に前記段差を反
    映した段差が形成されることを特徴とする、半導体装
    置。
  2. 【請求項2】 前記アライメントマークは、前記第1の
    溝内に充填されるアライメントマーク溝内絶縁膜をさら
    に含み、 前記アライメントマーク溝内絶縁膜は前記第1の溝の下
    層部に形成され、前記アライメントマーク溝内絶縁膜の
    表面高さを前記半導体基板の表面高さよりも低くするこ
    とにより、それら表面の間に段差を設け、前記アライメ
    ントマーク溝内絶縁膜の上部に上部形成層が形成された
    場合にも当該上部形成層に前記段差を反映した段差が形
    成される、請求項1記載の半導体装置。
  3. 【請求項3】 前記素子分離用絶縁膜は、その表面高さ
    が前記半導体基板の表面以上になるように形成され、 前記素子分離用絶縁膜を含む前記素子形成領域上に形成
    され、素子の動作制御を行う制御電極をさらに備える、
    請求項2記載の半導体装置。
  4. 【請求項4】 前記アライメントマーク溝内絶縁膜の表
    面は、前記半導体基板の表面よりも30nm以上低い、
    請求項2記載の半導体装置。
  5. 【請求項5】 前記アライメントマークの前記第1の溝
    の平面構造は矩形であり、その短辺の長さが前記第1の
    溝の深さの2倍以上である、請求項2記載の半導体装
    置。
  6. 【請求項6】 前記素子形成領域上に形成される電極層
    をさらに備え、 前記電極層は金属層あるいは金属化合物層を含む、請求
    項2記載の半導体装置。
  7. 【請求項7】 前記アライメントマークは、内部が完全
    に露出された溝を含み、 前記第1の溝の底面高さを前記半導体基板の表面高さよ
    りも低くすることにより、それら面の間に段差を設け、
    前記第1の溝上部に上部形成層が形成された場合にも当
    該上部形成層に前記段差を反映した段差が形成される、
    請求項1記載の半導体装置。
  8. 【請求項8】 溝型の素子分離構造を有する半導体装置
    の製造方法であって、 (a) アライメントマーク領域及び素子形成領域を有する
    半導体基板を準備するステップと、 (b) 前記半導体基板の前記アライメントマーク領域及び
    前記素子形成領域の上層部にそれぞれ第1及び第2の溝
    を同時に形成するステップとを備え、前記第1及び第2
    の溝の底面の形成深さは前記半導体基板の表面から同程
    度の深さに設定され、 (c) 前記半導体基板上の全面に絶縁膜を形成するステッ
    プと、 (d) 少なくとも前記アライメントマーク領域に対応する
    前記絶縁膜部分を除く前記絶縁膜上にレジストパターン
    を形成するステップと、 (e) 前記レジストパターンをマスクとして前記絶縁膜を
    除去するステップと、 (f) 前記レジストパターンを除去した後、前記絶縁膜全
    体をさらに除去するステップとを備え、前記ステップ
    (f)は前記第2の溝内に埋め込まれた前記絶縁膜を残す
    ように行われ、前記ステップ(f)後の前記第1の溝部分
    がアライメントマークとして規定され、 (g) 前記半導体基板上の全面に電極層を形成するステッ
    プと、 (h) 前記アライメントマークの位置を認識して、前記素
    子形成領域上に前記電極層をパターニングするステップ
    とをさらに備え、 前記アライメントマークの表面高さを前記半導体基板の
    表面高さよりも低くすることにより、それら表面の間に
    段差を設け、前記アライメントマークの上部に形成され
    る前記電極層に前記段差を反映した段差が形成されるこ
    とを特徴とする、半導体装置の製造方法。
  9. 【請求項9】 前記ステップ(e)は、前記第1の溝上の
    前記絶縁膜の一部を除去するステップを含み、 前記ステップ(f)は前記第1の溝の下層部に前記絶縁膜
    が残存するように行われ、 前記アライメントマークは前記第1の溝と前記第1の溝
    の下層部に形成されるアライメントマーク溝内絶縁膜と
    によって規定され、前記アライメントマーク溝内絶縁膜
    の表面高さを前記半導体基板の表面高さよりも低くする
    ことにより、それら表面の間に段差を設け、前記アライ
    メントマークの上部に形成される電極層に前記段差を反
    映した段差が形成される、請求項8記載の半導体装置の
    製造方法。
  10. 【請求項10】 前記ステップ(e)は、前記第1の溝上
    及び溝内の前記絶縁膜を全て除去するステップを含み、 前記アライメントマークは前記第1の溝のみによって規
    定され、前記第1の溝の底面高さを前記半導体基板の表
    面高さよりも低くすることにより、それら表面の間に段
    差を設け、前記第1の溝の上部に形成される前記電極層
    に前記段差を反映した段差が形成される、請求項8記載
    の半導体装置の製造方法。
  11. 【請求項11】 前記第2の溝は、比較的幅の狭い第1
    の回路用溝と比較的幅の広い第2の回路用溝とを含み、 前記素子形成領域は前記第1の回路用溝で素子分離され
    る第1の回路形成領域と、前記第2の回路用溝で素子分
    離される第2の回路形成領域とを含み、 前記ステップ(d) は、前記アライメントマーク領域及び
    前記第1の回路形成領域に対応する前記絶縁膜部分を除
    く前記絶縁膜上に前記レジストパターンを形成する、請
    求項8記載の半導体装置の製造方法。
  12. 【請求項12】 前記第1の回路形成領域はダイナミッ
    ク型のメモリセルからなる領域を含み、 前記第2の回路形成領域は前記メモリセルを駆動する周
    辺回路を形成する領域を含む、請求項11記載の半導体
    装置の製造方法。
  13. 【請求項13】 溝型の素子分離構造を有する半導体装
    置の製造方法であって、 (a) アライメントマーク領域及び素子形成領域を有する
    半導体基板を準備するステップと、 (b) 前記アライメントマーク領域及び前記素子形成領域
    の上層部にそれぞれ第1及び第2の溝を形成するステッ
    プとを備え、前記ステップ(b) は前記第1の溝の底面が
    前記第2の溝の底面より前記半導体基板の表面から深く
    なるように形成し、 (c) 前記半導体基板上の全面に絶縁膜を形成するステッ
    プと、 (d) 前記絶縁膜を除去するステップとを備え、前記ステ
    ップ(d)は前記第1の溝の下層部に前記絶縁膜がアライ
    メントマーク溝内絶縁膜として残存し、かつ前記第2の
    溝内に埋め込まれた前記絶縁膜を残すように行い、前記
    ステップ(d) 後の前記第1の溝部及び前記アライメント
    マーク溝内絶縁膜がアライメントマークとして規定さ
    れ、 (e) 前記半導体基板上の全面に電極層を形成するステッ
    プと、 (f) 前記アライメントマークの位置を認識して、前記素
    子形成領域上に前記電極層をパターニングするステップ
    とをさらに備え、 前記アライメントマーク溝内絶縁膜の表面高さを前記半
    導体基板の表面高さよりも低くすることにより、それら
    表面の間に段差を設け、前記アライメントマーク溝内絶
    縁膜の上部に形成される電極層に前記段差を反映した段
    差が形成される、半導体装置の製造方法。
  14. 【請求項14】 前記ステップ(d)は、 (d-1) 前記アライメントマーク領域に対応する前記絶縁
    膜部分を除く前記絶縁膜上にレジストパターンを形成す
    るステップと、 (d-2) 前記レジストパターンをマスクとして前記絶縁膜
    を除去するステップと、 (d-3) 前記レジストパターンを除去した後、前記絶縁膜
    全体をさらに除去するステップとを含む、請求項13記
    載の半導体装置の製造方法。
  15. 【請求項15】 前記第2の溝は、比較的幅の狭い第1
    の回路用溝と比較的幅の広い第2の回路用溝とを含み、 前記素子形成領域は前記第1の回路用溝で素子分離され
    る第1の回路形成領域と、前記第2の回路用溝で素子分
    離される第2の回路形成領域とを含み、 前記ステップ(d) は、前記アライメントマーク領域及び
    前記第1の回路形成領域に対応する前記絶縁膜部分を除
    く前記絶縁膜上に前記レジストパターンを形成する、請
    求項14記載の半導体装置の製造方法。
  16. 【請求項16】 前記第1の回路形成領域はダイナミッ
    ク型のメモリセルからなる領域を含み、 前記第2の回路形成領域は前記メモリセルを駆動する周
    辺回路を形成する領域を含む、請求項15記載の半導体
    装置の製造方法。
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