JP2002170877A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ＣＭＰ法による活性化領域上の絶縁膜残りを
無くすとともに、素子分離領域と活性化領域との高低差
を低減することを課題とする。 【解決手段】 異なる広さを有する複数の活性化領域と
該活性化領域間に素子分離領域とが形成されてなる半導
体装置を製造するにあたり、絶縁膜の堆積密度差による
ＣＭＰ法の研磨レートの差により活性化領域上に残存す
る絶縁膜を除去するとともに溝内の絶縁膜を後退させる
工程を含むことを特徴とする半導体装置の製造方法によ
り上記の課題を解決する。
無くすとともに、素子分離領域と活性化領域との高低差
を低減することを課題とする。 【解決手段】 異なる広さを有する複数の活性化領域と
該活性化領域間に素子分離領域とが形成されてなる半導
体装置を製造するにあたり、絶縁膜の堆積密度差による
ＣＭＰ法の研磨レートの差により活性化領域上に残存す
る絶縁膜を除去するとともに溝内の絶縁膜を後退させる
工程を含むことを特徴とする半導体装置の製造方法によ
り上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に集積回路素子の素子分離領域の形成方
法に特徴を有する半導体装置の製造方法に関する。
方法に関し、特に集積回路素子の素子分離領域の形成方
法に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、集積回路素子の高集積化に伴い、
素子の微細化と共に素子分離領域の微細化も進んでい
る。素子分離領域を形成する技術として、半導体基板表
面に溝を形成し、この溝を絶縁膜で埋め込んだ後平坦化
するようなトレンチ素子分離技術が用いられている。こ
のような技術は素子分離領域の微細化に適しているが、
素子分離領域が半導体基板表面より低くなった場合、ト
ランジスタのチャネル端部において電界集中によるハン
プ電流が発生するという問題がある。このような問題に
対して、例えば特開平１１−２６５７１号公報により、
素子分離領域がシリコン基板表面より低くならないよう
にする方法が提案されている。この方法を図３及び図４
を用いて以下に詳しく説明する。
素子の微細化と共に素子分離領域の微細化も進んでい
る。素子分離領域を形成する技術として、半導体基板表
面に溝を形成し、この溝を絶縁膜で埋め込んだ後平坦化
するようなトレンチ素子分離技術が用いられている。こ
のような技術は素子分離領域の微細化に適しているが、
素子分離領域が半導体基板表面より低くなった場合、ト
ランジスタのチャネル端部において電界集中によるハン
プ電流が発生するという問題がある。このような問題に
対して、例えば特開平１１−２６５７１号公報により、
素子分離領域がシリコン基板表面より低くならないよう
にする方法が提案されている。この方法を図３及び図４
を用いて以下に詳しく説明する。
【０００３】図３（ａ）に示すように、シリコン基板２
０１上に、酸化拡散技術により酸化膜２０２を１００Å
程度に形成した後、公知のＣＶＤ技術により窒化膜２０
３を２０００Å程度に形成する。次に、図３（ｂ）に示
すように、公知のフォトリソグラフィー技術及び異方性
エッチング技術を用いて、素子分離領域の酸化膜２０２
が露出するように窒化膜２０３をパターニングする。次
に、図３（ｃ）に示すように、パターニングした窒化膜
２０３をマスクにして、酸化膜２０２をエッチングし、
さらにシリコン基板２０１をエッチングして深さ０．２
〜０．７μｍ程度の素子分離用の溝２０４を形成する。
次に、図３（ｄ）に示すように、熱リン酸液中で窒化膜
２０３に等方性エッチングを施す。これにより、窒化膜
２０３のパターンエッジは、図３（ｄ）の点線で示した
通常の場合と比較して、トランジスタ形成領域側に膜厚
５００Å程度に後退する。次に、図３（ｅ）に示すよう
に、シリコン基板２０１を酸化処理して、素子分離用の
溝２０４の底面及び側面に１５０Å程度の酸化膜２０５
を形成した後、図３（ｆ）に示すように、ＣＶＤ技術に
より、酸化膜２０６を膜厚０．４〜１．０μｍ程度に堆
積する。次に、図３（ｇ）に示すように、ＣＭＰ（Chem
ical Mechanical Polishing）法を用いて、酸化膜２０
６を、窒化膜２０３が露出するまで平坦化する。次に、
図３（ｈ）に示すように、熱リン酸液中で窒化膜２０３
を除去し、最後に図３（ｉ）に示すように、酸化膜２０
２を除去してトレンチ分離構造を形成する。
０１上に、酸化拡散技術により酸化膜２０２を１００Å
程度に形成した後、公知のＣＶＤ技術により窒化膜２０
３を２０００Å程度に形成する。次に、図３（ｂ）に示
すように、公知のフォトリソグラフィー技術及び異方性
エッチング技術を用いて、素子分離領域の酸化膜２０２
が露出するように窒化膜２０３をパターニングする。次
に、図３（ｃ）に示すように、パターニングした窒化膜
２０３をマスクにして、酸化膜２０２をエッチングし、
さらにシリコン基板２０１をエッチングして深さ０．２
〜０．７μｍ程度の素子分離用の溝２０４を形成する。
次に、図３（ｄ）に示すように、熱リン酸液中で窒化膜
２０３に等方性エッチングを施す。これにより、窒化膜
２０３のパターンエッジは、図３（ｄ）の点線で示した
通常の場合と比較して、トランジスタ形成領域側に膜厚
５００Å程度に後退する。次に、図３（ｅ）に示すよう
に、シリコン基板２０１を酸化処理して、素子分離用の
溝２０４の底面及び側面に１５０Å程度の酸化膜２０５
を形成した後、図３（ｆ）に示すように、ＣＶＤ技術に
より、酸化膜２０６を膜厚０．４〜１．０μｍ程度に堆
積する。次に、図３（ｇ）に示すように、ＣＭＰ（Chem
ical Mechanical Polishing）法を用いて、酸化膜２０
６を、窒化膜２０３が露出するまで平坦化する。次に、
図３（ｈ）に示すように、熱リン酸液中で窒化膜２０３
を除去し、最後に図３（ｉ）に示すように、酸化膜２０
２を除去してトレンチ分離構造を形成する。
【０００４】このような方法によれば、素子分離領域端
がシリコン基板表面より低くなることを回避でき、電界
集中によるハンプ電流の発生を回避できる。しかしなが
らこのような方法では、図４（ａ）に示すように、下地
パターンが広い活性化領域３０１上と狭い孤立した活性
化領域３０２上とでは堆積する酸化膜２０６の堆積密度
差が生じるため、広い活性化領域３０１上の酸化膜２０
６と狭い孤立した活性化領域３０２上の酸化膜２０６と
を同時に平坦化する場合、研磨レートに差が生じてしま
う。その結果、図４（ｂ）に示すように、下地パターン
が広い活性化領域３０１上に酸化膜残り３０３が発生
し、後の工程である窒化膜２０３の除去が十分に行えな
いという問題が発生する。また、この問題に対して、平
坦化における酸化膜２０６の研磨時間を増やすことで酸
化膜残り３０３を無くそうとすると、狭い孤立した活性
化領域３０２上のシリコン窒化膜２０３が大幅に研磨さ
れ、さらにその下の活性化領域３０２まで研磨するおそ
れがある。したがって、このような方法では適度な研磨
量の見積もりが困難であるという問題がある。また、図
４（ｃ）に示すように、ゲート電極用配線３０４をパタ
ーニングする場合に、シリコン埋め込み酸化膜２０６と
シリコン基板２０１との高低差が大きいため、リソグラ
フィーでのフォーカスずれの原因となり、また図４
（ｄ）に示すように、段差部分においてゲート電極用配
線３０４の膜厚が厚くなるため、完全にエッチングされ
ずにエッチング残り３０５が発生し、電極間でショート
する原因となる。
がシリコン基板表面より低くなることを回避でき、電界
集中によるハンプ電流の発生を回避できる。しかしなが
らこのような方法では、図４（ａ）に示すように、下地
パターンが広い活性化領域３０１上と狭い孤立した活性
化領域３０２上とでは堆積する酸化膜２０６の堆積密度
差が生じるため、広い活性化領域３０１上の酸化膜２０
６と狭い孤立した活性化領域３０２上の酸化膜２０６と
を同時に平坦化する場合、研磨レートに差が生じてしま
う。その結果、図４（ｂ）に示すように、下地パターン
が広い活性化領域３０１上に酸化膜残り３０３が発生
し、後の工程である窒化膜２０３の除去が十分に行えな
いという問題が発生する。また、この問題に対して、平
坦化における酸化膜２０６の研磨時間を増やすことで酸
化膜残り３０３を無くそうとすると、狭い孤立した活性
化領域３０２上のシリコン窒化膜２０３が大幅に研磨さ
れ、さらにその下の活性化領域３０２まで研磨するおそ
れがある。したがって、このような方法では適度な研磨
量の見積もりが困難であるという問題がある。また、図
４（ｃ）に示すように、ゲート電極用配線３０４をパタ
ーニングする場合に、シリコン埋め込み酸化膜２０６と
シリコン基板２０１との高低差が大きいため、リソグラ
フィーでのフォーカスずれの原因となり、また図４
（ｄ）に示すように、段差部分においてゲート電極用配
線３０４の膜厚が厚くなるため、完全にエッチングされ
ずにエッチング残り３０５が発生し、電極間でショート
する原因となる。
【０００５】
【発明が解決しようとする課題】従って、本発明は、Ｃ
ＭＰ法での酸化膜の平坦化により、下地パターンに依存
した研磨レートの違いによって発生する活性化領域上の
酸化膜残りを無くすとともに、ゲート電極用配線のパタ
ーニングの際に起こるリソグラフィーでのフォーカスず
れや、エッチング残りの原因となる素子分離領域表面と
活性化領域表面との高低差を低減する方法を提供するこ
とを課題とする。
ＭＰ法での酸化膜の平坦化により、下地パターンに依存
した研磨レートの違いによって発生する活性化領域上の
酸化膜残りを無くすとともに、ゲート電極用配線のパタ
ーニングの際に起こるリソグラフィーでのフォーカスず
れや、エッチング残りの原因となる素子分離領域表面と
活性化領域表面との高低差を低減する方法を提供するこ
とを課題とする。
【０００６】
【課題を解決するための手段】本発明は、ＣＭＰ法の下
地パターンに依存する研磨レートの違いにより発生する
活性化領域上の絶縁膜の残りを除去すると同時に、溝内
に埋め込まれた絶縁膜を後退させることで、上記の課題
を解決することを見出し、本発明を完成するに至った。
地パターンに依存する研磨レートの違いにより発生する
活性化領域上の絶縁膜の残りを除去すると同時に、溝内
に埋め込まれた絶縁膜を後退させることで、上記の課題
を解決することを見出し、本発明を完成するに至った。
【０００７】かくして本発明によれば、異なる広さを有
する複数の活性化領域と該活性化領域間に素子分離領域
とが形成されてなる半導体装置を製造するにあたり、半
導体基板上に第１絶縁膜及び第２絶縁膜を順次形成する
工程と、第１絶縁膜及び第２絶縁膜を所定の位置で複数
開口する工程と、開口領域において半導体基板に溝を形
成して異なる広さを有する活性化領域と該活性化領域間
に素子分離領域とを形成する工程と、半導体基板上に第
３絶縁膜を堆積して溝を第３絶縁膜で埋め込む工程と、
第３絶縁膜をＣＭＰ法により活性化領域上の第２絶縁膜
が露出するまで研磨して平坦化する工程と、第３絶縁膜
の堆積密度差による研磨レートの差により活性化領域上
に残存する第３絶縁膜を除去するとともに溝内の第３絶
縁膜を後退させる工程とを含むことを特徴とする半導体
装置の製造方法が提供される。
する複数の活性化領域と該活性化領域間に素子分離領域
とが形成されてなる半導体装置を製造するにあたり、半
導体基板上に第１絶縁膜及び第２絶縁膜を順次形成する
工程と、第１絶縁膜及び第２絶縁膜を所定の位置で複数
開口する工程と、開口領域において半導体基板に溝を形
成して異なる広さを有する活性化領域と該活性化領域間
に素子分離領域とを形成する工程と、半導体基板上に第
３絶縁膜を堆積して溝を第３絶縁膜で埋め込む工程と、
第３絶縁膜をＣＭＰ法により活性化領域上の第２絶縁膜
が露出するまで研磨して平坦化する工程と、第３絶縁膜
の堆積密度差による研磨レートの差により活性化領域上
に残存する第３絶縁膜を除去するとともに溝内の第３絶
縁膜を後退させる工程とを含むことを特徴とする半導体
装置の製造方法が提供される。
【０００８】
【発明の実施の形態】以下、本発明の方法を用いたトレ
ンチ素子分離型半導体装置の製造工程を、図１及び図２
を参照しながら詳細に説明する。なお、以下の実施形態
は本発明の１例を示すものであり、これにより本発明は
限定されない。したがって、本発明の方法は、トレンチ
素子分離型半導体装置以外の、例えば、溝埋め込み分離
技術が採用されるDRAM、SRAM、FLASH等の他のメモリデ
バイスの製造にも適用可能である。
ンチ素子分離型半導体装置の製造工程を、図１及び図２
を参照しながら詳細に説明する。なお、以下の実施形態
は本発明の１例を示すものであり、これにより本発明は
限定されない。したがって、本発明の方法は、トレンチ
素子分離型半導体装置以外の、例えば、溝埋め込み分離
技術が採用されるDRAM、SRAM、FLASH等の他のメモリデ
バイスの製造にも適用可能である。
【０００９】また、以下の実施形態で用いられる方法、
構造、材料、寸法、膜厚、量などは、特に限定されない
限り、本発明の適用範囲を限定するものではない。ま
ず、図１（ａ）に示すように、半導体基板としてのシリ
コン基板１０１上に、第１絶縁膜としてのパッド酸化膜
１０２を、例えば熱酸化法で膜厚１０ｎｍ程度に形成す
る。
構造、材料、寸法、膜厚、量などは、特に限定されない
限り、本発明の適用範囲を限定するものではない。ま
ず、図１（ａ）に示すように、半導体基板としてのシリ
コン基板１０１上に、第１絶縁膜としてのパッド酸化膜
１０２を、例えば熱酸化法で膜厚１０ｎｍ程度に形成す
る。
【００１０】半導体基板としては、シリコン基板以外に
も、例えば、ゲルマニウム等の元素半導体基板、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基板、Ｓ
ＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いるこ
とができる。第１絶縁膜としては、シリコン酸化膜以外
にも、例えば、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、
ＢＳＧ膜、ＢＰＳＧ膜等を用いることができる。第１絶
縁膜の形成方法は、絶縁膜の種類により異なり、公知の
方法を用いることができる。
も、例えば、ゲルマニウム等の元素半導体基板、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基板、Ｓ
ＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いるこ
とができる。第１絶縁膜としては、シリコン酸化膜以外
にも、例えば、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、
ＢＳＧ膜、ＢＰＳＧ膜等を用いることができる。第１絶
縁膜の形成方法は、絶縁膜の種類により異なり、公知の
方法を用いることができる。
【００１１】次に、パッド酸化膜１０２上に、第２絶縁
膜としてのシリコン窒化膜１０３を、例えば減圧ＣＶＤ
法で膜厚１００〜２００ｎｍ程度に堆積する。第２絶縁
膜としては、シリコン窒化膜以外にも、例えば、第１絶
縁膜と同様のものを用いることができるが、第１絶縁膜
および後述する第３絶縁膜とは異なるエッチング液を使
用してエッチングされるもの、またはエッチングレート
が異なるものが用いられる。なかでも、ＣＭＰ法のスト
ッパとして一般的に用いられるシリコン窒化膜が好まし
い。また、第２絶縁膜は、ＣＭＰ法のストッパとして用
いられるためにも、例えば８０〜３００ｎｍ程度の膜厚
を有するのが好ましい。
膜としてのシリコン窒化膜１０３を、例えば減圧ＣＶＤ
法で膜厚１００〜２００ｎｍ程度に堆積する。第２絶縁
膜としては、シリコン窒化膜以外にも、例えば、第１絶
縁膜と同様のものを用いることができるが、第１絶縁膜
および後述する第３絶縁膜とは異なるエッチング液を使
用してエッチングされるもの、またはエッチングレート
が異なるものが用いられる。なかでも、ＣＭＰ法のスト
ッパとして一般的に用いられるシリコン窒化膜が好まし
い。また、第２絶縁膜は、ＣＭＰ法のストッパとして用
いられるためにも、例えば８０〜３００ｎｍ程度の膜厚
を有するのが好ましい。
【００１２】第２絶縁膜の形成方法は、絶縁膜の種類に
より異なり、公知の方法を用いることができる。次に、
図１（ｂ）に示すように、素子分離領域に開口を有する
レジストパターン１０４をフォトリソグラフィ工程によ
り形成した後、これをエッチングマスクとして、シリコ
ン窒化膜１０３、パッド酸化膜１０２を順次異方性エッ
チングし、さらに、図１（ｃ）に示すように、シリコン
基板１０１を異方性エッチングして、深さ２００〜４０
０ｎｍ程度の溝１０５を形成する。
より異なり、公知の方法を用いることができる。次に、
図１（ｂ）に示すように、素子分離領域に開口を有する
レジストパターン１０４をフォトリソグラフィ工程によ
り形成した後、これをエッチングマスクとして、シリコ
ン窒化膜１０３、パッド酸化膜１０２を順次異方性エッ
チングし、さらに、図１（ｃ）に示すように、シリコン
基板１０１を異方性エッチングして、深さ２００〜４０
０ｎｍ程度の溝１０５を形成する。
【００１３】次に、レジストパターン１０４をアッシン
グ除去した後、図１（ｄ）に示すように、例えば、フッ
酸による等方性ウェットエッチングにより溝１０５の周
縁から外側に向かってパッド酸化膜１０２を後退させ
る。すなわちシリコン窒化膜１０３下に、トレンチ１０
５の周縁から活性化領域の中央部に向かって例えば２０
〜４０ｎｍ程度の幅をもって入り込むエッチングを行っ
て、アンダーカット部１０６を形成する。
グ除去した後、図１（ｄ）に示すように、例えば、フッ
酸による等方性ウェットエッチングにより溝１０５の周
縁から外側に向かってパッド酸化膜１０２を後退させ
る。すなわちシリコン窒化膜１０３下に、トレンチ１０
５の周縁から活性化領域の中央部に向かって例えば２０
〜４０ｎｍ程度の幅をもって入り込むエッチングを行っ
て、アンダーカット部１０６を形成する。
【００１４】このように、アンダーカット部を形成する
ことにより、後述する基板溝側壁の熱酸化により、露出
した半導体基板表面も酸化され、溝上部のコーナー部に
丸みを持たせることが可能となる。これにより、急峻な
コーナー部で起こる電界集中によるハンプ電流の発生を
有効に回避できるので好ましい。次に、図１（ｅ）に示
すように、熱酸化処理を行い、外部に露出したシリコン
基板１０１の表面、すなわち溝の内面とアンダーカット
部１０６において外部に露出したシリコン基板１０１の
表面に、酸化膜１０７を、例えば膜厚３０ｎｍ程度に形
成する。このとき、酸化膜１０７はアンダーカット部１
０６を充満するように、パッド酸化膜１０２の膜厚ｈに
対して２倍以上の膜厚ｄに形成するのが好ましい。
ことにより、後述する基板溝側壁の熱酸化により、露出
した半導体基板表面も酸化され、溝上部のコーナー部に
丸みを持たせることが可能となる。これにより、急峻な
コーナー部で起こる電界集中によるハンプ電流の発生を
有効に回避できるので好ましい。次に、図１（ｅ）に示
すように、熱酸化処理を行い、外部に露出したシリコン
基板１０１の表面、すなわち溝の内面とアンダーカット
部１０６において外部に露出したシリコン基板１０１の
表面に、酸化膜１０７を、例えば膜厚３０ｎｍ程度に形
成する。このとき、酸化膜１０７はアンダーカット部１
０６を充満するように、パッド酸化膜１０２の膜厚ｈに
対して２倍以上の膜厚ｄに形成するのが好ましい。
【００１５】このように、酸化膜１０７を形成すると、
溝底辺のコーナー部に丸みを持たせることができる。こ
れにより半導体装置の製造に要する熱履歴による応力を
緩和し、結晶欠陥の発生を抑制することで、リーク電流
の発生を有効に回避できるので好ましい。次に、図１
（ｆ）に示すように、シリコン基板１０１全面に、第３
絶縁膜としての埋め込み酸化膜１０８を、例えばＣＶＤ
法もしくは回転塗布法によって膜厚４００〜６００ｎｍ
程度に堆積し、溝１０５を埋め込む。
溝底辺のコーナー部に丸みを持たせることができる。こ
れにより半導体装置の製造に要する熱履歴による応力を
緩和し、結晶欠陥の発生を抑制することで、リーク電流
の発生を有効に回避できるので好ましい。次に、図１
（ｆ）に示すように、シリコン基板１０１全面に、第３
絶縁膜としての埋め込み酸化膜１０８を、例えばＣＶＤ
法もしくは回転塗布法によって膜厚４００〜６００ｎｍ
程度に堆積し、溝１０５を埋め込む。
【００１６】第３絶縁膜としては、酸化膜以外にも、例
えば、第１絶縁膜と同様のものを用いることができる
が、第２絶縁膜とは異なるエッチング液を使用してエッ
チングされるもの、またはエッチングレートが異なるも
のが用いられる。なかでも、シリコン酸化膜が好まし
い。第３絶縁膜の形成方法は、絶縁膜の種類により異な
り、公知の方法を用いることができる。なお、埋め込み
酸化膜１０８の膜厚は、少なくともトレンチ１０５の深
さ以上とする。
えば、第１絶縁膜と同様のものを用いることができる
が、第２絶縁膜とは異なるエッチング液を使用してエッ
チングされるもの、またはエッチングレートが異なるも
のが用いられる。なかでも、シリコン酸化膜が好まし
い。第３絶縁膜の形成方法は、絶縁膜の種類により異な
り、公知の方法を用いることができる。なお、埋め込み
酸化膜１０８の膜厚は、少なくともトレンチ１０５の深
さ以上とする。
【００１７】次に、図２（ｇ）に示すように、ＣＭＰ法
により埋め込み酸化膜１０８を研磨し、埋め込み酸化膜
１０８表面の凹凸を平坦化する。平坦化の終点の検出
（End Point Detection＝EPD）は、例えば、研磨面の摩
擦力の変化に起因するスピンドル・モータへの負荷の変
化によって、モータを流れる電流の変化をモニタするこ
とにより行うことができ、シリコン窒化膜１０３を研磨
ストッパーとしてシリコン窒化膜１０３上の埋め込み酸
化膜１０８がほぼ完全に除去されるまで研磨される。
により埋め込み酸化膜１０８を研磨し、埋め込み酸化膜
１０８表面の凹凸を平坦化する。平坦化の終点の検出
（End Point Detection＝EPD）は、例えば、研磨面の摩
擦力の変化に起因するスピンドル・モータへの負荷の変
化によって、モータを流れる電流の変化をモニタするこ
とにより行うことができ、シリコン窒化膜１０３を研磨
ストッパーとしてシリコン窒化膜１０３上の埋め込み酸
化膜１０８がほぼ完全に除去されるまで研磨される。
【００１８】次に、図４（ａ）及び（ｂ）に示すよう
な、下地パターンに依存した研磨レートの違いにより広
い活性化領域３０１上に残存する酸化膜残り３０３を除
去するとともに図２（ｈ）に示すようにシリコン基板１
０１表面と溝内の埋め込み酸化膜１０８表面との高低差
を少なくするために、溝内の埋め込み酸化膜１０８を１
０ｎｍ程度後退させる。
な、下地パターンに依存した研磨レートの違いにより広
い活性化領域３０１上に残存する酸化膜残り３０３を除
去するとともに図２（ｈ）に示すようにシリコン基板１
０１表面と溝内の埋め込み酸化膜１０８表面との高低差
を少なくするために、溝内の埋め込み酸化膜１０８を１
０ｎｍ程度後退させる。
【００１９】酸化膜残り３０３の除去および埋め込み酸
化膜１０８の後退は、第３絶縁膜の種類により異なる
が、例えば、希フッ酸溶液をエッチング液として用いた
ウエットエッチングや、反応性イオンエッチング等によ
り行うことができる。このときの後退量は、研磨レート
の早い狭い孤立した活性化領域近傍の溝内の埋め込み酸
化膜が、後述するパッド酸化膜の除去においてさらに後
退することを考慮した上で、活性化領域のシリコン基板
１０１表面より下に下がってしまうことの無い程度に調
節すれば特に限定されないが、例えば、溝内の埋め込み
酸化膜１０８表面と活性化領域のシリコン基板１０１表
面との高低差が３０〜８０ｎｍの範囲にするのが好まし
い。
化膜１０８の後退は、第３絶縁膜の種類により異なる
が、例えば、希フッ酸溶液をエッチング液として用いた
ウエットエッチングや、反応性イオンエッチング等によ
り行うことができる。このときの後退量は、研磨レート
の早い狭い孤立した活性化領域近傍の溝内の埋め込み酸
化膜が、後述するパッド酸化膜の除去においてさらに後
退することを考慮した上で、活性化領域のシリコン基板
１０１表面より下に下がってしまうことの無い程度に調
節すれば特に限定されないが、例えば、溝内の埋め込み
酸化膜１０８表面と活性化領域のシリコン基板１０１表
面との高低差が３０〜８０ｎｍの範囲にするのが好まし
い。
【００２０】次に、図２（ｉ）に示すように、シリコン
窒化膜１０３を例えば加熱したリン酸溶液で除去した
後、パッド酸化膜１０２を例えば希フッ酸溶液で除去す
る。次に、公知の方法により、ウェル形成のための不純
物注入（図示せず）を行い、さらに図２（ｊ）に示すよ
うに、シリコン基板１０１の表面を酸化してゲート絶縁
膜１０９を例えば膜厚３〜１０ｎｍ程度に形成し、次い
でゲート電極用配線１１０を例えばＣＶＤ法により膜厚
１５０〜３００ｎｍ程度に形成する。次に、図２（ｋ）
に示すように、公知の技術により配線層１１０をパター
ニングし、ソース・ドレイン各領域（図示せず）を形成
することにより、トレンチ素子分離型半導体装置を製造
する。
窒化膜１０３を例えば加熱したリン酸溶液で除去した
後、パッド酸化膜１０２を例えば希フッ酸溶液で除去す
る。次に、公知の方法により、ウェル形成のための不純
物注入（図示せず）を行い、さらに図２（ｊ）に示すよ
うに、シリコン基板１０１の表面を酸化してゲート絶縁
膜１０９を例えば膜厚３〜１０ｎｍ程度に形成し、次い
でゲート電極用配線１１０を例えばＣＶＤ法により膜厚
１５０〜３００ｎｍ程度に形成する。次に、図２（ｋ）
に示すように、公知の技術により配線層１１０をパター
ニングし、ソース・ドレイン各領域（図示せず）を形成
することにより、トレンチ素子分離型半導体装置を製造
する。
【００２１】
【発明の効果】以上のように、本発明によれば、ＣＭＰ
法による平坦化を行った後、例えば希フッ酸溶液を用い
たウエットエッチングにより、下地パターンに依存した
ＣＭＰ法による研磨残りを除去することができる。その
ため、ＣＭＰ法でのオーバー研磨量の調整が不要とな
る。また、同時に、溝内（素子分離領域）における埋め
込み酸化膜も後退させることで、活性化領域表面と素子
分離領域表面との高低差を低減することができる。その
結果、ゲート電極用配線をパターニングする際に、リソ
グラフィーでのフォーカスずれを防ぎ、しかもエッチン
グ時のエッチング残りを回避することができる。
法による平坦化を行った後、例えば希フッ酸溶液を用い
たウエットエッチングにより、下地パターンに依存した
ＣＭＰ法による研磨残りを除去することができる。その
ため、ＣＭＰ法でのオーバー研磨量の調整が不要とな
る。また、同時に、溝内（素子分離領域）における埋め
込み酸化膜も後退させることで、活性化領域表面と素子
分離領域表面との高低差を低減することができる。その
結果、ゲート電極用配線をパターニングする際に、リソ
グラフィーでのフォーカスずれを防ぎ、しかもエッチン
グ時のエッチング残りを回避することができる。
【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
【図３】従来例の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
【図４】従来例の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
１０１、２０１ シリコン基板 １０２、２０２ シリコン酸化膜 １０３、２０３ シリコン窒化膜 １０４ レジストパターン １０５、２０４ シリコン基板に形成した溝 １０６ アンダーカット部 １０７、２０５ 酸化膜 １０８、２０６ 埋め込み酸化膜 １０９ ゲート絶縁膜 １１０、３０４ ゲート電極用配線 ３０１ 広い活性化領域 ３０２ 孤立した狭い活性化領域 ３０３ 酸化膜残り ３０５ エッチング残り ｈ パッド酸化膜１０２の厚さ ｄ 酸化膜１０７の厚さ
Claims (4)
- 【請求項１】 異なる広さを有する複数の活性化領域と
該活性化領域間に素子分離領域とが形成されてなる半導
体装置を製造するにあたり、 半導体基板上に第１絶縁膜及び第２絶縁膜を順次形成す
る工程と、 第１絶縁膜及び第２絶縁膜を所定の位置で複数開口する
工程と、 開口領域において半導体基板に溝を形成して異なる広さ
を有する活性化領域と該活性化領域間に素子分離領域と
を形成する工程と、 半導体基板上に第３絶縁膜を堆積して溝を第３絶縁膜で
埋め込む工程と、 第３絶縁膜をＣＭＰ法により活性化領域上の第２絶縁膜
が露出するまで研磨して平坦化する工程と、 第３絶縁膜の堆積密度差による研磨レートの差により活
性化領域上に残存する第３絶縁膜を除去するとともに溝
内の第３絶縁膜を後退させる工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 第３絶縁膜がシリコン酸化膜であり、残
存する第３絶縁膜を除去するとともに溝内の第３絶縁膜
を後退させる工程が希フッ素酸溶液をエッチング液とし
て用いたウエットエッチングにより行われる請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 溝を形成する工程と溝を埋め込む工程と
の間に、溝の内壁を熱酸化して酸化膜を形成する工程が
含まれる請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項４】 溝を形成する工程と酸化膜を形成する工
程との間に、第１絶縁膜を後退させる工程を含む請求項
３に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367444A JP2002170877A (ja) | 2000-12-01 | 2000-12-01 | 半導体装置の製造方法 |
| TW090126300A TW516169B (en) | 2000-12-01 | 2001-10-24 | Process of manufacturing semiconductor device |
| US09/986,053 US6472292B2 (en) | 2000-12-01 | 2001-11-07 | Process of manufacturing semiconductor device |
| KR10-2001-0069468A KR100423352B1 (ko) | 2000-12-01 | 2001-11-08 | 반도체 장치의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367444A JP2002170877A (ja) | 2000-12-01 | 2000-12-01 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002170877A true JP2002170877A (ja) | 2002-06-14 |
Family
ID=18837869
Family Applications (1)
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|---|---|---|---|
| JP2000367444A Pending JP2002170877A (ja) | 2000-12-01 | 2000-12-01 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6472292B2 (ja) |
| JP (1) | JP2002170877A (ja) |
| KR (1) | KR100423352B1 (ja) |
| TW (1) | TW516169B (ja) |
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| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
| JP2006351890A (ja) * | 2005-06-17 | 2006-12-28 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JP2011044503A (ja) * | 2009-08-19 | 2011-03-03 | Sharp Corp | 半導体装置の製造方法、及び、半導体装置 |
| JP2014521229A (ja) * | 2011-07-18 | 2014-08-25 | エピガン ナムローゼ フェンノートシャップ | Ｉｉｉ−ｖエピタキシャル層を成長させるための方法 |
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|---|---|---|---|---|
| US6723616B2 (en) * | 2001-09-27 | 2004-04-20 | Texas Instruments Incorporated | Process of increasing screen dielectric thickness |
| US7754579B2 (en) * | 2006-08-21 | 2010-07-13 | Qimonda Ag | Method of forming a semiconductor device |
| KR102145038B1 (ko) | 2018-09-17 | 2020-08-18 | 한국건설기술연구원 | 현장 표층 재생 아스팔트 포장장치의 가열판 |
| KR102191114B1 (ko) | 2018-09-17 | 2020-12-16 | 한국건설기술연구원 | 프리히터 및 리사이클러를 구비한 현장 표층 재생 아스팔트 포장장치 |
| KR102191112B1 (ko) | 2018-09-27 | 2020-12-16 | 한국건설기술연구원 | 현장 표층 재생 아스팔트 포장장치의 프리히터 장비 |
| CN113830726A (zh) * | 2020-06-23 | 2021-12-24 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和半导体器件 |
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|---|---|---|---|---|
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
| US5702977A (en) * | 1997-03-03 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer |
| JPH1126571A (ja) | 1997-07-01 | 1999-01-29 | Nippon Steel Corp | 半導体装置の製造方法 |
| US20020005560A1 (en) * | 1998-02-05 | 2002-01-17 | Chung Yuan Lee | Shallow trench isolation having an etching stop layer and method for fabricating same |
| KR19990079343A (ko) * | 1998-04-03 | 1999-11-05 | 윤종용 | 반도체장치의 트렌치 소자분리 방법 |
| US6242352B1 (en) * | 1999-02-08 | 2001-06-05 | United Microelectronics Corp. | Method of preventing micro-scratches on the surface of a semiconductor wafer when performing a CMP process |
| KR100297736B1 (ko) * | 1999-08-13 | 2001-11-01 | 윤종용 | 트렌치 소자분리방법 |
| US6294470B1 (en) * | 1999-12-22 | 2001-09-25 | International Business Machines Corporation | Slurry-less chemical-mechanical polishing |
| US6391792B1 (en) * | 2000-05-18 | 2002-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd | Multi-step chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layer |
-
2000
- 2000-12-01 JP JP2000367444A patent/JP2002170877A/ja active Pending
-
2001
- 2001-10-24 TW TW090126300A patent/TW516169B/zh not_active IP Right Cessation
- 2001-11-07 US US09/986,053 patent/US6472292B2/en not_active Expired - Fee Related
- 2001-11-08 KR KR10-2001-0069468A patent/KR100423352B1/ko not_active IP Right Cessation
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| US8105894B2 (en) | 2009-08-19 | 2012-01-31 | Sharp Kabushiki Kaisha | Semiconductor device manufacturing method and semiconductor device |
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Also Published As
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|---|---|
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| KR20020043160A (ko) | 2002-06-08 |
| TW516169B (en) | 2003-01-01 |
| KR100423352B1 (ko) | 2004-03-18 |
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