CN101477966A - 制造半导体器件的方法 - Google Patents
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Abstract
本发明公开一种制造半导体器件的方法，所述方法包括形成旋涂碳膜，所述旋涂碳膜有利于低温烘烤工序，并可防止在形成位线时竖直晶体管崩塌，从而提供更简单的制造方法并提高制造良率。
Description
技术领域
本发明整体上涉及制造半导体器件的方法，更具体地说，涉及包括形成旋涂碳(SOC)膜的制造半导体器件的方法。
背景技术
诸如动态随机存取存储(DRAM)器件等半导体器件在有限的区域中包括更多晶体管，以提高器件的集成度。已经提出一种在小面积中包含存储单元的竖直晶体管技术，以进一步提高集成度。
在存储器件中，竖直晶体管具有环绕竖直通道的栅极结构。为了形成环绕栅极，借助于选择性等向性蚀刻工序形成比源极/漏极区更薄的通道区，从而获得优良的器件性能。结果，竖直晶体管可有效地使用有限的面积。因为期望更容易形成更小尺寸的晶体管，所以竖直晶体管在各项领域中都受到关注。
竖直晶体管甚至在减少的器件面积中也能保持给定的通道长度，因此是应对短通道效应(SCE)的有效手段。特别地，环绕栅极结构可使栅极的可控制性最大化，以改善SCE并因为大的电流流动面积而提供优良的操作电流特性。结果，需要竖直晶体管具有更薄更长的结构，以提高集成度。然而，当形成竖直晶体管的环绕栅极时，可能会因为大的高宽比而无法执行用于隔离薄而深的位线的蚀刻工序。
图1a至1h是示出制造半导体器件的传统方法的剖视图。参照图1a，在半导体基板10上形成限定有源区的硬掩模图案15。利用硬掩模图案15作为掩模来蚀刻半导体基板10，以形成第一柱状物20。在第一柱状物20及硬掩模图案15的侧壁上形成间隔物15a。使用硬掩模图案15及间隔物15a来进一步干式蚀刻半导体基板10，以形成第二柱状物(未示出)。等向性蚀刻第二柱状物(未示出)的侧壁，以形成用于构成环绕栅极的第三柱状物25。在第三柱状物25之间在半导体基板10中形成第一位线植入区域40。在第三柱状物25的上部和下部中形成源极/漏极区。在第三柱状物25的侧壁上形成栅极氧化膜(未示出)与栅极多晶硅层30，以获得环绕栅极，从而完成竖直晶体管50。
参照图1b，在包括竖直晶体管50在内的半导体基板10上形成第一SOD膜60。在600℃的温度对包括第一SOD膜60在内的半导体基板10执行退火工序。退火工序使第一SOD膜60具有粗糙表面。执行化学机械抛光(CMP)工序以移除粗糙表面。竖直晶体管50受到过量应力，这造成竖直晶体管50崩塌。
参照图1c，在包括第一SOD膜60在内的半导体基板10上依次形成非晶碳层65及SiON膜70。在SiON膜70上形成光阻膜75。
参照图1d，部分地蚀刻光阻膜75，以形成使竖直晶体管50之间的区域露出的光阻图案75d。
参照图1e，使用光阻图案75d作为掩模来蚀刻SiON膜70及非晶碳层65，以形成非晶碳图案65d及SiON图案70d。然后，使用非晶碳图案65d及SiON图案70d作为形成位线隔离沟槽的硬掩模图案。
参照图1f，使用SiON图案70d及非晶碳图案65d作为掩模来蚀刻第一SOD膜60及第一SOD膜60下方的半导体基板10，以形成位线隔离沟槽80。第一位线植入区域40被分割，成为第一位线40a。然后，移除SiON图案70d及非晶碳图案65d。
参照图1g，在第一位线40a的底部执行第二位线植入工序，以形成第二位线85。如图1h所示，在位线隔离沟槽80中填充第二SOD膜90，以便于执行后续工序。
如以上所述，当在竖直晶体管中形成位线时，在晶体管的底部填充位线。随着半导体器件的集成度变得更高，竖直晶体管之间的间隙变得更窄，因而需要使用具有优良间隙填充特性的SOD膜作为用于形成位线沟槽的牺牲膜。然而，需要对SOD膜执行大于600℃温度的退火工序并随后执行CMP，以移除退火工序所留下的表面。虽然形成SOD膜，但是竖直晶体管会受到过量应力并在应力作用下崩塌。结果，半导体器件的良率降低并且要执行多余的工序。
发明内容
本发明公开一种制造半导体器件的方法。所述方法的一个实施例包括：在半导体基板中形成竖直晶体管，以及形成用于填充所述竖直晶体管之间的间隙的旋涂碳膜。所述方法还包括在所述半导体基板上形成硬掩模图案，所述硬掩模图案也位于所述竖直晶体管及所述旋涂碳膜上方。此外，所述方法还包括：利用所述硬掩模图案作为掩模来蚀刻所述旋涂碳膜，以使位于所述旋涂碳膜底部的半导体基板露出；移除所述硬掩模图案；蚀刻露出的半导体基板，以形成位线沟槽；以及执行植入工序，以在所述半导体基板的一部分中形成位线，在所述半导体基板的所述一部分中，所述位线沟槽与所述竖直晶体管相接触。
本领域技术人员在阅读下文中结合附图进行的详细描述及所附权利要求书之后将清楚地理解所公开的本发明的其它特征。
附图说明
为了更全面地理解本发明，需要参照下面的详细说明和附图，
其中：
图1a至1h是示出制造半导体器件的传统方法的剖视图；以及
图2a至2f是示出根据本发明实施例的制造半导体器件的方法的剖视图。
本文公开的方法可以采用各种形式的实施例，在附图中仅仅示出具体实施例(并且将在下文中进行描述)，应该理解到，本说明书旨在进行示例说明，而不是为了将本发明限制于本文所描述和示出的具体实施例。
具体实施方式
图2a至2f是示出根据本发明实施例的制造半导体器件的方法的剖视图。
参照图2a，在半导体基板100上形成硬掩模层(未示出)。利用限定有源区的掩模将硬掩模层(未示出)图案化，竖直晶体管将要在有源区形成。硬掩模层(未示出)优选地包括选自由氧化物膜、绝缘膜、及其组合所构成的群组的膜。形成用于将竖直晶体管区域限定为圆形或多边形的硬掩模图案115。
利用硬掩模图案115作为蚀刻掩模来蚀刻半导体基板100的一部分，以形成限定有源区的第一竖直柱状物120。第一竖直柱状物120用作源极/漏极区。在DRAM的情况下，第一竖直柱状物120优选地连接至电容器。
在包括第一竖直柱状物120及硬掩模图案115在内的半导体基板100上形成第一绝缘膜(未示出)。然后，干式蚀刻第一绝缘膜(未示出)，以在第一竖直柱状物120及硬掩模图案115的侧壁处形成间隔物115a。第一绝缘膜(未示出)优选地包括选自如下群组的膜，所述群组包括氧化物膜、氮化物膜、及其组合。可以适当调整间隔物115a的厚度，以获得栅极绝缘膜及环绕栅电极的期望厚度。
使用间隔物115a及硬掩模图案115来选择性地蚀刻半导体基板100在第一竖直柱状物120之间露出的部分，以形成延伸至第一竖直柱状物120底部的第二竖直柱状物(未示出)。优选地通过干式蚀刻方法来执行用于形成第二竖直柱状物的上述选择性蚀刻工序。第二竖直柱状物(未示出)优选地具有可以根据环绕栅电极的尺寸来调整的高度。
选择性地蚀刻第二竖直柱状物(未示出)的侧壁，以形成第三竖直柱状物125，该第三竖直柱状物125的临界尺寸(CD)优选地小于第一竖直柱状物120的临界尺寸。第三竖直柱状物125用作通道，通过等向性蚀刻方法来执行用于形成第三竖直柱状物125的上述蚀刻工序。
在位于第三竖直柱状物125与第一竖直柱状物120的上部之间的半导体基板100中植入杂质离子，以形成源极/漏极区。在位于第三竖直柱状物125之间的半导体基板100上执行第一位线植入工序，以形成第一位线植入区域140。
在第三竖直柱状物125上形成栅极绝缘膜。在第三竖直柱状物125之间填充导电层(未示出)。使用间隔物115a及硬掩模图案115作为蚀刻掩模来选择性地蚀刻导电层(未示出)，以形成环绕第三竖直柱状物125侧壁的栅极130。第一位线植入区域140形成于第三竖直柱状物125之间的半导体基板100中。
包括形成于环绕栅极130中的源极/漏极区与第一竖直柱状物120在内的竖直柱状物结构称为竖直晶体管150。
参照图2b，在半导体基板100上形成用于形成位线沟槽的旋涂碳(SOC)膜160。SOC膜160具有类似旋涂介电(SOD)膜的优良间隙填充特性。此外，SOC膜160可在低于250℃的温度进行处理，并且可以作为硬掩模。SOC膜160使竖直晶体管150所受到的应力最小化，因此可避免使晶体管崩塌。当使用SOC膜160时，表面在高温退火工序中不会变粗糙。结果，不再需要CMP工序。
在竖直晶体管150及SOC膜160上形成多功能硬掩模层170。多功能硬掩模层170优选地使用硅-底部抗反射层(Si-BARC)。当使用Si-BARC时，可以不形成抗反射膜。
参照图2c，在多功能硬掩模层170上形成光阻图案175。光阻图案175使将要形成位线沟槽的区域露出。位线沟槽形成区域是竖直晶体管150之间的区域。
参照图2d，使用光阻图案175作为蚀刻掩模来蚀刻多功能硬掩模层170，以形成使位线沟槽形成区域露出的多功能硬掩模图案170b。优选地使用基于四氟化碳(CF4)的等离子体来形成多功能硬掩模图案170b。然后，移除光阻图案。
用于形成SOC膜160及多功能硬掩模图案170b的工序不需要大的环境变化，因此可在原处执行上述工序，从而简化半导体制造工序。
参照图2e，使用多功能硬掩模图案170b来蚀刻SOC膜160及在SOC膜160下方的半导体基板100，以形成位线沟槽180。优选地使用基于氧气(O2)及氮气(N2)的等离子体来执行蚀刻SOC膜160的工序。优选地使用基于溴化氢(HBr)及氯气(Cl2)的等离子体来执行蚀刻半导体基板100的工序。
第一位线植入区域140被位线沟槽180分割，成为第一位线140a。移除多功能硬掩模图案170b。
参照图2f，使用残留SOC膜(未示出)作为植入掩模，在位线沟槽180的侧壁上执行第二位线植入工序。执行相同的植入工序，以在第一位线140a的底部形成第二位线185。移除残留SOC膜(未示出)。在第二位线185形成之后进一步执行在位线沟槽180中填充SOD膜的工序。
如上所述，根据本发明的实施例，制造半导体器件的方法包括形成SOC膜，该SOC膜有利于在形成竖直晶体管的位线沟槽时执行低温烘烤工序。SOC膜具有优良的间隙填充特性。此外，SOC膜可在低于约250℃的温度进行处理，并且可以作为硬掩模。结果，SOC膜使竖直晶体管所受到的应力最小化，因而可避免晶体管崩塌，并且防止膜表面在高温退火工序中变粗糙。相应地，不再需要CMP工序，可以减少硬掩模图案的沉积数目，从而简化工序并提高半导体器件的良率。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光、图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的，并且落入所附权利要求书的范围内。
本申请要求2007年12月31日提交的韩国专利申请No.10-2007-0141512的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (13)
1.一种制造半导体器件的方法，所述方法包括：
在半导体基板中形成竖直晶体管；
形成填充所述竖直晶体管之间的间隙的旋涂碳膜；
在所述半导体基板上形成硬掩模图案，所述硬掩模图案也位于所述竖直晶体管及所述旋涂碳膜上方；
利用所述硬掩模图案作为掩模来蚀刻所述旋涂碳膜，以使位于所述旋涂碳膜底部的半导体基板露出；
移除所述硬掩模图案；
蚀刻露出的半导体基板，以形成位线沟槽；以及
执行植入工序，以在所述半导体基板的一部分中形成位线，在所述半导体基板的所述一部分中，所述位线沟槽与所述竖直晶体管相接触。
2.根据权利要求1所述的方法，其中，
形成所述竖直晶体管的步骤包括：
在所述半导体基板上形成限定有源区的掩模图案；
利用所述掩模图案作为蚀刻掩模来蚀刻所述半导体基板的一部分，以形成第一柱状物；
在所述掩模图案及所述第一柱状物的侧壁处形成间隔物；
利用所述间隔物及所述掩模图案作为蚀刻掩模来蚀刻在所述第一柱状物之间露出的半导体基板，以形成第二柱状物；
选择性地蚀刻所述第二柱状物，以形成第三柱状物；
移除所述间隔物及所述掩模图案；
在位于所述第三柱状物与所述第一柱状物的上部之间的半导体基板中植入杂质，以形成源极/漏极区；
在位于所述第三柱状物之间的半导体基板中形成第一位线植入区域；以及
在所述第三柱状物外侧形成环绕栅极。
3.根据权利要求2所述的方法，其中，
所述第二柱状物在所述第一柱状物延伸到的位置处形成。
4.根据权利要求2所述的方法，其中，
所述掩模图案包括选自如下群组的膜，所述群组包括氧化物膜、氮化物膜、及其组合。
5.根据权利要求2所述的方法，其中，
所述环绕栅极包括栅极绝缘膜及导电膜。
6.根据权利要求1所述的方法，还包括：
在约200℃至约250℃的温度烘烤所述旋涂碳膜。
7.根据权利要求1所述的方法，其中，
所述硬掩模图案包括硅-底部抗反射层。
8.根据权利要求1所述的方法，其中，
所述旋涂碳膜及所述硬掩模图案在原处形成。
9.根据权利要求1所述的方法，其中，
所述硬掩模图案是通过利用基于四氟化碳的等离子体蚀刻硬掩模层而形成的。
10.根据权利要求1所述的方法，其中，
蚀刻所述旋涂碳膜的步骤包括：使用基于氧气及氮气的等离子体进行蚀刻。
11.根据权利要求1所述的方法，其中，
所述位线沟槽是通过利用基于溴化氢及氯气的等离子体蚀刻所述半导体基板而形成的。
12.根据权利要求1所述的方法，还包括：
在形成所述位线沟槽之后，移除残留的旋涂碳膜。
13.根据权利要求1所述的方法，还包括：
在形成所述位线之后，在所述位线沟槽中填充SOD膜。
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