CN102054820B - 具有掩埋位线的半导体器件及其制造方法 - Google Patents

具有掩埋位线的半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及一种具有掩埋位线的半导体器件及其制造方法。一种半导体器件包括：衬底，所述衬底具有沟槽；掩埋位线，所述掩埋位线形成于所述衬底中并包括金属硅化物层和金属层，其中所述金属硅化物层与所述沟槽的侧壁接触，所述金属层形成于所述沟槽的侧壁上并与所述金属硅化物层接触。

Description

具有掩埋位线的半导体器件及其制造方法
相关申请
本申请要求2009年10月30日提交的韩国专利申请10-2009-0104213的优先权，通过引用将其全部内容并入本文。
技术领域
本发明的示例性实施方案涉及半导体制造技术，更具体地涉及具有掩埋位线的半导体器件及其制造方法。
背景技术
近来，在半导体工业中，为了提高集成度，正在开发40nm以下的DRAM。就此而言，在8F2或6F2单元结构(其中F为最小特征尺寸)中使用的平面晶体管或凹陷栅极晶体管的情况下，在40nm以下的规格中存在困难。因此，需要具有能够在相同规格条件下将集成度提高1.5～2倍的4F2单元结构的DRAM，并因此提出垂直沟道晶体管。
在垂直沟道晶体管中，形成环形栅电极以包围在半导体衬底上垂直延伸的有源柱，并且在有源柱的上部和下部(从栅电极观察时)中分别形成源极区和漏极区，使得沿垂直方向限定沟道。因此，即使当晶体管的面积减小时，沟道长度也不会受到不利影响。
图1A和图1B为说明具有掩埋位线的常规半导体器件的视图，其中图1A为横截面图，图1B为平面图。
参照图1A和图1B，在衬底11上形成多个柱结构200，每个柱结构200均包括：柱体12、柱头13、缓冲层图案14、硬掩模层图案15和覆层16。
柱体12的外表面被栅极绝缘层17和栅电极18所包围。通过杂质离子注入在衬底11中形成杂质区以用作源极区或漏极区并同时用作掩埋位线19。在将相邻位线19彼此分开的沟槽19A中填充层间介电质20。
字线21沿其中它们与栅电极18连接的方向形成并与掩埋位线19交叉。
在常规技术中，由于通过将杂质离子注入衬底11例如硅衬底中来形成掩埋位线19，所以掩埋位线19形成为并非金属层的形式而是硅布线的形式。因此，由于硅布线的比电阻比金属层的比电阻相对较高，所以引起对掩埋位线19的电阻增大的问题。
更具体地，由于未使用金属层而是使用掺杂有杂质的硅来形成掩埋位线19，因此掩埋位线19的电阻增加，并且由于该电阻增加，所以半导体器件的运行速度减小，这引起了问题。
为了解决这些问题，需要增大如图1B中所示的掩埋位线19的由附图标记‘I’表示的电流路径，并因此掩埋位线19的间距可增大。然而，在这种情况下下，引起对单位单元区域的面积(4F2＝2F×2F)可增大的另一问题。
发明内容
本发明的实施方案涉及可实现高速运行的具有掩埋位线的半导体器件及其制造方法。
 根据本发明的一个实施方案，一种半导体器件包括：具有沟槽的衬底；形成于衬底中并包括金属硅化物层和金属层的掩埋位线，其中金属硅化物层与沟槽侧壁接触，金属层形成于沟槽的侧壁上并与金属硅化物层接触。
根据本发明的另一实施方案，一种制造半导体器件的方法包括：在衬底中形成金属硅化物层；通过选择性地蚀刻衬底形成第一沟槽，使得金属硅化物层与第一沟槽的侧壁接触；以及形成包括金属硅化物层和金属层的掩埋位线，其中金属层形成于第一沟槽的侧壁上，并且金属层与金属硅化物层接触。
根据本发明的另一实施方案，一种制造半导体器件的方法包括：通过选择性地蚀刻衬底形成第一沟槽；在第一沟槽的侧壁上形成金属层；以及形成包括金属层和金属硅化物层的掩埋位线，其中金属硅化物层通过实施退火而形成于衬底中，金属硅化物层与金属层接触。
附图说明
图1A和图1B为说明具有掩埋位线的常规半导体器件的视图。
图2A至图2C为说明根据本发明一个实施方案的具有掩埋位线的半导体器件的视图。
图3A至图3H为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图。
图4A至图4F为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图。
具体实施方式
以下将参照附图更详细描述本发明的示例性实施方案。然而，本发明可以以不同的形式来实现而不应解释为限于本文中所阐述的实施方案。而是，提供这些实施方案以使本公开充分和完整，并使得本领域技术人员能够充分理解本发明的范围。在整个公开中，在本发明的各个附图和实施方案中，相同的附图标记表示相同的部件。
附图未必是按比例的，并且在某些情况下，将比例进行放大以清楚地说明实施方案的特征。当第一层称为在第二层“上”或者在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。
如下所述的本发明的实施方案提供具有掩埋位线的半导体器件及其制造方法。为此目的，在本发明的实施方案中，掩埋位线均包括金属硅化物层和金属层。
图2A至图2C为说明根据本发明一个实施方案的具有掩埋位线的半导体器件的视图，其中图2A为透视图，图2B为平面图，图2C为沿着图2B的线X-X′和Y-Y′所获得的横截面图。
参照图2A至图2C，在衬底100例如硅衬底上以矩阵形式形成多个柱结构201，使得所述多个柱结构201彼此间隔开预定距离并沿垂直方向延伸。如图2C所示，每个柱结构201可包括：有源柱102、缓冲层图案103、硬掩模图案104和覆层105。有源柱102可为由柱头102A和柱体102B构成的罐型(jar type)或棒型(bar type)。罐型有源柱102使得容易在用于形成掩埋位线111的工艺中确保加工容限。将在根据本发明另一实施方案制造半导体器件的方法中详细描述缓冲层图案103、硬掩模层图案104和覆层105。
在有源柱102的表面上形成栅极绝缘层106，并且在栅极绝缘层106上形成栅电极107以包围栅极绝缘层106的外表面。形成字线115以沿Y-Y′方向(即与掩埋位线111交叉的方向)与栅电极107连接。栅极绝缘层106可包括氧化物层例如二氧化硅层(Si02)。栅电极107可包括多晶硅层或金属层，字线115可包括金属层。字线115可包括选自硅化钨层(WSi)、氮化钛层(TiN)、钨层(W)、铝层(Al)、铜层(Cu)、金层(Au)和钌层(Ru)中的任一种。在栅电极107和字线115之间可另外形成阻挡金属层(未示出)。阻挡金属层可包括选自氮化钛层(TiN)、碳氮化钽层(TaCN)、碳化钽层(TaC)、氮化钨层(WN)、硅氮化钨层(WSiN)、氮化钽层(TaN)、钛层(Ti)和硅化钨层(WSi)中的至少任一种。
在有源柱102之间的衬底100中形成杂质区108。杂质区108可通过将杂质离子注入至衬底100中来形成并用作垂直沟道晶体管的源极/漏极区。杂质区108不仅用作源极/漏极区，而且用作掩埋位线111的一部分。
掩埋位线111具有在衬底100中限定的沟槽112，并且包括：与沟槽112的侧壁接触的金属硅化物层109、以及与金属硅化物层109接触的金属层110。此时，金属层110可仅与金属硅化物层109接触或与金属硅化物层109和杂质区108二者接触。
优选掩埋位线111的金属硅化物层109和金属层110由比电阻低于衬底100或杂质区108的比电阻的材料形成，其中掩埋位线111的电阻低于掩埋位线111由常规硅布线形成时的电阻。
可使用选自硅化钛层(TiSi)、硅化钽层(TaSi)、硅化钴层(CoSi)、硅化镍层(NiSi)和硅化钨层(WSi)中的任一种作为掩埋位线111的金属硅化物层109。因为金属硅化物的电阻低于杂质区108(即掺杂有杂质的硅)的电阻，所以将金属硅化物层109用作掩埋位线111的部分。因此，在包括金属硅化物的金属硅化物层109和硅(即杂质区108)之间形成欧姆接触，使得它们之间的接触电阻可减小。
掩埋位线111的金属层110可为由金属基层或金属氮化物层构成的单层或其中堆叠有金属基层和金属氮化物层的堆叠层。根据一个实例，金属层110由金属基层和金属氮化物层的堆叠层而非金属基层或金属氮化物层的单层形成。当金属层110由堆叠层形成时，可简化用于形成金属硅化物层109的工艺，并且金属层110起到减小杂质区108和金属氮化物层109之间的势垒阶以由此减小杂质区108和金属氮化物层109之间的接触电阻的功能。
构成掩埋位线111的金属层110的金属基层和金属氮化物层可含有选自钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)及钨(W)中的任一种金属元素。通过将金属层110形成为包括选定金属元素，金属层110在金属硅化物层109和杂质区108之间形成欧姆接触，使得可减少二者之间的接触电阻。
为了防止掩埋位线111和衬底100短路，在沟槽112的表面(不包括金属硅化物层109或金属硅化物层109和杂质区108与金属层110接触的区域)和金属层110之间插入隔离层120。隔离层120可由绝缘层形成并具有将衬底100和金属层110电隔离的作用。通常，在无隔离层120的情况下，在衬底100例如硅衬底和金属层110之间可形成肖特基结，并因此电流可容易地自金属层110流动至衬底100并导致半导体器件的运行特性劣化。
形成于衬底100中的沟槽112将相邻掩埋位线111隔离开。金属硅化物层109可形成于沟槽112的一侧表面上或沟槽112的两侧表面上(如图2C所示)。
在金属硅化物层109形成于沟槽112的两侧表面上的结构的情况下，将相邻杂质区108和相邻掩埋位线111隔离的沟槽112可包括：第一沟槽112A，其穿过杂质区108和掩埋位线111的金属硅化物层109；以及第二沟槽112B，其形成于第一沟槽112A下以具有比第一沟槽112A小的线宽度并将相邻掩埋位线111的金属层110隔离。此时，为了有效地将相邻掩埋位线111的金属层110隔离，如所示的，掩埋位线111的金属层110可位于第一沟槽112A的两侧表面上。
因此，在本发明中，由于除了杂质区108之外也形成包括金属硅化物层109和金属层110的掩埋位线111，因此可显著减小掩埋位线111的电阻，并且通过此电阻减小，可确保半导体器件的高速运行。而且，因为掩埋位线111的间距增大并非必需，所以可将单位单元面积保持在限度内，并且可满足高速运行的半导体器件的特性。
此外，由于形成第二沟槽112B以隔离相邻掩埋位线111的金属层110的事实，所以可改善相邻掩埋位线111之间的绝缘特性。
图3A至图3H为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图，其中所述视图表示沿图2B的线X-X′和Y-Y′的横截面。
参照图3A，在衬底31例如硅衬底上以矩阵形式形成多个柱结构202，使得所述多个柱结构202彼此间隔开预定距离并分别包括从衬底31沿垂直方向延伸的有源柱35。如图所示，有源柱35可形成为由柱头35A和柱体35B构成的罐型或棒型。将有源柱35形成为罐型而不是棒型使得容易在用于形成掩埋位线的后续工艺中确保加工容限。
此后，将详细描述用于形成由柱头35A和柱体35B构成的有源柱35的工艺。
在衬底31上依次形成缓冲层图案32和硬掩模层图案33。缓冲层图案32可通过热氧化工艺由二氧化硅层(SiO2)形成为具有约至约的厚度。硬掩模层图案33可由氮化硅层(Si3N4)或碳化硅层(SiC)形成为约的厚度。可使用光刻胶图案(未示出)通过蚀刻形成缓冲层图案32和硬掩模层图案33。
实施第一蚀刻(以下称作‘第一柱蚀刻’)，其中使用硬掩模层图案33作为蚀刻阻挡，蚀刻衬底31预定深度例如约通过第一柱蚀刻形成用作有源区的柱头35A。用于形成柱头35A的衬底31的蚀刻可通过单独使用Cl2或HBr气体、或Cl2和HBr气体的混合气体作为各向异性蚀刻实施。
在所得结构上形成覆层34。覆层34可通过单独沉积氮化物层或通过依次沉积氧化物层和氮化物层形成。氧化物层可包括二氧化硅层(SiO2)，氮化物层可包括氮化硅层(Si3N4)。通过实施定向蚀刻工艺(directional etching process)例如回蚀工艺，覆层34保留在柱头35A的侧壁上，并且衬底31的表面在柱头35A之间暴露出。通过实施定向蚀刻工艺，覆层34也保留在硬掩模层图案33和缓冲层图案32的侧壁上。覆层34用于保护柱头35A的侧壁免受后续工艺影响，并可形成为约至约的厚度。
实施第二柱蚀刻，其中使用覆层34和硬掩模层图案33作为蚀刻阻挡来回蚀第一柱蚀刻后的所得结构，然后另外蚀刻暴露的衬底预定深度例如约使用定向蚀刻作为第二柱蚀刻。通过实施第二柱蚀刻，在柱头35A下形成柱体35B。柱体35B的高度可大于通过第一柱蚀刻形成的柱头35A。用于形成柱体35B的第二柱蚀刻可通过单独使用Cl2或HBr气体、或Cl2和HBr气体的混合气体的各向异性干蚀刻来实施。
实施用于各向同性地蚀刻柱体35B的侧壁的第三柱蚀刻。采用各向同性蚀刻的第三柱蚀刻作为湿蚀刻或化学干蚀刻(CDE)实施。该各向同性蚀刻工艺称为‘柱修整工艺’。仅仅对柱体35B的暴露侧壁实施各向同性蚀刻至约的厚度，而并不对由覆层34覆盖的柱头35A实施各向同性蚀刻。
因此，已经受各向同性蚀刻的柱体35B和形成于柱体35B上的柱头35A构成T形柱结构。柱体35B用于包围后续形成的栅电极，由覆层34覆盖的柱头35A使得后续形成的储存节点与其垂直连接。
通过上述一系列蚀刻工艺，在衬底31上形成多个柱结构202，柱结构202包括：具有柱头35A和柱体35B的有源柱35、覆层34、缓冲层图案32和硬掩模层图案33。
参照图3B，在柱体35B和衬底31的暴露表面上形成栅极绝缘层36。栅极绝缘层36可由氧化物层例如氧化硅层形成。栅极绝缘层36可通过沉积工艺或氧化工艺形成为约的厚度。
形成栅电极37使得包围其上形成有栅极绝缘层36的柱体35B的侧壁。通过形成栅极绝缘层36之后在所得结构上沉积导电层并实施回蚀直至衬底31上的栅极绝缘层36在有源柱35之间暴露出，以获得栅电极37。可使用掺杂有N型杂质的多晶硅层或掺杂有P型杂质的多晶硅层作为栅电极37。而且，栅电极37可包括含金属的层例如硅锗层(SiGe)、钨层(W)、硅化钨层(WSi)和氮化钛层(TiN)。
通过将杂质离子注入有源柱35之间的衬底31中，在衬底31中形成杂质区38。杂质区38用作源极/漏极区。杂质区38不仅用作源极/漏极区，而且用作掩埋位线的部分。此处，可使用诸如磷(P)和砷(As)的N型杂质或诸如硼(B)的P型杂质作为杂质。
参照图3C，在柱结构202的侧壁上形成保护层39。保护层39实施在随后实施用于形成掩埋位线的金属硅化物层的工艺时防止先前形成的柱结构202受损坏的功能。
保护层39可由选自氧化物层、氮化物层、氮氧化物层和含碳层或其堆叠体中的任一种形成。当保护层39由含碳层形成时，其相对于先前形成的结构具有蚀刻选择性并且可在后续工艺中容易地移除。可使用非晶碳层(ACL)、碳化硅层(SiC)和聚合物层中的任一种作为含碳层。
使用柱结构202和保护层39作为蚀刻阻挡来蚀刻栅极绝缘层36的存在于有源柱35之间的衬底31上的部分，如图3B中所示。例如，通过选择性地蚀刻栅极绝缘层36，在有源柱35之间暴露出衬底31的表面(即杂质区38的表面)。
在包括保护层39的所得结构上形成金属层40。金属层40用于形成掩埋位线的金属硅化物层。可使用选自钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)和钨(W)中的任一种形成金属层40。
通过退火，衬底31例如硅衬底和金属层40可彼此反应，由此形成掩埋位线的金属硅化物层41。掩埋位线的金属硅化物层41可包括选自硅化钛层(TiSi)、硅化钽层(TaSi)、硅化钴层(CoSi)、硅化镍层(NiSi)和硅化钨层(WSi)中的任一种。通过形成掩埋位线的金属硅化物层41，其中金属硅化物层41的电阻低于杂质区38(即掺杂有杂质的硅)的电阻，在衬底31即杂质区38和包括金属硅化物的金属硅化物层41之间形成欧姆接触，使得可减小二者之间的接触电阻。
根据一个实例，可作为快速热退火实施退火以将施加于先前形成的结构上的热负载减至最小。
通过上述工艺程序，可形成掩埋位线的金属硅化物层41以与形成于衬底31中的杂质区38接触。
参照图3D，移除在用于形成掩埋位线的金属硅化物层41的退火期间未反应并保留下来的金属层40。可使用其中混合硫酸(H2SO4)和过氧化氢(H2O2)的SPM(硫酸和过氧化氢混合物)溶液或其中混合盐酸和硝酸的王水来移除未反应的金属层40。
移除保护层39。例如，在保护层39由含碳层形成的情况下，可使用O2等离子体处理来移除保护层39。
在所得结构上形成第一绝缘层42使得填充柱结构202之间的间隙。第一绝缘层42可由选自氧化物层、氮化物层和氮氧化物层中的任一种形成。根据一个实例，可形成具有较好间隙填充特性的BPSG(硼磷硅玻璃)层作为第一绝缘层42。
在形成第一绝缘层42之后，可实施诸如CMP(化学机械抛光)的平坦化工艺，直至暴露出硬掩模层图案33的表面并消除表面不平坦性。
形成第一光刻胶图案43(其形成中间具有间隔的线)并暴露出沿Y-Y′方向布置的柱结构202之间的第一绝缘层42的表面。沿X-X′方向布置的柱结构202之间的第一绝缘层42的表面变得被第一光刻胶图案43所覆盖。
使用第一光刻胶图案43作为蚀刻阻挡来依次蚀刻第一绝缘层42、掩埋位线的金属硅化物层41和杂质区38，并随后部分地蚀刻衬底31，结果形成第一沟槽44。因此，第一沟槽44形成为穿过掩埋位线的金属硅化物层41和杂质区38。此后，通过第一沟槽44分开的掩埋位线的金属硅化物层41由附图标记41A表示，通过第一沟槽44分开的杂质区38由附图标记38A表示。
移除第一光刻胶图案43。
形成隔离层90以覆盖第一沟槽44的部分。更具体地，隔离层90形成为覆盖除了在金属硅化物层41A上的第一沟槽44的侧壁之外的每个第一沟槽44的表面部分(如所示的)，或者除了在金属硅化物层41A和杂质区38A上的第一沟槽44的侧壁之外的每个第一沟槽44的表面部分(未示出)。隔离层90用于将掩埋位线的金属层(其将通过后续工艺形成)和衬底31电隔离，并且可由绝缘层形成。
隔离层90可通过如下一系列工艺形成：沿着包括第一沟槽44的所得结构的表面沉积用于隔离层的绝缘层(未示出)；沉积牺牲层(未示出)以部分地填充第一沟槽44；移除从牺牲层暴露出的用于隔离层的绝缘层；并然后移除牺牲层。
参照图3E，在包括第一沟槽44的所得结构上形成用于形成掩埋位线的金属层的导电层45。导电层45可由金属基层或金属氮化物层所构成的单层、或其中堆叠有金属基层和金属氮化物层的堆叠层形成。可使用选自钛层(Ti)、钽层(Ta)、钴层(Co)、镍层(Ni)和钨层(W)中的任一种作为金属基层。可使用选自氮化钛层(TiN)、氮化钽层(TaN)、氮化钴层(CoN)、氮化镍层(NiN)和氮化钨层(WN)中的任一种作为金属氮化物层。
构成导电层45的金属基层和金属氮化物层的堆叠层含有选自钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)和钨(W)中的任一种金属元素。当含有该金属元素的导电层45在掩埋位线的金属硅化物层41和杂质区38之间形成欧姆接触时，可减小二者之间的接触电阻。
通过实施第一无掩模蚀刻工艺(blanket etching process)，导电层45仅仅保留在第一沟槽44的两个侧壁上以及存在于柱结构202的侧壁上的第一绝缘层42上。第一无掩模蚀刻工艺可作为回蚀工艺实施。此后，经蚀刻的导电层45由附图标记45A表示。
实施第一无掩模蚀刻工艺以在相邻单元之间分开用于掩埋位线的金属层的导电层45A。
参照图3F，通过实施第二无掩模蚀刻工艺，将隔离层90和衬底31部分地蚀刻至低于第一沟槽44的底部，由此形成第二沟槽46。第二沟槽46形成为有效地隔离相邻掩埋位线的金属层。由于保留的导电层45A用作蚀刻阻挡，因此第二沟槽46的线宽度可小于第一沟槽44的线宽度。
用于形成第二沟槽46的第二无掩模蚀刻工艺可以以与第一无掩模蚀刻工艺相同的方式实施，即作为回蚀工艺实施。第二无掩模蚀刻工艺可在用于第一无掩模蚀刻工艺的相同腔室中原位地实施。
参照图3G，形成第二绝缘层47以填充第一沟槽44和第二沟槽46。第二绝缘层47可由选自氧化物层、氮化物层和氮氧化物层中的任一种形成。
尽管第二绝缘层47可形成为填充第一沟槽44和第二沟槽46并部分地填充柱结构202之间的间隙，但由于后续将形成的掩埋位线的金属层和栅电极37之间的寄生电容，所以第二绝缘层47形成为仅仅填充第一沟槽44和第二沟槽46。例如，第二绝缘层47的上表面可与衬底31的上表面处于相同平面上。
移除保留在柱结构202的侧壁上并且在形成第二绝缘层47之后暴露出的导电层45A的部分。由于第二绝缘层47的形成，所以在第一沟槽44的侧壁上形成的导电层45A的部分未移除且保留下来。由于第二绝缘层47的形成而保留在第一沟槽44的两个侧壁上的导电层45A的这些部分用作掩埋位线的金属层45B。
通过上述程序，可形成具有金属硅化物层41A和金属层45B的掩埋位线111。
参照图3H，在形成第三绝缘层48以填充柱结构202之间的间隙之后，形成线间隔型(即形成为中间具有间隔的线)的第二光刻胶图案50使得沿Y-Y′方向暴露出第一绝缘层42和第三绝缘层48。第二光刻胶图案50形成为仅沿X-X′方向暴露出柱结构202的表面但沿Y-Y′方向暴露出所有结构。
使用第二光刻胶图案50和柱结构202作为蚀刻阻挡沿Y-Y′方向实施干蚀刻。由于该操作，所以沿Y-Y′方向在柱结构202之间蚀刻第一绝缘层42和第三绝缘层48。控制蚀刻深度，使得第一绝缘层42和第三绝缘层48的位置低于栅电极37的最上表面。因此，第一绝缘层42沿X-X′方向存在于柱结构202之间，第一绝缘层42和第三绝缘层48沿Y-Y′方向保留使得暴露出柱结构202的栅电极37的侧壁。
由于上述程序，沿Y-Y′方向形成用于字线的镶嵌图案51使得暴露出栅电极37的外壁的上部。例如，镶嵌图案51暴露出栅电极37的三分之二。
在移除第二光刻胶图案50之后，形成字线49使得其被部分地填充至镶嵌图案51中并与栅电极37电连接。通过沉积金属基层并然后进行凹式蚀刻例如回蚀金属基层以形成字线49。调整字线49的高度使得不暴露出栅电极37。
字线49可形成为包括选自硅化钨层(WSi)、氮化钛层(TiN)、钨层(W)、铝层(Al)、铜层(Cu)、金层(Au)和钌层(Ru)中的至少任一种。在栅电极37和字线49之间可插入阻挡金属层(未示出)。阻挡金属层可包括选自TiN、TaCN、TaC、WN、WSiN、TaN、Ti和WSi中的任一种。
可使用原子层沉积(ALD)、物理气相沉积(PVD)或化学气相沉积(CVD)作为用于沉积字线49和该阻挡金属层的方法。
如上所述，在本发明中，通过形成杂质区38以及由金属硅化物层41A和金属层45B构成的掩埋位线111，可显著减小掩埋位线111的电阻，并由此可确保半导体器件的高速运行。此外，由于掩埋位线111的间距的增大并非必需，因此可保持单位单元面积并且可满足高速运行的半导体器件的特性。
此外，通过限定将相邻掩埋位线111的金属层45B隔离的第二沟槽46，可有效地改善相邻掩埋位线111之间的绝缘特性。
与根据本发明上述实施方案制造半导体器件的方法相比较，下文将描述的根据本发明另一实施方案制造半导体器件的方法提供能够进一步简化形成掩埋位线工艺步骤的制造方法。更具体地，在根据本发明的另一实施方案制造半导体器件的方法中，可同时形成掩埋位线的金属硅化物层和金属层。
图4A至图4F为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图，其中视图表示沿图2B的线X-X′和Y-Y′的横截面。在本文中，为便于解释起见，将省略与根据本发明上述实施方案制造半导体器件方法的工艺类似的工艺的详述。
参照图4A，在衬底61例如硅衬底上形成多个柱结构203，使得所述多个柱结构203以矩阵形式彼此间隔开预定距离并从衬底61沿垂直方向延伸。每个柱结构203可包括：由柱头65A和柱体65B构成的有源柱65、缓冲层图案62、硬掩模层图案63、覆层64。如图4A所示，有源柱65可形成为由柱头65A和柱体65B构成的罐型或棒型。当有源柱65形成为罐型而非棒型时，更容易在用于形成掩埋位线的后续工艺中确保加工容限。
在衬底61和柱体65B的暴露表面上形成栅极绝缘层66。栅极绝缘层66可由氧化物层形成，例如形成为氧化硅层。栅极绝缘层66可通过沉积工艺或氧化工艺形成为约的厚度。
形成栅电极67使得包围其上形成有栅极绝缘层66的柱体65B的侧壁。通过在所得结构上沉积导电层并实施回蚀直至衬底61上的栅极绝缘层66在有源柱65之间暴露出，获得栅电极67。可使用掺杂有N型杂质的多晶硅层或掺杂有P型杂质的多晶硅层作为栅电极67。而且，栅电极67可包括含金属的层，诸如硅锗层(SiGe)、钨层(W)、硅化钨层(WSi)和氮化钛层(TiN)。
通过将杂质离子注入至有源柱65之间的衬底61中，在衬底61中形成杂质区68。杂质区68用作源极/漏极区。杂质区68不仅用作源极/漏极区，而且用作掩埋位线的部分。此处，可使用诸如磷(P)和砷(As)的N型杂质或诸如硼(B)的P型杂质作为杂质。
参照图4B，在所得结构上形成第一绝缘层69使得填充柱结构203之间的间隙。第一绝缘层69可由选自氧化物层、氮化物层和氮氧化物层中的任一种形成。根据一个实例，具有较好间隙填充特性的BPSG层可形成为第一绝缘层69。
在形成第一绝缘层69之后，可实施诸如CMP的平坦化工艺，直至暴露出硬掩模层图案63的表面并消除表面不平坦性。
形成线间隔型第一光刻胶图案80使得暴露出沿Y-Y′方向的柱结构203之间的第一绝缘层69的表面。沿X-X′方向的柱结构203之间的第一绝缘层69的表面被第一光刻胶图案80覆盖。
使用第一光刻胶图案80作为蚀刻阻挡依次蚀刻第一绝缘层69、栅极绝缘层66和杂质区68，并随后部分地蚀刻衬底61以形成第一沟槽70。因此，第一沟槽70在形成时穿过杂质区68。此后，通过第一沟槽70隔离的杂质区68将由附图标记68A表示。
移除第一光刻胶图案80。
形成隔离层90以覆盖第一沟槽70的部分。更具体地，隔离层90形成为覆盖除了第一沟槽70的侧壁上的杂质区68A的整个或局部部分之外的每个第一沟槽70的表面部分。隔离层90将待通过后续工艺形成的掩埋位线的金属层和衬底61隔离，并可由绝缘层形成。
隔离层90可通过以下一系列工艺形成：沿着包括第一沟槽70的所得结构的表面沉积用于隔离层的绝缘层(未示出)；沉积牺牲层(未示出)以部分地填充第一沟槽70；移除从牺牲层暴露出的用于隔离层的绝缘层；然后移除牺牲层。
参照图4C，在包括第一沟槽70的所得结构上形成用于形成掩埋位线的导电层71。导电层71可由金属基层或金属氮化物层所构成的单层、或其中堆叠有金属基层和金属氮化物层的堆叠层形成。此时，可同时形成掩埋位线的金属硅化物层和金属层以改善加工效率。根据一个实例，导电层71可由其中堆叠有金属基层和金属氮化物层的堆叠层形成。
构成导电层71的金属基层和金属氮化物层的堆叠层可含有选自钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)和钨(W)中的任一种金属元素。当含有金属元素的导电层71和杂质区68A形成欧姆接触时，可减小二者之间的接触电阻。
通过实施第一无掩模蚀刻工艺，导电层71仅仅保留在第一沟槽70的两个侧壁上以及存在于柱结构203的侧壁上的第一绝缘层69上。第一无掩模蚀刻工艺可作为回蚀工艺实施。此后，经蚀刻的导电层71由附图标记71A表示。
实施第一无掩模蚀刻工艺以在相邻单元之间分开用于掩埋位线的导电层71A。
参照图4D，通过实施第二无掩模蚀刻工艺，将隔离层90和衬底61部分地蚀刻至低于第一沟槽70的底部，由此形成第二沟槽72。第二沟槽72形成为有效地隔离相邻掩埋位线的导电层71A。由于保留的导电层71A用作蚀刻阻挡，因此第二沟槽72的线宽度可小于第一沟槽70的线宽度。
用于形成第二沟槽72的第二无掩模蚀刻工艺可以以与第一无掩模蚀刻工艺相同的方式实施，即作为回蚀工艺实施。第二无掩模蚀刻工艺可在用于第一无掩模蚀刻工艺的相同腔室中原位地实施。
参照图4E，形成第二绝缘层73以填充第一沟槽70和第二沟槽72。第二绝缘层73可由选自氧化物层、氮化物层和氮氧化物层中的任一种形成。
尽管该第二绝缘层73可形成为填充第一沟槽70和第二沟槽72并部分地填充柱结构203之间的间隙，但由于后续将形成的掩埋位线和栅电极67之间的寄生电容，所以第二绝缘层73形成为仅仅填充第一沟槽70和第二沟槽72。例如，第二绝缘层73的上表面可与衬底61的上表面处于相同平面上。
移除保留在柱结构203侧壁上并在形成第二绝缘层73之后暴露出的导电层71A的部分。由于第二绝缘层73的形成，所以在第一沟槽70侧壁上形成的导电层71A的部分未移除且保留下来。
在第一沟槽70的两个侧壁上保留的导电层71A的这些部分用作掩埋位线的金属层71B。
通过退火，形成由金属硅化物层74和金属层71B构成的掩埋位线111。更具体地，通过退火期间所施加的热能，在金属层71B中包含的金属组分(即金属基层和金属氮化物的堆叠结构中的金属基层的金属组分)扩散入第一沟槽70的侧壁上的衬底61中，并且该扩散的金属组分与衬底61例如硅衬底的硅组分反应，由此形成金属硅化物层74。金属硅化物层74用作掩埋位线。金属硅化物层74的内边界与杂质区68A接触。
退火可作为快速热退火实施以使施加于先前形成的结构的热应力减至最小。
这样，根据本发明的一个实施方案，由于使用掩埋位线111的金属层71B形成金属硅化物层74，所以可简化用于形成掩埋位线111的工艺，并因此可改善具有掩埋位线111的半导体器件的产率。
参照图4F，在形成第三绝缘层76以填充柱结构203之间的间隙之后，形成线间隔型第二光刻胶图案81使得沿Y-Y′方向暴露出第一绝缘层69和第三绝缘层76。通过第二光刻胶图案81，沿X-X′方向仅仅暴露出柱结构203的表面，沿Y-Y′方向暴露出全部结构。
使用第二光刻胶图案81和柱结构203作为蚀刻阻挡沿Y-Y′方向实施干蚀刻。由于该操作，沿Y-Y′方向在柱结构203之间蚀刻第一绝缘层69和第三绝缘层76。控制蚀刻深度，使得第一绝缘层69和第三绝缘层76的位置低于栅电极67的最上表面。因此，第一绝缘层69沿X-X′方向存在于柱结构203之间，第一绝缘层69和第三绝缘层76沿Y-Y′方向保留使得暴露出柱结构203的栅电极67的侧壁。
由于上述程序，沿Y-Y′方向形成用于字线的镶嵌图案75使得暴露出栅电极67的外壁的上部。例如，镶嵌图案75暴露出栅电极67的三分之二。
在移除第二光刻胶图案81之后，形成字线77使得其被部分地填充至镶嵌图案75中并与栅电极67电连接。通过沉积金属基层然后进行凹式蚀刻例如回蚀金属基层以形成字线77。调整字线77的高度使得不暴露出栅电极67。
字线77可形成为包括选自硅化钨层(WSi)、氮化钛层(TiN)、钨层(W)、铝层(Al)、铜层(Cu)、金层(Au)和钌层(Ru)中的至少任一种。在栅电极67和字线77之间可插入阻挡金属层(未示出)。阻挡金属层可包括选自TiN、TaCN、TaC、WN、WSiN、TaN、Ti和WSi中的任一种。
可使用原子层沉积(ALD)、物理气相沉积(PVD)或化学气相沉积(CVD)作为用于沉积字线77和阻挡金属层的方法。
如上所述，在本发明中，通过形成杂质区68A以及由金属硅化物层74和金属层71B构成的掩埋位线111，可显著减小掩埋位线111的电阻，且由此可确保半导体器件的高速运行。此外，由于掩埋位线111的间距的增大并非必需，因此可保持单位单元面积并且可满足高速运行的半导体器件的特性。
此外，通过限定将相邻掩埋位线111的金属层71B隔离的第二沟槽72，可有效地改善相邻掩埋位线111之间的绝缘特性。
此外，通过使用金属层71B形成金属硅化物层74，可简化掩埋位线111的制造工艺并由此改良半导体器件的产率。
由上述显见，本发明提供以下优点：与硅布线形式的常规掩埋位线相比，由于掩埋位线由金属硅化物层和金属层构成，所以可显著减小电阻。
因此，根据本发明的一个实施方案，可确保半导体器件的高速运行。而且，由于掩埋位线的间距的增大并非必需，因此可保持单位单元面积并且可满足高速运行的半导体器件的特性。
此外，通过使用金属层形成金属硅化物层，可简化用于形成掩埋位线的工艺并因此改善半导体器件的产率。
虽然本发明对具体实施方案进行了描述，但是本领域技术人员显然可做出各种变化和改变而没有脱离由以下权利要求所限定的本发明的精神和范围。

Claims (27)

1.一种半导体器件，包括：
衬底，所述衬底具有沟槽；
掩埋位线，所述掩埋位线形成于所述衬底中并包括金属硅化物层和金属层，其中所述金属硅化物层与所述沟槽的侧壁接触，所述金属层形成于所述沟槽的侧壁上并与所述金属硅化物层接触；以及
隔离层，所述隔离层介于除了其中所述金属硅化物层与所述金属层彼此接触的区域之外的所述金属层和所述沟槽的表面之间。
2.如权利要求1的半导体器件，还包括：
杂质区，所述杂质区形成于所述衬底中并与所述金属硅化物层接触。
3.如权利要求2的半导体器件，其中所述掩埋位线的比电阻低于所述杂质区的比电阻。
4.如权利要求1的半导体器件，其中所述沟槽包括：第一沟槽，所述第一沟槽与其侧壁上的所述金属硅化物层接触；以及第二沟槽，所述第二沟槽形成于所述第一沟槽下且宽度小于所述第一沟槽的宽度。
5.如权利要求4的半导体器件，其中所述金属层位于所述第一沟槽的侧壁上。
6.如权利要求1的半导体器件，其中所述金属硅化物层包括选自硅化钛层、硅化钽层、硅化钴层、硅化镍层和硅化钨层中的任一种。
7.如权利要求1的半导体器件，其中所述金属层包括：包括金属基层或金属氮化物层的单层、或其中堆叠有金属基层和金属氮化物层的堆叠层。
8.如权利要求7的半导体器件，其中所述金属基层和所述金属氮化物层的堆叠层含有选自钛、钽、钴、镍和钨中的任一种金属元素。
9.如权利要求1的半导体器件，还包括：
多个有源柱，所述有源柱形成于所述衬底上；
栅电极，所述栅电极包围所述有源柱的外壁；
绝缘层，所述绝缘层填充于所述沟槽中；以及
字线，所述字线沿与所述掩埋位线交叉的方向与栅电极连接。
10.一种用于制造半导体器件的方法，包括：
在衬底中形成金属硅化物层；
通过选择性地蚀刻所述衬底形成第一沟槽，使得所述金属硅化物层与所述第一沟槽的侧壁接触；
形成隔离层以覆盖所述第一沟槽的除了与所述金属硅化物层接触的所述第一沟槽的侧壁部分之外的表面，以及
形成包括所述金属硅化物层和金属层的掩埋位线，其中所述金属层形成于包括所述隔离层的所述第一沟槽的侧壁上，并且所述金属层与所述金属硅化物层接触。
11.如权利要求10的方法，还包括：
在形成所述金属硅化物层之前，通过将杂质离子注入所述衬底中形成杂质区，使得所述杂质区与所述金属硅化物层接触。
12.如权利要求11的方法，其中所述掩埋位线的比电阻低于所述杂质区的比电阻。
13.如权利要求10的方法，还包括：
在形成所述金属层之后，通过蚀刻所述隔离层以及在经蚀刻的所述隔离层下的所述衬底的表面形成第二沟槽。
14.如权利要求10的方法，其中所述金属硅化物层形成为使得与每个所述第一沟槽的一个或者两个侧壁接触。
15.如权利要求10的方法，其中所述金属硅化物层由选自硅化钛层、硅化钽层、硅化钴层、硅化镍层和硅化钨层中的任一种形成。
16.如权利要求10的方法，其中所述金属层由包括金属基层或金属氮化物层的单层、或其中堆叠有金属基层和金属氮化物层的堆叠层形成。
17.如权利要求16的方法，其中所述金属基层和所述金属氮化物层的堆叠层含有选自钛、钽、钴、镍和钨中的任一种金属元素。
18.如权利要求10的方法，还包括：
在形成所述掩埋位线之前，在所述衬底上形成多个有源柱；和
形成分别包围所述有源柱的外壁的栅电极，和
在形成所述掩埋位线之后，形成绝缘层以填充所述第一沟槽；以及
形成沿与所述掩埋位线交叉的方向与所述栅电极连接的字线。
19.一种制造半导体器件的方法，包括：
在衬底中形成金属硅化物层；
通过选择性地蚀刻衬底形成第一沟槽；
形成隔离层以覆盖所述第一沟槽的除了与所述金属硅化物层接触的所述第一沟槽的部分侧壁之外的表面；
在包括所述隔离层的所述第一沟槽的侧壁上形成金属层；以及
形成包括所述金属层和所述金属硅化物层的掩埋位线，其中所述金属硅化物层通过实施退火形成于所述衬底中，并且所述金属硅化物层与所述金属层接触。
20.如权利要求19的方法，还包括：
在形成所述第一沟槽之前，通过将杂质离子注入所述衬底中形成杂质区，使得所述杂质区与所述金属硅化物层接触。
21.如权利要求20的方法，其中所述掩埋位线的比电阻低于所述杂质区的比电阻。
22.如权利要求19的方法，还包括：
在形成所述金属层之后，通过蚀刻所述隔离层以及在经蚀刻的所述隔离层下的所述衬底形成第二沟槽。
23.如权利要求19的方法，其中所述金属硅化物层形成为与每个所述第一沟槽的一个或两个侧壁接触。
24.如权利要求19的方法，其中所述金属硅化物层由选自硅化钛层、硅化钽层、硅化钴层、硅化镍层和硅化钨层中的任一种形成。
25.如权利要求19的方法，其中所述金属层由其中堆叠有金属基层和金属氮化物层的堆叠层形成。
26.如权利要求25的方法，其中所述金属基层和所述金属氮化物层的堆叠层含有选自钛、钽、钴、镍和钨中的任一种金属元素。
27.如权利要求19的方法，还包括：
在形成所述掩埋位线之前，形成在所述衬底上的多个有源柱和分别包围所述有源柱的外壁的栅电极，以及
在形成所述掩埋位线之后，形成填充所述第一沟槽的绝缘层和沿与所述掩埋位线交叉的方向与所述栅电极连接的字线。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110101876A (ko) * 2010-03-10 2011-09-16 삼성전자주식회사 매립 비트 라인을 갖는 반도체 장치 및 반도체 장치의 제조 방법
KR101669261B1 (ko) * 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
US8987102B2 (en) * 2011-07-27 2015-03-24 Applied Materials, Inc. Methods of forming a metal silicide region in an integrated circuit
KR20130047409A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR20130075348A (ko) 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20130106159A (ko) * 2012-03-19 2013-09-27 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 제조 방법
KR20140012864A (ko) * 2012-07-23 2014-02-04 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101932229B1 (ko) * 2012-08-28 2019-03-21 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR101932230B1 (ko) * 2012-08-28 2018-12-26 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR20150055469A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102203459B1 (ko) 2014-08-11 2021-01-15 삼성전자주식회사 반도체 소자
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
JP6817796B2 (ja) * 2016-11-28 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10199267B2 (en) * 2017-06-30 2019-02-05 Lam Research Corporation Tungsten nitride barrier layer deposition
US10170588B1 (en) * 2017-10-30 2019-01-01 International Business Machines Corporation Method of forming vertical transport fin field effect transistor with high-K dielectric feature uniformity
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
TWI715335B (zh) * 2019-12-05 2021-01-01 華邦電子股份有限公司 記憶體結構及其形成方法
EP4199089A4 (en) 2021-10-25 2023-06-21 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE THEREOF
CN116234306B (zh) * 2022-05-31 2024-02-20 北京超弦存储器研究院 场效应管、存储器、存储器的制备方法及电子设备
CN115188737A (zh) * 2022-06-02 2022-10-14 长鑫存储技术有限公司 半导体结构及其制备方法
CN117320434A (zh) * 2022-06-13 2023-12-29 长鑫存储技术有限公司 一种半导体结构及其制作方法
CN117479526A (zh) * 2022-07-22 2024-01-30 北京超弦存储器研究院 半导体器件的制作方法、半导体器件及电子设备
CN117693192A (zh) * 2022-08-30 2024-03-12 长鑫存储技术有限公司 半导体结构及其制备方法
CN117460255A (zh) * 2022-10-17 2024-01-26 北京超弦存储器研究院 存储器及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1930686A (zh) * 2004-03-11 2007-03-14 微米技术有限公司 具有掩埋位线的半导体构造及其形成方法
US7333370B2 (en) * 2002-11-15 2008-02-19 Micron Technology, Inc. Method to prevent bit line capacitive coupling
CN101290911A (zh) * 2007-04-17 2008-10-22 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
CN101477966A (zh) * 2007-12-31 2009-07-08 海力士半导体有限公司 制造半导体器件的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658870B2 (ja) * 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
US6828199B2 (en) * 2001-12-20 2004-12-07 Advanced Micro Devices, Ltd. Monos device having buried metal silicide bit line
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
KR20040057783A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체소자의 비트라인 형성 방법
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100734313B1 (ko) 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
KR20080113858A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100936808B1 (ko) * 2007-12-26 2010-01-14 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법
KR100950552B1 (ko) * 2008-03-18 2010-03-30 주식회사 하이닉스반도체 매립형 비트라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법
TWI368315B (en) * 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
KR101552971B1 (ko) * 2009-03-26 2015-09-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101645257B1 (ko) * 2010-05-20 2016-08-16 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7333370B2 (en) * 2002-11-15 2008-02-19 Micron Technology, Inc. Method to prevent bit line capacitive coupling
CN1930686A (zh) * 2004-03-11 2007-03-14 微米技术有限公司 具有掩埋位线的半导体构造及其形成方法
CN101290911A (zh) * 2007-04-17 2008-10-22 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
CN101477966A (zh) * 2007-12-31 2009-07-08 海力士半导体有限公司 制造半导体器件的方法

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