KR100936808B1 - 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 필라를 구비하는 복수의 필라구조물을 형성하는 단계; 상기 필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계; 상기 게이트전극 중 이웃하는 어느 하나의 게이트전극의 측벽을 덮는 절연막을 형성하는 단계; 및 상기 복수의 필라구조물 중 인접한 필라구조물 사이에서 어느 방향으로 연장되어 연속적인 금속막 형태의 단일막 구조를 갖고, 상기 어느 하나의 게이트전극과 이웃하는 다른 하나의 게이트전극에 전기적으로 연결되는 워드라인을 형성하는 단계를 포함하고, 본 발명은 금속막-금속막 형태의 워드라인을 형성하므로써 워드라인의 시트저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.
수직채널트랜지스터, 워드라인, 금속막, 시트저항, 필라
Description
본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 수직채널 트랜지스터를 구비한 반도체소자 및 그 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직채널 트랜지스터(Vertical channel transistor)가 제안되었다.
수직 채널 트랜지스터는 반도체 기판 상에서 수직으로 연장된 필라(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극을 형성하고, 게이트 전 극을 중심으로 하여 필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직으로 형성되는 트랜지스터이다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 반도체소자의 구조를 도시한 단면도이고, 도 1b는 종래기술에 따른 반도체소자의 구조를 도시한 평면도이다.
도 1a를 참조하면, 기판(11) 상에 바디필라(12), 헤드필라(13), 버퍼막패턴(14), 하드마스크막패턴(15) 및 캡핑막(16)을 포함하는 복수의 필라구조물(100)이 형성된다.
그리고, 바디필라(12)의 외벽을 게이트절연막(17)과 게이트전극(18)이 에워싸고 있으며, 기판(11)내에는 매립형 비트라인(19)이 형성되어 있다. 이웃하는 비트라인(19)을 분리시키는 트렌치(19A) 내부에 층간절연막(20)이 매립되어 있다.
그리고, 워드라인(21)은 게이트전극(18)에 연결되면서 비트라인(19)과 교차하는 방향으로 형성되어 있다.
위와 같은 종래기술은 게이트전극(18)으로 폴리실리콘막을 사용하고, 워드라인(21)은 금속막을 사용한다.
그러나, 종래기술은 워드라인(21)이 금속막의 연속된 형태가 아니라 게이트전극(18)으로 사용된 폴리실리콘막에 의해 불연속 형태가 되기 때문에 워드라인(21)에 흐르는 구동전류에 영향을 미치는 워드라인의 총 시트저항(Rs)이 증가하게 되는 문제가 있다.
예컨대, 도 1b에 도시된 것처럼, 워드라인이 금속막으로만 이루어진 것이 아니라 금속막 사이에 폴리실리콘막이 존재함에 따라 금속막의 시트저항(Rm)보다 큰 폴리실리콘막의 시트저항(Rp)에 의해 워드라인에 흐르는 구동전류가 감소될 수 밖에 없고, 이에 따라 고속 동작을 구현하기가 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 워드라인의 시트저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 기판 상에 복수의 필라; 상기 복수의 필라 각각의 외벽을 에워싸는 게이트전극; 상기 복수의 필라 중 인접한 필라 사이에서 어느 한 방향으로 연장되어 연속적인 금속막 형태의 단일막 구조를 갖는 워드라인; 및 상기 워드라인이 상기 게이트전극 중 이웃하는 어느 하나의 게이트전극에는 전기적으로 연결되고 이웃하는 다른 하나의 게이트전극에는 절연되도록 하는 절연막을 포함하는 것을 특징으로 하고, 상기 절연막은 상기 게이트전극 각각의 측벽을 부분적으로 덮는 형태이거나 또는 상기 워드라인의 일측 측벽을 덮는 형태인 것을 특징으로 하며, 상기 절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 기판 상에 필라를 구비하는 복수의 필라구조물을 형성하는 단계; 상기 필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계; 상기 게이트전극 중 이웃하는 어느 하나의 게이트전극의 측벽을 덮는 절연막을 형성하는 단계; 및 상기 복수의 필라구조물 중 인접한 필라구조물 사이에서 어느 한 방향으로 연장되어 연속적인 금속막 형태의 단일막 구조를 갖고, 상기 어느 하나의 게이트전극과 이웃하는 다른 하나의 게이트전극에 전기적으로 연결되는 워드라인을 형성하는 단계를 포함하고, 상기 절연막을 형성하는 단계는 상기 게이트전극을 포함한 필라구조물을 덮는 질화막을 형성하는 단계; 틸트이온주입에 의한 산소이온주입을 통해 상기 질화막의 일부를 산화시키는 단계; 상기 산화된 부분을 선택적으로 제거하여 상기 게이트전극 및 필라구조물의 일측 측벽에 상기 질화막을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 기판 상에 필라를 구비하는 복수의 필라구조물을 형성하는 단계; 상기 필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 필라구조물 사이를 절연시키는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 게이트전극 중 이웃하는 게이트전극을 동시에 노출시키면서 어느 한 방향으로 연장되는 라인 형상의 다마신패턴을 형성하는 단계; 상기 노출된 이웃하는 게이트전극 중 어느 하나의 게이트전극의 측벽을 덮는 절연막을 형성하는 단계; 및 상기 다마신패턴 내부에 매립되어 연속적인 금속막 형태의 단일막 구조를 갖고, 상기 어느 하나의 게이트전극과 이웃하는 다른 하나의 게이트전극에 전기적으로 연결되는 워드라인을 형성하는 단계를 포함하고, 상기 절연막을 형성하는 단계는 상기 다마신패턴을 포함한 전면에 질화막을 형성하는 단계; 틸트이온주입에 의한 산소이온주입을 통해 상기 질화막의 일부를 산화시키는 단계; 및 상기 산화된 부분을 선택적으로 제거하여 상기 다마신패턴의 일측 측벽에 상기 질화막을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 금속막-금속막 형태의 워드라인을 형성하므로써 폴리실리콘막-금속막 형태의 워드라인보다 워드라인 시트저항을 낮추어 고속소자의 동작특성을 구현하는데 유리하다. 이로써, 메모리어레이의 면적을 증가시킬 수 있어 셀효율을 증 가시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 사시도이고, 도 2b는 본 발명의 실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 평면도이며, 도 2c는 본 발명의 실시예에 따른 반도체소자의 단면도이다.
도 2a 내지 도 2c를 참조하여 반도체소자의 구조를 살펴보면, 기판(31A) 상에 매트릭스 형태로 소정 간격 이격되어 복수의 필라구조물(101)이 형성된다. 필라구조물(101)은 바디필라(34C), 헤드필라(34A), 버퍼막패턴(32), 하드마스크패턴(33) 및 제1캡핑막(35)을 포함할 수 있다.
필라구조물(101)의 바디필라(34C)와 기판(31A) 표면 상에 게이트절연막(36)이 형성되고, 게이트절연막(36) 상에서 바디필라(34C)를 에워싸는 게이트전극(37)이 형성된다. 따라서, 게이트전극(37)은 필라구조물(101)의 하부측인 바디필라(34C)의 외벽을 에워싸는 환형 형태일 수 있다.
그리고, 필라구조물(101)의 일측측벽을 에워싸는 제2캡핑막(44)이 형성되어 있다. 여기서, 제2캡핑막(44)은 질화막, 특히 실리콘질화막을 포함할 수 있다.
그리고, 기판(31A) 내에는 불순물 주입에 의해 매립형 비트라인(38A, 38B)이 형성되어 있다.
그리고, 워드라인으로 사용되는 금속막(48)은 기판(31A) 내에 형성된 비트라인(38A, 38B)과는 교차하는 방향으로 필라구조물(101) 사이에 배치된다. 특히, 금속막(48)은 이웃하는 게이트전극 중 어느 하나에는 전기적으로 접촉하고, 다른 하나에는 제2캡핑막(44)에 의해 절연되어 있다.
마지막으로, 게이트전극(37)으로 폴리실리콘막을 사용하고, 워드라인으로 사용된 금속막(48)은 금속실리사이드막 또는 금속막 예컨대, 텅스텐실리사이드막, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 그리고, 게이트전극(37)과 워드라인(48) 사이에 형성된 배리어막(47)을 더 포함할 수 있다. 배리어막(47)은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSix로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
도 2a 내지 도 2c에 따르면, 워드라인으로 사용되는 금속막(48)이 연속적인 형태의 단일막 구조가 됨에 따라 워드라인의 시트저항을 낮출 수 있다. 즉, 금속막-폴리실리콘막 구조를 가지는 워드라인(도 1b 참조)에 비해 금속막-금속막 구조를 가지는 워드라인은 시트저항이 현저히 감소된다. 이에 따라, 고속 동작을 구현하기가 용이하다.
다음으로, 도 3a 내지 도 3m을 참조하여 본 발명의 실시예에 따른 반도체소자의 제조 방법을 살펴보기로 한다.
도 3a에 도시된 바와 같이, 기판(31) 상에 버퍼막패턴(32)과 하드마스크패턴(33)을 형성한다. 버퍼막패턴(32)은 실리콘산화막(SiO2)으로서, 열산화 방식으로 형성할 수 있고, 50∼150Å 두께로 형성할 수 있다. 하드마스크패턴(33)은 버퍼막패턴(32) 및 기판(31)과 식각선택비를 갖는 물질, 예를 들어 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.
다음으로, 하드마스크패턴(33)을 식각장벽으로 하여 기판(31)을 일정 깊이(1100Å) 식각하는 1차 식각(이하 '1차 필라식각'이라고 약칭함)을 진행한다. 이와 같은 1차 필라식각에 의해 활성영역으로 기능하는 헤드필라(Head Pillar, 34A)가 형성된다. 바람직하게, 헤드 필라(34A) 형성을 위한 기판(31)의 식각은 비등방성(Anisotropic) 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다.
도 3b에 도시된 바와 같이, 전면에 제1캡핑막(Capping layer, 35)을 형성한다. 이때, 제1캡핑막(35)은 질화막을 단독으로 사용하거나 또는 산화막과 질화막을 순차적으로 증착할 수 있다. 산화막은 실리콘산화막(SiO2)일 수 있고, 질화막은 실리콘질화막(Si3N4)일 수 있다. 이어서, 직진성의 식각공정, 예컨대 에치백(Etchback)을 진행하여 헤드필라(34A)의 측벽에 제1캡핑막(35)을 잔류시키고, 헤드필라(34A) 사이의 기판(31) 표면을 노출시킨다. 여기서, 직진성의 식각공정에 의해 제1캡핑막(35)은 하드마스크패턴(33)과 버퍼막패턴(32)의 측벽에도 잔류한다. 상술한 제1캡핑막(35)은 헤드필라(34A)의 측벽을 후속 공정으로부터 보호하는 캡핑막(Capping layer) 역할을 하는데, 두께는 50∼100Å으로 할 수 있다.
다음으로, 제1캡핑막(35) 및 하드마스크패턴(33)을 식각장벽으로 하여 제1캡핑막(35) 형성후 노출되어 있는 기판(31)을 일정 깊이(2000Å) 식각하는 2차 필라식각을 진행한다. 이때, 2차 필라식각은 직진성 식각을 이용하고, 이로써 헤드필라(34A) 아래에 바디필라(Body pillar, 34B)가 형성된다. 바디필라(34B)는 1차 필라식각시의 헤드필라(34A)보다 그 높이가 더 높을 수 있다. 바람직하게, 바디필라(34B) 형성을 위한 기판(31)의 2차 필라식각은 비등방성 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 한편, 바디필라(34B) 형성후 기판은 도면부호 '31A'가 된다.
위와 같이 2차 필라식각이 완료된 후에 기판(31A) 상에 일정 높이의 바디필라(34B)가 구축된다.
도 3c에 도시된 바와 같이, 바디필라(34B)의 측벽을 등방성 식각하는 3차 필라식각을 진행한다. 이때, 등방성식각을 적용하는 3차 필라식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다.
위와 같은 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각이 진행되는 부분은 바디필라(34B)의 노출된 측벽에서만 150Å 정도진행되며 제1캡핑막(35)에 의해 커버링(Covering)되어 있는 헤드필라(34A)는 식각되지 않는다.
따라서, 등방성식각까지 진행된 바디필라(34C)와 바디필라(34C) 상부의 헤드필라(34A)는 T형 필라 구조가 되며, 바디필라(34C)는 후속 게이트전극이 에워싸는 부분으로서 채널영역이 되고, 제1캡핑막(35)에 의해 커버링된 헤드필라(34A)는 후속 스토리지노드가 수직으로 연결될 부분이다.
전술한 바와 같은 일련의 식각공정에 의해 헤드필라(34A) 및 바디필라(34C)를 포함하는 필라구조물(101)이 형성된다.
도 3d에 도시된 바와 같이, 기판(31A)과 바디필라(34C)의 노출된 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(36)은 증착공정 또는 산화공정에 의해 형성될 수 있다.
이어서, 게이트절연막(36)이 형성된 바디필라(34C)의 측벽을 감싸는 게이트전극(37)을 형성한다. 게이트전극(37)은 기판(31A) 전면에 도전막을 증착한 후 필라구조물(101) 사이 기판(31A) 상부의 게이트절연막(36)이 노출될때까지 에치백(Etchback)하여 얻어진다. 게이트전극(37)으로는 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 또한, 게이트전극(37)은 Ta, W 또는 Ti 중에서 선택된 어느 하나 또는 TaN, WN 또는 TiN 중에서 선택된 어느 하나를 이용할 수도 있다. 바람직하게, 게이트전극(37)은 바디필라(34C)의 측벽을 에워싸는 형태가 되도록 하기 위해 단차피복성이 우수한 것으로 알려진 폴리실리콘막을 사용하는 것이 좋다.
위와 같은 게이트전극(37)은 수직채널트랜지스터의 게이트전극 역할을 하면서 동시에 후속의 금속막과 함께 워드라인이 된다.
도 3e에 도시된 바와 같이, 필라구조물(101) 사이의 기판(31A)에 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입하여 기판(31A) 내에 불순물영역(38)을 형성한다. 이때, 불순물영역(38)은 매립형 비트라인이 형성될 영역이다.
이어서, 필라구조물(101) 사이를 갭필(Gapfill)하도록 전면에 제1층간절연막(39)을 형성한다. 이때, 제1층간절연막(39)은 갭필 특성이 우수한 BPSG막으로 형성하고, 제1층간절연막(39) 형성후에는 표면 단차 제거를 위해 하드마스크패턴(33)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 진행될 수 있다.
도 3f에 도시된 바와 같이, Y-Y'방향으로 배열된 필라구조물(101) 사이를 노출시키는 라인-스페이스(line-space) 형태의 제1포토레지스트패턴(40)을 형성한다. 이때, 제1포토레지스트패턴(40)에 의해 X-X' 방향으로 배열된 필라구조물(101)의 상부는 덮이게 된다.
이어서, 제1포토레지스트패턴(40)을 이용하여 제1층간절연막(39)과 게이트절연막(36)을 식각하고, 연속해서 불순물영역(38)이 분리되는 깊이까지 기판(31A)을 식각하여 제1트렌치(41)를 형성한다.
이와 같이, 제1트렌치(41)에 의해 불순물영역(38)은 분리되어 비트라인(38A, 38B)이 되고, 기판(31A) 내에 매립된 형태를 가지므로 매립형 비트라인(Buried Bitline)이라고 한다. 게이트절연막(36)은 게이트절연막 역할을 함과 동시에 게이트전극(37)과 분리된 비트라인(38A, 38B)을 전기적으로 절연시키는 역할도 한다. 아울러, 분리된 비트라인(38A, 38B)은 게이트전극(37)에 대해 수직인 형상을 갖는 다.
도 3g에 도시된 바와 같이, 제1포토레지스트패턴(40)을 제거한 후에 제1트렌치(41)를 갭필하도록 전면에 제2층간절연막(42)을 증착한다. 여기서, 제2층간절연막(42)은 갭필특성이 우수한 BPSG막일 수 있으며, 제2층간절연막(42)은 이웃한 필라(34C) 사이 및 이웃한 비트라인(38A, 38B)간 절연막 역할을 한다.
이어서, 필라구조물(101)의 표면이 드러나도록 제2층간절연막(42)을 평탄화시킨다.
도 3h에 도시된 바와 같이, 제2층간절연막(42)과 제1층간절연막(39)을 제거한다. 이때, 제1층간절연막(42)을 제거하기 위한 식각은 X-X' 방향의 게이트절연막 표면이 노출될때까지 진행한다. 따라서, X-X'방향에서는 제1층간절연막이 잔류하지 않고, Y-Y'방향에서는 비트라인(38A, 38B) 사이를 절연시키는 제2층간절연막(42A)이 잔류한다.
도 3i에 도시된 바와 같이, 전면에 제2캡핑막(44)을 증착한 후에 제3층간절연막(45)을 증착하여 필라구조물(101) 사이를 절연시킨다. 여기서, 제2캡핑막(44)은 질화막, 특히 실리콘질화막을 포함할 수 있다.
이어서, CMP 또는 에치백을 진행하여 필라구조물(101)의 표면을 노출시킨다.
따라서, 필라구조물(101) 사이에는 제2캡핑막(44)과 제3층간절연막(45)이 잔류한다.
도 3j에 도시된 바와 같이, 워드라인 형성을 위한 제2포토레지스트패턴(46)을 형성한다. 이때, 제2포토레지스트패턴(46)은 Y-Y' 방향은 모두 덮고 X-X' 방향 에서는 필라구조물(101)의 상부만을 덮는 형태가 되도록 한다.
이어서, 제2포토레지스트패턴(46)을 식각장벽으로 하여 제3층간절연막(45)을 부분식각한다. 이에 따라, X-X'방향에서는 필라구조물(101) 사이를 일부 채우는 형태가 되는 제3층간절연막(45A)이 잔류한다. 한편, Y-Y' 방향에서는 제3층간절연막(45)이 식각되지 않고 필라구조물(101) 사이에 잔류한다.
도 3k에 도시된 바와 같이, 제2포토레지스트패턴(46)을 제거한 후에, 산소이온주입공정을 진행한다. 이때, 산소 이온주입공정은 틸트를 주어 진행하며, 이로써 제2캡핑막(44)의 일부가 산화되어 산화변형막(44A)이 형성된다. 즉, 제2캡핑막(44)이 실리콘질화막인 경우, 산소이온주입공정에 의해 실리콘산화질화막으로 변형된다.
위와 같은 산소이온주입공정에 의해 필라구조물(101)을 덮고 있는 제2캡핑막(44)의 일부가 산화변형막(44A)으로 변형되며, 특히 틸트에 의한 이온주입의 영향을 받아서 필라구조물(101)의 상부면 및 일측 측벽에서 주로 변형이 진행된다. 따라서, 이온주입이 진행되지 않은 타측 측벽의 제2캡핑막(44)은 여전히 변형되지 않고 실리콘질화막의 성질을 갖는다.
한편, Y-Y 방향에서도 산소이온주입공정에 노출되므로 제2캡핑막의 일부가 변형될 수도 있다.
도 3l에 도시된 바와 같이, 습식세정을 진행하여 산화변형막(44A)을 선택적으로 제거한다. 이로써 X-X'방향에서는 제2캡핑막(44)이 필라구조물의 일측 측벽을 덮는 형태로 잔류한다. 산화변형막(44A)이 산소이온주입에 의한 실리콘산화질화막 인 경우, 일반적인 SiO2보다 HF 용액과 같은 습식식각에 의해서 식각이 더 잘 진행된다. 따라서, 산화변형막(44A) 주변의 층간절연막들은 일부 식각되지만 그 손실량이 극히 적다.
도 3m에 도시된 바와 같이, 전면에 배리어막(47)을 증착한 후, 워드라인으로 사용될 금속막(48)을 증착한다. 이때, 금속막(48)은 필라구조물 사이를 충분히 채울때까지 전면에 증착한다. 바람직하게, 금속막(48)은 W, Al, Cu, Au 또는 Ru 중에서 선택된 어느 하나의 금속막 또는 금속실리사이드막이며, ALD, PVD 또는 CVD 방법을 이용하여 형성할 수 있다. 그리고, 배리어막(47)은 확산배리어 역할을 하는 물질로서, WN, WSiN, TaN, Ti 또는 WSi 중에서 선택된 어느 하나를 사용하며, ALD, PVD 또는 CVD 방법을 이용하여 형성할 수 있다.
이후, CMP 또는 에치백을 이용하여 배리어막(47) 및 금속막(48)을 평탄화시킨다.
금속막(48)은 필라구조물(101) 사이의 기판 상부에 위치하는 형태가 되는 라인패턴이 되며, 워드라인이 된다.
그리고, 워드라인으로 사용되는 금속막(48)은 이웃하는 게이트전극 중 어느 하나에는 전기적으로 접촉하고, 다른 게이트전극은 제2캡핑막(44)에 의해 절연된다.
상술한 제1실시예에 따르면, 워드라인으로 사용되는 금속막(48)이 단일 물질의 연속막 형태를 갖기 때문에 금속막과 폴리실리콘막이 접촉되는 불연속 형태의 워드라인보다 시트저항을 감소시킬 수 있다.
도 4a 내지 도 4e은 본 발명의 제2실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도로서, 도 4a는 도 3a 내지 도 3g까지 진행된 결과이고, 도 4b 4e는 그 이후의 공정단면도이다.
도 4a는 제1실시예에 따른 방법을 따라 동일하게 진행하여 비트라인 사이를 분리시키는 트렌치(41)를 매립하도록 제2층간절연막(42)을 형성한 상태이다. 제2층간절연막(42)까지 형성하는 방법은 제1실시예의 도 3a 내지 도 3g를 참조하기로 하고, 도면부호도 동일하게 적용한다.
도 4b에 도시된 바와 같이, 워드라인 형성을 위한 제2포토레지스트패턴(46A)을 형성한다. 이때, 제2포토레지스트패턴(46A)은 Y-Y' 방향은 모두 덮고 X-X' 방향에서는 필라구조물의 상부만을 덮는 형태가 되도록 한다.
이어서, 제2포토레지스트패턴(46A)을 식각장벽으로 하여 제3층간절연막(45)을 부분식각한다. 이에 따라, X-X'방향에서는 필라구조물 사이를 일부 채우는 형태가 되는 제3층간절연막(45B)이 잔류하며, 필라구조물 사이에는 워드라인이 매립될다마신패턴(49)이 제공된다. 여기서, 다마신패턴은 이웃하는 필라구조물의 측벽을 모두 노출시키는 형태이다.
도 4c에 도시된 바와 같이, 제2포토레지스트패턴(46A)을 제거한 후에, 전면에 제2캡핑막(44B)을 증착한다.
이어서, 산소이온주입공정을 진행한다. 이때, 산소 이온주입공정은 틸트를 주어 진행하며, 이로써 제2캡핑막(44B)의 일부가 산화되어 산화변형막(44C)이 형성 된다. 즉, 제2캡핑막(44B)이 실리콘질화막인 경우, 산소이온주입공정에 의해 실리콘산화질화막으로 변형된다.
위와 같은 산소이온주입공정에 의해 필라구조물을 덮고 있는 제2캡핑막(44B)의 일부가 산화변형막(44C)으로 변형되며, 특히 틸트에 의한 이온주입의 영향을 받아서 필라구조물의 상부면 및 일측 측벽에서 주로 변형이 진행된다. 따라서, 이온주입이 진행되지 않은 타측 측벽의 제2캡핑막(44B)은 여전히 변형되지 않고 실리콘질화막의 성질을 갖는다.
한편, Y-Y 방향에서도 산소이온주입공정에 노출되므로 산화변형막으로의 변형이 발생될 수도 있다.
도 4d에 도시된 바와 같이, 습식세정을 진행하여 산화변형막(44C)을 선택적으로 제거한다. 이로써 X-X'방향에서는 제2캡핑막(44B)이 필라구조물의 일측 측벽을 덮는 형태로 잔류한다. 바람직하게는 다마신패턴의 일측 측벽 및 바닥을 덮는 형태로 잔류한다.
도 4e에 도시된 바와 같이, 전면에 배리어막(47A)을 증착한 후, 워드라인으로 사용될 금속막(48A)을 증착한다. 이때, 금속막(48A)은 필라구조물 사이를 충분히 채울때까지 전면에 증착한다. 바람직하게, 금속막(48A)은 W, Al, Cu, Au 또는 Ru 중에서 선택된 어느 하나의 금속막이며, ALD, PVD 또는 CVD 방법을 이용하여 형성할 수 있다. 그리고, 배리어막(47A)은 확산배리어 역할을 하는 물질로서, WN, WSiN, TaN, Ti 또는 WSi 중에서 선택된 어느 하나를 사용하며, ALD, PVD 또는 CVD 방법을 이용하여 형성할 수 있다.
이후, CMP 또는 에치백을 이용하여 배리어막(47A) 및 금속막(48A)을 평탄화시킨다.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 평면도이다.
도 5를 참조하면, 금속막(48A)은 필라구조물(101)의 바디필라(34C) 사이의 기판 상부에 위치하는 형태가 되는 라인패턴이 되며, 워드라인이 된다. 그리고, 다마신패턴 내부에 금속막이 매립되므로, 금속막(48A)의 일측 측벽과 바닥에 제2캡핑막(44B)이 존재하게 된다. 부연하면, 제2캡핑막(44B)은 게이트전극(37)을 포함하는 필라구조물의 일측 측벽을 감싸는 제1실시예와 다르게 워드라인으로 사용되는 금속막(48A)의 일측 측벽을 모두 덮는 형태가 된다.
따라서, 워드라인으로 사용되는 금속막(48A)은 이웃하는 게이트전극 중 어느 하나에는 전기적으로 접촉하고, 다른 게이트전극은 제2캡핑막(44B)에 의해 절연된다.
상술한 제2실시예에 따르면, 워드라인으로 사용되는 금속막(48A)이 단일 물질의 연속막 형태를 갖기 때문에 금속막과 폴리실리콘막이 접촉되는 불연속 형태의 워드라인보다 시트저항을 감소시킬 수 있다.
상술한 실시예들에 따르면, 워드라인으로 사용되는 금속막(48)이 연속적인 형태의 단일막 구조가 됨에 따라 워드라인의 시트저항을 낮출 수 있다. 즉, 금속막-폴리실리콘막 구조를 가지는 워드라인에 비해 금속막-금속막 구조를 가지는 워드라인은 시트저항이 현저히 감소된다.
통상적으로 폴리실리콘막은 시트저항 감소를 위해 불순물이 도핑되고는 있으나, 불순물이 도핑되어도 시트저항이 금속막이 갖는 시트저항보다 현저히 크다.
본 발명은 워드라인의 시트저항이 감소하므로 구동전류를 증가시킬 수 있다. 또한, 워드라인의 시트저항이 작아지면 메모리 어레이의 면적을 증가시킬 수 있어 셀효율을 현저히 증가시킬 수 있다.
본 발명은 DRAM 외에도 플래시(Flash), SONOS, TANOS 와 같은 비휘발성메모리(non-volatile memory)에서 수직 채널 트랜지스터를 형성하는 경우에도 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 반도체소자의 구조를 도시한 단면도.
도 1b는 종래기술에 따른 반도체소자의 구조를 도시한 평면도.
도 2a는 본 발명의 실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 사시도.
도 2b는 본 발명의 실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 평면도.
도 2c는 본 발명의 실시예에 따른 반도체소자의 단면도.
도 3a 내지 도 3m은 본 발명의 제1실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 수직채널트랜지스터를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31A : 기판 33 : 하드마스크패턴
35 : 제1캡핑막 36 : 게이트절연막
37 : 게이트전극 38A, 38B : 비트라인
44 : 제2캡핑막 47 : 배리어막
48 : 금속막
101 : 필라구조물
Claims (13)
- 기판 상에 복수의 필라;상기 복수의 필라 각각의 외벽을 에워싸는 게이트전극;상기 복수의 필라 중 인접한 필라 사이에서 어느 한 방향으로 연장되어 연속적인 금속막 형태의 단일막 구조를 갖는 워드라인; 및상기 워드라인이 상기 게이트전극 중 이웃하는 어느 하나의 게이트전극에는 전기적으로 연결되고 이웃하는 다른 하나의 게이트전극에는 절연되도록 하는 절연막을 포함하는 반도체소자.
- 제1항에 있어서,상기 절연막은 상기 다른 하나의 게이트전극 각각의 측벽을 부분적으로 덮는 형태인 반도체소자.
- 제1항에 있어서,상기 절연막은 상기 다른 하나의 게이트전극에 인접하는 상기 워드라인의 일측 측벽을 덮는 형태인 반도체소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 절연막은 질화막을 포함하는 반도체소자.
- 제1항에 있어서,상기 게이트전극은 폴리실리콘막 또는 금속막을 포함하고, 상기 워드라인은 텅스텐실리사이드막, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자.
- 기판 상에 필라를 구비하는 복수의 필라구조물을 형성하는 단계;상기 필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계;상기 게이트전극 중 이웃하는 어느 하나의 게이트전극의 측벽을 덮는 절연막을 형성하는 단계; 및상기 복수의 필라구조물 중 인접한 필라구조물 사이에서 어느 한 방향으로 연장되어 연속적인 금속막 형태의 단일막 구조를 갖고, 상기 어느 하나의 게이트전극과 이웃하는 다른 하나의 게이트전극에 전기적으로 연결되는 워드라인을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제6항에 있어서,상기 절연막을 형성하는 단계는,상기 게이트전극을 포함한 필라구조물을 덮는 질화막을 형성하는 단계;틸트이온주입에 의한 산소이온주입을 통해 상기 질화막의 일부를 산화시키는 단계;상기 산화된 부분을 선택적으로 제거하여 상기 게이트전극 및 필라구조물의 일측 측벽에 상기 질화막을 잔류시키는 단계;를 포함하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 산소이온주입시,이온주입에너지는 0.5keV∼5keV로 하고, 이온주입도즈량은 1×1015∼1×1017atoms/cm2으로 하는 반도체소자의 제조 방법.
- 제6항에 있어서,상기 게이트전극은 폴리실리콘막 또는 금속막을 포함하고, 상기 워드라인은 텅스텐실리사이드막, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자의 제조 방법.
- 기판 상에 필라를 구비하는 복수의 필라구조물을 형성하는 단계;상기 필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계;상기 게이트전극을 포함한 필라구조물 사이를 절연시키는 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 상기 게이트전극 중 이웃하는 게이트전극을 동시에 노출시키면서 어느 한 방향으로 연장되는 라인 형상의 다마신패턴을 형성하는 단계;상기 노출된 이웃하는 게이트전극 중 어느 하나의 게이트전극의 측벽을 덮는 절연막을 형성하는 단계; 및상기 다마신패턴 내부에 매립되어 연속적인 금속막 형태의 단일막 구조를 갖고, 상기 어느 하나의 게이트전극과 이웃하는 다른 하나의 게이트전극에 전기적으로 연결되는 워드라인을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제10항에 있어서,상기 절연막을 형성하는 단계는,상기 다마신패턴을 포함한 전면에 질화막을 형성하는 단계;틸트이온주입에 의한 산소이온주입을 통해 상기 질화막의 일부를 산화시키는 단계; 및상기 산화된 부분을 선택적으로 제거하여 상기 다마신패턴의 일측 측벽에 상기 질화막을 잔류시키는 단계를 포함하는 반도체소자의 제조 방법.
- 제11항에 있어서,상기 산소이온주입시,이온주입에너지는 0.5keV∼5keV로 하고, 이온주입도즈량은 1×1015∼1×1017atoms/cm2으로 하는 반도체소자의 제조 방법.
- 제10항에 있어서,상기 게이트전극은 폴리실리콘막 또는 금속막을 포함하고, 상기 워드라인은텅스텐실리사이드막, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자의 제조 방법.
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