TWI493657B - 具有與單側接點相互連接之埋入式位元線的半導體裝置以及其製造方法 - Google Patents

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Description

具有與單側接點相互連接之埋入式位元線的半導體裝置以及其製造方法
本發明係主張2009年9月30日所申請之韓國專利申請案第10-2009-0093499號之優先權，藉由參照而將其全文併入於此。
本發明之例示實施例係關於一種製造半導體裝置之方法，以及更特別地，係關於一種具有埋入式位元線之半導體裝置以及其製造方法，每條位元線連接至一個側邊接點。
傳統平面金氧半場效電晶體(MOSFET)正達到關於漏電流、導通電流、短通道效應之物理極限，並且傳統MOSFETs之微型化變得更加困難。為了克服此極限，正在研發具有取代一般平面通道的垂直通道之半導體裝置。
藉由形成一包圍在半導體基板上垂直延伸的主動柱之環狀閘極(此後稱為「垂直閘極」)，且在該主動柱之上側及下側部位中形成一源極區與一汲極區，而該閘極位於中間，藉此製成具有垂直通道之半導體裝置。
第1圖為傳統具有垂直通道之半導體裝置之剖面視圖。參照第1圖，其顯示複數個柱結構，每一柱結構包含一以垂直於一基板11與一硬遮罩層13之方向而延伸之主動柱12。該主動柱12之外壁係由一閘極絕緣層14與一垂直閘極15所包圍，而埋入式位元線16係經由一雜質之離子佈植製程而形成於該基板11內部。使相鄰的埋入式位元線16彼此分開的溝槽17係以一中間層介電層18充填。字元線19係在與該埋入式位元線16相交之方向來形成，同時連接相互鄰接之垂直閘極15。
在傳統半導體裝置中，在該垂直閘極15之下側部位的該埋入式位元線16係透過一離子佈植製程藉由佈植一摻雜劑而形成。然而，在將半導體裝置微型化中，僅以該摻雜劑佈植來降低埋入式位元線16之電阻變得困難，因此無法獲得期望之半導體裝置之特性。
本發明之一實施例係關於一種具有經減少的埋入式位元線之電阻的半導體裝置以及其製造方法。
依據本發明之實施例，一種製造半導體裝置之方法包含：蝕刻一基板以形成複數個主動區，該等主動區係藉由形成於其間的溝槽而互相分開；於每一主動區之側壁上形成一側邊接點；以及形成多條金屬位元線，每一條金屬位元線填入每一溝槽之部分並連接至該側邊接點。
依據本發明之另一實施例，一種製造半導體裝置之方法包含：蝕刻一半導體基板以形成複數主動區，該等主動區係藉由形成於其間的溝槽而互相分開；形成一對該等溝槽填隙(gap-filling)的犧牲層，其中從該犧牲層之形成，在每一主動區上形成一突出部；形成一絕緣層圖案，其與該突出部之側壁接觸；藉由使用該絕緣層圖案作為蝕刻障壁而蝕刻該犧牲層；形成多個接觸區，每一接觸區打開該等主動區之側壁；形成多個側邊接點，每一側邊接點填入該等接觸區；以及形成多條金屬位元線，每一條金屬位元線連接至每一側邊接點且填入每一溝槽之部分。
依據本發明之再另一實施例，一種製造半導體裝置之方法包含：蝕刻一半導體基板以形成複數主動區，該等主動係藉由在形成於其間的溝槽而互相分開；形成一對該等溝槽填隙之犧牲層，其中從該犧牲層之形成，在每一主動區之上側部位上形成一突出部；於包含該突出部之基板上形成一絕緣層；透過一傾斜式離子佈植(tilt ion implantation)製程將一摻雜劑植入該絕緣層中；藉由選擇性地移除該絕緣層中植入該摻雜劑之部分而形成一絕緣層圖案；藉由使用該絕緣層圖案作為一蝕刻障壁而蝕刻該犧牲層；形成多個接觸區，每一接觸區打開該等主動區之側壁；形成多個側邊接點，每一側邊接點填入該等接觸區；以及形成多條金屬位元線，每一條金屬位元線連接至每一側邊接點且填入每一溝槽之部分。
依據本發明之又一實施例，一種半導體裝置包含：一半導體基板；複數個主動區，自該半導體基板之表面延伸且互相分開；複數個主動柱，自每一主動區之表面延伸且互相分開；側邊接點，構成與該主動區之側壁接觸；多條金屬位元線，每一條金屬位元線填入該等主動區之間的間隙部分且連接至每一該側邊接點；以及多條字元線，形成於該等主動柱之兩側壁上。
下列將參照隨附圖式詳細說明本發明之例示實施例。然而，本發明可用不同形式來具體實施而不應被侷限於在此所說明之實施例。相反地，提供這些實施例以致使本揭示充分且完整的，並將本發明之範圍對熟悉該項技術者將完全表達。在整個揭示全文中，本發明之各種圖式及實施例所載相同元件符號表示相同構件。
圖式未必按照比例繪製，且在某些範例中，為了明確說明實施例之特徵，可強調某些比例。當一第一層稱為在一第二層上或者在一基板上時，其不僅表示該第一層係直接形成於該第二層或該基板上之情況，而且也表示在該第一層與該第二層或該基板之間存有一第三層之情況。
依據本發明之例示實施例，在一主動柱下側部位之埋入式位元線係以金屬層形成在半導體基板上。此外，一埋入式位元線之一個側邊接點係以一金屬矽化物來形成，作為該埋入式位元線與一主動區之間的歐姆接觸。
由於該埋入式位元線係與該一個側邊接點相接觸，故可實現一胞元一位元(one-cell-one-bit)之線結構，其有助於高度積體化。
第2圖為依據本發明實施例之半導體裝置之立體視圖。參照第2圖，該半導體裝置包含複數個主動區101A，其自一半導體基板31A之表面延伸且互相分開；複數個主動柱101B，其自該等主動區101A之表面延伸且互相分開；多個側邊接點102，每一側邊接點構成為與一主動區101之一個側壁接觸；多條金屬位元線103，每一條金屬位元線連接至一側邊接點102並填入該等主動區101A之間的間隙之部分；以及多條字元線104，形成於每一主動柱101B之兩側壁上。該半導體裝置更包含儲存節點接觸栓55，每一儲存節點接觸栓連接至一主動柱101B之上側部位及在該等儲存節點接觸栓55上所形成之儲存節點105。
該等主動區101A係以線狀來形成，以及該等主動柱101B係以自該等主動區101A之表面而垂直延伸之方式來形成。該等側邊接點102以及該等金屬位元線103形成配置成平行於該等主動區101A之線。該等側邊接點102包含一金屬矽化物。該等字元線104形成與該等金屬位元線103相交之線。
該等主動區101A與該等主動柱101B含有矽，其中該等主動柱101B可形成方形柱。
該等金屬位元線103包含記憶胞元之位元線，以及該等字元線104包含記憶胞元之字元線。該儲存節點105成為一記憶胞元之電容器的儲存節點。該等主動柱101B包含一記憶胞元電晶體之通道區。由於該等字元線104具有一垂直結構，故在該等主動柱101B中之該等通道係以垂直方向來形成。此外，該等字元線104可作用為閘極。因此，一條金屬位元線103、一個主動柱101B以及一條字元線104形成一單元垂直胞元。
參照第2圖，由於該等金屬位元線103係以金屬層來形成，故其具有比較低的電阻。此外，該等金屬位元線103形成埋入式位元線，其(至少部分)填入該等主動區101A之間的間隙。該主動區101A與該金屬位元線103係經由該側邊接點102而電性連接。由於該側邊接點102包含金屬矽化物，故在該金屬位元線103與該主動區101A之間形成歐姆接觸。由於該等字元線104具有一垂直結構，故在該等主動柱101B中所形成之該等通道也以垂直方向來形成。
第3A至3P圖為說明依據本發明實施例之製造半導體裝置之方法之剖面視圖。
參照第3A圖，襯墊層32係形成於一半導體基板31上。在此，該襯墊層32可包含一氧化物層。
一第一硬遮罩層係形成於該襯墊層32上。在此，該第一硬遮罩層可具有包含一氧化物層以及一氮化物層之多層結構。例如，該第一硬遮罩層可包含堆疊於其中的硬遮罩氮化物層33以及硬遮罩氧化物層34。依照一範例，可進一步將一硬遮罩氮氧化矽(SiON)層以及一硬遮罩碳層堆疊於該硬遮罩氧化物層34上。
隨後，於該硬遮罩氧化物層34上方形成一第一光阻圖案35。該第一光阻圖案35以線-間隔(line-space)樣式(例如，藉由其間的間隔來將線分開)來圖案化並稱為「埋入式位元線遮罩」。
該硬遮罩氧化物層34以及該硬遮罩氮化物層33係使用該第一光阻圖案35作為蝕刻障壁而被蝕刻，以及蝕刻該襯墊層32。在此，當蝕刻該硬遮罩氧化物層34以及該硬遮罩氮化物層33時，由於該第一光阻圖案35之形狀轉移至該硬遮罩氧化物層34以及該硬遮罩氮化物層33，故該硬遮罩氧化物層34以及該硬遮罩氮化物層33被圖案化成該線-間隔形狀。
參照第3B圖，該第一光阻圖案35透過一光阻除去製程而被移除。
隨後，使用該多層第一硬遮罩層作為一蝕刻障壁，執行一溝槽蝕刻製程。換言之，藉由使用該硬遮罩氧化物層34作為一蝕刻障壁而蝕刻該半導體基板31至一特定深度，以形成多個第一溝槽36。因此，形成複數個藉由該等第一溝槽36而互相分開主動區101。
上述溝槽蝕刻製程稱為「埋入式位元線(BBL)溝槽蝕刻製程」。在該BBL溝槽蝕刻製程後，所剩餘之硬遮罩層包含該硬遮罩氮化物層33以及該硬遮罩氧化物層34。
由於該等主動區101也藉由利用具有從該第一光阻圖案35所轉移之形狀的該硬遮罩氧化物層34而形成，故其以該線-間隔形狀被圖案化。例如，該等主動區101係以線狀來形成，以及相鄰之主動區係被該等線狀之第一溝槽36所分開。
該BBL溝槽蝕刻製程為一種非等向蝕刻製程。當該半導體基板31為矽基板時，該非等向蝕刻製程可為使用Cl2 、HBr氣體或者其氣體混合物之電漿乾式蝕刻製程。
經由該BBL溝槽蝕刻製程，於該半導體基板31A上形成該等複數主動區101，該等主動區係藉由該等第一溝槽36而互相分開且以一第一方向來延展。
參照第3C圖，透過一側壁氧化製程形成一側壁氧化物層37。該側壁氧化物層37係形成於該半導體基板31與該等主動區101之表面上。例如，用以形成該側壁氧化物層37之側壁氧化製程可在O2 或O2 /H2 之環境下在約700℃到約900℃之溫度範圍來執行。
隨後，於所產生之形成有該側壁氧化物層的基板上沈積一第一襯墊氮化物層38。該第一襯墊氮化物層38可在二氯矽烷(DCS)及氨(NH3 )之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
隨後，於該第一襯墊氮化物層38上形成一第一犧牲層39，以對該等主動區101之間的第一溝槽36填隙，其中在執行接下來的製程後，將該第一犧牲層39移除。該第一犧牲層39可包括一非晶矽層。該非晶矽層可在矽甲烷(SiH4 )之環境中在約0.3Torr到2Torr的壓力下以約400℃到約600℃的溫度來沈積。
參照第3D圖，該第一犧牲層39經由一化學機械研磨(CMP)方法而被平坦化，直到露出該硬遮罩氮化物層33之表面，接著額外執行一回蝕刻製程，使該第一犧牲層39殘餘一定的高度。在此，該殘餘的第一犧牲層能以元件符號39A來表示以及稱為「第一犧牲層圖案39A」。該第一犧牲層圖案39A之高度可高於該墊層32與該等主動區101之接觸表面(例如，底部接觸表面)。
如上所述，當該第一犧牲層圖案39A透過該回蝕刻製程而形成時，該硬遮罩氮化物層33突出超過所產生之第一犧牲層圖案39A。該硬遮罩氧化物層34透過該CMP製程而被移除，並且也研磨該硬遮罩氧化物層34之上表面及側壁上的該第一襯墊氮化物層38。因此，以元件符號’38A’來表示以及稱為第一襯墊氮化物層圖案38A的該殘餘的第一襯墊氮化物層具有足以覆蓋該硬遮罩氮化物層33之側壁的高度。
參照第3E圖，於所產生之結構上形成一襯墊氧化物層40，以覆蓋該硬遮罩氮化物層33之突出部。在此，該襯墊氧化物層40可為任何合理且適當而具有高階梯覆蓋率(step coverage)特性之氧化物層。具有高階梯覆蓋率特性之氧化物層指的是保形沈積(conformally deposited)之氧化物層，亦即，氧化物層在該突出部之上側部位中、在該等突出部與該等突出部之側壁之間的表面上的厚度幾乎相同。利用具有保形沈積之該襯墊氧化物層40，能以離子佈植的均勻性來執行接下來之傾斜式離子佈植製程。針對該襯墊氧化物層40之保形沈積，可使用化學氣相沈積(CVD)法或者原子層沈積(ALD)法。
該襯墊氧化物層40覆蓋該硬遮罩氮化物層33之突出部並可用一未經摻雜的不含摻雜劑之氧化物層來形成。
參照第3F圖，摻雜劑以一特定傾斜方向來佈植。此製程稱為「傾斜式離子佈植製程41」。該摻雜劑在該襯墊氧化物層40之部分處佈植。
該傾斜式離子佈植製程41係相對於該半導體基板之表面41A而以一特定角度(α)來執行。該角度(α)範圍可從約5度到約30度。某些離子束被該硬遮罩氮化物層33之突出部所遮住。因此，摻雜該襯墊氧化物層40之部分40A同時維持該襯墊氧化物層40之殘餘部分未摻雜。例如，在離子佈植中所用摻雜劑可為P型摻雜劑，諸如硼。用於離子佈植硼之摻雜劑來源可為BF2 。為此，該襯墊氧化物層40之部分40B維持未摻雜，其中該部分40B為該襯墊氧化物層40配置在該硬遮罩氮化物層33之左側上的部分。
該摻雜劑之傾斜式離子佈植製程41使得在該硬遮罩氮化物層33之上表面處所形成的襯墊氧化物層40的部分(40A)以及在該硬遮罩氮化物層33之左側處所形成的部分將被以該摻雜劑摻雜。沒有佈植該摻雜劑之該襯墊氧化物層40之部分成為未摻雜之襯墊氧化物層40B。
參照第3G圖，依照該經摻雜的襯墊氧化物層40A之蝕刻率以及未經摻雜之襯墊氧化物層40B之蝕刻率之間差值執行一清洗製程，藉以移除該經摻雜的襯墊氧化物層40A。在此，該襯墊氧化物層40係依照其是否摻雜該摻雜劑而以不同蝕刻率來蝕刻。例如，該經摻雜的襯墊氧化物層40A之蝕刻係比該未經摻雜的襯墊氧化物層40B之蝕刻還快。以不同蝕刻率之選擇性蝕刻可為使用HF或緩衝氧化蝕刻劑(BOE)之濕式清洗製程，或者使用HF氣體之乾式清洗製程。
因此，該蝕刻製程移除該經摻雜的襯墊氧化物層40A而留下該未經摻雜的襯墊氧化物層40B。
參照第3H圖，藉由使用該剩餘的未經摻雜襯墊氧化物層40B作為蝕刻障壁，而將相鄰於該等主動區101之一側壁的該第一犧牲層圖案39A(顯示於第3G圖中)蝕刻至一定的深度。在此，該第一犧牲層圖案39A所蝕刻深度係對應於將於隨後所形成之側邊接點的位置。
當如上述蝕刻該第一犧牲層圖案39A時，留下經蝕刻之第一犧牲層圖案39B，該第一犧牲層圖案39B使相鄰主動區101之一個側壁露出。
由於使用該襯墊氧化物層40，特別是該未經摻雜的襯墊氧化物層40B之單一層作為一蝕刻障壁，用以形成將被形成之該等側邊接點的間隙，故可確保間隙邊限而有利於半導體裝置之微型化。
此外，由於在該傾斜式離子佈植製程41之後，僅藉由移除該經摻雜的襯墊氧化物層40A來移除該硬遮罩氮化物層33之上側部位中的該襯墊氧化物層40，故可獲得一乾淨而沒有殘餘在該側壁上之輪廓，同時蝕刻該第一犧牲層圖案39A。
此外，因為依序執行該襯墊氧化物層40之沈積、該傾斜式離子佈植製程41、該經摻雜之襯墊氧化物層40A之移除以及該第一犧牲層圖案39A之蝕刻時，該製造程序變得比較簡單。
參照第3I圖，透過一清洗製程移除該未經摻雜之襯墊氧化物層40B(顯示於第3H圖中)以及接著移除該第一襯墊氮化物層38。因此，移除在該硬遮罩氮化物層33之上表面及兩側壁上的該第一襯墊氮化物層圖案38A，亦即，移除在該硬遮罩氮化物層33之突出部上所形成之該第一襯墊氮化物層圖案38A。在該移除程序後，該第一襯墊氮化物層圖案38B殘留在由該經蝕刻之第一犧牲層圖案39B所遮住且與該經蝕刻之第一犧牲層圖案39B接觸之區域中。該殘餘的第一襯墊氮化物層圖案係以元件符號’38B’來表示且稱為第一襯墊氮化物層圖案殘留物38B。為了將該側壁氧化物層37留在該等主動區101之側壁上，可使用一濕式清洗製程或者可使用具有相對於氧化物層之選擇性(例如，蝕刻選擇性)的乾式清洗製程，以移除在該硬遮罩氮化物層33之上表面與兩側壁上的該第一襯墊氮化物層圖案38A。
參照第3J圖，在完全移除該第一犧牲層圖案39A後，在所產生之結構上形成用以填隙之第二犧牲層42。該第二犧牲層42可包含一非晶矽層。
參照第3K圖，該第二犧牲層42透過一化學機械研磨(CMP)製程來平坦化，直到露出該硬遮罩氮化物層33之表面，並將其回蝕刻以殘留一定的厚度。在此，該經平坦化之第二犠牲層42係以元件符號’42A’來表示並稱為「第二犠牲層圖案42A」。因此，該第二犠牲層圖案42A殘餘一定的高度，其中該第二犠牲層圖案42A之高度相當於足以界定隨後將被形成之側邊接點的間隙之高度。換言之，當回蝕刻該第二犠牲層圖案42A時，除了殘餘在該主動區101之側壁上的該側壁氧化物層以外，使該硬遮罩氮化物層33之兩側壁以及該主動區101露出。然而，在用以平坦化該第二犠牲層42之該CMP製程期間，使用多晶矽泥漿，其可防止該硬遮罩氮化物層33免於受到損害。
參照第3L圖，在所產生的結構上方形成一第二襯墊氮化物層43並執行一選擇性蝕刻以使該第二犠牲層圖案42A之表面(例如，上表面)露出。因此，該側壁氧化物層37與該第二襯墊氮化物層43之雙重絕緣層結構係形成於該主動區101之側壁上。在設置有該第二犠牲層圖案42A以及將形成有該等側邊接點的區域中，只有該側壁氧化物層37存於該主動區101與該第二犠牲層圖案42A之間。該第二襯墊氮化物層43之單層絕緣結構係形成於該硬遮罩氮化物層33之側壁上。依照一範例，該第二襯墊氮化物層43係在二氯矽烷(DCS)及氨(NH3 )之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
參照第3M圖，移除該第二犠牲層圖案42A。因此，僅在該主動區101之一側邊上開啟一線型開孔44。
在此，該開孔44為藉由移除該第一襯墊氮化物層圖案殘留物38B與該第二襯墊氮化物層43之間的該第二犧牲層圖案42A所得到的間隙。
參照第3N圖，經由該開孔44所露出之該側壁氧化物層37係被選擇性地移除，藉以形成一接觸區，該接觸區使之主動區101的一個側壁之部分以線狀露出。該側壁氧化物層37可透過一清洗製程來移除以形成該接觸區45。例如，當所產生之結構使用HF或BOE來濕式清洗時，該側壁氧化物層37可被選擇性地移除而不會損害相鄰的襯墊氮化物層。殘餘的側壁氧化物層37係以元件符號’37A’來表示並稱為「殘餘側壁氧化物層37A」。
參照第3O圖，於該接觸區45中形成一側邊接點102。在此，該側邊接點102可包含金屬矽化物。例如，該金屬矽化物可包含矽化鈦(TiSi2 )、矽化鈷(CoSi2 )以及矽化鎳(NiSi)。為了防止所產生結構之特性在隨後高溫熱處理期間變壞，故可選用矽化鈷(CoSi2 )，因為其為熱穩定的。
例如，藉由沈積一鈷層於所產生結構上以及執行一熱處理而形成該矽化鈷。該熱處理會被執行至少二次，以形成矽化鈷(CoSi2 )。首先，在接觸區以約500℃藉由執行快速熱退火(RTA)製程所露出之區域中形成CoSi狀態之矽化鈷。隨後，以約700℃執行另一快速熱退火製程以將該CoSi狀態轉變成CoSi2 狀態。接下來，移除殘餘而未反應之鈷層。該未反應鈷層可在該第二快速熱退火製程前被移除。
該側邊接觸102具有一個側邊接點，其中該一個側邊接點係僅形成於該主動區101之一個側壁上。
參照第3P圖，將一位元線導電層沈積在具有該側邊接點102之所產生結構上。在此，該位元線導電層係沈積在所產生結構上，以對該等第一溝槽36之間的第一溝槽填係。該位元線導電層包含一金屬層，諸如氮化鈦(TiN)層或者鎢(W)層。例如，該位元線導電層可藉由堆疊氮化鈦層以及鎢層(TiN/W)來形成。
隨後，將該位元線導電層去除至一可與該側邊接點102相接觸的高度。因此，形成與該側邊接點102相接觸的金屬位元線103。該金屬位元線103係配置成平行於該主動區101，且該主動區101與該金屬位元線103係透過該側邊接點102而電性連接。該主動區101與該金屬位元線103能以一第一方向來延伸。
如上所述，由於該金屬位元線103係以金屬層來形成，故電阻變得相當低。在該等主動區101之間的該等第一溝槽36係藉由該等金屬位元線103來(至少部分)填入，因此，該金屬位元線103構成一埋入式位元線。因此，依照本發明之例示實施例，不需要用以分開該等金屬位元線之分離溝槽製程。
之後，說明在該金屬位元線103之上側部位上形成一字元線之方法。
第4A至4F圖為說明依據本發明實施例在半導體裝置中形成字元線之方法之立體視圖。
參照第4A圖，形成一第一中間層介電層以使該金屬位元線103與將被形成在第二方向之該等字元線絕緣。可在形成該第一中間層介電層前，預先形成一第三襯墊氮化物層(未顯示)。該第一中間層介電層可包含硼磷矽玻璃(BPSG)或者聚矽氮烷(PSZ)。
接著，將該第一中間層介電層平坦化。該經平坦化之第一中間層介電層係以元件符號’46’來表示並稱為「第一中間層介電層圖案46」。可執行該第一中間層介電層之平坦化製程直到殘留該墊氧化物層32。因此，殘留下具有減少高度的第二襯墊氮化物層圖案43A。
參照第4B圖，在形成第二硬遮罩層47後，一第二光阻層圖案48係以該第二方向以線形來形成。在此，該第二硬遮罩層47包含一氮化物層，且該第二方向為垂直於該第一方向之方向。
參照第4C圖，該第二硬遮罩層47係使用該第二光阻層圖案48作為一蝕刻障壁而蝕刻。藉由使用該經蝕刻之第二硬遮罩層47A作為蝕刻障壁，而將該等主動區101以及該第一中間層介電層圖案46蝕刻至一定的深度。該等經蝕刻之主動區101與該經蝕刻之第一中間層介電層圖案46係分別以元件符號’101A’以及’46A’來表示。在此，可在移除該第二光阻層圖案48之後執行該蝕刻製程。當蝕刻該等主動區101以及該第一中間層介電層圖案46時，也可蝕刻該第一襯墊氮化物層圖案殘留物38B以及該第二襯墊氮化物層圖案43A。當蝕刻該第一襯墊氮化物層圖案殘留物38B以及該第二襯墊氮化物層圖案43A時，該第一襯墊氮化物層圖案殘留物38B以元件符號’38C’來表示以及該第二襯墊氮化物層圖案43A以元件符號’43B’來表示。
因此，形成複數個主動柱101B，其中該等主動柱係互相分開以及形成於各自的主動區101A上方。該等主動柱101B之間的間隙構成第二溝槽49。在此，該等第二溝槽49可被稱為「波紋圖案(damascene patterns)」。在該等第二溝槽49之底部，該經蝕刻之第一中間層介電層圖案46A可殘留一定的厚度。在此方式下，該等位元線可與隨後所形成之字元線絕緣。
參照第4D圖，在將閘極絕緣層50形成於該等主動柱101B之側壁上之後，在該閘極絕緣層50上沈積將被用來作為字元線之字元線導電層51。隨後，在該字元線導電層51上執行一回蝕刻製程至一定的厚度以形成字元線。在此，該字元線導電層51可藉由堆疊氮化鈦層以及鎢層(TiN/W)來形成。
參照第4E圖，在該經蝕刻之字元線導電層之上側部位以及該經蝕刻之第二硬遮罩層47A之側壁上形成間隔52，且字元線104係藉由蝕刻該經蝕刻之字元線導電層，以將字元線對準該等間隔52之方式形成。當蝕刻該蝕刻之字元線導電層時，可形成一第三溝槽53，其中進一步蝕刻該經蝕刻之第一中間層介電層圖案46A，使得相鄰字元線104可被充分分開。該進一步蝕刻之第一中間層介電層圖案46A之後以元件符號’46B’來表示。該等間隔52可藉由沈積一氮化物層以及接著執行一回蝕刻製程來形成。
參照第4F圖，在包含該等字元線104的所產生結構上形成一第二中間層介電層54，以對該第三溝槽53填隙。
隨後，形成穿過該第二中間層介電層54之儲存節點接觸栓55(顯示於第5圖中)。在此，該儲存節點接觸栓55電性連接至該等主動柱101B之上側部位(顯示於第5B圖中)。
隨後，在該第二中間層介電層54上方形成一儲存節點105。依照一範例，該儲存節點105可具有一圓柱形，其中該儲存節點105構成一電容器之儲存節點。
第5A圖為顯示沿第4E圖之線A-A’切下之半導體裝置之剖面視圖，而第5B圖為顯示沿第4F圖之線A-A’切下之半導體裝置之剖面視圖。
第6A圖為說明在形成金屬位元線後所產生基板之平面視圖。參照第6A圖，該等金屬位元線103係形成在平行於該主動區101之一個側壁的方向，而該主動區101之一個側壁係透過該側邊接點102而電性連接至該等金屬位元線103。
第6B圖為說明在形成字元線後所產生基板之平面視圖。參照第6B圖，形成複數個主動柱101B，其中該等主動柱101B係藉由該第三溝槽53而互相分開，且該等字元線104係設在該等主動柱101B之兩個側壁上，而該閘極絕緣層50A位於其間。該等金屬位元線103係在第一方向延伸，而該等字元線104係在第二方向來延伸。因此，該等字元線104係與該等金屬位元線103相交。一側邊接點102係形成於該金屬位元線103之一個側壁上。
依照本發明之例示實施例，當蝕刻該第一犧牲層以使該主動區之一個側壁露出時，使用未摻雜襯墊氧化物層作為蝕刻障壁。然而，依照另一實施例可使用一襯墊氮化物層作為該蝕刻障壁。依照一範例，在沈積一襯墊氮化物層後，可形成該襯墊氧化物層之摻雜劑透過一傾斜離子佈植製程佈植的摻雜部分，且隨後與一摻雜劑未透過該傾斜離子佈植製程佈植的未摻雜部分分開。依照該摻雜劑佈植所控制之蝕刻率差來移除一個側邊上的襯墊氮化物層。
上述本發明之例示實施例可藉由形成金屬之埋入式位元線以降低電阻來實現一可被微型化而不會使操作特性劣化之半導體裝置。
此外，依照本發明之例示實施例，由於將一個側邊接點施加至以金屬構成之該埋入式位元線以及該主動柱之間的接觸區，故可形成歐姆接觸。
此外，由於使用使主動柱之一個側壁露出之襯墊氧化物層作為一蝕刻障壁以形成一個側邊接點，故可實現獲得間隙以應付半導體裝置之微型化。
此外，藉由利用將基於對絕緣層的摻雜劑佈植(其為氧化物層或氮化物層)之蝕刻率差異，可獲得用於蝕刻製程之邊限(margins)。
雖然本發明已說明特定實施例，但是將為所屬技術領域中熟悉該項技術者所顯而易知的是，仍不脫離下列申請專利範圍中所界定之本發明的精神及範圍之下，可作成各種改變及修飾。
11．．．基板
12．．．主動柱
13．．．硬遮罩層
14．．．閘極絕緣層
15．．．垂直閘
16．．．埋入式位元線
17．．．溝槽
18．．．中間層介電層
19．．．字元線
101．．．主動區
101A．．．主動區
101B．．．主動柱
31．．．半導體基板
31A．．．半導體基板
32．．．墊層
33．．．硬遮罩氮化物層
34．．．硬遮罩氧化物層
35．．．第一光阻圖案
36．．．第一溝槽
37．．．側壁氧化物層
37A．．．殘餘之側壁氧化物層
38．．．第一襯墊氮化物層
38A．．．殘餘之第一襯墊氮化物層
38B．．．殘餘之第一襯墊氮化物層圖案
38C．．．第一襯墊氮化物層圖案殘留物
39．．．第一犧牲層
39A．．．殘餘之第一犧牲層
39B．．．經蝕刻之第一犧牲層圖案
40．．．襯墊氧化物層
40A．．．襯墊氧化物層之部分
41．．．傾斜離子佈植製程
41A．．．半導體基板之表面
42．．．第二犧牲層
42A．．．第二犧牲層圖案
43．．．第二襯墊氮化物層
43A．．．第二襯墊氮化物層圖案
43B．．．第二襯墊氮化物層圖案
44．．．線-間隔開孔
45．．．接觸區
46．．．第一中間層介電層圖案
46A．．．經蝕刻之第一中間層介電層圖案
46B．．．進一步蝕刻之第一中間層介電層圖案
47．．．第二硬遮罩層
47A．．．經蝕刻之第二硬遮罩層
48．．．第二光阻層圖案
49．．．第二溝槽
50．．．閘極絕緣層
51．．．字元線導電層
52．．．間隔
53．．．第三溝槽
54．．．第二中間層介電層
55．．．儲存節點接觸栓
102．．．側邊接點
103．．．金屬位元線
104．．．字元線
105．．．儲存節點
第1圖為顯示傳統具有垂直通道之半導體裝置之剖面視圖。
第2圖為依照本發明之實施例之半導體裝置的立體視圖。
第3A至3P圖為說明依據本發明實施例製造半導體裝置之方法的剖面視圖。
第4A至4F圖為說明依據本發明實施例在半導體裝置中形成字元線的方法之立體視圖。
第5A圖為沿著第4E圖之線A-A’之半導體裝置之剖面視圖。
第5B圖為沿著第4F圖之線A-A’之半導體裝置之剖面視圖。
第6A圖為說明在形成金屬位元線後的一合成基板的平面視圖。
第6B圖為說明在形成字元線後的一合成基板的平面視圖。
101A．．．主動區
101B．．．主動柱
55．．．儲存節點接觸栓
102．．．側邊接點
103．．．金屬位元線
104．．．字元線
105．．．儲存節點

Claims (16)

  1. 一種製造半導體裝置之方法，包含：蝕刻一半導體基板以形成複數個主動區，該等主動區係藉由形成在其間的溝槽而互相分開；透過側壁氧化作用而於每一主動區之側壁上形成一側壁氧化物層；形成一第一襯墊氮化物層，其覆蓋包括該等主動區之合成基板；形成一對該等溝槽填隙(gap-filling)的犠牲層，其中自該犠牲層之形成，在每一主動區上形成一突出部；形成一絕緣層圖案，其與該突出部之側壁接觸；藉由使用該絕緣層圖案作為蝕刻障壁而蝕刻該犠牲層；形成多個接觸區，每一接觸區打開該等主動區之側壁；形成多個側邊接點，每一側邊接點填入該等接觸區；以及形成多條金屬位元線，每一條金屬位元線連接至每一側邊接點且填入每一溝槽之部分。
  2. 如申請專利範圍第1項之方法，其中該絕緣層圖案包含一未經摻雜之絕緣層。
  3. 如申請專利範圍第1項之方法，其中該等溝槽係藉由使用一硬遮罩層作為蝕刻障壁且蝕刻該半導體基板而形 成，而該突出部係以該硬遮罩層來形成。
  4. 如申請專利範圍第1項之方法，其中該等金屬位元線係藉由堆疊氮化鈦層以及鎢層(TiN/W)而形成。
  5. 如申請專利範圍第1項之方法，其中該側邊接點包含金屬矽化物。
  6. 如申請專利範圍第1項之方法，其中該等主動區係以線形來形成，而該側邊接點與該等金屬位元線係以配置成平行於該等主動區的方式而形成。
  7. 如申請專利範圍第1項之方法，其更包含：在形成該等金屬位元線後，藉由蝕刻該等主動區形成複數主動柱；以及形成多條在與該等金屬位元線相交之方向延伸且位在該等主動柱之側壁上之字元線。
  8. 如申請專利範圍第7項之方法，其更包含形成具有一儲存節點之電容器，該儲存節點係連接至該主動柱之上側部位。
  9. 如申請專利範圍第7項之方法，其中在每一主動區上，該等複數主動柱係以波紋圖案互相分開。
  10. 如申請專利範圍第9項之方法，其更包含：形成一導電層，其填入該波紋圖案；以及藉由利用一間隔作為蝕刻障壁以及蝕刻該導電層而形成該等字元線。
  11. 如申請專利範圍第1項之方法，其中該等接觸區之形成 包含：移除該犠牲層；形成對該等溝槽填隙之非晶矽層；對該非晶矽層執行一回蝕刻製程；於該主動區之側壁上形一第二襯墊氮化物層，以露出在該回蝕刻製程後所得到之該非晶矽層之表面；藉由移除該非晶矽層形成一線狀開孔；透過該開孔選擇性地蝕刻該側壁氧化物層。
  12. 如申請專利範圍第11項之方法，其中透過該開孔藉由執行一濕式清洗製程而選擇性地蝕刻該側壁氧化物層。
  13. 一種製造半導體裝置之方法，包含：蝕刻一半導體基板以形成複數個主動區，該等主動區係藉由形成於其間的溝槽而互相分開；透過側壁氧化作用而於每一主動區之側壁上形成一側壁氧化物層；形成一第一襯墊氮化物層，其覆蓋包括該等主動區之合成基板；形成一對該等溝槽填隙之犠牲層，其中從該犠牲層之形成，在每一主動區之上側部位上形成一突出部；於包含該突出部之基板上形成一絕緣層；透過一傾斜式離子佈植製程將一摻雜劑植入該絕緣層中；藉由選擇性地移除該絕緣層中植入該摻雜劑之部分 而形成一絕緣層圖案；藉由使用該絕緣層圖案作為一蝕刻障壁而蝕刻該犠牲層；形成多個接觸區，每一接觸區打開該等主動區之側壁；形成多個側邊接點，每一側邊接點填入該等接觸區；以及形成多條金屬位元線，每一條金屬位元線連接至每一側邊接點且填入每一溝槽之部分。
  14. 如申請專利範圍第13項之方法，其中該絕緣層圖案包含一未經摻雜之絕緣層。
  15. 如申請專利範圍第13項之方法，其中該摻雜劑係硼。
  16. 如申請專利範圍第13項之方法，其中透過一濕式清洗製程或者一乾式清洗製程而選擇性地移除該絕緣層中植入該摻雜劑的部分。
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