TWI418008B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種垂直通道電晶體陣列及其製造方法。

動態隨機存取記憶體(dynamic random access memory，DRAM)屬於一種揮發性記憶體，其是由多個記憶胞構成。每一個記憶胞主要是由一個電晶體與一個由電晶體所操控之電容器所構成，且每一個記憶胞藉由字元線(word line，WL)與位元線(bit line，BL)彼此電性連接。

為提高動態隨機存取記憶體(DRAM)的積集度以加快元件的操作速度，以及符合消費者對於小型化電子裝置的需求，動態隨機存取記憶體(DRAM)中的電晶體通道區長度會有持續縮短的趨勢。但是，如此一來會使電晶體遭受嚴重的短通道效應(short channel effect)，以及導通電流(on current)下降等問題。

因此，為了克服上述問題，近年來業界提出將水平方向的電晶體結構改為垂直方向的電晶體結構，舉例來說，將垂直式電晶體結構形成於基底的深溝渠中。如此一來，可以提升積體電路的操作速度與積集度，且能避免短通道效應等問題。然而，目前一般的垂直式電晶體在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。

有鑑於此，本發明提供一種半導體元件及其製造方法，能夠提升導通電流，並進一步改善元件效能。

本發明提出一種半導體元件，其包括多條埋入式位元線、多條位元線接觸窗、多條介電層以及多條埋入式字元線。埋入式位元線設置於基底中，平行排列且沿著第一方向延伸。位元線接觸窗分別設置於埋入式位元線的一側的基底中，埋入式位元線分別經由位元線接觸窗電性連接基底。介電層分別設置於埋入式位元線上。埋入式字元線設置於基底中且位於介電層上，埋入式字元線平行排列且沿著不同於第一方向之第二方向延伸，其中各埋入式字元線的下部具有多個突出部，各突出部分別位於相鄰兩介電層之間。

本發明另提出一種半導體元件的製造方法，其包括下列步驟。於基底中形成多個第一溝渠，第一溝渠平行排列且沿著第一方向延伸。於第一溝渠的下部形成多條埋入式位元線。於第一溝渠的側壁中形成多條位元線接觸窗，位元線接觸窗分別位於埋入式位元線的一側以電性連接基底。於基底上形成介電層，介電層覆蓋埋入式位元線並填滿第一溝渠。移除部分基底及介電層，以形成多個第二溝渠，第二溝渠平行排列且沿著不同於第一方向之第二方向延伸，其中位於第二溝渠中的基底上表面低於位於第二溝渠中的介電層上表面。於第二溝渠中形成多條埋入式字元線，各埋入式字元線的下部具有多個突出部，突出部形成於基底上。

基於上述，本發明之半導體元件及其製造方法利用在埋入式字元線的下部形成有多個突出部而使得閘極通道能夠更靠近或者甚至是接觸到位元線接觸窗，因此能夠改善元件導通電流，進而提高元件效能。此外，本發明之半導體元件的製造方法製程簡單，並可以整合於現有的一般製程。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明所提出之半導體元件例如是一種具有垂直通道的電晶體陣列，而可用於動態隨機存取記憶體。下文將以立體透視圖搭配剖面圖的方式來詳細說明本發明之實施例。

圖1A至圖1D是依照本發明一實施例之半導體元件從不同角度的部分透視示意圖。圖2A是沿著圖1B中A-A’線段的剖面示意圖。圖2B是沿著圖1B中B-B’線段的剖面示意圖。圖2C是沿著圖1B中C-C’線段的剖面示意圖。圖2D是沿著圖1B中D-D’線段的剖面示意圖。須注意的是，為簡化圖式，圖1A至圖1D中僅繪示出埋入式位元線、位元線接觸窗、埋入式字元線、部分介電層等主要構件。

請參照圖1A至圖1D以及圖2A至圖2D，設置於基底100中的半導體元件包括多條埋入式位元線102、多條位元線接觸窗104、多條介電層106以及多條埋入式字元線108。基底100例如是矽基底或其他半導體基底。在一實施例中，基底100的上部可具有多個半導體柱100a，其中半導體柱100a例如是彼此分離且排列成陣列，以作為垂直通道電晶體的主動區。

埋入式位元線102設置於基底100中，且埋入式位元線102平行排列且沿著第一方向D1延伸。在一實施例中，埋入式位元線102與基底100之間還包括一層介電層110，以隔離部分埋入式位元線102與基底100。具體而言，埋入式位元線102包括導體層102a與阻障層102b，其中阻障層102b例如是設置於導體層102a與介電層110之間。導體層102a的材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金等。阻障層102b的材料例如是氮化鈦(TiN)或鈦(Ti)。介電層110的材料例如是氧化矽。

位元線接觸窗104分別設置於埋入式位元線102的一側的基底100中。在一實施例中，位元線接觸窗104包括金屬矽化物層104a、摻雜多晶矽層104b以及摻雜區104c，其中金屬矽化物層104a是配置於摻雜多晶矽層104b與阻障層102b之間，且摻雜多晶矽層104b則是配置於金屬矽化物層104a與摻雜區104c之間。金屬矽化物層104a例如是與阻障層102b直接接觸，因而使得埋入式位元線102能夠分別經由位元線接觸窗104電性連接基底100。金屬矽化物層104a的材料例如是矽化鈦。摻雜多晶矽層104b以及摻雜區104c例如是摻雜有砷(As)或磷(P)等摻質。

介電層106分別設置於埋入式位元線102上，用以防止埋入式位元線102與埋入式字元線108相互接觸。介電層106的材料例如是氧化矽或氮化矽。在一實施例中，於介電層106周圍更包括襯層107。襯層107例如是至少位於介電層106與基底100之間以及於介電層106與埋入式位元線102之間。襯層107的材料例如是氮化矽。

埋入式字元線108設置於基底100中且位於介電層106上。埋入式字元線108平行排列且沿著不同於第一方向D1之第二方向D2延伸。埋入式字元線108例如是由導體層108a與阻障層108b構成。導體層108a的材質包括金屬材料，例如鎢、銅、鋁或銅鋁合金等，阻障層108b的材料例如是氮化鈦(TiN)或鈦(Ti)。

各埋入式字元線108的下部具有多個突出部112，各突出部112分別位於相鄰兩介電層106之間。在一實施例中，埋入式字元線108與位元線接觸窗104越靠近越好，其中埋入式字元線108的突出部112例如是直接接觸到位元線接觸窗104的摻雜區104c。舉例而言，埋入式字元線108的底部輪廓可具有高低差。位於埋入式字元線108與埋入式位元線102交錯處，埋入式字元線108與埋入式位元線102之間會設置有介電層106而使兩者相互隔離，因此埋入式字元線108於此處的底部輪廓較高。另一方面，在相鄰的埋入式位元線102之間的上方處，埋入式字元線108的突出部112例如是與位於埋入式位元線102一側的位元線接觸窗104直接接觸，因此埋入式字元線108於此處的底部輪廓較低。

此外，每條埋入式字元線108例如是由一條第一導線114a、一條第二導線114b以及多個連接部114c所構成。第一導線114a以及第二導線114b例如是分別沿著第二方向D2延伸，且連接部114c分別位於介電層106上且連接相鄰的第一導線114a以及第二導線114b。具體而言，由連接部114c連接的相鄰第一導線114a及第二導線114b會在第二方向D2上連接同一排半導體柱100a，且分屬兩條不同埋入式字元線108的相鄰第一導線114a及第二導線114b彼此分離互不接觸。在各埋入式字元線108中，第一導線114a連接第二方向D2上同一排之半導體柱100a的一側面，且第二導線114b對應連接第二方向D2上同一排之半導體柱100a的相對另一側面。承上述，各埋入式字元線108於相鄰兩介電層106之間具有多個突出部112，如此突出部112例如是分別對應地位於第一導線114a的下部以及第二導線114b的下部。

在此說明的是，由於每條埋入式字元線108採用第一導線114a及第二導線114b包覆在第二方向D2上同一排之半導體柱100a的兩側而形成鰭狀(fin)的雙重閘極(double gate)結構，因而使得作為主動區之同一排半導體柱100a的兩側壁皆可感應閘極所造成的電場，而得以增加元件之導通電流(on current)，並減少通道中漏電流的問題。此外，藉由在埋入式字元線108的下部設置有多個突出部112而在剖面視圖上形成類似H形閘極(如圖2A所示)，因此使得閘極通道能夠更靠近或者甚至是接觸到位元線接觸窗104的摻雜區104c，可有助於更加改善元件導通電流，進而在有效隔離埋入式位元線102及埋入式字元線108的同時提高元件效能。

接下來將利用沿著圖1B之A-A’、B-B’、C-C’、D-D’線段的剖面示意圖加以說明形成上述圖1A至圖1D、圖2A至圖2D所示之半導體元件的製造流程。須注意的是，以下所述之半導體元件的製造流程主要是用來說明具有突出部之埋入式字元線的形成方法，以使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍，至於其他構件如埋入式位元線、位元線接觸窗、介電層、襯層等的形成方式及順序，均可依所屬技術領域中具有通常知識者所知的技術製作，而不限於下述實施例所述。

圖3A至圖8A所繪示為根據圖1B中沿A-A’線段的製造流程剖面示意圖。圖3B至圖8B所繪示為根據圖1B中沿B-B’線段的製造流程剖面示意圖。圖3C至圖8C所繪示為根據圖1B中沿C-C’線段的製造流程剖面示意圖。圖3D至圖8D所繪示為根據圖1B中沿D-D’線段的製造流程剖面示意圖。

請參照圖3A至圖3D，提供基底300，其例如是矽基底或其他半導體基底。接著，於基底300上形成圖案化罩幕層302。圖案化罩幕層302的材料例如是氮化矽，且其形成方法例如是化學氣相沈積法。然後，以圖案化罩幕層302為罩幕移除部分基底300，以於基底300中形成多個第一溝渠304，其中多個第一溝渠304平行排列且沿著第一方向D1延伸。

請參照圖4A至圖4D，於第一溝渠304的下部形成多條埋入式位元線306，且於第一溝渠304的側壁中形成多條位元線接觸窗308，位元線接觸窗308分別位於埋入式位元線306的一側以電性連接基底300。埋入式位元線306包括導體層306a與阻障層306b，其中阻障層306b例如是設置於導體層306a與介電層310之間。在一實施例中，位元線接觸窗308包括金屬矽化物層308a、摻雜多晶矽層308b以及摻雜區308c，其中摻雜多晶矽層308b則是配置於金屬矽化物層308a與摻雜區308c之間。

具體而言，位元線接觸窗308以及埋入式位元線306可以利用下述步驟而形成，但本發明並不限於此。首先，於第一溝渠304的下部側壁及底部上形成一層介電層310。介電層310的材料例如是氧化矽，且其形成方法例如是熱氧化法。接著，於介電層310所暴露出第一溝渠304下部的其中一邊側壁上形成摻雜有砷(As)或磷(P)的摻雜多晶矽層308b，隨之利用熱製程使摻雜多晶矽層308b中的砷(As)或磷(P)摻質擴散至與摻雜多晶矽層308b接觸的基底100中，因而於第一溝渠304下部的其中一邊側壁中形成位元線接觸窗308的摻雜區308c。之後，於介電層310上順應性地形成阻障層306b，阻障層306b例如是覆蓋在摻雜多晶矽層308b上。阻障層306b例如是氮化鈦(TiN)或鈦(Ti)，其中阻障層306b中的鈦(Ti)會與摻雜多晶矽層308b產生反應而形成金屬矽化物308a。然後，於第一溝渠304的下部填入導體層306a，其中導體層306a覆蓋阻障層306b，因而完成位元線接觸窗308以及埋入式位元線306的結構。導體層306a的材質包括金屬材料，例如鎢、銅、鋁或銅鋁合金等。

請參照圖5A至圖5D，於基底300上形成介電層312，介電層312覆蓋埋入式位元線306並填滿第一溝渠304。在一實施例中，介電層312例如是多層介電層，其至少包括具有不同蝕刻選擇性之第一介電材料312a以及第二介電材料312b，第一介電材料312a設置於埋入式位元線306以及第二介電材料312b之間。第一介電材料312a例如是利用高密度電漿所形成的氧化矽(HDP oxide)，第二介電材料312b例如是利用旋塗法所形成的氧化矽(SOD oxide)。此外，介電層312還可包括與第二介電材料312b具有不同蝕刻選擇性之第三介電材料312c。第三介電材料312c例如是覆蓋在第二介電材料312b及圖案化罩幕層302上，使得第二介電材料312b被夾在第一介電材料312a及第三介電材料312c之間。與第二介電材料312b具有不同蝕刻選擇性之第三介電材料312c可以是相同於第一介電材料312a的材質，如利用高密度電漿所形成的氧化矽(HDP oxide)。

在一實施例中，在形成介電層312之前，還可以選擇性地於埋入式位元線306上方及第一溝渠304的側壁形成襯層314，襯層314例如是順應性地形成在介電層312與基底300之間以及形成在介電層312與埋入式位元線306之間。襯層314的材料例如是氮化矽，且其形成方法例如是化學氣相沈積法。

請參照圖6A至圖6D，於基底300上形成另一層圖案化罩幕層316。圖案化罩幕層316的材料例如是碳化矽，且其形成方法例如是化學氣相沈積法。然後，以圖案化罩幕層316為罩幕移除部分基底300、介電層312、襯層314及圖案化罩幕層302，以形成多個第二溝渠318。多個第二溝渠318平行排列於基底300中，且沿著不同於第一方向D1之第二方向D2延伸。第二溝渠318例如是位於埋入式位元線306的上方，且與埋入式位元線306相距一距離。在一實施例中，第二溝渠318以及第一溝渠304共同將基底300的上部分割成多個分離且陣列排列之半導體柱300a。

特別說明的是，圖9A及圖9B繪示在形成第二溝渠後不同角度的部分透視示意圖，且為簡化圖式以清楚說明，圖9A及圖9B中省略了圖案化罩幕層316。如圖9A及圖9B所示，在第二溝渠318中，被暴露出的基底300的上表面會低於介電層312的上表面，因而在每個第二溝渠318的底部形成多個凹槽318a。具體而言，多個第二溝渠318例如是以圖案化罩幕層316為罩幕並進行多步驟的乾式蝕刻製程而形成之。

在一實施例中，在形成圖案化罩幕層316之後，進行第一蝕刻步驟移除部分圖案化罩幕層302、介電層312及襯層314而暴露出部分基底300，接著進行第二蝕刻步驟移除暴露出的部分基底300直到所需的深度，之後進行第三蝕刻步驟移除暴露出的部分介電層312，而完成第二溝渠318的製作。由於基底300與介電層312具有不同的蝕刻選擇性，因此第二蝕刻步驟僅會移除少量的介電層312，且第三蝕刻步驟僅會移除少量的基底300。如此一來，即可藉由控制第二蝕刻步驟及第三蝕刻步驟的製程條件，使得位於第二溝渠318內的基底300及介電層312具有不同的上表面高度。

實務上，上述進行第二蝕刻步驟移除暴露出的部分基底300可使用CHF₃ 、HBr、Cl₂ 及SF₆ 作為反應氣體，其中CHF₃ 的氣體流量例如是90 sccm至120 sccm，HBr的氣體流量例如是20 sccm至45 sccm，Cl₂ 的氣體流量例如是20 sccm至45 sccm，SF₆ 的氣體流量例如是8 sccm至13 sccm。進行第二蝕刻步驟移除暴露出的部分基底300例如是在約10 mTorr至30 mTorr的壓力下進行，且蝕刻步驟中用以產生電漿的射頻(radio frequency,RF)電源功率例如是在上電極板施加約1000 W至1500 W並施加射頻偏壓約60 W至90 W。進行第二蝕刻步驟移除暴露出的部分基底300的時間例如是20秒至30秒。

另一方面，上述進行第三蝕刻步驟移除暴露出的部分介電層312可使用CHF₃ 作為反應氣體，其中CHF₃ 的氣體流量例如是300 sccm至500 sccm。第三蝕刻步驟移除暴露出的部分介電層312例如是在約10 mTorr至30 mTorr的壓力下進行，且蝕刻步驟中用以產生電漿的射頻電源功率例如是在上電極板施加約200 W至500 W並施加射頻偏壓約550 W至800 W。進行第三蝕刻步驟移除暴露出的部分介電層312的時間例如是35秒至45秒。此外，在第二蝕刻步驟及第三蝕刻步驟中，通入反應氣體時還可進一步加入如氬氣(Ar)或氦氣(He)等惰性氣體作為稀釋氣體及載氣之用。

值得一提的是，雖然在上述實施例中是以先進行第二蝕刻步驟移除部分基底300再進行第三蝕刻步驟移除部分介電層312來製作底部具有多個凹槽318a的第二溝渠318為例來進行說明，但本發明並不限於此。在另一實施例中，在進行第一蝕刻步驟移除部分圖案化罩幕層302、介電層312及襯層314而暴露出部分基底300之後，也可以是先進行第三蝕刻步驟移除暴露出的部分介電層312直到所需的深度，之後才進行第二蝕刻步驟移除暴露出的部分基底300以形成第二溝渠318，於此技術領域具有通常知識者當可依前述實施例知其變化，故於此不再贅述。

請參照圖7A至圖7D，移除第二介電材料312b，因而於第一介電材料312a及第三介電材料312c之間形成開口，以使相鄰的第二溝渠318之間可相互連通。移除第二介電材料312b的方法例如是進行濕式蝕刻法，且可利用稀釋的氫氟酸(dilute hydrofluoric acid，DHF)作為蝕刻液。之後，於基底上形成導體層320a，導體層320a填入第二溝渠318中且形成於第一介電材料312a及第三介電材料312c之間的開口(原第二介電材料312b處)中。由於第二溝渠318的底部具有多個凹槽318a，因此導體層320a會填入凹槽318a內，而於導體層320a的下部形成多個突出部322。突出部322例如是與位元線接觸窗308越靠近越好，因此突出部322較佳是直接接觸到位元線接觸窗308的摻雜區308c。在形成導體層320a之前，還可選擇性地於導體層320a與基底300之間、導體層320a與介電材料之間形成阻障層320b。如此一來，導體層320a及阻障層320b可作為後續步驟預定形成之字元線的材料。

請參照圖8A至圖8D，圖案化導體層320a及阻障層320b，以於各第二溝渠318中分別形成沿著第二方向D2延伸之一條第一導線324a以及一條第二導線324b，其中位於第一介電材料312a及第三介電材料312c之間的開口(原第二介電材料312b處)中的導體層320a及阻障層320b則形成多個連接部324c。多個連接部324c連接分別位於相鄰兩第二溝渠318中的第一導線324a以及第二導線324b，因而構成一條埋入式字元線320，而完成如圖1A至圖1D所示之半導體元件的結構。在形成包括埋入式位元線306、位元線接觸窗308、埋入式字元線320等構件之半導體元件之後，還可繼續在其上方形成電容器而完成記憶體的製作，熟知本領域之技術人員當可知其應用及變化，故於此不再贅述。

承上述，由多個連接部324c所連接的相鄰第一導線324a及第二導線324b會在第二方向D2上連接同一排半導體柱300a，且分屬兩條不同埋入式字元線320的相鄰第一導線324a及第二導線324b彼此分離互不接觸。每條埋入式字元線320中的第一導線324a及第二導線324b會包覆在第二方向D2上同一排之半導體柱300a的相對兩側而形成鰭狀的雙重閘極結構，可有助於使同一排半導體柱300a的兩側壁皆可感應到電場，而增加元件之導通電流並減少通道中漏電流的問題。再者，由於導體層320a的突出部322會填入第二溝渠318底部的凹槽318a內，因此每條埋入式字元線320中的第一導線324a及第二導線324b可通過突出部322更靠近甚至是接觸到位元線接觸窗308的摻雜區308c，因此能夠改善元件導通電流，進而提高元件效能。

綜上所述，本發明之半導體元件及其製造方法至少具有下列優點：

1.　上述實施例之半導體元件的埋入式字元線具有突出部，可有助於使閘極通道能夠更靠近甚至直接接觸到位元線接觸窗的摻雜區，因此能夠增加元件的導通電流，進而在有效隔離埋入式位元線及埋入式字元線的同時提高元件效能。

2.　上述實施例之半導體元件的製造方法利用基底與介電層具有不同的蝕刻選擇性，而僅需透過蝕刻製程條件的改變即可在埋入式字元線的下部形成突出部，因此製程簡單且可整合於現有製程，並可大幅提升後續形成之元件效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300．．．基底

100a、300a．．．半導體柱

102、306．．．埋入式位元線

102a、108a、306a、320a．．．導體層

102b、108b、306b、320b．．．阻障層

104、308．．．位元線接觸窗

104a、308a．．．金屬矽化物層

104b、308b．．．摻雜多晶矽層

104c、308c．．．摻雜區

106、110、310、312．．．介電層

107、314．．．襯層

108、320．．．埋入式字元線

112、322．．．突出部

114a、324a．．．第一導線

114b、324b．．．第二導線

114c、324c．．．連接部

302、316．．．圖案化罩幕層

304．．．第一溝渠

312a．．．第一介電材料

312b．．．第二介電材料

312c．．．第三介電材料

318．．．第二溝渠

318a．．．凹槽

D1．．．第一方向

D2．．．第二方向

圖1A至圖1D是依照本發明一實施例之半導體元件從不同角度的部分透視示意圖。

圖2A是沿著圖1B中A-A’線段的剖面示意圖。

圖2B是沿著圖1B中B-B’線段的剖面示意圖。

圖2C是沿著圖1B中C-C’線段的剖面示意圖。

圖2D是沿著圖1B中D-D’線段的剖面示意圖。

圖3A至圖8A所繪示為根據圖1B中沿A-A’線段的製造流程剖面示意圖。

圖3B至圖8B所繪示為根據圖1B中沿B-B’線段的製造流程剖面示意圖。

圖3C至圖8C所繪示為根據圖1B中沿C-C’線段的製造流程剖面示意圖。

圖3D至圖8D所繪示為根據圖1B中沿D-D’線段的製造流程剖面示意圖。

圖9A及圖9B繪示在形成第二溝渠後不同角度的部分透視示意圖。

102．．．埋入式位元線

102a、108a．．．導體層

102b、108b．．．阻障層

104．．．位元線接觸窗

104a．．．金屬矽化物層

104b．．．摻雜多晶矽層

104c．．．摻雜區

106．．．介電層

107．．．襯層

108．．．埋入式字元線

112．．．突出部

114a．．．第一導線

114b．．．第二導線

114c．．．連接部

D1．．．第一方向

D2．．．第二方向

Claims (10)

1. 一種半導體元件，包括：多條埋入式位元線，設置於一基底中，該些埋入式位元線平行排列且沿著一第一方向延伸；多條位元線接觸窗，分別設置於該些埋入式位元線的一側的該基底中，該些埋入式位元線分別經由該些位元線接觸窗電性連接該基底；多條介電層，分別設置於該些埋入式位元線上；以及多條埋入式字元線，設置於該基底中且位於該介電層上，該些埋入式字元線平行排列且沿著不同於該第一方向之一第二方向延伸，其中各該些埋入式字元線的下部具有多個突出部，各該些突出部分別位於相鄰兩介電層之間。
2. 如申請專利範圍第1項所述之半導體元件，其中該些埋入式字元線直接接觸該些位元線接觸窗。
3. 如申請專利範圍第1項所述之半導體元件，其中各該些埋入式字元線包括：一第一導線以及一第二導線，分別沿著該第二方向延伸；以及多個連接部，位於該些介電層上且連接相鄰的該第一導線及該第二導線。
4. 如申請專利範圍第1項所述之半導體元件，其中各該些埋入式字元線包括一阻障層與一導體層。
5. 如申請專利範圍第1項所述之半導體元件，其中該些位元線接觸窗包括摻雜區。
6. 一種半導體元件的製造方法，包括：於一基底中形成多個第一溝渠，該些第一溝渠平行排列且沿著一第一方向延伸；於該些第一溝渠的下部形成多條埋入式位元線；於該些第一溝渠的側壁中形成多條位元線接觸窗，該些位元線接觸窗分別位於該些埋入式位元線的一側以電性連接該基底；於該基底上形成一介電層，該介電層覆蓋該些埋入式位元線並填滿該些第一溝渠；移除部分該基底及該介電層，以形成多個第二溝渠，該些第二溝渠平行排列且沿著不同於該第一方向之一第二方向延伸，其中位於該些第二溝渠中的該基底上表面低於位於該些第二溝渠中的該介電層上表面；以及於該些第二溝渠中形成多條埋入式字元線，各該些埋入式字元線的下部具有多個突出部，該些突出部形成於該基底上。
7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該些埋入式字元線直接接觸該些位元線接觸窗。
8. 如申請專利範圍第6項所述之半導體元件的製造方法，其中位於相鄰的該些第二溝渠之間的該介電層為多層介電層，其包括具有不同蝕刻選擇性之一第一介電材料以及一第二介電材料，該第一介電材料設置於該些埋入式位元線以及該第二介電材料之間。
9. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該些埋入式字元線的製造方法包括：移除該第二介電材料；於該基底上形成一導體層，該導體層填入該些第二溝渠中且形成於該第一介電材料上；以及圖案化該導體層，以於各該些第二溝渠中分別形成沿著該第二方向延伸之一第一導線以及一第二導線，其中位於該第一介電材料上的該導體層形成多個連接部，以連接分別位於相鄰兩第二溝渠中的該第一導線以及該第二導線。
10. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該些位元線接觸窗包括摻雜區。