TWI585902B

TWI585902B - 記憶體裝置及其製造方法

Info

Publication number: TWI585902B
Application number: TW104113474A
Authority: TW
Inventors: 邱威鳴; 趙元宏
Original assignee: 華邦電子股份有限公司
Priority date: 2015-04-28
Filing date: 2015-04-28
Publication date: 2017-06-01
Also published as: TW201639081A

Description

記憶體裝置及其製造方法

本發明是有關於記憶體裝置及其製造方法，且特別是有關於接觸結構及其製造方法。

隨著積體電路製程技術的進步，各類電子元件均朝向高集積度、高速率運作及微小化發展。對於隨機動態存取記憶體(dynamic random access memories,DRAM)而言，由於記憶體容量增加，製程不斷微縮，因此必須提升每個記憶單元(memory cell)之電容量，並防止電容傾倒接觸導致短路失效，才能符合未來DRAM之發展需求。

DRAM的製程主要可分為溝槽式以及堆疊式兩種。其中，因製程難度較低，目前堆疊式電容已是商業化DRAM的主流，並成功發展出各種堆疊型式，例如：平板型(planner)、柱狀型(pillar)、鰭型(fin-type)和圓桶型(cylinder)等。然而，在有限的單元面積內，堆疊式電容需要有相當的電容高度以確保具有足夠的電容以儲存電荷，這額外增加的高度也造成了製程上難度的提昇，目前仍有許多問題需要克服。

本發明提供一種記憶體裝置，包括：一基底；複數條位元線，沿一第一方向平行延伸於該基底上；一第一隔離結構及一第二隔離結構，沿一第二方向延伸於該基底及該些位元線上；複數個底接觸結構，沿該第二方向設置於該些位元線之間，使該第一隔離結構以及該第二隔離結構係於該第一方向設置於該些底接觸結構的兩側；以及複數個頂接觸結構，設置於該些底接觸結構上，且各該頂接觸結構具有一肩部抵靠於該第一隔離結構之頂表面。

本發明另提供一種記憶體裝置之製造方法，包括以下步驟：提供一基底，該基底上包括：複數條位元線，沿一第一方向平行延伸於該基底上；一第一隔離結構及一第二隔離結構，沿一第二方向延伸於該基底及該些位元線上；以及複數個底接觸結構，沿該第二方向設置於該些位元線之間，使該第一隔離結構以及該第二隔離結構係於該第一方向設置於該些底接觸結構的兩側；順應性形成一蝕刻停止層於該基底上；形成一絕緣層於該蝕刻停止層上；形成一接觸開口於該第一隔離結構及對應的該底接觸結構上，其中該接觸開口露出部份該第一隔離結構及部份對應的該底接觸結構；形成一頂接觸結構於該接觸開口中，其中該頂接觸結構具有一肩部抵靠於該第一隔離結構之頂表面。

100‧‧‧基板

110‧‧‧隔離結構

120、122、310‧‧‧底接觸結構

130、710‧‧‧頂接觸結構

132、712‧‧‧肩部

134、714‧‧‧端部

120S、310S‧‧‧頂表面

D‧‧‧距離

210‧‧‧基底

220、222、224‧‧‧位元線

230、232‧‧‧隔離結構

230S‧‧‧頂表面

240‧‧‧閘極結構

241/242‧‧‧源極/汲極區域

2201/2401、510‧‧‧介電層

2202/2402‧‧‧閘極層

2203/2403‧‧‧蓋層

X、Y‧‧‧方向

230A、232A‧‧‧上層

230B、232B‧‧‧下層

410‧‧‧蝕刻停止層

420‧‧‧絕緣層

610‧‧‧接觸開口

810‧‧‧電容器

CS‧‧‧週邊接觸結構

M0‧‧‧導電層

第1圖繪示一種電容端接觸結構。

第2A-2C、3A-3B、4A-4C、5A-5C、6A-6B、7A-7B圖為根據本發明一實施例之接觸結構的製程剖面示意圖。

第2D圖為根據本發明一實施例之接觸結構的製程俯視示意圖。

第2E圖為根據本發明一實施例之接觸結構的製程剖面示意圖。

第8圖為根據本發明一實施例之記憶體裝置的部份結構剖面示意圖。

以下說明本發明實施例之結構與製作。本發明實施例提供許多合適的發明概念而可廣泛地實施於各種特定背景。所揭示的特定實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

另外，本發明各實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

第1圖繪示一種電容端接觸結構。在堆疊式記憶體裝置中，因結構堆疊及IC設計，電容器及電容端接觸結構往往無法完全對準，而為有助於電容器連接電容端接觸結構，常見的作法是在電容器及電容端接觸結構間額外形成其他的接觸結構作為連接。亦即，如第1圖所示，基板100上包括多個彼此間隔排列之隔離結構110。電容端接觸結構可包括底接觸結構120及頂接觸結構130，底接觸結構120形成於相鄰之隔離結構110之間，而頂接觸結構130形成於底接觸結構120上，其中頂接觸結構130係用以連接電容器(未繪示)及底接觸結構120。

在第1圖中，頂接觸結構130與底接觸結構120彼此錯位，其中頂接觸結構130具有肩部132抵靠於底接觸結構 120，且頂接觸結構130之端部134係低於底接觸結構120之頂表面120S。然而，發明人發現這樣的構型存在一些潛在問題，例如：當頂接觸結構130之形成位置產生些微的偏移時，頂觸接觸結構130(或頂接觸結構之端部134)與另一相鄰之底接觸結構122之距離D過短時，容易發生漏電流(cell to cell leakage)或產生位元線耦合干擾等。

本發明之接觸結構製造方法，係在形成頂接觸結構的製程中引入蝕刻停止層，藉此限制接觸開口蝕刻的深度及輪廓，從而形成所需的頂接觸結構，以改善上述結構可能潛在的問題。

以下詳細說明本案接觸結構的製造方法。第2D圖為根據本發明一實施例中，記憶胞區之接觸結構的製程俯視示意圖；第2A-2C~第7A-7C圖為根據本發明一實施例之接觸結構的製程剖面示意圖，其中圖號為「A」者係第2D圖中截線A-A之剖面圖；圖號為「B」者係第2D圖中截線B-B之剖面圖；圖號為「C」者係基底上週邊區之剖面示意圖。第2E圖係第2D圖中截線E-E之剖面圖。

如第2D圖所示，接觸結構的製造始於提供基底210，基底210可包括記憶胞區及週邊區(未顯示)。基底210之記憶胞區上具有複數條位元線220/222/224及隔離結構230/232，其中，複數條位元線220/222/224沿方向Y彼此間隔排列並沿方向X平行延伸於基底210上；而隔離結構230/232則沿方向X彼此間隔排列並沿方向Y平行延伸於基底210及位元線220/222/224上。更精確而言，如第2E圖所示，隔離結構230/232覆蓋於部份位元線220/222/224上並部份填入位元線220/222/224之間。第2A圖為第2D圖中截線A-A之剖面圖，其顯示位於基板210上之位元線220/222/224；第2B圖係第2D圖中截線B-B之剖面圖，其顯示位於基板210上之隔離結構230/232；另外，如第2C圖所示，基底210之週邊區上具有閘極結構240及源極/汲極區域241/242。

基底210可為半導體基底，例如：矽基底或晶圓，或是矽以外的元素半導體，例如：鍺(Ge)；半導體化合物，包括：碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)，及/或銻化銦(InSb)；半導體合金，包括：矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)及/或鎵銦砷磷(GaInAsP)；及上述之組合。或者，基底可為絕緣體上覆半導體(semiconductiveor-on-insulator,SOI)基底、多層基底、梯度(gradient)基底、混成定向(hybrid orientation)基底等。此基底可能經摻雜，如：p型及n型。

請參照第2A圖及第2C圖，可經由任何習知之技術及材料形成位元線220/222/224及閘極結構240。例如：可先於基底210上依序沉積介電層2201/2401、導電層2202/2402及蓋層2203/2403，接著進行蝕刻以完成位元線及閘極堆疊，最後再於位元線及閘極堆疊之側壁上形成間隙壁2204/2404。

請參照第2B圖，可經由任何習知之技術及材料形成隔離結構230/232，例如：可先於基底上沉積氧化物層，再經圖案化以形成隔離結構。於一實施例中，如第2B圖所示，隔離結構可包括上層230A/232A及下層230B/232B。其中，上層之材料包括旋塗式玻璃(spin-on glass,SOG)材料；而下層之材料包括低溫氧化物(LTO)、超低溫氧化物(ULTO)或以矽酸鹽或矽氧烷為前驅物形成之氧化物。

接著請參照第3A-3B圖，於基底210上形成複數個底接觸結構310於位元線220/222/224之間。底接觸結構310係沿方向Y設置於位元線220/222/224之間。隔離結構230/232則沿方向X設置於底接觸結構310的兩側，亦即，底接觸結構310係沿方向X設置於底接觸結構310之間。於一實施例中，當隔離結構230/232中包括上層230A/232A及下層230B/232B時，下層230B/232B係高於底接觸結構310。應瞭解的是，此形成底接觸結構之步驟並未涉及週邊區，因此週邊區之結構沒有改變(維持如第2C圖)。

底接觸結構310之材料例如係選自合適的導電材料，其可包括但不限於：經摻雜之多晶矽(doped polysilicon)、鋁(Al)、銅(Cu)、鎢(W)、金(Au)、銀(Ag)、上述之合金或上述金屬材料之組合。於一實施例中，可先沉積底接觸結構之材料再經回蝕刻形成底接觸結構310。

接著請參照第4A-4C圖，依序於基板上形成蝕刻停止層410及絕緣層420。於一實施例中，係先順應性形成蝕刻停止層410於基底210上，再毯覆性形成絕緣層420於蝕刻停止層410上。因此，蝕刻停止層410及絕緣層420係依序覆蓋於位元線220/222/224、隔離結構230/232、底接觸結構310及週邊區上。

應注意的是，蝕刻停止層410可作為後續蝕刻步驟之停止層，以於蝕刻過程中保護下覆之隔離結構230，並藉此調整蝕刻步驟所形成之開口的形狀，達到改變頂接觸結構構型之目的(詳見後續討論)。蝕刻停止層410之材料可包括但不限於：氮化矽(SiN)、碳化矽、氮化矽碳(SiCN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、或上述之組合。絕緣層420之材料例如為低介電常數材料，可包括但不限於：、氧化矽(SiO₂)、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、或旋塗式玻璃氧化矽、低溫氧化物(LTO)、超低溫氧化物或以矽酸鹽或矽氧烷為前驅物形成之氧化物。

形成蝕刻停止層410及絕緣層420後，如第5C圖所示，於基板上之週邊區形成週邊接觸結構CS及導電層M0。應瞭解的是，此些步驟並未涉及記憶胞區。於一實施例中，週邊接觸結構CS係穿透蝕刻停止層410及絕緣層420並接觸週邊區之源極/汲極區域241/242。

可由不同之合適材料形成週邊接觸結構CS及導電層M0，例如：金屬元素、金屬合金或導電金屬化合物或其他導電材料。舉例而言，形成週邊接觸結構CS及導電層M0之材料可包括但不限於：經摻雜之多晶矽、鋁、銅、鎢、金、銀、上述之合金或上述金屬材料之組合等。可經由任何適宜之製程形成週邊接觸結構CS及導電層M0，例如：可先蝕刻穿過蝕刻停止層410及絕緣層420並露出週邊區之源極/汲極區域241/242以形成週邊接觸開口，接著沉積導電層填入週邊接觸開口中及絕緣層420上，最後再圖案化導電層以形成週邊接觸結構CS及導電層M0。

於一實施例中，如第5A-5C圖所示，在形成週邊接觸結構CS及導電層M0後，可形成介電層510覆蓋於記憶體胞區及週邊區，其中，介電層510係覆蓋於絕緣層420及導電層M0上。至此，週邊區之配置已暫告一段落，後續步驟並未涉及週邊區製程，故不再繪示於圖中。介電層510之材料可包括但不限於：低介電常數材料、摻雜/未摻雜的矽酸鹽玻璃、或是其他常用的材料。舉例而言，介電層510之材料可為氧化矽、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、或旋塗式玻璃。

於第6A-6B圖中，形成接觸開口610於位元線220/222、隔離結構230及底接觸結構310上，其中接觸開口610露出部份隔離結構230及部份底接觸結構310。換言之，接觸開口610露出部份隔離結構230之頂表面230S及部份底接觸結構310之頂表面310S。於一實施例中，可先執行第一蝕刻步驟移除絕緣層420，再執行第二蝕刻步驟移除蝕刻停止層410，以形成接觸開口610。

上述第一蝕刻製程可包括：乾式蝕刻；第二蝕刻製程可包括：乾式蝕刻、濕式蝕刻、其他合適之方式及/或其組合。其中，乾式蝕刻可例如為：電漿蝕刻(plasma etching)、濺射蝕刻(sputter etching)、離子束蝕刻(ion beam etching)或反應性離子蝕刻(reactive ion etching,RIE)；溼式蝕刻可例如利用雙氧水和硫酸混合液、磷酸、醋酸和硝酸混合液或其他合適之蝕刻液進行蝕刻。

於第7A-7B圖中，於接觸開口610中形成頂接觸結構710。可由各種適宜之材料形成頂接觸結構710，例如：金屬元素、金屬合金或導電金屬化合物或其他導電材料。舉例而言，形成頂接觸結構710之材料可包括但不限於：經摻雜之多晶矽、鋁、銅、鎢、金、銀、上述之合金或上述之組合等。

於一實施例中，可於形成接觸結構710之前，於接觸開口610中順應性地形成阻障層(未顯示)，以提升導電層之附著性，並避免導電層材料之擴散。形成阻障層之材料可包括但不限於：鈦(Ti)、氮化鋯(ZrN)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)或上述之組合。

應注意的是，如第6B及7B圖所示，藉由設置蝕刻停止層410可侷限接觸開口610之輪廓及蝕刻深度，使蝕刻步驟停止於隔離結構230之頂表面230S上，確保蝕刻過程中不會對隔離結構230造成過蝕刻，進而形成所需的頂接觸結構710之構型。因此，如第7B圖所示，本案所述頂接觸結構710之肩部712係抵靠於隔離結構230之頂表面230S上，而頂接觸結構710之端部714係抵靠於底接觸結構310之頂表面310S上。

第8圖為根據本發明一實施例之記憶體裝置的部份結構示意圖。於第8圖中，電容器810係形成於頂接觸結構710之上，其中頂接觸結構710可用以連接底接觸結構310及電容器810。可使用任何習知之材料及製程形成電容器810。例如：可經由蝕刻及沉積技術形成電容器810。舉例而言，可先於頂接觸結構710上形成電容器開口，接著依序於電容器開口中沉積電容器下電極、電容介電層及電容器上電極以完成電容器810之製備。其他電容器製程可參照US 6,137,179 A、US 6,159,820 A、或US 6,174,769 B1等美國專利或其他相關技術文獻。

如第8圖所示，本發明所述之記憶體裝置，其包括：隔離結構230、底接觸結構310、頂接觸結構710及電容器810，其中，頂接觸結構710係設置於隔離結構230及底接觸結構310上，且頂接觸結構710具有一肩部712抵靠於隔離結構230之頂表面230S。頂接觸結構710係用以連接底接觸結構310及位於頂接觸結構710上方之電容器810。於一實施例中，頂接觸結構710具有一端部714抵靠於底接觸結構310之頂表面310S。於一實施例中，頂接觸結構710之端部714係低於底接觸結構310之頂表面310S。於一實施例中，蝕刻停止層410係設置於底接觸結構310的部份頂表面310S上，且沿隔離結構230的側壁延伸覆蓋至隔離結構230的部份頂表面230S。於一實施例中，蝕刻停止層410並未形成於隔離結構230及頂接觸結構710之間。

本發明藉由設置蝕刻停止層以於蝕刻接觸開口之步驟中限制接觸開口之輪廓，使後續形成之頂接觸結構具有一肩部抵靠於隔離結構頂表面上之構型，因此，即使形成頂接觸結構之位置有些微偏移，也不會直接顯著地影響頂接觸結構與相鄰底接觸結構間的距離，故可有效改善前述漏電流及位元線耦合干擾之問題。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

210‧‧‧基底

230、232‧‧‧隔離結構

230S‧‧‧頂表面

310‧‧‧底接觸結構

310S‧‧‧頂表面

410‧‧‧蝕刻停止層

420‧‧‧絕緣層

510‧‧‧介電層

710‧‧‧頂接觸結構

712‧‧‧肩部

714‧‧‧端部

810‧‧‧電容器

Claims

一種記憶體裝置，包括：一基底；複數條位元線，沿一第一方向平行延伸於該基底上；一第一隔離結構及一第二隔離結構，沿一第二方向延伸於該基底及該些位元線上；複數個底接觸結構，沿該第二方向設置於該些位元線之間，使該第一隔離結構以及該第二隔離結構係於該第一方向設置於該些底接觸結構的兩側；以及複數個頂接觸結構，設置於該些底接觸結構上，且各該頂接觸結構具有一肩部抵靠於該第一隔離結構之頂表面。
如申請專利範圍第1項所述之記憶體裝置，其中各該頂接觸結構具有一端部抵靠於對應的該底接觸結構之頂表面。
如申請專利範圍第2項所述之記憶體裝置，其中各該頂接觸結構之該端部係低於對應的該底接觸結構之頂表面。
如申請專利範圍第1項所述之記憶體裝置，更包括：一蝕刻停止層，設置於各該底接觸結構的部份頂表面上，且該蝕刻停止層沿該第一隔離結構的側壁延伸覆蓋至該第一隔離結構的部份頂表面。
如申請專利範圍第4項所述之記憶體裝置，其中該蝕刻停止層並未形成於該第一隔離結構及該頂接觸結構之間。
如申請專利範圍第1項所述之記憶體裝置，更包括：一電容器，位於該頂接觸結構之上，且該頂接觸結構係用以連接該底接觸結構及該電容器。
如申請專利範圍第1項所述之記憶體裝置，其中該第一隔離結構包括一上層及一下層，且該下層係高於該底接觸結構。
一種記憶體裝置之製造方法，包括以下步驟：提供一基底，該基底上包括：複數條位元線，沿一第一方向平行延伸於該基底上；一第一隔離結構及一第二隔離結構，沿一第二方向延伸於該基底及該些位元線上；以及複數個底接觸結構，沿該第二方向設置於該些位元線之間，使該第一隔離結構以及該第二隔離結構係於該第一方向設置於該些底接觸結構的兩側；順應性形成一蝕刻停止層於該基底上；形成一絕緣層於該蝕刻停止層上；形成一接觸開口於該第一隔離結構及對應的該底接觸結構上，其中該接觸開口露出部份該第一隔離結構及部份對應的該底接觸結構；形成一頂接觸結構於該接觸開口中，其中該頂接觸結構具有一肩部抵靠於該第一隔離結構之頂表面。
如申請專利範圍第8項所述之記憶體裝置製造方法，更包括：形成一電容器於該頂接觸結構之上。
如申請專利範圍第8項所述之記憶體裝置製造方法，其中形成該接觸開口之步驟包括：執行一第一蝕刻步驟移除該絕緣層；及執行一第二蝕刻步驟移除該蝕刻停止層。