TWI595652B - 包括具有間隙或空隙的閘極間隔物的器件及其形成方法 - Google Patents

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TWI595652B
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江國誠
蔡慶威
劉繼文
英強 梁
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Description

包括具有間隙或空隙的閘極間隔物的器件及其形成方法
本揭露涉及包括具有間隙或空隙的閘極間隔物的器件及其形成方法。
半導體製造商面臨不斷的挑戰以符合摩爾定律。半導體製造商不停地努力減少特徵尺寸(例如有源或無源器件的尺寸)、減少互連線的寬度和厚度以及功耗，並增加器件密度、線密度以及操作頻率。
隨著特徵尺寸的減小以及密度的增加，器件內的導電元件的距離通常變得更近。在一些實施例中，導電元件距離的減少為器件內的寄生電容帶來不利影響。寄生電容的增加會降低器件的操作速度。
一個實施例是一種結構。該結構包括基板、該基板上的閘極堆疊、該基板上的接點以及橫向地放置在該閘極堆疊和該接點之間的間隔物。該間隔物包括第一介電側壁部分和第二介電側壁部分。空隙放置在該第一介電側壁部分和該第二介電側壁部分之間。
另一個實施例是一種結構。該結構包括基板、該基板上的閘極介電質、該閘極介電質上的閘極電極、圍繞該閘極電極的閘極間隔物、該基板中並鄰近該閘極介電質和該閘極電極的源極/汲極區以及 連接至該源極/汲極區的下接點。該閘極間隔物放置在該下接點和該閘極電極之間。該閘極間隔物包括第一固體介電側壁部分和第二固體介電側壁部分。空隙放置在該第一固體介電側壁部分和該第二固體介電側壁部分之間。該空隙圍繞該閘極電極。
進一步的實施例是一種方法。該方法包括在基板上形成第一層間介電層；在該第一層間介電層中並在該基板上形成閘極堆疊；形成穿過該第一層間介電層至該基板的接點；以及在該閘極堆疊和該接點之間形成閘極間隔物。該閘極間隔物圍繞該閘極堆疊並具有圍繞該閘極堆疊的空隙。
20‧‧‧FinFET
22‧‧‧基板
24‧‧‧隔離區
26‧‧‧鰭片
28‧‧‧閘極介電質
30‧‧‧閘極電極
32‧‧‧源極/汲極區
34‧‧‧源極/汲極區
40‧‧‧基板
42‧‧‧鰭片
44‧‧‧隔離區
46‧‧‧虛擬閘極介電質
48‧‧‧虛擬閘極
70‧‧‧下接點
72‧‧‧第二介電蓋
74‧‧‧閘極間隔物
76‧‧‧間隙或空隙
80‧‧‧上層間介電質ILD1
82‧‧‧第一上接點
84‧‧‧第二上接點
90‧‧‧多層閘極間隔物
92‧‧‧第一子層
94‧‧‧虛擬第二子層
96‧‧‧第三子層
98‧‧‧第二子層
100‧‧‧間隙或空隙
50‧‧‧遮罩
52‧‧‧源極/汲極區
54‧‧‧虛擬閘極間隔物
56‧‧‧磊晶源極/汲極區
58‧‧‧蝕刻停止層ESL
60‧‧‧底部層間介電質ILD0
62‧‧‧介面介電質
64‧‧‧閘極介電層
66‧‧‧閘極電極
68‧‧‧第一介電蓋
A-A‧‧‧剖面
B-B‧‧‧剖面
C-C‧‧‧剖面
D-D‧‧‧剖面
H1‧‧‧高度
H2‧‧‧高度
H3‧‧‧高度
H4‧‧‧高度
W‧‧‧寬度
Wb‧‧‧寬度
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本揭露的各個方面。需要強調的是，根據本行業的標準做法，不是按比例繪製各個特徵。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1是根據一些實施例的一般鰭式場效電晶體(FinFET)的三維示圖的示例。
圖2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A和11B根據一些實施例示出製造FinFET的中間階段的剖面圖。
圖11C和11D是根據一些實施例的圖11A和圖11B所示的結構的佈局視圖。
圖12A、12B、13A和13B根據一些其他實施例示出製造FinFET的中間階段的剖面圖。
圖14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A和21B根據進一步的一些實施例示出製造FinFET的中間階段的剖面圖。
如下公開提供了很多不同的實施例或示例，用於實施所本發明的不同特徵。如下描述了元件和佈置的具體示例，以簡化本揭露。當然，它們僅僅是示例，並不是旨在限制本揭露。例如，以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本揭露可以在各個示例中重複使用符號和/或字母。 這種重複使用用於簡化和清楚的目的，其本身並不表明所述的各個實施例和/或配置之間的關係。
而且，空間關係術語，例如“之下”、“下方”、“下面”、“之上”、“上方”等，在此用於簡化描述附圖所示的一個單元或特徵對另一個單元或特徵的關係。除了附圖中描寫的方向，空間關係術語旨在包含使用或操作的裝置的不同方向。設備可以以其他方式定向(旋轉90度或者在其他方向)，並可以據此同樣地解釋本文所使用的空間關係描述語。
根據各個示例性實施例提供了鰭式場效電晶體(Fin Field-Effec Transistors,FinFET)及其形成方法。示出了形成FinFET的中間階段。這裏的一些實施例在使用後閘極工藝形成的FinFET上下文中討論。一些實施例考慮用在諸如平面FET的平面器件的方面。討論了一些實施例的變體。本領域普通技藝人士很容易理解，可做的其他修改在其他實施例的預期範圍內。儘管方法實施例以特定的次序來討論，各種其他方法實施例可以以任何邏輯次序來執行，並可包括比在此討論的步驟更少或更多的步驟。
圖1示出了三維視圖的一般FinFET 20的示例。FinFET 20包括基板22上的鰭片26。基板22包括隔離區24，鰭片從相鄰隔離區24之間伸 出並在它們之上。閘極介電質28沿鰭片26的側壁並在鰭片26的頂表面之上。源極/汲極區32和34相對於閘極介電質28和閘極電極30放置在鰭片26的相對側。圖1還示出了在後面的附圖中使用的參考剖面。剖面A-A沿鰭片26的縱軸，按照(例如)源極/汲極區32和34之間電流的方向。剖面B-B垂直於剖面A-A並穿過FinFET 20的溝道、閘極介電質28以及閘極電極30。為簡單起見，隨後的附圖指的是這些參考剖面。
圖2A-B至圖11A-B是根據示例性實施例的製造FinFET的中間階段的剖面圖。附圖以“A”結束表示圖1所示的參考剖面A-A，除了一個鰭片中的複數個電晶體。附圖以“B”結束表示圖1所示的參考剖面B-B，除了複數個鰭片。
圖2A和圖2B示出了基板40。基板40可以是半導體基板，例如，塊狀半導體基板、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、多層或梯度基板或類似物。基板40可包括半導體材料，例如，包括Si和Ge的元素半導體；包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP的化合物或合金半導體；或它們的組合。基板40可摻雜或不摻雜。在特定的示例中，基板40是塊狀矽基板。
圖3A和圖3B示出了鰭片42以及相鄰鰭片42之間的隔離區44的形成。在圖3A和圖3B中，鰭片42在基板40中形成。在一些實施例中，鰭片42可通過蝕刻基板40中的溝槽而在基板40中形成。該蝕刻可以是任何可接受的蝕刻工藝，例如，反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等，或其組合。該蝕刻可以是非等向性的。
在溝槽中並在相鄰鰭片42之間形成絕緣材料以形成隔離區44。絕緣材料可以是諸如二氧化矽的氧化物，氮化物等，或其組合，並可由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、可流動CVD(flowablb CVD,FCVD)(例如，遠端電漿系統中的基於CVD的材料沉積，並後固化以使其轉換為另一種材料，例如氧化物)、類似物或其組合形成。可以使用有任何可接受的工藝形成的其他絕緣材料。在所示的實施例中，絕緣材料是由FCVD工藝形成的二氧化矽。一旦形成絕緣材料，就執行退火工藝。平坦化工藝，例如化學機械拋光(chemical mechanical polish,CMP)可移除任何多餘的絕緣材料，並形成共面的絕緣材料的頂表面以及鰭片42的頂表面。
儘管沒有具體示出，適當的阱可在鰭片42和/或基板40中形成。 例如，p阱可在諸如n型FinFET的n型器件待形成的基板40的第一區中形成，而n阱可在諸如p型FinFET的p型器件待形成的基板40的第二區中形成。
例如，為了在第一區中形成p阱，可在鰭片42以及基板40的第二區的絕緣材料上形成光阻。該光阻可經圖案化以暴露基板40的第一區。光阻可使用旋塗技術形成並可採用可接受的光刻技術進行圖案化。一旦圖案化光阻，在第一區執行p型雜質注入，且光阻可作為遮罩，以大體上防止p型雜質注入第二區。該p型雜質可以是硼、BF2等，其注入第一區至濃度等於或小於1018cm-3，例如在約1017cm-3至1018cm-3之間。在注入後，可移除光阻，例如通過可接受的灰化工藝。
而且，為了在第二區形成n阱，可在鰭片42以及基板40的第一區的絕緣材料上形成光阻。該光阻可經圖案化以暴露基板40的第二區。 光阻可使用旋塗技術形成並可採用可接受的光刻技術進行圖案化。一旦圖案化光阻，在第二區執行n型雜質注入，且光阻可作為遮罩，以大體上防止n型雜質注入第一區。該p型雜質可以是磷、砷等，其注入第二區至濃度等於或小於1018cm-3，例如在約1017cm-3至1018cm-3之 間。在注入後，可移除光阻，例如通過可接受的灰化工藝。在注入後，可執行退火以啟動所注入的p型和n型雜質。上述注入可在第一區形成p阱並在第二區形成n阱。
絕緣材料被凹入形成隔離區44，其可以是淺溝隔離(shallow trench isolation,STI)區。絕緣材料被凹入從而使得鰭片從相鄰隔離區44之間伸出。該凹入可使用可接受的蝕刻工藝，例如對隔離區44的材料具有選擇性的工藝。例如，可以採用使用CERTAS蝕刻或應用材料SICONI工具或稀鹽酸(dilute hydrofluoric,dHF)的化學氧化物去除。
本領域普通技藝人士很容易理解，參照圖2A、2B、3A和3B描述的工藝僅僅是鰭片如何形成的一個示例。在其他實施例中，能夠在基板40的頂表面上形成介電層；可通過介電層蝕刻溝槽；磊晶鰭片可在溝槽中磊晶地生長；以及介電層能夠被凹入從而使得同質磊晶和/或異質磊晶結構從介電層伸出以形成磊晶鰭片。n型FinFET磊晶生長的材料或磊晶鰭片結構不同於p型FinFET的材料或磊晶鰭片結構是有利的。
在圖4A和4B中，虛擬介電層在鰭片42上形成。虛擬介電層可以為，例如，二氧化矽、氮化矽、它們的組合等，並且可以根據諸如CVD、熱氧化等可接受的技術沉積或熱生長。虛擬閘極層可在虛擬介電層上形成。該虛擬閘極層可通過例如CVD等在虛擬介電層上沉積，然後通過例如CMP平坦化。虛擬閘極層可包括(例如)多晶矽，儘管還可使用具有高蝕刻選擇性的其他材料。在虛擬閘極層上形成遮罩層。該遮罩層可以通過使用CVD等在虛擬閘極層上沉積。遮罩層可包括(例如)氮化矽、氮氧化矽、碳氮化矽等。
可使用可接受的光刻和蝕刻技術圖案化遮罩層以形成遮罩50。然後，遮罩50的圖案通過合適的蝕刻技術轉移至虛擬閘極層和虛擬介 電層，以形成分別來自虛擬閘極層和虛擬介電層的虛擬閘極48和虛擬閘極介電質46。該蝕刻可包括可接受的非等向性蝕刻，例如，RIE、NBE等。虛擬閘極48覆蓋鰭片42的各個溝道區。虛擬閘極48還可具有大體垂直於各個鰭片42的縱向的縱向。
可以執行對輕度摻雜的源極/汲極(lightly doped source/drain,LDD)區52的注入。類似于上述注入，諸如光阻的遮罩可以在第二區上形成(例如，對於p型器件)，而暴露第一區(例如，對於n型器件)，n型雜質可注入第一區中暴露的鰭片42。然後，可移除遮罩。隨後，諸如光阻的遮罩可在第一區上形成，而暴露第二區，p型雜質可注入第二區中暴露的鰭片42。然後，可移除遮罩。n型雜質可以是前面討論的n型雜質的任意一者，p型雜質可以是前面討論的p型雜質的任意一者。LDD區52所具有的雜質濃度為約1015cm-3至約1016cm-3。退火可用於啟動所注入的雜質。
而且，在圖4A和圖4B中，虛擬閘極間隔物54沿虛擬閘極48、虛擬閘極介電質46和遮罩50的側壁形成。虛擬閘極間隔物54通過共形沉積(例如，通過CVD等)一層並隨後非等向性蝕刻該層而形成。虛擬閘極間隔物54的材料可以為相對其他元件能夠被選擇性蝕刻的任何適當的材料，例如，氧化鋁(aluminum oxide,Al2O3)等，隨後將進行討論。
在鰭片42的源極/汲極區形成磊晶源極/汲極區56。在鰭片42的源極/汲極區形成磊晶源極/汲極區56從而使得每一虛擬閘極48放置在鰭片42中各個磊晶源極/汲極區56對的兩者之間。
例如對於n型器件，通過遮罩(例如採用硬遮罩)在第一區形成磊晶源極/汲極區56，例如對於p型器件，在第二區形成。然後，蝕刻鰭片42的源極/汲極區以形成凹槽。該蝕刻可以為對鰭片42具有選擇性的任何適當蝕刻，並可以是非等向性的。然後，第一區的磊晶源極 /汲極區56在該凹槽中磊晶生長。磊晶生長可以使用金屬有機物CVD(metal-organic CVD,MOCVD)、分子束磊晶(molecular beam expitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)等，或其組合。第一區的磊晶源極/汲極區56可包括(例如)適合於n型FinFET的任何可接受的材料。例如，第一區的磊晶源極/汲極區56可包括矽、SiC、SiCP、SiP等。磊晶源極/汲極區56可具有從鰭片的各個外表面凸出的表面，並具有切面。 然後，例如通過使用對遮罩材料具有選擇性的蝕刻移除遮罩。
第二區的磊晶源極/汲極區56可以通過遮罩(例如採用硬遮罩)第一區而形成。然後，蝕刻鰭片42的源極/汲極區以形成凹槽。該蝕刻可以為對鰭片42具有選擇性的任何適當蝕刻，並可以是非等向性的。然後，第一區的磊晶源極/汲極區56在該凹槽中磊晶生長。磊晶生長可以使用MOCVD、MBE、LPE、VPE等，或其組合。第二區的磊晶源極/汲極區56可包括(例如)適合於p型FinFET的任何可接受的材料。例如，第二區的磊晶源極/汲極區56可包SiGe、SiGeB、Ge、GeSn等。磊晶源極/汲極區56可具有從鰭片的各個外表面凸出的表面，並具有切面。然後，例如通過使用對遮罩材料具有選擇性的蝕刻移除遮罩。
磊晶源極/汲極區56和/或鰭片42的源極/汲極區可注入雜質，類似於先前討論的形成LDD區52的工藝，然後退火。源極/汲極區所具有的雜質濃度在約1019cm-3至約1021cm-3之間。第一區的源極/汲極區的n型雜質(例如，對於n型器件)可以為先前討論的n型雜質中的任意一種，而第二區的源極/汲極區的p型雜質(例如，對於p型器件)可以為先前討論的p型雜質中的任意一種。在其他實施例中，磊晶源極/汲極區56可以在生長過程中原位摻雜(in situ doped)。
圖4A示出了剖面BB，其為圖4B所示的剖面，而圖4B示出了剖面 AA，其為圖4A所示的剖面。儘管之後沒有具體的表示，但是圖4A和4B所描述的剖面之間的關係繼續貫穿在隨後的附圖中。
在圖5A和5B中，在磊晶源極/汲極區56、虛擬閘極間隔物54、遮罩50和隔離區44上共形地形成蝕刻停止層(etch stop layer,ESL)58。在一些實施例中，ESL 58可包括氮化矽、碳氮化矽等，並採用原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)等或其組合形成。底部層間介電質(bottom inter-layer dielectric,ILD0)60沉積在ESL 58上。ILD0 60可包括磷矽玻璃(phospho-silicate glass,PSG)、硼矽酸玻璃(boro-silicate glass,BSG)、摻硼磷矽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜矽玻璃(undoped silicate glass,USG)等，或可通過任何合適的方法沉積，例如，CVD、電漿輔助(plasma-enhanced CVD,PECVD)、FCVD等，或其組合。
在圖6A和6B中，執行諸如CMP的平坦化工藝以對齊ILD0 60的頂表面以及虛擬閘極48的頂表面。CMP還可從虛擬閘極48上移除遮罩50和ESL 58。因此，虛擬閘極48通過ILD0 60暴露。在蝕刻步驟中移除虛擬閘極48和虛擬閘極介電質46，從而穿過ILD0 60並由虛擬閘極間隔物54限定的開口形成至鰭片42。每一開口包括各個鰭片42的溝道區。每一溝道區放置在磊晶源極/汲極區56相鄰對的兩者之間。蝕刻步驟對於虛擬閘極48以及虛擬閘極介電質46的材料具有選擇性，其中蝕刻可以為幹蝕刻或濕蝕刻。在蝕刻期間，當蝕刻虛擬閘極48時，虛擬閘極介電質46可以作為蝕刻停止層。在移除虛擬閘極48後，然後可以蝕刻虛擬閘極介電質46。
在每一開口中和鰭片42上形成介面介電質62。介面介電質62可以為，例如氧化物等類似物，由熱氧化等形成。然後，閘極介電層64可在ILD0 60的頂表面上並在沿虛擬閘極間隔物54的側壁以及介面介 電質62上的開口中共形地形成。在一些實施例中，閘極介電層64包括高k介電材料，並且在這些實施例中，閘極介電層64所具有的k值大於約7.0，且可具有金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽，以及其組合。閘極介電層64的形成方法可包括ALD、CVD、分子束沉積(molecular-beam deposition,MBD)等，或其組合。
閘極電極66在閘極介電層64上並在開口中形成。閘極電極66可包括合適的單一材料或層和不同材料的任意組合。例如，閘極電極66可包括覆蓋層(capping layer)、一個或複數個功函數調節層、一個或複數個阻障層以及一個或複數個金屬。
覆蓋層可在閘極介電層64上共形地形成。覆蓋層可包括第一子層和第二子層。在一些實施例中，覆蓋層可以為單個層或可包括另外的子層。覆蓋層可作為阻障層，防止隨後沉積的含金屬材料擴散進入閘極介電層64。而且，如果第一子層由與功函數調節層相同的材料形成，並且如果不同的功函數調節層即將在各個區形成，第二子層能夠作為在各個區形成功函數調節層的蝕刻停止。第一子層可包括氮化鈦(titanium nitride,TiN)或類似物，其通過ALD在閘極介電層64上共形沉積。第二子層可包括氮化鉭(tantalum nitride,TaN)或類似物，其通過ALD、CVD等在第一子層共形沉積。
一個或複數個功函數調節層能夠在覆蓋層(例如，第二子層)上共形地形成。第一功函數調節層可以為任何可接受的材料，在給定待形成的器件的應用的情況下，將調節器件的功函數值所需的量，並且第一功函數調節層可使用任何可接受的沉積工藝沉積。在一些實施例中，功函數調節層包括由ALD、CVD等沉積的鈦鋁(titanium aluminum,TiAl)、氮化鈦(TiN)或類似物。
金屬可以沉積在功函數調節層上的開口中。金屬可以為元素金屬、金屬的合金、元素金屬的多層，或其組合，並可包括鎢(W)、 鋁(Al)、鈷(Co)、釕(Ru)或其組合等。金屬可以使用CVD、物理氣相沉積(physical vapor deposition,PVD)等或其組合沉積。金屬至少填充開口的剩餘部分。
在圖7A和7B中，可以執行諸如CMP的平坦化工藝移除閘極電極66和閘極介電層64的過量部分，這些過量部分在ILD0 60的頂表面之上。然後，執行對閘極電極66和閘極介電層64具有選擇性的受控回蝕，從ILD0 60的頂表面凹入閘極電極66和閘極介電層64。然後，在閘極電極66和閘極介電層64上形成第一介電蓋68。為了形成第一介電蓋68，第一蓋介電層可以沉積在閘極電極66和閘極介電層64(例如，在凹入閘極電極66和閘極介電層64後)的開口的剩餘部分中以及ILD0 60的頂表面上。第一蓋介電層可包括碳化矽、氮化矽、碳氮化矽等，採用CVD、PECVD等形成。第一蓋介電層能夠包括在第一介電蓋68和虛擬閘極間隔物54之間具有蝕刻選擇性的任何適當材料。在具體示例中，第一介電蓋68是碳化矽(silicon carbide,SiC)，而虛擬閘極間隔物54是氧化鋁(Al2O3)。然後，第一蓋介電層被平坦化(例如通過CMP)以形成與ILD0 60的頂表面共面的頂表面，從而形成第一介電蓋68。第一介電蓋68的厚度在約3nm至約20nm的範圍，例如約5nm。
在圖8A和8B中，從ILD0 60和ESL 58至磊晶源極/汲極區56形成下接點70。下接點70的開口穿過ILD0 60和ESL 58形成。可使用可接受的光刻和蝕刻技術形成開口。如圖8A所示，例如如果ESL 58足夠薄，通過蝕刻移除沿虛擬閘極間隔物54開口處的ESL 58。在開口中形成襯墊(例如擴散阻障層等)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為鎢、銅、銅合金、銀、金、鎢、鋁、鎳等類似物。可執行諸如CMP的平坦化工藝以從ILD0 60、虛擬閘極間隔物54和第一介電蓋68的頂表面移除過量的材料。剩餘的襯墊 和導電材料形成開口中的下接點70。可以執行退火工藝在磊晶源極/汲極56和下接點70之間的交界面形成矽化物。
在圖9A和圖9B中，執行對下接點70具有選擇性的受控回蝕以從虛擬閘極間隔物54和第一介電蓋68的頂表面凹入下接點。如圖所示，該凹入也可凹入ILD0 60。然後，在該下接點70上形成第二介電蓋72。為了形成該第二介電蓋72，第二蓋介電層可以沉積通過凹入下接點70形成的凹槽中以及ILD0 60上。第二蓋介電材料可包括氮化矽、碳氮化矽、碳化矽等，採用CVD、PECVD等形成。第二蓋介電層能夠包括在第一介電蓋68、第二介電蓋72和虛擬閘極間隔物54之間具有蝕刻選擇性的任何適當材料。繼續所述的具體示例，第一介電蓋68和虛擬閘極間隔物54分別是碳化矽(SiC)和氧化鋁(Al2O3)，第二介電蓋72是氮化矽(silicon nitride,SiN)。然後，第二蓋介電層被平坦化(例如通過CMP)以形成與虛擬閘極間隔物54和第一介電蓋68的頂表面共面的頂表面，從而形成第二介電蓋72。第二介電蓋72的厚度在約3nm至約20nm的範圍，例如約5nm。
在經圖9A和9B的處理之後，虛擬閘極間隔物54具有寬度W、第一高度H1和第二高度H2。寬度W可對應於沉積並隨後被沉積以形成虛擬閘極間隔物54的層的厚度。寬度W的範圍從約1nm至約5nm，例如約3nm。第一高度H1為從鰭片42的頂表面至虛擬閘極間隔物54的頂表面。第一高度H1的範圍可從約30nm至約80nm，例如約50nm。第二高度H2為從隔離區44的頂表面至虛擬閘極間隔物54的頂表面。第二高度H2的範圍從約80nm至約130nm，例如約100nm。寬度W和第一高度H1的第一縱橫比的範圍從約6至約80，例如約17。寬度W和第二高度H2的第二縱橫比的範圍從約16至約130，例如約33。
在圖10A和10B中，移除虛擬閘極間隔物54，具有相應間隙或空隙76的閘極間隔物74在虛擬閘極間隔物54所移除的位置形成。虛擬閘 極間隔物54可採用對虛擬閘極間隔物54的材料具有選擇性的適當蝕刻移除，其中蝕刻並不顯著地蝕刻第一介電蓋68和第二介電蓋72。蝕刻(例如，濕蝕刻)可以是等向性的。整個虛擬閘極間隔物54被移除，如圖10A和10B所示。換句話說，沿整個第二高度H2移除虛擬閘極間隔物54。移除虛擬閘極間隔物54導致圍繞每一閘極堆疊(例如，相應閘極介電層64和閘極電極66的組合)、並在每一閘極堆疊和相應相鄰下接點70和/或ILD0 60的剩餘部分之間的開口。在該實施例中，開口具有的縱橫比對應於先前討論的虛擬閘極間隔物54的縱橫比。
然後，在該開口中形成閘極間隔物74。閘極間隔物74可為適當的介電材料，其可進一步為介電常數(k)值小於3.9(可進一步小於2.0)的低k介電層。在一些實施例中，閘極間隔物74的介電材料是碳氧氮化矽(silicon carbon oxynitride,SiCON)、碳氧化矽(silicon oxycarbide,SiOC)等。閘極間隔物74的介電材料對第一介電蓋68和第二介電蓋72選擇性被蝕刻。閘極間隔物74可採用適當的沉積技術形成，例如，ALD、CVD等。該沉積可大體上共形，從而使得閘極間隔物74的介電材料層以大體相同的厚度沿開口的側壁和底表面沉積。由於開口的縱橫比較高，該沉積可導致在開口的上部比開口的下部具有更大的沉積率。因此，在開口的下部被填充介電材料之前，介電材料層可堆積或窄化開口的上部，導致開口在完全填充之前被掐斷。相應間隙或空隙76因此能夠在閘極間隔物74的介電材料中形成。氣體，例如在閘極間隔物74的介電材料沉積過程中使用的氣體或擴散進入間隙或空隙76的任何其他種類的氣體，在間隙或空隙76中。在閘極堆疊和下接點70之間的閘極間隔物74的區，間隙或空隙76的高度H3(例如，從包含間隙或空隙76的底表面至頂表面)的範圍為第一高度H1的約0.3倍至第一高度H1的約0.7倍。執行諸如CMP的平坦化工藝以從第一介電蓋68和第二介電蓋72的頂表面移除閘極間隔物74的過量介電 材料。
在圖11A和11B，上ILD(ILD1)80沉積在第一介電蓋68、第二介電蓋72和閘極間隔物74上。ILD1 80由諸如PSG、BSG、BPSG、USG或類似物的介電材料形成，並可採用諸如CVD和PECVD的任何合適方法沉積。
然後，第一上接點82和第二上接點84分別形成至下接點70和閘極電極66。第一上接點82的開口穿過ILD1 80和第二介電蓋72至下接點70形成。該開口可採用可接受的光刻和蝕刻技術形成。在開口中形成襯墊(例如擴散阻障層、粘合層等)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為鎢、銅、銅合金、銀、金、鎢、鋁、鎳等類似物。可執行諸如CMP的平坦化工藝以從ILD1 80的表面移除過量的材料。剩餘的襯墊和導電材料在開口中至下接點70形成第一上接點82。然後，第二上接點84的開口穿過ILD1 80和第一介電蓋68至閘極電極66形成。該開口可採用可接受的光刻和蝕刻技術形成。在開口中形成襯墊(例如擴散阻障層、粘合層等)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為鎢、銅、銅合金、銀、金、鎢、鋁、鎳等類似物。可執行諸如CMP的平坦化工藝以從ILD1 80的表面移除過量的材料。剩餘的襯墊和導電材料在開口中至閘極電極66形成第二上接點84。
圖11A和11B示出剖面C-C和D-D。剖面C-C由圖11C的佈局圖描述，而剖面D-D由圖11D的佈局圖描述。圖11C和11D分別描述了圖11A和11B所示的剖面A-A和B-B。剖面C-C位於比剖面D-D豎直上更低的平面。剖面C-C橫斷閘極電極66、閘極介電層64、閘極間隔物74、間隙或空隙76以及下接點70。剖面D-D橫斷第一介電蓋68、第二介電蓋72、閘極間隔物74、第一上接點82和第二上接點84。
圖11C和11D示出了圍繞相應閘極堆疊(例如，閘極介電層64和 閘極電極66)的閘極間隔物74。而且，圖11C示出閘極間隔物74中的間隙或空隙76也可圍繞相應的閘極堆疊。
儘管沒有明確地示出，本領域普通技藝人士很容易理解，在圖11A和11B的結構上可以執行進一步的處理步驟。例如，各種金屬間介電質(inter-metal dielectrics,IMD)以及它們對應的金屬化可以在ILD1 80上形成。
圖12A-B和13A-B是根據另一個示例性實施例的製造FinFET的中間階段的剖面圖。圖12A-B和13A-B的製造工藝對圖2A-B和11A-B的製造工藝進行了修改。參照上述圖2A-B至圖9A-B所示的過程進行處理。在圖11A和11B中，移除虛擬閘極間隔物54的至少一部分，具有相應間隙或空隙76的閘極間隔物74在所移除的虛擬閘極間隔物54的部分的位置形成。正如圖10A和10B所示，虛擬閘極間隔物54可採用對虛擬閘極間隔物54的材料具有選擇性的適當蝕刻移除。在圖12B中，並不移除整個虛擬閘極間隔物54。如圖所示，虛擬閘極間隔物54僅沿整個第一高度H1(例如，鰭片42的頂表面的平面之上)移除。保留在鰭片42的頂表面的平面處或之下的虛擬閘極間隔物54。正如圖10A和10B所示，移除虛擬閘極間隔物54導致圍繞每一閘極堆疊、並在每一閘極堆疊和相應相鄰下接點70和/或ILD0 60的剩餘部分之間的開口。在該實施例中，該開口所具有的縱橫比對應於如前所述的虛擬閘極間隔物54寬度W與第一高度H1的縱橫比。一些實施例關注的是，移除任意量的虛擬閘極間隔物54，並在移除後能夠保留任意量的虛擬閘極間隔物54。
如圖10A和10B所示，然後在開口中形成閘極間隔物74。由於開口的縱橫比較高，閘極間隔物74的介電材料沉積可導致在開口的上部比開口的下部具有更大的沉積率。因此，如上所述，相應的間隙或空隙76因而在閘極間隔物74的介電材料中形成。氣體，例如在閘極間隔 物74的介電材料沉積過程中使用的氣體或擴散進入間隙或空隙76的任何其他種類的氣體，在間隙或空隙76中。執行諸如CMP的平坦化工藝以從第一介電蓋68和第二介電蓋72的頂表面移除閘極間隔物74的過量介電材料。
圖13A和13B中，參照圖11A和11B所述形成ILD180、第一上接點82和第二上接點84。值得注意的是，圖11C和11D的佈局圖與圖12A-B和圖13A-B修改所描述的相同。
圖14A-B至21A-B是根據另一個示例性實施例的製造FinFET的中間階段的剖面圖。參照上述圖2A-B至圖3A-B所示的過程進行處理。繼續上述參照圖4A-B的處理，除了沒有形成虛擬閘極間隔物54，形成了多層閘極間隔物90。在圖14A和14B中，沿虛擬閘極48、虛擬閘極介電質46和遮罩50的側壁形成多層閘極間隔物90。該多層閘極間隔物90包括虛擬閘極48、虛擬閘極介電質46和遮罩50的側壁上的第一子層92；第一子層92上的虛擬第二子層94；以及虛擬第二子層94上的第三子層96。子層92、94和96每一者可通過共形地沉積(例如，通過CVD等)並通過非等向性蝕刻各個子層而形成。第一子層92和第三子層96可以為相同或不同的任何合適介電材料，例如，氮化矽、碳氮化矽、氮氧化矽等。虛擬第二子層94的材料可以為相對第一子層92、第三子層96以及其他組件能夠被選擇性蝕刻的任何適當的材料，例如，氧化鋁(Al2O3)等，隨後將進行討論。
分別參照上述圖5A-B至圖9A-B的處理，繼續圖15A-B至圖19A-B的處理，用多層閘極間隔物90代替虛擬閘極間隔物54。在圖19A和19B的處理後，多層閘極間隔物90具有寬度W、第一高度H1和第二高度H2。寬度W對應於沉積並隨後被蝕刻以形成多層閘極間隔物90的第一子層92、虛擬第二子層94和第三子層96的組合厚度。寬度W的範圍從約4nm至約10nm，例如約6nm。第一子層92的厚度範圍從約1nm至 約3nm，例如約2nm。虛擬第二子層94的厚度表示為Wb，其範圍從約2nm至約4nm，例如約2nm。第三子層96的厚度範圍從約1nm至約3nm，例如約2nm。第一高度H1從鰭片42的頂表面至多層閘極間隔物90的頂表面。第一高度H1的範圍從約30nm至約80nm，例如約50nm。 第二高度H2從隔離區44的頂表面至多層閘極間隔物90的頂表面。第二高度H2的範圍從約80nm至約130nm，例如約100nm。多層閘極間隔物90的寬度W和第一高度H1的第一縱橫比的範圍從約3至約20，例如約8。多層閘極間隔物90的寬度W和第二高度H2的第二縱橫比的範圍從約8至約33，例如約17。虛擬第二子層94的寬度Wb和第一高度H1的第三縱橫比的範圍從約7至約20，例如約25。虛擬第二子層94的寬度Wb和第二高度H2的第四縱橫比的範圍從約20至約65，例如約50。
在圖20A和20B中，移除多層閘極間隔物90的虛擬第二子層94，第二子層98和間隙或空隙100在虛擬第二子層94所移除的位置形成。 虛擬第二子層94可採用對虛擬第二子層94的材料具有選擇性的適當蝕刻移除，其中蝕刻並不顯著地蝕刻第一介電蓋68、第二介電蓋72、第一子層92和第三子層96。蝕刻(例如，濕蝕刻)可以是等向性的。通過在蝕刻虛擬第二子層94之後保留第一子層92和第三子層96，在移除虛擬第二子層94期間，對閘極堆疊和下接點70提供保護。可以移除整個虛擬第二子層94，如圖20A和20B所示。換句話說，虛擬第二子層94沿整個第二高度H2移除。在其他實施例中，並不移除整個虛擬第二子層94。虛擬第二子層94僅沿整個第一高度H1(例如，鰭片42的頂表面的平面之上)移除，保留在鰭片42的頂表面的平面處或之下的虛擬第二子層94。一些實施例關注的是，移除任意量的虛擬第二子層94，並在移除後能夠保留任意量的虛擬第二子層94。正如圖10A和10B所示，移除虛擬第二子層94導致圍繞每一閘極堆疊、並在每一多層閘極間隔物90的第一子層92和第三子層96之間的開口。在該實施例 中，開口具有的縱橫比對應於之前所述的虛擬第二子層94的寬度Wb與多層閘極間隔物90的第二高度H2的縱橫比。其他實施例關注的是，根據虛擬第二子層94所移除的量的其他縱橫比，例如，的虛擬第二子層94的寬度Wb與多層閘極間隔物90的第一高度H1的縱橫比。
然後，在開口中形成第二子層98。第二子層98可為適當的介電材料，其可進一步為介電常數(k)值小於3.9(可進一步小於2.0)的低k介電層。在一些實施例中，第二子層98的介電材料是碳氧氮化矽(SiCON)、碳氧化矽(SiOC)等。第二子層98的介電材料相對第一介電蓋68和第二介電蓋72選擇性被蝕刻。第二子層98可採用適當的沉積技術形成，例如，ALD、CVD等。如果開口的縱橫比足夠低，如圖10A和10B所討論的那樣，沉積可以大體上共形並形成間隙或空隙。 在所示的實施例中，由於開口的縱橫比較高，該沉積可導致沉積大體上僅發生在開口的上部。因此，第二子層98的介電材料在開口的上部沉積，沒有在開口的下部沉積足夠的量。相應的間隙或空隙100因此在第二子層98的介電材料之下並在第一子層92和第三子層96之間形成。氣體，例如在第二子層98的介電材料沉積過程中使用的氣體或擴散進入間隙或空隙100的任何其他種類的氣體，在間隙或空隙100中。 在閘極堆疊和下接點70之間的多層閘極間隔物90的區中，間隙或空隙100的高度H4的範圍為第一高度H1的約0.3倍至第一高度H1的約0.7倍。執行諸如CMP的平坦化工藝以從第一介電蓋68、第二介電蓋72、第一子層92和第三子層96的頂表面移除第二子層98的過量介電材料。 這樣，多層閘極間隔物90包括具有間隙或空隙100的第一子層92、第二子層98以及和第三子層96。然後，參照圖11A-B的處理，繼續圖21A-B的處理。
一些實施例可以獲得好處。例如，通過(至少部分地)形成具有低k介電材料閘極間隔物，能夠降低閘極電極和接點之間的寄生電 容。而且，通過在閘極間隔物中形成間隙或空隙，能夠進一步減少介電常數(k)，從而更進一步降低寄生電容。根據以上揭露的一些實施例，能夠降低閘極電極66和下接點70之間的寄生電容。這些好處對於技術節點少(例如，10nm或更低)是有益處的。
前面所述概括了幾個實施例的特徵，使得本領域技術人員可更好地理解本揭露的各個方面。本領域技術人員應該明白他們可以將本揭露當作基礎，用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本揭露的精神和保護範圍，並且在不脫離本揭露的精神和保護範圍的情況下，他們可以在此做各種改變、替換和修改。
20‧‧‧FinFET
22‧‧‧基板
24‧‧‧隔離區
26‧‧‧鰭片
28‧‧‧閘極介電質
30‧‧‧閘極電極
32‧‧‧源極/汲極區
34‧‧‧源極/汲極區
A-A‧‧‧剖面
B-B‧‧‧剖面

Claims (10)

  1. 一種半導體結構，其包括：基板，具有一鰭片；閘極堆疊，在該鰭片上；接點，在該基板上；以及間隔物，其橫向地放置在該閘極堆疊和該接點之間，該間隔物包括第一介電側壁部分和第二介電側壁部分，空隙放置在該第一介電側壁部分和該第二介電側壁部分之間。
  2. 如請求項1所述的半導體結構，其中，該第一介電側壁部分和該第二介電側壁部分每一者包括低k介電材料。
  3. 如請求項2所述的半導體結構，其中，該間隔物包括固體介電材料，其完全圍住該固體介電材料內的該空隙，該第一介電側壁部分和該第二介電側壁部分每一者為該固體介電材料的一部分。
  4. 如請求項1所述的半導體結構，其中，該間隔物包括第一固體介電層和第二固體介電層，該第一固體介電層和該第二固體介電層的每一者從該基板豎直地延伸，該第一固體介電層是該第一介電側壁部分，該第二固體介電層是該第二介電側壁部分，固體介電材料放置在該第一固體介電層和該第二固體介電層之間、該空隙之上。
  5. 如請求項1所述的半導體結構，其中，該空隙接觸該基板的 表面。
  6. 如請求項1所述的半導體結構，其中，該間隔物橫向地圍繞該閘極堆疊，並且該空隙橫向地圍繞該閘極堆疊。
  7. 如請求項1所述的半導體結構，還包括：源極/汲極區，其在該基板中並鄰近該閘極堆疊，該接點連接至該源極/汲極區；第一層間介電層，其在該基板上並橫向圍繞該閘極堆疊，該接點穿過該第一層間介電層放置；以及第二層間介電層，其位於該第一層間介電層、該接點、該閘極堆疊和該間隔物之上。
  8. 如請求項7所述的半導體結構，還包括：第一介電蓋；其位於該接點和該第一層間介電層之上；以及第二介電蓋，其位於該閘極堆疊之上，該第一介電蓋、該第二介電蓋和該間隔物的各自頂表面是共面的。
  9. 一種半導體結構，其包括：基板；閘極介電質，在該基板上；閘極電極，在該閘極介電質上；閘極間隔物，其圍繞該閘極電極，該閘極間隔物包括第一固體介電側壁部分和第二固體介電側壁部分，空隙放置在該第一固體介電側壁部分和該第二固體介電側壁部分之間，該空隙圍繞該閘極電極； 源極/汲極區，其在該基板中並鄰近該閘極介電質和該閘極電極；以及下接點，其連接至該源極/汲極區，該閘極間隔物緊鄰該下接點並且放置在該下接點和該閘極電極之間。
  10. 一種半導體結構的製造方法，其包括：在基板上形成第一層間介電層；在該第一層間介電層中並在該基板上形成閘極堆疊；形成穿過該第一層間介電層至該基板的接點；以及在該閘極堆疊和該接點之間形成閘極間隔物，該閘極間隔物緊鄰該接點且圍繞該閘極堆疊並具有圍繞該閘極堆疊的空隙。
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