TWI792471B

TWI792471B - 半導體裝置及其製造方法

Info

Publication number: TWI792471B
Application number: TW110128571A
Authority: TW
Inventors: 黃彥智
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-08-03
Filing date: 2021-08-03
Publication date: 2023-02-11
Also published as: TW202308115A

Abstract

一種半導體裝置及其製造方法。半導體裝置包括基底、佈線圖案、疊層和電容結構。基底包括胞元區和周邊區。佈線圖案設置在所述基底的所述周邊區上。疊層設置在基底的胞元區上且包括第一介電層、第二介電層和第三介電層。第一介電層直接設置在基底上且由經摻雜的介電材料形成。第二介電層設置在第一介電層上。第三介電層設置在第二介電層上。電容結構設置在疊層中，且電容結構的底表面與基底的頂表面直接接觸。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種包括儲存節點(storage node)的半導體裝置及其製造方法。

記憶體主要可分為諸如動態隨機存取記憶體(dynamic random access memory，DRAM)等的揮發性記憶體(volatile memory)以及諸如快閃記憶體(flash memory)等的非揮發性記憶體(non-volatile memory)。一般而言，DRAM可包括具有用以儲存載子的儲存節點(storage node)，其通常需要在DRAM的胞元區中形成儲存接墊(storage pad)以用來作為後續形成儲存節點開口的蝕刻停止層並將儲存節點電連接至儲存節點接觸窗(storage node contact)。

然而，上述形成儲存接墊的製程通常需要多道微影製程來定義，且在形成的過程中也容易破壞到其他膜層中的結構、配線或是元件，如此將面臨元件表現(device performance)不佳、製程良率不佳以及製造成本昂貴的問題。

本發明一實施例的半導體裝置及其製造方法是藉由引入第一介電層的設計來省略儲存接墊，如此可使得半導體裝置的儲存節點具有良好的元件表現、製程良率和具競爭力的製造成本。

本發明一實施例提供一種半導體裝置，其包括基底、佈線圖案、疊層和電容結構。基底包括胞元區和周邊區。佈線圖案設置在基底的周邊區上。疊層設置在基底的胞元區上且包括第一介電層、第二介電層和第三介電層。第一介電層直接設置在基底上且由經摻雜的介電材料形成。第二介電層設置在第一介電層上。第三介電層設置在第二介電層上。電容結構設置在疊層中，且電容結構的底表面與基底的頂表面直接接觸。

在本發明的一實施例中，第一介電層的摻雜濃度大於第二介電層和第三介電層的摻雜濃度。

在本發明的一實施例中，第二介電層的摻雜濃度大於第三介電層的摻雜濃度。

在本發明的一實施例中，第一介電層的摻雜濃度為約1×10²³原子/立方公分至約1×10²⁷原子/立方公分。

在本發明的一實施例中，基底包括形成於其中的導電接觸件。導電接觸件的頂表面與基底的頂表面共平面，且電容結構的底表面與導電接觸件的頂表面直接接觸。

在本發明的一實施例中，疊層更包括設置於第一介電層和第二介電層之間的第一絕緣層。第一絕緣層的面向電容結構的側壁的底端與第一介電層的面向電容結構的側壁的頂端間隔開第一距離。

在本發明的一實施例中，第一絕緣層的面向電容結構的側壁的頂端與第二介電層的面向電容結構的側壁的底端間隔開第二距離，且第一距離大於第二距離。

本發明一實施例提供一種半導體裝置的製造方法，其包括以下步驟。提供包括胞元區和周邊區的基底。於基底的周邊區上形成佈線圖案和位於佈線圖案上的絕緣層。於基底的胞元區和周邊區上形成第一介電材料層，其中第一介電材料層與基底的胞元區直接接觸。對第一介電材料層進行平坦化製程，以移除位於基底的周邊區上的第一介電材料層並於基底的胞元區上形成第一介電層。於第一介電層上依序形成第一絕緣層、第二介電層、第二絕緣層和第三介電層，以於基底的胞元區上形成疊層。於疊層中形成貫穿疊層的電容開口，其中電容開口的底表面暴露出基底的頂表面。於電容開口中形成電容結構，其中電容結構的底表面與基底的頂表面直接接觸。

在本發明的一實施例中，在對第一介電材料層進行平坦化製程之前，第一介電材料於基底的胞元區的頂表面低於第一介電材料層於基底的周邊區的頂表面。

在本發明的一實施例中，於疊層中形成貫穿疊層的電容開口的步驟包括：在疊層中形成貫穿第三介電層、第二絕緣層、第二介電層和第一絕緣層的開口，其中開口暴露出第一介電層；藉由蒸氣氫氟酸來移除開口所暴露的第一介電層，以於疊層中形成電容開口。

基於上述，在本發明實施例的半導體裝置及其製造方法中，由經摻雜的介電材料形成的第一介電層相對於其他膜層(例如未摻雜的氧化物、氮化物或金屬等材料)具有良好的蝕刻選擇比，因此，在形成電容開口的步驟中，可避免直接設置於第一介電層下方的基底中的膜層、結構或元件受到損害。如此一來，不僅可省略形成儲存接墊的繁複製程，也可使半導體裝置的儲存節點具有良好的元件表現。

10:半導體裝置

100:基底

110:佈線圖案

120:絕緣層

130:第一介電材料層

132、134:第一介電層

140、142:第一絕緣層

150、152、154:第二介電層

160、162:第二絕緣層

170、172、174:第三介電層

180、182:第三絕緣層

190:電容結構

OP1:開口

OP2:電容開口

R1:胞元區

R2:周邊區

SKL:疊層

SW:開關元件

圖1至圖7是本發明一實施例的半導體裝置的製造方法的示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接(例如有線連接)及物理斷接(例如無線連接)。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1至圖7是本發明一實施例的半導體裝置的製造方法的示意圖。圖1的(a)、圖2的(a)和圖3的(a)為俯視示意圖。圖1的(b)、圖2的(b)和圖3的(b)分別為沿圖1的(a)、圖2的(a)和圖3的(a)沿剖線A-A’截取的剖面示意圖。在一些實施例中，圖7所示出的半導體裝置10可例如是經由以下步驟形成。

首先，請參照圖1的(a)和(b)，提供包括胞元區R1和周邊區R2的基底100。在一些實施例中，基底100可包括於前段製程中(front end of line，FEOL)所形成的膜層、結構和/或元件。舉例來說，基底100可包括半導體基底(未示出)和形成於半導體基底上的元件層(未示出)。元件層可包括各式各樣的元件和覆蓋所述元件的介電層(例如層間介電層)。在一些實施例中，上述元件可包括主動元件、被動元件或其組合。舉例來說，上述元件可包括諸如電晶體等開關元件。半導體基底可為主體半導體基底(bulk semiconductor substrate)或是絕緣層上半導體(semiconductor-on-insulator，SOI)等。半導體基底可為經摻雜(例如具有P型摻雜物或N型摻雜物)或未經摻雜的。在另一些實施例中，基底100也可包括後段製程(back end of line，BEOL)所形成的膜層、結構和/或元件。舉例來說，基底100可包括與後續形成的儲存節點電連接的內連線結構(例如包含配線層和導電通孔/插塞等構件的內連線結構)，但不以此為限。

基底100的胞元區R1可例如是後續儲存節點所形成的區域或是基底100中設置有諸如開關元件、層間介電層、導電接觸件、隔離結構等前段製程所形成的元件、結構或膜層或者是設置有諸如內連線結構等後段製程所形成的元件、結構或膜層。基底100的周邊區R2可例如是形成有周邊電路的區域。

接著，於基底100的周邊區R2上形成佈線圖案110和位於佈線圖案110上的絕緣層120。佈線圖案110的材料可包括金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物例如是矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。絕緣層120的材料可包括如氮化矽等氮化物，但不以此為限。

在一些實施例中，佈線圖案110和絕緣層120可經由以下步驟形成。首先，於基底100上依序形成導電層(未示出)和位於導電層(未示出)上的第一絕緣材料層(未示出)。接著，圖案化位於基底100的周邊區R2上的導電層和第一絕緣材料層，並移除位於基底100的胞元區R1的導電層和第一絕緣材料層，以於基底100的周邊區R2形成佈線圖案110和位於佈線圖案110上的絕緣圖案(未示出)。然後，於基底100上形成第二絕緣材料層(未示出)以覆蓋佈線圖案110和絕緣圖案並填入相鄰的兩個佈線圖案110和相鄰的兩個絕緣圖案之間的間隙。而後，對第二絕緣材料層進行回蝕刻製程，以將基底100的胞元區R1上的第二絕緣材料層移除，並於基底100的周邊區R2上形成絕緣層120。絕緣層120覆蓋佈線圖案110並填入佈線圖案110之間的間隙。

接著，請參照圖2的(a)和(b)，於基底100的胞元區 R1和周邊區R2上形成第一介電材料層130，其中第一介電材料層130與基底100的胞元區R1直接接觸。第一介電材料層130可由經摻雜的介電材料形成。舉例來說，第一介電材料層130可由經硼或磷摻雜的氧化物(例如氧化矽)形成。第一介電材料層130的摻雜濃度可例如是約1×10²³原子/立方公分至約1×10²⁷原子/立方公分。

在一些實施例中，由於基底100的周邊區R2形成有佈線圖案110和絕緣層120，故形成於基底100的周邊區R2的第一介電材料層130的頂表面高於形成於基底100的胞元區R1的第一介電材料層130的頂表面。

然後，請參照圖3的(a)和(b)，對圖2的第一介電材料層130進行平坦化製程，以移除位於基底100的周邊區R2上的第一介電材料層130並於基底的胞元區R1上形成第一介電層132。在一些實施例中，可採用化學機械研磨(chemical mechanical polishing，CMP)來進行上述的平坦化製程，但不以此為限。絕緣層120可作為用來移除基底100的周邊區R2上的第一介電材料層130的停止層。在一些實施例中，位於基底100的周邊區R2上的絕緣層120的頂表面與位於基底100的胞元區R1上的第一介電層132的頂表面可為共平面。

而後，請參照圖4，於第一介電層132上依序形成第一絕緣層140、第二介電層150、第二絕緣層160、第三介電層170和第三絕緣層180，以於基底100上形成疊層SKL。在一些實施例中，第一絕緣層140、第二絕緣層160和第三絕緣層180可例如採用與第一介電層132、第二介電層150和第三介電層170具有蝕刻選擇比的材料。舉例來說，第一絕緣層140、第二絕緣層160和第三絕緣層180的材料可包括如氮化矽等的氮化物，而第一介電層132、第二介電層150和第三介電層170可包括如氧化矽等的氧化物。

在一些實施例中，第一介電層132的摻雜濃度可大於第二介電層150和第三介電層170的摻雜濃度。在一些實施例中，第二介電層150的摻雜濃度可大於第三介電層170的摻雜濃度。舉例來說，第一介電層132可以是具有摻雜濃度為約1×10²³原子/立方公分至約1×10²⁷原子/立方公分的氧化矽、第二介電層150可以是硼磷矽玻璃(BPSG)，而第三介電層170可以是未經摻雜的氧化矽。

接著，請參照圖5，於圖4的疊層SKL中形成慣穿第三絕緣層180、第三介電層170、第二絕緣層160、第二介電層150和第一絕緣層140的開口OP1，以暴露出第一介電層132。在一些實施例中，在形成開口OP1的步驟中，第一介電層132可能會因為過蝕刻(over-etch)的關係而使得第一介電層132的頂表面低於第一絕緣層142的底表面(如圖5所示)。在另一些實施例中，第一介電層132的頂表面也可與第一絕緣層142的底表面共平面。

在一些實施例中，形成慣穿第三絕緣層180、第三介電層170、第二絕緣層160、第二介電層150和第一絕緣層140的開口OP1可包括多道蝕刻製程。舉例來說，開口OP1可經由以下步驟形成。首先，於第三絕緣層180上形成圖案化罩幕(未示出)，以定義欲形成開口OP1的區域。接著，移除圖案化罩幕所暴露出的第三絕緣層180的一部分，以形成暴露出第三介電層170的第三絕緣層182。然後，移除第三絕緣層182所暴露出的第三介電層170的一部分，以形成暴露出第二絕緣層160的第三介電層172。而後，移除第三介電層172所暴露出的第二絕緣層160的一部分，以形成第二絕緣層162。再來，移除第二絕緣層162所暴露出的第二介電層150的一部分，以形成第二介電層152。之後，移除第二介電層152所暴露出的第一絕緣層140的一部分，以形成暴露出第一介電層132的第一絕緣層142。也就是說，開口OP1可由第一絕緣層142、第二介電層152、第二絕緣層162、第三介電層172和第三絕緣層182定義。在形成開口OP1之後，可將圖案化罩幕移除。在一些實施例中，當圖案化罩幕為光阻的情況下，可採用灰化製程來移除圖案化罩幕。

然後，請參照圖6，移除圖5的開口OP1所暴露出的第一介電層132，以形成電容開口OP2。電容開口OP2的底表面暴露出基底100的頂表面。在一些實施例中，電容開口OP2可由第一介電層134、第一絕緣層142、第二介電層154、第二絕緣層162、第三介電層174和第三絕緣層182定義。

在一些實施例中，由於第一介電層132是由經摻雜的介電材料形成且其摻雜濃度大於第二介電層152和第三介電層172的摻雜濃度，因此，在藉由例如蒸氣氫氟酸(vapor HF)來移除開口OP1所暴露的第一介電層132的步驟中，第一介電層132相對於基底100、第一絕緣層142、第二介電層152、第二絕緣層162、第三介電層172和第三絕緣層182具有良好的蝕刻選擇比，如此一來，不僅可將電容開口OP2良好地形成於所期望的位置/深度而不會傷害到基底100中的膜層、結構和/或元件，且也可保持所期望的開口形狀。在一些實施例中，蒸氣氫氟酸的製程參數可例如：氣體溫度為約25℃至約50℃；以及氫氟酸分壓可為約5至15torr。

在一些實施例中，在移除開口OP1所暴露出的第一介電層132的步驟中，雖然第一介電層132相對於第二介電層152和第三介電層172具有良好的蝕刻選擇比，但在該步驟對於第二介電層152和第三介電層172的蝕刻速率仍大於第一絕緣層142、第二絕緣層162和第三絕緣層182。因此，第一介電層134、第二介電層154和第三介電層174的由電容開口OP2所暴露出的側壁會因例如側向蝕刻的關係而與第一絕緣層142、第二絕緣層162和第三絕緣層182的由電容開口OP2所暴露出的側壁間隔開一段距離(例如非共平面)，如此可增加後續形成於電容開口OP2中之電容結構(例如圖7的電容結構190)的有效表面積。

在一些實施例中，在第一介電層134的摻雜濃度大於第二介電層154的情況下，第一絕緣層142的面向電容開口OP2的側壁的底端與第一介電層134的面向電容開口OP2的側壁的頂端之間的距離大於第一絕緣層142的面向電容開口OP2的側壁的頂端與第二介電層154的面向電容開口OP2的側壁的底端之間的距離。

在一些實施例中，在第二介電層154的摻雜濃度大於第三介電層174的情況下，第二絕緣層162的面向電容開口OP2的側壁的底端與第二介電層154的面向電容開口OP2的側壁的頂端之間的距離大於第二絕緣層162的面向電容開口OP2的側壁的頂端與第三介電層174的面向電容開口OP2的側壁的底端之間的距離。

之後，請參照圖7，於圖6的電容開口OP2中形成電容結構190。電容結構190的底表面與基底100的頂表面直接接觸。在一些實施例中，基底100可包括形成於其中且用於電性連接電容結構190的導電接觸件，在該導電接觸件的頂表面可例如與基底100的頂表面為共平面的情況下，電容結構190的底表面可與導電接觸件的頂表面直接接觸。在一些實施例中，在半導體元件10為DRAM的情況下，電容結構190又可作為DRAM的儲存節點(storage node，SN)。

在一些實施例中，電容結構190可包括形成於電容開口OP2表面的下電極(未示出)、形成於下電極上的介電質(未示出)以及形成於介電質上的上電極(未示出)。在一些實施例中，電容結構190的下電極可與基底100中的導電接觸件直接接觸。

在一些實施例中，第一絕緣層142的面向電容結構190的側壁的底端與第一介電層134的面向電容結構190的側壁的頂端間隔開第一距離。第一絕緣層142的面向電容結構190的側壁的頂端與第二介電層154的面向電容結構190的側壁的底端間隔開第二距離。在第一介電層134的摻雜濃度大於第二介電層154的摻雜濃度的情況下，第一距離大於第二距離。

綜上所述，在上述實施例中，由經摻雜的介電材料形成的第一介電層相對於其他膜層(例如未摻雜的氧化物、氮化物或金屬等材料)具有良好的蝕刻選擇比，因此，在形成電容開口的步驟中，可避免直接設置於第一介電層下方的基底中的膜層、結構或元件受到損害。如此一來，不僅可省略形成儲存接墊的繁複製程，也可使半導體裝置的儲存節點具有良好的元件表現。

10:半導體裝置

100:基底

110:佈線圖案

120:絕緣層

134:第一介電層

142:第一絕緣層

154:第二介電層

162:第二絕緣層

174:第三介電層

182:第三絕緣層

190:電容結構

R1:胞元區

R2:周邊區

Claims

一種半導體裝置，包括：基底，包括胞元區和周邊區；佈線圖案，設置在所述基底的所述周邊區上；疊層，設置在所述基底的所述胞元區上且包括：第一介電層，直接設置在所述基底上且由經摻雜的介電材料形成；第二介電層，設置在所述第一介電層上；以及第三介電層，設置在所述第二介電層上；以及電容結構，設置在所述疊層中，且所述電容結構的底表面與所述基底的頂表面直接接觸，其中所述第一介電層的摻雜濃度大於所述第二介電層和所述第三介電層的摻雜濃度。
如請求項1所述的半導體裝置，其中所述第二介電層的摻雜濃度大於所述第三介電層的摻雜濃度。
如請求項2所述的半導體裝置，其中所述第一介電層的摻雜濃度為約1×10²³原子/立方公分至約1×10²⁷原子/立方公分。
如請求項1所述的半導體裝置，其中基底包括形成於其中的導電接觸件，所述導電接觸件的頂表面與所述基底的所述頂表面為共平面，且所述電容結構的所述底表面與所述導電接觸件的所述頂表面直接接觸。
如請求項1所述的半導體裝置，其中所述疊層更包括：第一絕緣層，設置於所述第一介電層和所述第二介電層之間，其中所述第一絕緣層的面向所述電容結構的側壁的底端與所述第一介電層的面向所述電容結構的側壁的頂端間隔開第一距離。
如請求項5所述的半導體裝置，其中所述第一絕緣層的面向所述電容結構的所述側壁的頂端與所述第二介電層的面向所述電容結構的側壁的底端間隔開第二距離，且所述第一距離大於所述第二距離。
一種半導體裝置的製造方法，包括：提供基底，所述基底包括胞元區和周邊區；於所述基底的所述周邊區上形成佈線圖案和位於所述佈線圖案上的絕緣層；於所述基底的所述胞元區和所述周邊區上形成第一介電材料層，所述第一介電材料層與所述基底的所述胞元區直接接觸；對所述第一介電材料層進行平坦化製程，以移除位於所述基底的所述周邊區上的所述第一介電材料層並於所述基底的所述胞元區上形成第一介電層；於所述第一介電層上依序形成第一絕緣層、第二介電層、第二絕緣層和第三介電層，以於所述基底的所述胞元區上形成疊層；於所述疊層中形成貫穿所述疊層的電容開口，其中所述電容開口的底表面暴露出所述基底的頂表面；以及於所述電容開口中形成電容結構，所述電容結構的底表面與所述基底的頂表面直接接觸。
如請求項7所述的半導體裝置的製造方法，其中在對所述第一介電材料層進行平坦化製程之前，所述第一介電材料於所述基底的所述胞元區的頂表面低於所述第一介電材料層於所述基底的所述周邊區的頂表面。
如請求項7所述的半導體裝置的製造方法，其中於所述疊層中形成貫穿所述疊層的所述電容開口的步驟包括：在所述疊層中形成貫穿所述第三介電層、所述第二絕緣層、所述第二介電層和所述第一絕緣層的開口，以暴露出所述第一介電層；藉由蒸氣氫氟酸來移除所述開口所暴露的所述第一介電層，以於所述疊層中形成所述電容開口。