TW202023037A - 三維記憶體裝置及其製造方法 - Google Patents

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Abstract

提供了一種用於形成3D記憶體裝置的方法，其包含：在基底中形成多個混合淺溝槽隔離結構；在基底上形成交替介電質堆疊體，交替介電質堆疊體包括多個介電質層對，各介電質層對均包含第一介電質層和與第二介電質層；在交替介電質堆疊體中形成多個通道結構；形成垂直穿過交替介電質堆疊體並在水平方向上延伸的縫隙，以劃分多個通道結構並暴露一列混合淺溝槽隔離結構；以多個閘極結構替代交替介電質堆疊體中的第二介電質層；形成填充縫隙的間隔牆；以及形成多個陣列共源極接觸部，各陣列共源極接觸部均與對應的混合淺溝槽隔離結構電接觸。

Description

三維記憶體裝置及其製造方法
本公開的實施例涉及三維（3D）記憶體裝置及其製造方法。
透過改進製程技術、電路設計、程式設計演算法、以及製造製程，平面儲存單元被縮放至較小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得有挑戰性和昂貴。結果，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠處理平面儲存單元中的密度上限。3D儲存架構包括儲存陣列和用於控制來往於儲存陣列的訊號的周邊裝置。
於此公開了3D記憶體裝置及其製造方法的實施例。
公開的是一種用於形成三維（3D）NAND記憶體裝置的方法，所述方法包含：在基底中形成多個混合淺溝槽隔離結構；在所述基底上形成交替介電質堆疊體，所述交替介電質堆疊體包括多個介電質層對，所述多個介電質層對中的每一個均包含第一介電質層和與所述第一介電質層不同的第二介電質層；在所述交替介電質堆疊體中形成多個通道結構；形成縫隙，所述縫隙垂直穿過所述交替介電質堆疊體並在水平方向上延伸，以劃分所述多個通道結構並暴露一列所述混合淺溝槽隔離結構；經所述縫隙以多個閘極結構替代所述交替介電質堆疊體中的所述第二介電質層；形成填充所述縫隙的間隔牆；以及形成多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：在所述基底中形成沿所述水平方向延伸的至少一列淺溝槽；以及在所述至少一列淺溝槽中形成所述多個混合淺溝槽隔離結構。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：在所述至少一列淺溝槽中形成介電質子層；去除所述介電質子層的上部部分；以及在所述介電質子層的剩餘部分上形成導電子層。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：形成以陣列佈置的所述多個混合淺溝槽隔離結構，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構。
在一些實施例中，形成所述縫隙包含：形成多個縫隙，所述多個縫隙中的每一個均暴露對應列的淺溝槽隔離結構。
在一些實施例中，形成所述多個通道結構包含：形成垂直延伸穿過所述交替介電質堆疊體的通道孔；在所述通道孔的底部部分中形成磊晶層；在所述通道孔的側壁上形成功能層；形成覆蓋所述功能層的側壁的通道層；形成填充所述通道孔的填充結構；以及在所述通道孔的頂部部分中形成通道插塞。
在一些實施例中，形成所述功能層包含：在所述通道孔的側壁上形成阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出；在所述阻障層的表面上形成儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及在所述儲存層的表面上形成穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
在一些實施例中，形成所述多個陣列共源極接觸部包含：形成垂直穿過所述間隔牆的多個通孔，所述多個通孔中的每一個均暴露對應的淺溝槽隔離結構的所述導電子層；以及分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部均與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
在一些實施例中，所述方法還包含：形成階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及在形成所述多個陣列共源極接觸部的同時形成多個字元線接觸部，每一個字元線接觸部均與對應的階梯的所述導電表面電接觸。
在一些實施例中，所述方法還包含：在所述基底中形成周邊裝置的電晶體；以及在形成所述多個陣列共源極接觸部的同時形成周邊接觸部，所述周邊接觸部與所述電晶體電接觸。
在一些實施例中，形成所述多個陣列共源極接觸部包含：形成多個通孔，所述多個通孔中的每一個均垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層；以及分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
本發明的另一方面提供了一種三維（3D）NAND記憶體裝置，所述三維（3D）NAND記憶體裝置包含：基底，所述基底包括多個混合淺溝槽隔離結構；交替介電質/導電堆疊體，所述交替介電質/導電堆疊體包括基底上的多個介電質/導電層對，所述多個介電質/導電層對中的每一個包含介電質層和導電層；多個通道結構，所述多個通道結構垂直穿過所述交替介電質/導電堆疊體；縫隙，所述縫隙垂直穿過所述交替介電質/導電堆疊體並在所述多個通道結構之間在水平方向上延伸；所述縫隙中的間隔牆；以及多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，每一個混合淺溝槽隔離結構包含介電質子層和導電子層，並且每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
在一些實施例中，所述多個混合淺溝槽隔離結構佈置成陣列，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構，並且所述多個陣列共源極接觸部佈置在所述陣列中，每一個陣列共源極接觸部與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，所述多個通道結構包含：垂直延伸穿過所述交替介電質/導電堆疊體的通道孔；在所述通道孔的底部部分中的磊晶層；在所述通道孔的側壁上的功能層；覆蓋所述功能層的側壁的通道層；填充所述通道孔的填充結構；以及在所述通道孔的頂部部分中的通道插塞。
在一些實施例中，所述功能層包含：在所述通道孔的側壁上的阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出；在所述阻障層的表面上的儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及在所述儲存層的表面上的穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
在一些實施例中，所述多個陣列共源極接觸部垂直穿過所述間隔牆。
在一些實施例中，所述裝置還包含：階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及多個字元線接觸部，所述多個字元線接觸部中的每一個均與對應的階梯的所述導電表面電接觸；其中，所述多個字元線接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
在一些實施例中，所述裝置還包含：在所述基底中的周邊裝置的電晶體；以及周邊接觸部，所述周邊接觸部與所述電晶體電接觸；其中，所述周邊接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
在一些實施例中，所述多個陣列共源極接觸部中的每一個垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層。
基於本公開的說明書、申請專利範圍、以及圖式，本領域技術人員能夠理解本公開的其它方面。
雖然討論了特定配置和佈置，但是應當理解，這僅僅是為示例目的。本領域技術人員將認識到，能夠使用其它配置和佈置，而不脫離本公開的精神和範圍。對本領域技術人員明顯的是，也能夠在其它各種應用中採用本公開。
應當注意，申請檔中對“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等的引用指示描述的實施例可以包括特定特徵、結構、或特性，但是每一個實施例不必然包括該特定特徵、結構、或特性。此外，該短語不必然指相同的實施例。此外，當聯繫實施例描述特定特徵、結構或特性時，不管是否明確描述，與其它實施例相聯繫來實現該特徵、結構或特性都在本領域技術人員的知識範圍內。
通常，至少部分根據上下文中的使用來理解術語學。例如，於此使用的術語“一個或更多”，至少部分取決於上下文，可以用於在單數的意義上描述任何特徵、結構、或特性，或可以用於在複數的意義上描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”、或“所述”的術語再次可以被理解為傳達單數使用或傳達複數使用，至少部分取決於上下文。
將易於理解的是，本公開中的“在……上”、“在……以上”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層，並且“在……以上”或“在……之上”不僅意指“在……（某物）以上”或“在……（某物）之上”的意思，而且也能夠包括“在……（某物）以上”或“在……（某物）之上”，而其間沒有中間特徵或層（即，直接在某物上）的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等於此可以用於易於描述，以描述如圖中示例的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的取向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同取向。裝置可以另外地取向（旋轉90度或處於其它取向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用的，術語“基底”指一種材料，隨後的材料層要增加到該材料上。能夠對基底自身進行構圖。能夠對增加到基底頂上的材料進行構圖，或者增加到基底頂上的材料能夠保持未被構圖。此外，基底能夠包括寬廣系列的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底能夠由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層能夠在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層能夠是同質或異質連續結構的厚度小於該連續結構的厚度的區域。例如，層能夠位於連續結構的頂部表面和底部表面之間的水平平面的任何對之間，位於連續結構的頂部表面和底部表面處的水平平面的任何對之間。層能夠水平地、垂直地、和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或更多層，和/或能夠在其上、其以上、和/或其以下具有一個或更多層。層能夠包括多個層。例如，互連層能夠包括一個或更多導體和接觸層（其中，形成了接觸部、互連線、和/或通孔）和一個或更多介電質層。
如於此使用的，術語“名義的/名義地”指在產品或製程的設計階段期間設定的用於部件或製程操作的特性或參數的期望或目標值與期望值以上和/或以下的值的範圍一起。值的範圍能夠歸因於公差或製造製程的稍微變化。如於此使用的，術語“大約”指示能夠基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”能夠指示給定量的值在例如該值的10-30%（例如，該值的±10%、±20%、或±30%）之內變化。
如於此使用的，術語“3D記憶體裝置”指半導體裝置，該半導體裝置在橫向取向的基底上具有儲存單元電晶體的垂直取向的串（即，於此作為“儲存串”，諸如NAND串，的區域），使得儲存串在相對於基底垂直的方向上延伸。如於此使用的，術語“垂直的/垂直地”意指名義上正交於基底的橫向表面。
通常，在用於形成3D記憶體裝置的一些常規方法中，透過使用矽選擇性磊晶生長（SEG）技術在每一個通道孔的底部形成磊晶層。然而，SEG製程可以引起各種問題，例如，好的通道孔蝕刻輪廓與好的SEG生長輪廓之間的困難的折中、磊晶層與通道層之間的不穩定的電連接、磊晶層對通道和/或虛設通道圖案載入的不期望的敏感度等。此外，為了將通道層電連接至磊晶層，執行至每一個通道孔的底部的打孔蝕刻，這引起對通道層和功能層的側壁的損傷。對於兩層面（deck）或多層面3D記憶體裝置，打孔蝕刻能夠引起更多損傷，因此需要更密集的（例如，小於8nm）上至下層面重疊。
另一方面，在透過常規無SEG製程形成的3D記憶體裝置中，源極端的通道層僅連接至掩埋N+多晶矽源極線，其能夠使得多數載流子電洞佛勒-諾德翰穿隧（Fowler Nordheim Tunneling（FN））清除操作不再能夠工作。從而，需要閘極引起的汲極洩漏電流（GIDL）引起的電洞清除操作，這意指清除操作的速度低得多，特別是對於具有較大數量的字元線的兩層面或多層面3D記憶體裝置。
因而，提供了用於形成3D記憶體裝置的方法。代替使用重摻雜/注入晶體矽區域作為陣列共源極（array common source，ACS），公開的方法在具有導電和介電質材料的混合結構中形成ACS。該設計能夠科學地減小ACS與ACS接觸部之間的接觸電阻。此外，透過公開的方法形成的3D記憶體裝置能夠對源極與汲極之間的載流子具有更好的控制。
第1圖示例了根據本公開的一些實施例的示範性3D記憶體裝置的示意性透視平面視圖。如所示，3D記憶體裝置能夠包括核心（core）陣列區域100、設置於核心陣列區域100的側面上的一個或更多階梯區域200、以及設置在所述階梯區域200外部的一個或更多周邊區域300。應當注意，為簡化，第1圖僅示例一個階梯區域200和一個周邊區域300，並且附加的階梯區域200和周邊區域300能夠設置在核心陣列區域100的其它側上。
在核心陣列區域100中，能夠以陣列形式佈置多個NAND串110。每一個NAND串110能夠包括在垂直方向（即正交於X-Y平面的方向）上堆疊的多個儲存單元。在階梯區域200中，多個字元線接觸部210能夠在垂直方向上延伸，使得每一個字元線接觸部210的下端能夠與階梯區域200中的階梯結構的相應水平面中的頂導體層（字元線）電接觸。在周邊區域300中，多個周邊接觸部310能夠在垂直方向上延伸，使得每一個周邊接觸部310的下端能夠與周邊區域300中的周邊裝置的對應電晶體電接觸。
如第1圖中所示，多個縫隙結構400均能夠在X方向（例如，字元線方向）上橫向延伸。縫隙結構400能夠將核心陣列區域100劃分成多個儲存塊和/或多個儲存指。在一些實施例中，每一個縫隙結構400能夠包括間隔牆410、間隔牆410之下的多個淺溝槽隔離（STI）結構420、以及多個陣列共源極（ACS）接觸部430，多個陣列共源極（ACS）接觸部430垂直穿過間隔牆410並且分別與淺溝槽隔離（STI）結構420電接觸。多個ACS接觸部430能夠用作用於核心陣列區域100中的NAND串110的陣列的共源極接觸部。
應當注意，雖然在第1圖中將淺溝槽隔離（STI）結構420示例為方形形狀，但是淺溝槽隔離（STI）結構420的實際圖案佈局和設計關鍵尺度能夠是對於介電質填充和ACS接觸部430著陸於其上合適的任何適合的形狀，例如圓的形狀、橢圓形狀、矩形形狀、象限形狀（quadrant shape）、多邊形形狀、不規則形狀等。
多個虛設通道結構120能夠設置於核心陣列區域100、階梯區域200、和/或周邊區域300中，以提供對3D儲存陣列結構的機械支撐。應理解，虛設通道結構120夠佈置在核心陣列區域100、階梯區域200、和/或周邊區域300中的任何適合的位置中。
第2圖示例了根據本公開的一些實施例的用於形成3D記憶體裝置的示範性方法的流程圖。第3圖-第16圖示例根據本公開的一些實施例的處於第2圖中所示的方法的某製造階段的示範性3D記憶體裝置的示意性剖面視圖。
如第2圖中所示，方法在步驟S202開始，在步驟S202中，能夠在基底中形成多個淺溝槽。在一些實施例中，基底能夠是具有任何適合的結構的任何適合的半導體基底，諸如單晶單層基底、多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。
根據一些實施例，如第3圖中所示，基底500能夠是多晶矽基底。能夠在基底500中形成多個井區域和/或摻雜區域。例如，如第3圖中所示，能夠在基底500中形成深的n井區域510、高電壓p井（HVPW）區域520、高電壓n井（HVNW）區域530、重摻雜n（N+）區域540、以及重摻雜p（P+）區域550。在一些實施例中，能夠將HVNW區域530、N+區域540、以及P+區域550設置於用於形成3D記憶體裝置的周邊裝置的電晶體的周邊區域300中。
如第3圖中所示，能夠在HVPW區域520中形成多個淺溝槽560。多個淺溝槽560能夠設置於核心陣列區域100中，並且以陣列形式佈置。具體地，每一列淺溝槽560的連接線能夠沿X方向延伸，並且對應於隨後製程中形成的縫隙（第3圖中未示出）。能夠透過任何適合的淺溝槽隔離（STI）蝕刻製程，諸如濕式蝕刻、乾式蝕刻、或其組合，來形成多個淺溝槽560。橫向X-Y平面中的每一個淺溝槽560能夠具有任何適合的形狀，諸如圓形形狀、橢圓形狀、矩形形狀、象限形狀、多邊形形狀、不規則形狀等。在一些實施例中，淺溝槽560的深度能夠在從100nm至1000nm的範圍中。
如第2圖中所示，方法繼續進行至步驟S204，在步驟S204中，能夠在多個淺溝槽中的每一個中形成混合淺溝槽隔離（STI）結構。如第4圖中所示，每一個混合STI結構420能夠包括介電質子層422、以及介電質子層422以上的導電子層424。
介電質子層422能夠包括提供電絕緣功能的任何適合的介電質材料。例如，介電質子層422能夠包括以下中的一種或更多：矽基介電質材料，諸如是氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、碳化矽（SiC）等；和/或高k值介電質材料，諸如是氧化鋁（Al2 O3 ）、二氧化鉿（HfO2 ）、五氧化二鉭（Ta2 O5 ）、氮化鈦（TiN）等；和/或它們的任何適合的組合。在一些實施例中，介電質子層422能夠是單個膜，或包括多個膜，該多個膜中的每一個具有不同材料。
導電子層424能夠包括提供導電功能的任何適合的導電材料。例如，導電子層424能夠包括以下中的一種或更多：金屬和/或合金，諸如鈦與氮化鈦（Ti/TiN）、鎢（W）、銅（Cu）、鈷（Co）、鎳（Ni）、鋁（Al）、金（Au）等；和/或矽化物，諸如矽化鈦（TiSi）、矽化鎢（WSi）、矽化鈷（CoSi）、矽化鎳（NiSi）等；和/或其任何適合的組合。在一些實施例中，導電子層424能夠是單個膜，或包括多個膜，該多個膜中的每一個具有不同材料。
在一些實施例中，用於形成混合STI結構420的製造製程能夠包括透過使用一種或更多薄膜沉積製程以一種或更多介電質材料填充多個淺溝槽560，薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、或其任何組合。可選地，能夠執行化學機械研磨（CMP）製程以去除多個淺溝槽560外部的一種或更多介電質材料。用於形成混合STI結構420的製造製程還能夠包括凹口蝕刻製程以去除填充於多個淺溝槽560中的一種或更多介電質材料的上部部分，以形成設置於每一個淺溝槽560的下部部分中的介電質子層422。在一些實施例中，介電質子層422的厚度範圍能夠在從大約10nm至500nm的範圍中。
然後，能夠透過使用一種或更多薄膜沉積製程以一種或更多導電材料填充多個淺溝槽560的上部部分，薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。能夠執行隨後的CMP製程以去除多個淺溝槽560外部的一種或更多導電材料，以形成導電子層424。每一個淺溝槽560中的導電子層424的上部表面能夠與HVPW區域520的上部表面共面。在一些實施例中，導電子層424的厚度範圍能夠在從10nm至500nm的範圍中。
如第2圖中所示，方法繼續進行至步驟S206，在步驟S206中，在基底上形成交替介電質堆疊體。
如第5圖中所示，能夠在基底500上形成包括多個介電質層對的交替介電質堆疊體600。交替介電質堆疊體600的每一個介電質層對能夠包括第一介電質層610和與第一介電質層610不同的第二介電質層620的交替堆疊體。在一些實施例中，第一介電質層610能夠用作絕緣層，並且第二介電質層620能夠用作在隨後的製程中被去除的犧牲層。
多個第一介電質層610和第二介電質層620在平行於基底500的表面的橫向方向上延伸。在一些實施例中，存在比交替介電質堆疊體600中的由不同材料構成並具有不同厚度的介電質層對更多的層。能夠透過使用一種或更多薄膜沉積製程來形成交替介電質堆疊體600，薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。
在一些實施例中，交替介電質堆疊體600能夠包括多個氧化物/氮化物層對。每一個介電質層對包括氧化矽層610和氮化矽層620。多個氧化物/氮化物層對於此也稱為“交替氧化物/氮化物堆疊體”。即，在交替介電質堆疊體600中，多個氧化物層610和多個氮化物層620在垂直方向上交替。換句話說，除給定的交替氧化物/氮化物堆疊體的頂層和底層外，每一個其它氧化物層610能夠由兩個相鄰氮化物層620夾置，並且每一個氮化物層620能夠由兩個相鄰氧化物層610夾置。
氧化物層610均能夠具有相同的厚度或具有不同的厚度。例如，每一個氧化物層的厚度能夠在從大約10nm至大約150nm的範圍中。類似地，氮化物層620均能夠具有相同的厚度或具有不同的厚度。例如，每一個氮化物層的厚度能夠在從大約10nm至大約150nm的範圍中。在一些實施例中，交替介電質堆疊體600的總厚度能夠大於1000nm。應當注意，提供厚度範圍是用於示例，並且不應將其視為限制所附請求項的範圍。
應當注意，在本公開中，氧化物層610和/或氮化物層620能夠包括任何適合的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素能夠包括但不限於，鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物、或其任何組合。在一些實施例中，氧化物層能夠是矽氧化物層，並且氮化物層能夠是氮化矽層。
交替介電質堆疊體600能夠包括任何適合數量的層的氧化物層610和氮化物層620。在一些實施例中，交替介電質堆疊體600中的氧化物層610和氮化物層620的層的總數量等於或大於64。即，氧化物/氮化物層對的數量能夠等於或大於32。在一些實施例中，交替氧化物/氮化物堆疊體包括具有不同材料和/或厚度的比該氧化物/氮化物層對更多的氧化物層或更多的氮化物層。例如，交替介電質堆疊體600中的底層和頂層能夠是氧化物層610。
如第2圖中所示，方法繼續進行至步驟S208，在步驟S208中，能夠完全去除周邊區域中的交替介電質堆疊體，並且能夠去除階梯區域中的交替介電質堆疊體的部分以形成階梯結構。能夠在周邊區域和階梯區域中形成絕緣層以覆蓋階梯結構。
如第6圖中所示，能夠去除交替介電質堆疊體600的部分以在階梯區域200中形成階梯結構220。在一些實施例中，能夠完全去除周邊區域300中的交替介電質堆疊體600。能夠重複地執行多個蝕刻整修製程以形成一組臺階。在一些實施例中，每一個臺階能夠包括一個或更多介電質層對。同樣，每一個臺階能夠暴露一個第二介電質層620的頂表面的部分。
在一些實施例中，蝕刻整修製程能夠包括一組重複蝕刻整修製程，以在交替介電質堆疊體600的邊緣處形成包括一組臺階的階梯結構220。
具體地，為形成每一個臺階，光阻層（未示出）能夠用作遮罩以暴露交替介電質堆疊體600的頂表面的部分。為形成第一臺階，交替介電質堆疊體600的暴露的頂表面的寬度能夠是臺階寬度。在一些實施例中，能夠執行諸如反應離子蝕刻（RIE）製程的各非等向性蝕刻製程，或其它適合的乾式/濕式蝕刻製程，以去除透過遮罩（即光阻層）暴露的暴露層（例如，第二介電質層620）。蝕刻製程能夠在鄰接的較低層（例如，第一介電質層610）上停止。然後將遮罩中的圖案（即光阻層）轉移至已經被蝕刻的層（例如，第二介電質層620）。然後能夠透過在另一蝕刻製程去除暴露的鄰接的較低層（例如，第一介電質層610），該另一蝕刻製程在鄰接的較低層（例如，第二介電質層620）上停止。同樣，能夠在交替介電質堆疊體600的第一兩個頂層上創建第一臺階。
接下來，能夠透過去除，諸如透過各等向性蝕刻製程，交替介電質堆疊體600以上的遮罩的部分（也稱為“整修”）來減小遮罩（即，光阻層）的尺寸，以暴露交替介電質堆疊體600的另一臺階寬度。透過使結構經受兩次各非等向性蝕刻製程，包括去除兩個暴露的層（例如，兩個第二介電質層620）的暴露的部分，並且隨後去除兩個暴露的鄰接的較低層（例如，第一介電質層610）的暴露的部分，方法能夠繼續進行。同樣，能夠將第一臺階降低至交替介電質堆疊體600的第三和第四頂層，並且能夠在交替介電質堆疊體600的第一兩個頂層上創建第二臺階。
在一些實施例中，能夠重複遮罩（即，光阻層）和兩臺階蝕刻製程（也稱為蝕刻整修製程）的尺寸的相繼減小，使得能夠在階梯區域200中形成包括一組臺階的階梯結構220，如第6圖中所示。然後能夠去除光阻層。在一些實施例中，去除製程能夠包括任何適合的蝕刻製程和清潔製程。
如第7圖中所示，絕緣層230能夠形成於周邊區域300和階梯區域200中，以覆蓋階梯結構220。在一些實施例中，能夠執行沉積製程以形成絕緣層230，使得絕緣層230能夠覆蓋包括階梯結構220的交替介電質堆疊體600。能夠執行CMP製程以平面化絕緣層230的頂表面。
如第2圖中所示，方法繼續進行至步驟S210，在步驟S210中，多個通道結構能夠形成於核心區域中的交替介電質堆疊體中。在一些實施例中，每一個通道結構能夠包括垂直延伸穿過交替介電質堆疊體的通道孔、通道孔的底部上磊晶層、通道孔的側壁上的功能層、功能層與填充結構之間的通道層730、以及通道孔頂上的通道插塞。多個通道結構能夠佈置為交替介電質堆疊體中的陣列。
在一些實施例中，形成通道結構的製造製程包括形成垂直延伸穿過交替介電質堆疊體600的多個通道孔，以暴露基底500的HVPW區域520。通道孔能夠具有高的縱橫比，並且能夠透過蝕刻交替介電質堆疊體600以及隨後的清潔製程來形成。形成通道孔的蝕刻製程能夠是濕式蝕刻、乾式蝕刻、或其組合。
在一些實施例中，形成通道結構的製造製程包括在通道孔的底部形成磊晶層710。在一些實施例中，磊晶層710能夠是透過使用選擇性磊晶生長（SEG）製程形成的結晶矽（多晶矽）層。例如，能夠執行SEG預清潔製程以清潔多個通道孔。能夠執行隨後的沉積製程以在每一個通道孔的底部形成多晶矽層。在一些實施例中，能夠對多晶矽層執行諸如離子金屬電漿（IMP）製程的任何適合的摻雜製程，以形成磊晶層710。
在一些實施例中，製造製程在通道孔的側壁上形成功能層720。功能層720能夠是複合介電質層，諸如阻障層722、儲存層724、以及穿隧層726的組合。能夠透過一個或更多薄膜沉積製程來形成包括阻障層722、儲存層724、以及穿隧層726的功能層720，薄膜沉積製程諸如是ALD、CVD、PVD、任何其它適合的製程、或其任何組合。
如第8圖中所示，阻障層722能夠形成於儲存層724與通道孔的側壁之間。阻障層722能夠用於阻隔電子電荷的流出。在一些實施例中，阻障層722能夠是氧化矽層或氧化矽/氮化矽/氧化矽（ONO）層的組合。在一些實施例中，阻障層722包括高介電常數（高k值）介電質（例如，氧化鋁）。在一些實施例中，阻障層722的厚度能夠在從大約3nm至大約20nm的範圍中。
儲存層724能夠形成於穿隧層726與阻障層722之間。來自通道層的電子或電洞能夠經穿隧層726穿隧至儲存層724。儲存層724能夠用於儲存電子電荷（電子或電洞）用於儲存操作。儲存層724中的電荷的儲存或去除能夠影響半導體通道的開/關狀態和/或導通。儲存層724能夠包括一個或更多材料膜，材料包括但不限於，氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。在一些實施例中，儲存層724能夠包括透過使用一個或更多沉積製程形成的氮化物層。在一些實施例中，儲存層724的厚度能夠在從大約3nm至大約20nm的範圍中。
穿隧層726能夠形成於儲存層724的側壁上。穿隧層726能夠用於穿隧電子電荷（電子或電洞）。穿隧層726能夠包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。在一些實施例中，穿隧層726能夠是透過使用沉積製程形成的氧化物層。在一些實施例中，穿隧層726的厚度能夠在從大約3nm至大約20nm的範圍中。
在一些實施例中，形成通道結構的製造製程還包括形成覆蓋功能層720的側壁的通道層730，如第8圖中所示。在一些實施例中，通道層730能夠是透過使用薄膜沉積製程形成的非晶矽層或多晶矽層，薄膜沉積製程諸如是ALD、CVD、PVD、或任何其它適合的製程。在一些實施例中，能夠執行打孔蝕刻，以去除功能層720和通道層730的在每一個通道孔的底部的部分，以暴露磊晶層710。這樣，能夠透過附加沉積製程將通道層730連接至磊晶層710，如第9圖中所示。在一些實施例中，通道層730的厚度能夠在從大約5nm至20nm的範圍中。
在一些實施例中，形成通道結構的製造製程還包括形成填充結構740以覆蓋通道層730並填充通道孔，如第9圖中所示。在一些實施例中，填充結構740能夠是透過使用任何適合的沉積製程形成的氧化物層，薄膜沉積製程諸如是ALD、CVD、PVD等。在一些實施例中，填充結構740能夠包括一個或更多空隙（圖中未示出）。
在一些實施例中，形成通道結構的製造製程還包括在每一個通道孔的頂部處形成通道插塞750，如第9圖中所示。通道插塞750能夠與每一個通道孔中的通道層730接觸。通道插塞750的材料能夠包括任何適合的導電材料，諸如Si、W等。能夠透過使用任何適合的沉積製程以及隨後的CMP製程來形成通道插塞750。
如第2圖中所示，方法繼續進行至步驟S212，在步驟S212中，能夠形成多個虛設通道結構。如第10圖中所示，在實施例中，能夠在核心陣列區域100、階梯區域200和/或周邊區域300中的任何適合的位置形成虛設通道結構120。在一些實施例中，形成虛設通道結構120的製造製程能夠包括蝕刻絕緣層230和/或交替介電質堆疊體600，以形成多個虛設通道孔。多個虛設通道孔能夠穿過絕緣層230和/或交替介電質堆疊體600，並且能夠延伸到基底500中。然後能夠執行沉積製程以諸如SiO2 的任何適合的介電質材料來填充多個虛設通道孔。同樣，能夠形成多個虛設通道結構120，以提供對3D儲存陣列結構的機械支撐。
如第2圖中所示，方法繼續進行至步驟S214，在步驟S214中，能夠在交替介電質堆疊體中形成多個縫隙。如第11圖中所示，每一個縫隙440能夠垂直穿過交替介電質堆疊體600，並在沿通道結構的兩個陣列之間的X方向的直線上橫向延伸。在一些實施例中，每一個縫隙440暴露一列混合STI結構420。
能夠透過在交替介電質堆疊體600之上形成遮罩層並使用例如光刻來對遮罩進行構圖以在構圖的遮罩層中形成對應於多個縫隙的開口來形成多個縫隙440。能夠執行適合的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻，以去除交替介電質堆疊體600的由開口暴露的部分，直至多個縫隙440暴露混合STI結構420的導電子層424的頂表面。能夠在形成多個縫隙440之後去除遮罩層。
如第2圖中所示，方法繼續進行至步驟S216，在步驟S216中，能夠由多個閘極結構替代交替介電質堆疊體中的第二介電質層。如第12圖中所示，在替代之後，交替介電質堆疊體600能夠變為交替介電質/導電堆疊體660。
在一些實施例中，步驟S216包括去除交替介電質堆疊體600中的第二介電質層。如上所述，交替介電質堆疊體600中的第二介電質層620用作犧牲層，並且透過例如各等向性乾式蝕刻或濕式蝕刻的使用的任何適合的蝕刻製程被去除。相對於第一介電質層610的材料，蝕刻製程能夠對第二介電質層620的材料具有充分高的蝕刻選擇性，使得蝕刻製程能夠對第一介電質層610具有最小的影響。各等向性乾式蝕刻和/或濕式蝕刻能夠在各個方向上去除第二介電質層620，以暴露每一第一介電質層610的頂表面和底表面。同樣，然後能夠在第一介電質層之間形成多個水平溝槽。多個水平溝槽中的每一個能夠在水平方向上延伸，並且能夠用作用於要在隨後的製程中形成的閘極結構的間隔。應當注意，於此使用的術語“水平的/水平地”意指名義上平行於基底的橫向表面。
在一些實施例中，第二介電質層620包括氮化矽，並且各等向性乾式蝕刻的蝕刻劑包括以下中的一個或多個：CF4 、CHF3 、C4 F8 、C4 F6 、以及CH2 F2 。各等向性乾式蝕刻的射頻（RF）功率能夠低於大約100W，並且偏壓能夠低於大約10V。在一些實施例中，第二介電質層620包括氮化矽，並且濕式蝕刻的蝕刻劑包括磷酸。
在去除第二介電質層620之後，能夠透過使用任何適合的清潔製程來清潔多個縫隙440和多個水平溝槽。例如，能夠執行磷酸沖洗製程以去除水平溝槽的內壁上的雜質。在一些實施例中，沖洗溫度能夠在從大約100℃至大約200℃的範圍中，並且沖洗時間能夠在從大約10分鐘至大約100分鐘的範圍中。
在一些實施例中，多個閘極結構630能夠形成於每一個水平溝槽中，如第12圖中所示。在一些實施例中，每一個閘極結構630能夠包括由絕緣膜（未示出）夾置的閘極電極（未示出）。絕緣膜能夠用作用於對相應的字元線（即，閘極電極）進行絕緣的閘極介電質層。
在一些實施例中，能夠將絕緣膜形成為覆蓋以一種或更多適合的絕緣材料覆蓋水平溝槽的暴露的表面。例如，一種或更多適合的沉積製程，諸如CVD、PVD、和/或ALD，能夠用於將一種或更多絕緣材料沉積到水平溝槽中。在一些實施例中，凹口蝕刻製程和/或CMP製程能夠用於去除過量的絕緣材料（一種或多種）。該一種或多種絕緣材料能夠包括提供電絕緣功能的任何適合的材料。
在一些實施例中，閘極電極能夠形成於每一個水平溝槽中。能夠透過以適合的閘極電極金屬材料填充水平溝槽來形成閘極電極。閘極電極能夠提供用於字元線的基本材料。閘極電極金屬材料能夠包括用於形成字元線的任何適合的導電材料，例如，鎢、鋁、銅、鈷、或其任何組合。能夠使用諸如CVD、PVD、電漿輔助CVD（PECVD）、濺射、金屬有機化學氣相沉積（MOCVD）、和/或ALD的任何適合的沉積方法將閘極電極材料沉積到水平溝槽中。
在一些實施例中，能夠透過凹口蝕刻製程去除多個閘極結構630的部分。在一些實施例中，為了確保多個閘極之間的絕緣，能夠執行諸如濕式蝕刻製程的凹口蝕刻製程以去除多個閘極結構630的暴露的部分。透過這樣做，能夠在與縫隙440的側壁相鄰的每一個水平溝槽中形成凹口，如第12圖中所示。
如第2圖中所示，方法繼續進行至步驟S218，在步驟S218中，能夠形成填充多個縫隙中的每一個的間隔牆，如第13圖中所示。在一些實施例中，也被稱為閘極線間隔體（GLSP）層的間隔牆410能夠用於提供多個閘極結構630與在隨後的製程中形成的陣列共源極（ACS）接觸部之間的電絕緣。在一些實施例中，能夠透過使用諸如原子層沉積（ALD）製程的任何適合的沉積製程以沉積低溫氧化物材料或高溫氧化物材料來填充多個縫隙440而形成間隔牆410。
如第2圖中所示，方法繼續進行至步驟S220，在步驟S220中，能夠將多個陣列共源極（ACS）接觸部430形成為均與對應的淺溝槽隔離（STI）結構電接觸。
在一些實施例中，如第14圖中所示，多個陣列共源極（ACS）接觸部430均能夠垂直穿過間隔牆410，並且與對應的STI結構420的導電子層424電接觸。用於形成多個ACS接觸部430的製造製程能夠包括執行打孔蝕刻製程以穿過間隔牆410打孔來形成多個通孔，該多個通孔均暴露對應的STI結構420的導電子層424。然後能夠執行沉積製程以以任何適合的導電材料填充多個通孔，適合的導電材料諸如是：包括鎢、鋁、銅的金屬材料；多晶矽；矽化物；和/或其組合等。能夠使用諸如CVD、PVD、PECVD、MOCVD、和/或ALD的任何適合的沉積方法將導電材料沉積到多個通孔中。能夠執行CMP製程以平面化多個ACS接觸部430的頂表面。
在一些實施例中，如第15圖中所示，能夠在與階梯區域200中的多個字元線接觸部210、和/或周邊區域300中的多個周邊接觸部310相同的製程中形成多個ACS接觸部430。即，能夠透過單個打孔蝕刻製程同時形成穿過間隔牆410的通孔和穿過絕緣層230的通孔。並且能夠執行單個導電材料沉積製程以同時形成周邊區域300中的周邊接觸部310、階梯區域200中的字元線接觸部210、和核心陣列區域100中的ACS接觸部430。
在一些替代實施例中，如第16圖中所示，能夠透過線的後端（BEOL）製程穿過基底500的背側形成多個ACS接觸部430。即，在形成完全填充多個縫隙440的多個間隔牆410之後，能夠將晶片顛倒設置。能夠執行打孔蝕刻製程以形成多個通孔，該多個通孔對應於基底500中的多個STI結構420設置，並穿過基底500和對應的STI結構420的介電質子層422，並且暴露對應的STI結構420的導電子層424。然後能夠執行沉積製程以任何適合的導電材料填充多個通孔來形成多個ACS接觸部430。能夠執行CMP製程以平面化多個ACS接觸部430的頂表面並減薄基底500。
因而，在根據本公開的一些實施例中提供了用於形成3D記憶體裝置的方法。在公開的方法中，混合STI結構代替重摻雜/注入晶體矽區域用作NAND串的ACS。該設計能夠科學地減小ACS與ACS接觸部之間的接觸電阻。此外，透過公開的方法形成的3D記憶體裝置能夠對源極與汲極之間的載流子具有更好的控制。
本公開的一方面提供了一種用於形成三維（3D）NAND記憶體裝置的方法，所述方法包含：在基底中形成多個混合淺溝槽隔離結構；在所述基底上形成交替介電質堆疊體，所述交替介電質堆疊體包括多個介電質層對，所述多個介電質層對中的每一個均包含第一介電質層和與所述第一介電質層不同的第二介電質層；在所述交替介電質堆疊體中形成多個通道結構；形成縫隙，所述縫隙垂直穿過所述交替介電質堆疊體並在水平方向上延伸，以劃分所述多個通道結構並暴露一列所述混合淺溝槽隔離結構；經所述縫隙以多個閘極結構替代所述交替介電質堆疊體中的所述第二介電質層；形成填充所述縫隙的間隔牆；以及形成多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：在所述基底中形成沿所述水平方向延伸的至少一列淺溝槽；以及在所述至少一列淺溝槽中形成所述多個混合淺溝槽隔離結構。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：在所述至少一列淺溝槽中形成介電質子層；去除所述介電質子層的上部部分；以及在所述介電質子層的剩餘部分上形成導電子層。
在一些實施例中，形成所述多個混合淺溝槽隔離結構包含：形成以陣列佈置的所述多個混合淺溝槽隔離結構，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構。
在一些實施例中，形成所述縫隙包含：形成多個縫隙，所述多個縫隙中的每一個均暴露對應列的淺溝槽隔離結構。
在一些實施例中，形成所述多個通道結構包含：形成垂直延伸穿過所述交替介電質堆疊體的通道孔；在所述通道孔的底部部分中形成磊晶層；在所述通道孔的側壁上形成功能層；形成覆蓋所述功能層的側壁的通道層；形成填充所述通道孔的填充結構；以及在所述通道孔的頂部部分中形成通道插塞。
在一些實施例中，形成所述功能層包含：在所述通道孔的側壁上形成阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出；在所述阻障層的表面上形成儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及在所述儲存層的表面上形成穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
在一些實施例中，形成所述多個陣列共源極接觸部包含：形成垂直穿過所述間隔牆的多個通孔，所述多個通孔中的每一個均暴露對應的淺溝槽隔離結構的所述導電子層；以及分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部均與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
在一些實施例中，所述方法還包含：形成階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及在形成所述多個陣列共源極接觸部的同時形成多個字元線接觸部，每一個字元線接觸部均與對應的階梯的所述導電表面電接觸。
在一些實施例中，所述方法還包含：在所述基底中形成周邊裝置的電晶體；以及在形成所述多個陣列共源極接觸部的同時形成周邊接觸部，所述周邊接觸部與所述電晶體電接觸。
在一些實施例中，形成所述多個陣列共源極接觸部包含：形成多個通孔，所述多個通孔中的每一個均垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層；以及分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
本發明的另一方面提供了一種三維（3D）NAND記憶體裝置，所述三維（3D）NAND記憶體裝置包含：基底，所述基底包括多個混合淺溝槽隔離結構；交替介電質/導電堆疊體，所述交替介電質/導電堆疊體包括基底上的多個介電質/導電層對，所述多個介電質/導電層對中的每一個包含介電質層和導電層；多個通道結構，所述多個通道結構垂直穿過所述交替介電質/導電堆疊體；縫隙，所述縫隙垂直穿過所述交替介電質/導電堆疊體並在所述多個通道結構之間在水平方向上延伸；所述縫隙中的間隔牆；以及多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，每一個混合淺溝槽隔離結構包含介電質子層和導電子層，並且每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
在一些實施例中，所述多個混合淺溝槽隔離結構佈置成陣列，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構，並且所述多個陣列共源極接觸部佈置在所述陣列中，每一個陣列共源極接觸部與對應的混合淺溝槽隔離結構電接觸。
在一些實施例中，所述多個通道結構包含：垂直延伸穿過所述交替介電質/導電堆疊體的通道孔；在所述通道孔的底部部分中的磊晶層；在所述通道孔的側壁上的功能層；覆蓋所述功能層的側壁的通道層；填充所述通道孔的填充結構；以及在所述通道孔的頂部部分中的通道插塞。
在一些實施例中，所述功能層包含：在所述通道孔的側壁上的阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出；在所述阻障層的表面上的儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及在所述儲存層的表面上的穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
在一些實施例中，所述多個陣列共源極接觸部垂直穿過所述間隔牆。
在一些實施例中，所述裝置還包含：階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及多個字元線接觸部，所述多個字元線接觸部中的每一個均與對應的階梯的所述導電表面電接觸；其中，所述多個字元線接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
在一些實施例中，所述裝置還包含：在所述基底中的周邊裝置的電晶體；以及周邊接觸部，所述周邊接觸部與所述電晶體電接觸；其中，所述周邊接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
在一些實施例中，所述多個陣列共源極接觸部中的每一個垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層。
基於本公開的說明書、申請專利範圍、以及圖式，本領域技術人員能夠理解本公開的其它方面。
特定實施例的前述描述將充分揭露本公開的一般性質，透過應用本領域內的知識，在沒有不適當的試驗的情況下，而不脫離本公開的一般概念，其他人能夠容易地修改和/或調整該特定實施例的各種應用。因此，基於於此呈現的教導和指導，意圖該調整和修改在公開的實施例的等同的意思和範圍內。應當理解，於此的措詞或術語用於描述目的，而不是限制，使得本申請檔的術語或措詞由本領域技術人員基於教導和指導解釋。
以上借助於示例特定功能及其關係的實施的功能構建塊描述了本公開的實施例。於此為描述方面任意限定了這些功能構建塊的邊界。能夠定義替代的邊界，只要其規定的功能及關係被合適地執行了就行。
發明內容和摘要部分可以闡述如發明人（單個或多個）設想的本公開的一個或更多示範性實施例，但不是本公開的所有示範性實施例，並且從而不意圖以任何方式限制本公開和所附申請專利範圍。
本公開的寬度和範圍不應當受到任何上述示範性實施例的限制，而是僅應當根據以下申請專利範圍及其等同來限定。
100:核心陣列區域 110:NAND串 120:虛設通道結構 200:階梯區域 210:字元線接觸部 220:階梯結構 230:絕緣層 300:周邊區域 310:周邊接觸部 400:縫隙結構 410:間隔牆 420:淺溝槽隔離結構 422:介電質子層 424:導電子層 430:陣列共源極接觸部 440:縫隙 S202、S204、S206、S208、S210、S212、S214、S216、S218、S220:步驟 500:基底 510:n井區域 520:高電壓p井區域 530:高電壓n井區域 540:重摻雜n區域 550:重摻雜p區域 560:淺溝槽 600:交替介電質堆疊體 610:第一介電質層、氧化矽層、氧化物層 620:第二介電質層、氮化矽層、氮化物層 630:閘極結構 660:交替介電質/導電堆疊體 710:磊晶層 720:功能層 722:阻障層 724:儲存層 726:穿隧層 730:通道層 740:填充結構 750:通道插塞 X、Y:方向
併入於此並形成申請檔的部分的圖式示例本公開的實施例，並且與描述一起，還用於解釋本公開的原理，並使得本領域技術人員能夠實現和使用本公開。 第1圖示例根據本公開的一些實施例的示範性3D記憶體裝置的示意性透視平面視圖。 第2圖示例根據本公開的一些實施例的用於形成3D記憶體裝置的示範性方法的流程圖。 第3圖-第16圖示例根據本公開的一些實施例的處於第2圖中所示的方法的某製造階段的示範性3D記憶體裝置的示意性剖面視圖。 將參照圖式描述本公開的實施例。
100:核心陣列區域
110:NAND串
120:虛設通道結構
200:階梯區域
210:字元線接觸部
300:周邊區域
310:周邊接觸部
400:縫隙結構
410:間隔牆
420:淺溝槽隔離結構
430:陣列共源極接觸部

Claims (20)

  1. 一種用於形成三維（3D）NAND記憶體裝置的方法，包含： 在基底中形成多個混合淺溝槽隔離結構； 在所述基底上形成交替介電質堆疊體，所述交替介電質堆疊體包括多個介電質層對，所述多個介電質層對中的每一個均包含第一介電質層和與所述第一介電質層不同的第二介電質層； 在所述交替介電質堆疊體中形成多個通道結構； 形成縫隙，所述縫隙垂直穿過所述交替介電質堆疊體並在水平方向上延伸，以劃分所述多個通道結構並暴露一列所述混合淺溝槽隔離結構； 經所述縫隙以多個閘極結構替代所述交替介電質堆疊體中的所述第二介電質層； 形成填充所述縫隙的間隔牆；以及 形成多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
  2. 如請求項1所述的方法，其中，形成所述多個混合淺溝槽隔離結構包含： 在所述基底中形成沿所述水平方向延伸的至少一列淺溝槽；以及 在所述至少一列淺溝槽中形成所述多個混合淺溝槽隔離結構。
  3. 如請求項2所述的方法，其中，形成所述多個混合淺溝槽隔離結構包含： 在所述至少一列淺溝槽中形成介電質子層； 去除所述介電質子層的上部部分；以及 在所述介電質子層的剩餘部分上形成導電子層。
  4. 如請求項1所述的方法，其中，形成所述多個混合淺溝槽隔離結構包含： 形成以陣列佈置的所述多個混合淺溝槽隔離結構，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構。
  5. 如請求項4所述的方法，其中，形成所述縫隙包含： 形成多個縫隙，所述多個縫隙中的每一個均暴露對應列的淺溝槽隔離結構。
  6. 如請求項1所述的方法，其中，形成所述多個通道結構包含： 形成垂直延伸穿過所述交替介電質堆疊體的通道孔； 在所述通道孔的底部部分中形成磊晶層； 在所述通道孔的側壁上形成功能層； 形成覆蓋所述功能層的側壁的通道層； 形成填充所述通道孔的填充結構；以及 在所述通道孔的頂部部分中形成通道插塞。
  7. 如請求項6所述的方法，其中，形成所述功能層包含： 在所述通道孔的側壁上形成阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出； 在所述阻障層的表面上形成儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及 在所述儲存層的表面上形成穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
  8. 如請求項3所述的方法，其中，形成所述多個陣列共源極接觸部包含： 形成垂直穿過所述間隔牆的多個通孔，所述多個通孔中的每一個均暴露對應的淺溝槽隔離結構的所述導電子層；以及 分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部均與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
  9. 如請求項8所述的方法，還包含： 形成階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及 在形成所述多個陣列共源極接觸部的同時形成多個字元線接觸部，每一個字元線接觸部均與對應的階梯的所述導電表面電接觸。
  10. 如請求項8所述的方法，還包含： 在所述基底中形成周邊裝置的電晶體；以及 在形成所述多個陣列共源極接觸部的同時形成周邊接觸部，所述周邊接觸部與所述電晶體電接觸。
  11. 如請求項3所述的方法，其中，形成所述多個陣列共源極接觸部包含： 形成多個通孔，所述多個通孔中的每一個均垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層；以及 分別在所述多個通孔中形成所述多個陣列共源極接觸部，每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
  12. 一種三維（3D）NAND記憶體裝置，包含： 基底，所述基底包括多個混合淺溝槽隔離結構； 交替介電質/導電堆疊體，所述交替介電質/導電堆疊體包括基底上的多個介電質/導電層對，所述多個介電質/導電層對中的每一個包含介電質層和導電層； 多個通道結構，所述多個通道結構垂直穿過所述交替介電質/導電堆疊體； 縫隙，所述縫隙垂直穿過所述交替介電質/導電堆疊體並在所述多個通道結構之間在水平方向上延伸； 所述縫隙中的間隔牆；以及 多個陣列共源極接觸部，所述多個陣列共源極接觸部中的每一個均與對應的混合淺溝槽隔離結構電接觸。
  13. 如請求項12所述的裝置，其中： 每一個混合淺溝槽隔離結構包含介電質子層和導電子層；並且 每一個陣列共源極接觸部與所述對應的淺溝槽隔離結構的所述導電子層電接觸。
  14. 如請求項12所述的裝置，其中： 所述多個混合淺溝槽隔離結構佈置成陣列，所述陣列包括在所述水平方向上平行延伸的多列混合淺溝槽隔離結構；並且 所述多個陣列共源極接觸部佈置在所述陣列中，每一個陣列共源極接觸部與對應的混合淺溝槽隔離結構電接觸。
  15. 如請求項12所述的裝置，其中，所述多個通道結構包含： 垂直延伸穿過所述交替介電質/導電堆疊體的通道孔； 在所述通道孔的底部部分中的磊晶層； 在所述通道孔的側壁上的功能層； 覆蓋所述功能層的側壁的通道層； 填充所述通道孔的填充結構；以及 在所述通道孔的頂部部分中的通道插塞。
  16. 如請求項15所述的裝置，其中，所述功能層包含： 在所述通道孔的側壁上的阻障層，所述阻障層被配置為在操作期間阻隔電子電荷的流出； 在所述阻障層的表面上的儲存層，所述儲存層被配置為在操作期間儲存電子電荷；以及 在所述儲存層的表面上的穿隧層，所述穿隧層被配置為在操作期間使電子電荷穿隧。
  17. 如請求項12所述的裝置，其中，所述多個陣列共源極接觸部垂直穿過所述間隔牆。
  18. 如請求項17所述的裝置，還包含： 階梯結構，所述階梯結構包括多個階梯，所述多個階梯中的每一個均包含導電表面；以及 多個字元線接觸部，所述多個字元線接觸部中的每一個均與對應的階梯的所述導電表面電接觸； 其中，所述多個字元線接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
  19. 如請求項17所述的裝置，還包含： 在所述基底中的周邊裝置的電晶體；以及 周邊接觸部，所述周邊接觸部與所述電晶體電接觸； 其中，所述周邊接觸部和所述多個陣列共源極接觸部是在單個製程中同時形成的。
  20. 如請求項13所述的裝置，其中，所述多個陣列共源極接觸部中的每一個垂直穿過所述基底和對應的淺溝槽隔離結構的所述介電質子層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780473B (zh) * 2020-07-07 2022-10-11 大陸商長江存儲科技有限責任公司 具有背面互連結構的立體記憶體元件以及其形成方法
TWI792471B (zh) * 2021-08-03 2023-02-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109690775B (zh) 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
KR102642281B1 (ko) 2019-04-30 2024-02-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스를 형성하는 방법
KR102647618B1 (ko) 2019-04-30 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스
CN110914990A (zh) * 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN110176461B (zh) * 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
CN110574162B (zh) * 2019-08-02 2021-02-12 长江存储科技有限责任公司 三维存储器器件及其制造方法
JP7286794B2 (ja) 2019-08-13 2023-06-05 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7394878B2 (ja) * 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN114743982A (zh) 2019-08-13 2022-07-12 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
WO2021097797A1 (en) * 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN110998845B (zh) 2019-11-22 2022-01-07 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
JP7329616B2 (ja) * 2019-11-28 2023-08-18 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製造方法
US11183456B2 (en) * 2020-01-15 2021-11-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR20220002496A (ko) 2020-01-28 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
CN112701121B (zh) 2020-01-28 2023-09-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
US11120852B2 (en) 2020-02-18 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
CN113178453B (zh) * 2020-05-29 2022-05-03 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN117412595A (zh) * 2020-08-12 2024-01-16 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112038346B (zh) * 2020-09-10 2024-05-07 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
CN114188330A (zh) * 2020-09-28 2022-03-15 长江存储科技有限责任公司 三维存储器
CN113889478A (zh) * 2020-09-29 2022-01-04 长江存储科技有限责任公司 一种三维存储器及其制作方法
JP2022118667A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 半導体記憶装置
CN112885840B (zh) * 2021-03-18 2022-04-01 长江存储科技有限责任公司 三维存储器及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
CN105097706B (zh) * 2014-05-19 2018-03-20 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
CN104241294B (zh) * 2014-09-16 2017-04-26 华中科技大学 一种非易失性三维半导体存储器及其制备方法
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
US9397113B2 (en) * 2014-12-23 2016-07-19 Macronix International Co., Ltd. Memory architecture of array with single gate memory devices
US9524977B2 (en) * 2015-04-15 2016-12-20 Sandisk Technologies Llc Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
CN106847820B (zh) * 2017-03-07 2018-10-16 长江存储科技有限责任公司 一种三维存储器及其制作方法
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
CN108878437B (zh) * 2018-07-02 2020-04-21 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
KR102452827B1 (ko) * 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
CN109690775B (zh) * 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780473B (zh) * 2020-07-07 2022-10-11 大陸商長江存儲科技有限責任公司 具有背面互連結構的立體記憶體元件以及其形成方法
TWI792471B (zh) * 2021-08-03 2023-02-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

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