CN114188330A - 三维存储器 - Google Patents

Abstract

本发明提供一种三维存储器的制造方法及三维存储器，在本发明所提供的三维存储器的制造方法中，在台阶结构上沉积额外的伪栅极覆盖层之后，仅去除台阶侧壁的伪栅极覆盖层，不去除半导体层上残留的伪栅极覆盖层，而是直接在残留的伪栅极覆盖层上形成介质层并刻蚀填充形成金属插塞，精简了刻蚀工艺且节省了掩膜，提高了生产效率并降低了生产成本；同时，在刻蚀形成接触孔时，将原来穿过半导体层的接触孔的刻蚀改为停留在伪栅极覆盖层，减小了对应的刻蚀窗口，增强了其设计灵活性。

Description

三维存储器

本申请是针对申请日为2020年09月28日、申请号为202011037645.4、发明名称为“三维存储器的制造方法及三维存储器”的专利的分案申请。

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种三维存储器。

背景技术

三维存储器是一种堆栈数据单元的技术，目前已可实现32层及以上数据单元的堆栈，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

但是，在目前的三维存储器的制造方法中，在通过额外沉积的伪栅极覆盖层增加台阶中伪栅极覆盖层的厚度时，不仅需要去除台阶侧壁沉积的伪栅极覆盖层，还需要去除半导体层上沉积的伪栅极覆盖层，且半导体层上的伪栅极覆盖层需要一张单独的掩膜刻蚀去除，工艺较为繁琐。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种能节省工艺的三维存储器的制造方法，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的制造方法，包括：

提供衬底结构，在所述衬底结构中定义阵列区和边缘区，所述阵列区包括核心区和台阶区；

在所述衬底结构上形成半导体层；

在所述边缘区上形成贯穿所述半导体层的通孔，并用第一介质层填充所述通孔；

在所述阵列区的半导体层上形成堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和第二介质层；

刻蚀所述堆叠结构，在所述台阶区形成台阶结构，所述台阶结构包括多级台阶，每级所述台阶包括一层所述伪栅极层和一层所述第二介质层；

形成伪栅极覆盖层，所述伪栅极覆盖层覆盖所述台阶结构和所述边缘区上的半导体层，且所述伪栅极覆盖层与所述台阶中暴露出的伪栅极层接触；

形成第三介质层，所述第三介质层覆盖所述台阶结构和所述边缘区上的伪栅极覆盖层；

刻蚀所述第三介质层，形成第一接触孔，所述第一接触孔在所述衬底结构上的投影位于所述通孔内；

填充所述第一接触孔，形成第一金属插塞。

可选地，所述半导体层包括第一半导体层、第二半导体层和第三半导体层，所述第二半导体层位于所述第一半导体层和所述第三半导体层之间，所述第二半导体层用于与沿垂直方向穿过所述堆叠结构的沟道层侧壁接触。

可选地，在形成所述伪栅极覆盖层之后，在形成所述第三介质层之前，所述三维存储器的制造方法还包括：

去除所述台阶侧壁的伪栅极覆盖层。

可选地，在形成所述第三介质层之后，在刻蚀所述第三介质层之前，所述三维存储器的制造方法还包括：

将所述伪栅极层和所述台阶区上的伪栅极覆盖层替换为栅极层。

可选地，在刻蚀形成所述第一接触孔的同时，在所述台阶区上形成台阶接触孔，填充所述台阶接触孔，形成第二金属插塞，所述第二金属插塞与对应台阶的栅极层接触。

可选地，所述第一接触孔贯穿所述第三介质层。

可选地，所述第一接触孔依次贯穿所述第三介质层、所述伪栅极覆盖层以及所述通孔内的至少部分第一介质层。

可选地，所述衬底结构包括基板和绝缘层，所述三维存储器的制造方法还包括：

去除所述衬底结构，并在所述半导体层远离所述堆叠结构的一面上形成第四介质层；刻蚀所述第四介质层，在所述阵列区形成贯穿所述第四介质层并延伸至所述半导体层的第二接触孔以及在所述边缘区贯穿所述第四介质层及至少部分所述第一介质层的第三接触孔，所述第三接触孔与所述第一接触孔连通。

可选地，所述三维存储器的制造方法还包括：

填充所述第二接触孔，形成源极接触结构；填充所述第三接触孔，形成金属连接结构。

可选地，所述三维存储器的制造方法还包括：

通过所述第二金属插塞实现与CMOS控制晶圆的电连接。

可选地，所述三维存储器的制造方法还包括：

通过所述金属连接结构实现与外部电路的电连接。

此外，为实现上述目的及其他相关目的，本发明还提供一种三维存储器，包括：

底部介质层，包括阵列区和边缘区，所述阵列区包括核心区和台阶区；

半导体层，设置在所述底部介质层上；

中部介质层，位于所述边缘区上的局部区域中并贯穿所述半导体层；

伪栅极覆盖层，至少设置在所述中部介质层上；

堆叠结构，设置在所述阵列区上的半导体层上；

台阶结构，设置在所述台阶区上的堆叠结构中，包括多级台阶，每级所述台阶包括一层栅极层和一层介质层；

顶部介质层，设置在所述台阶结构及所述伪栅极覆盖层上。

可选地，所述三维存储器还包括：

第一金属插塞，贯穿所述顶部介质层至所述伪栅极覆盖层，且在所述底部介质层上的投影位于所述通孔内；

第二金属插塞，贯穿所述顶部介质层，与相应台阶的栅极层接触；

金属连接结构，贯穿所述底部介质层、所述中部介质层及所述伪栅极覆盖层，且与所述第一金属插塞接触；

源极接触结构，贯穿所述底部介质层并延伸到所述半导体层中。

可选地，所述三维存储器还包括：

第一金属插塞，贯穿所述顶部介质层、所述伪栅极覆盖层及所述中部介质层至所述底部介质层，且在所述底部介质层上的投影位于所述通孔内；

第二金属插塞，贯穿所述顶部介质层，并与相应台阶的栅极层接触；

金属连接结构，贯穿所述底部介质层并延伸到所述中部介质层中，且与所述第一金属插塞接触；

源极接触结构，贯穿所述底部介质层并延伸到所述半导体层中。

如上所述，本发明提供的三维存储器的制造方法，具有以下有益效果：

在形成伪栅极覆盖层之后，不需要刻蚀去除边缘区上的半导体层上残留的伪栅极覆盖层，而是直接在残留的伪栅极覆盖层上形成第三介质层并刻蚀填充形成第一金属插塞，精简了刻蚀工艺且节省了掩膜，提高了生产效率并降低了生产成本。

附图说明

图1-图5显示为一种三维存储器的制造方法的工艺流程图。

图6显示本发明实施例一中三维存储器的制造方法的步骤示意图。

图7-图26显示为本发明实施例一中三维存储器的制造方法的工艺流程图。

图27-图31显示为本发明实施例二中三维存储器的制造方法的工艺流程图。

附图标号说明

1-衬底结构，101、103-衬底结构1的边缘区，102-衬底结构1的阵列区，1021、1023-衬底结构1的台阶区，1022-衬底结构1的核心区，100-通孔，100'-沟道孔，10-基板，11-绝缘层，12-半导体层，121-第一半导体层，122-第二半导体层，123-第三半导体层，2-台阶结构，2a-台阶，20-第一介质层，21-第二介质层，22-伪栅极层，23-伪栅极覆盖层，24-第三介质层，25-栅极层，26-第四介质层，200-第一接触孔，2'-堆叠结构，3-存储阵列结构，31-外延结构，32-导电沟道结构，321、323、325-介质层，322-存储层，324-沟道层，300-台阶接触孔，400-第二接触孔，401-第一金属插塞，402-第二金属插塞，500-第三接触孔，601-源极接触结构，602-金属连接结构。

具体实施方式

发明人研究发现，在目前三维存储器的制作过程中，如图1-图5所示，为增强台阶结构中台阶的栅极层与后续金属插塞的电连接，需要将台阶中栅极层与后续金属插塞的接触部分进行加厚处理，具体过程如下：将半导体层12中的通孔100用第一介质层20填充(用作生产制作的对准标记)并在半导体层12上形成台阶结构2，如图1所示，台阶结构2包括层叠设置的第二介质层21和伪栅极层22，台阶结构包括多级依次延伸的台阶；刻蚀去除每级台阶顶部及半导体层12上暴露的第二介质层21，并沉积形成伪栅极覆盖层23，伪栅极覆盖层23与伪栅极层22材质相同，对每级台阶中的伪栅极层22的暴露部分进行加厚处理，得到伪栅极接触结构，如图2所示，可以理解的是，如果每级台阶中伪栅极层22暴露在顶面，则不用去除第二介质层21，直接进行伪栅极覆盖层23的沉积；去除每级台阶侧壁的伪栅极覆盖层23，使得相邻台阶之间的伪栅极接触结构相互隔绝，如图3所示；去除半导体层12上的伪栅极覆盖层23，使得通孔100中填充的介质层暴露出来，如图4所示，便于后续基于通孔100的金属插塞的形成；进一步地，如图5所示，在台阶结构2及半导体层12上形成第三介质层24，同时，挨着台阶结构2在半导体层12上形成存储阵列结构(图中未示出)，此时，伪栅极层22及残留的伪栅极覆盖层23被替换成栅极层25，伪栅极接触结构被替换成栅极接触结构，而后在第三介质层24中先刻蚀形成接触孔后填充接触孔，形成第一金属插塞401和第二金属插塞402，第一金属插塞401与通孔100对齐(即其在半导体层12上的投影位于通孔100内)且延伸到通孔100的底部，第二金属插塞402与台阶中的栅极接触结构接触。

其中，在去除半导体层12上沉积的伪栅极覆盖层23的时候，需要一张单独的掩膜进行刻蚀，工艺较为繁琐；同时，在刻蚀第二介质层24形成接触孔时，与通孔100对齐的接触孔需要额外的刻蚀掉通孔100中填充的第一介质层20，对应的刻蚀窗口较大，降低了刻蚀窗口的灵活选择性。

基于此，本发明提出一种三维存储器的制作方法：在台阶结构上沉积额外的伪栅极覆盖层之后，仅去除台阶侧壁的伪栅极覆盖层，不去除半导体层上残留的伪栅极覆盖层，以精简刻蚀工艺；同时，在刻蚀形成接触孔时，将原来穿过半导体层的接触孔的刻蚀改为停留在伪栅极覆盖层，以减小对应的刻蚀窗口，增强其设计灵活性。

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图6至图31。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“中”及“第一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

本发明提供一种三维存储器的制造方法，如图6所示，其包括步骤：

S1、提供衬底结构1，在衬底结构1中定义阵列区102和边缘区101、103，阵列区102包括核心区1022和台阶区1021、1023；

S2、在衬底结构1上半导体层12；

S3、在边缘区101、103上形成贯穿半导体层12的通孔100，并用第一介质层20填充通孔100；

S4、在阵列区102的半导体层12上形成堆叠结构2'，堆叠结构2'包括交替堆叠的第二介质层21和伪栅极层22；

S5、刻蚀堆叠结构2'，在台阶区1021、1023上形成台阶结构2，台阶结构2包括多级台阶2a，每级台阶2a包括一层第二介质层21和一层伪栅极层22；

S6、形成伪栅极覆盖层23，伪栅极覆盖层23覆盖台阶结构2和边缘区101、103上的半导体层12，且伪栅极覆盖层23与台阶2a中暴露出的伪栅极层22接触；

S7、形成第三介质层24，第三介质层24覆盖台阶结构2和边缘区101、103上的伪栅极覆盖层23；

S8、刻蚀第三介质层24，形成第一接触孔200，第一接触孔200在衬底结构1上的投影位于通孔100内；

S9、填充第一接触孔200，形成第一金属插塞401。

详细地，如图7所示，在步骤S1中，在衬底结构1中定义有阵列区102和边缘区101、103，且阵列区102位于边缘区101与边缘区103之间；进一步地，如图7所示，阵列区102包括核心区1022和台阶区1021、1023。

更详细地，如图7所示，衬底结构1包括基板10和绝缘层11，绝缘层11设置在基板10上，基板10主要起结构支撑作用，绝缘层11主要是防止后续形成的半导体层12与基板10之间的相互扩散影响，以增强结构稳定性和可靠性；其中，基板10可以为单晶硅、Ge、SiGe、SOI或GOI等，绝缘层11可以是氧化硅、氮化硅等多种绝缘材料的复合层结构，可依据器件的实际需求选择合适的半导体材料，在此不作限定。

详细地，如图8所示，在步骤S2中，在衬底结构1上形成半导体层12。可选地，半导体层12为三层复合结构，其包括第一半导体层121、第二半导体层122和第三半导体层123，第二半导体层122位于第一半导体层121和第三半导体层123之间，第二半导体层122用于与沿垂直方向穿过堆叠结构2'的沟道层侧壁接触。其中，第一半导体层121和第三半导体层123可以是多晶硅，第二半导体层122可以是掺杂的多晶硅，形成SWS结构(中间为掺杂的多晶硅、上下两层为多晶硅)。可以理解的是，第一半导体层121、第二半导体层122和第三半导体层123的具体材料不做限定，可视情况灵活选择。

详细地，如图9-图10所示，在步骤S3中，在边缘区101、103上形成贯穿半导体层12的通孔100，并用第一介质层20填充通孔100；如图9所示，在半导体层12位于边缘区101、103上的区域中形成贯穿半导体层12的通孔100；如图10所示，用第一介质层20填充通孔100，并对形成的第一介质层20做表面平坦化处理，通孔100中填充的第一介质层20主要用作后续的对准标记。

详细地，如图11所示，在步骤S4中，在阵列区102的半导体层12上形成多层交替层叠的第二介质层21和伪栅极层22，得到堆叠结构2'，即堆叠结构2'由多层交替堆叠设置的第二介质层21和伪栅极层22构成，第二介质层21和伪栅极层22的堆叠层数可视情况灵活设计。其中，一层第二介质层21和相邻的一层伪栅极层22构成一层复合层，即堆叠结构2'由多层复合层构成。

详细地，如图12所示，在步骤S5中，刻蚀堆叠结构2'，在堆叠结构2'位于台阶区1021、1023上的区域中形成台阶结构2，台阶结构2包括多级依次延伸的台阶2a，每级台阶2a包括堆叠设置的一层第二介质层21和一层伪栅极层22，即每级台阶2a包括一层复合层。

其中，对堆叠结构2'位于台阶区1021、1023上的区域采用修剪刻蚀或者削减刻蚀即可形成台阶结构2，具体的刻蚀工艺可参见现有技术，在此不再赘述。

详细地，如图13-图14所示，形成伪栅极覆盖层23的步骤S6进一步包括：

S61、如图13所示，对台阶结构2及边缘区101、103上暴露的第二介质层21进行刻蚀去除，主要是去除每级台阶2a上暴露的第二介质层21和边缘区101、103上残留的第二介质层21；

S62、如图14所示，形成伪栅极覆盖层23，伪栅极覆盖层23覆盖台阶结构2和边缘区101、103上的半导体层12，且伪栅极覆盖层23与台阶2a中暴露出的伪栅极层22接触。

可选地，在步骤S62中，伪栅极覆盖层23可以不覆盖堆叠结构2'位于核心区1022上的区域(即使覆盖了后续也要去除)，但至少要覆盖台阶结构2及边缘区101、103上的半导体层12，并与台阶2a中暴露的伪栅极层22覆盖接触，以便对每级台阶2a中暴露出的伪栅极层22进行加厚处理。

其中，伪栅极覆盖层23的材质与伪栅极层22的材质相同。详细地，如图15所示，在形成伪栅极覆盖层23之后，在形成第三介质层24之前，即在步骤S6与步骤S7之间，所述三维存储器的制造方法还包括：

去除台阶2a侧壁的伪栅极覆盖层23，对相邻两个台阶2a中的伪栅极层22进行物理隔绝。

其中，堆叠结构2'位于核心区1022上的区域上的伪栅极覆盖层23同时也被去除。

详细地，在去除部分伪栅极覆盖层23之后，在形成第三介质层24之前，即在步骤S6与步骤S7之间，所述三维存储器的制造方法还包括：在堆叠结构2'位于核心区1022上的区域中形成与台阶结构2连接的存储阵列结构3。

更详细地，如图16-18所示，在堆叠结构2'位于核心区1022上的区域中形成存储阵列结构3的步骤进一步包括：如图16所示，对堆叠结构2'位于核心区1022上的区域进行刻蚀，在堆叠结构2'位于核心区1022上的区域中形成多个沟道孔100'，沟道孔100'贯穿堆叠结构2'，对应刻蚀停留在半导体层12上；如图17-图18所示，先在沟道孔100'伸入半导体层12的底部中外延生长，形成外延结构31；而后在沟道孔100'的底部及侧壁形成ONOP的多层层叠结构，最后用介质层填充，形成导电沟道结构32。

其中，外延结构31的材料可以为硅、锗或硅锗等材料；如图17-图18所示，导电沟道结构32包括沿着沟道孔100'径向向内依次分布的介质层321、存储层322、介质层323、沟道层324及介质层325，介质层321、存储层322及介质层323构成存储叠层。可以理解的是，导电沟道结构32的详细结构和工艺可参考现有技术，在此不再赘述。

详细地，如图19所示，在步骤S7中，形成第三介质层24，第三介质层24覆盖台阶结构2、存储阵列结构3以及边缘区101、103上的半导体层12和伪栅极覆盖层23。

此外，如图20所示，在形成第三介质层24之后，在刻蚀第三介质层24之前，即在步骤S7与S8之间，所述三维存储器的制造方法还包括步骤：

在堆叠结构2'位于核心区1022上的区域中刻蚀形成栅线分割槽(图中未示出)，通过栅线分割槽，将伪栅极层22和台阶区1021、1023上的伪栅极覆盖层23替换为栅极层25；具体地，先去除堆叠结构2'中残留的伪栅极层22及台阶区1021、1023上残留的伪栅极覆盖层23(即与伪栅极层22接触的伪栅极覆盖层23的残留部分)，并在对应位置替换形成金属材质的栅极层25。其中，替换过程需要先刻蚀去除残留的伪栅极层22及与伪栅极层22接触的伪栅极覆盖层23的残留部分，再在对应位置上填充沉积；栅极层25的材质可以为金属钨。

详细地，如图21所示，在步骤S8中，刻蚀第三介质层24，在第三介质层24位于边缘区101、103上的区域中形成第一接触孔200，第一接触孔200在半导体层12上的投影位于通孔100内。

可选地，第一接触孔200贯穿第三介质层24，并暴露出伪栅极覆盖层23位于边缘区101、103上的局部区域，对应刻蚀停留在伪栅极覆盖层23上。详细地，如图21所示，在刻蚀第三介质层24，形成第一接触孔200的同时，还在第三介质层24位于台阶区1021、1023上的区域中形成台阶接触孔300，台阶接触孔300与台阶2a一一对应且暴露出相应台阶的顶面。详细地，如图22所示，在步骤S9中，填充第一接触孔200，形成第一金属插塞401；如图22所示，在填充第一接触孔200，形成第一金属插塞401的同时，还填充台阶接触孔300，形成第二金属插塞402，第二金属插塞402与对应台阶2a的栅极层25接触。

其中，用导电金属填充第一接触孔200和台阶接触孔300。

可选地，如图23-图25所示，所述三维存储器的制造方法还包括：

S10、如图23所示，去除衬底结构1(即去除基板10和绝缘层11)，并在对应位置上形成第四介质层26，即在半导体层12远离堆叠结构2'的一面上形成第四介质层26；

S11、如图24所示，刻蚀第四介质层26，在阵列区102上形成贯穿第四介质层26并延伸至半导体层12的第二接触孔400以及在边缘区101、103上贯穿第四介质层26及至少部分第一介质层20的第三接触孔500，第三接触孔500与第一接触孔200连通，第三接触孔500在半导体层12上的投影位于通孔100内，如图24所示，第三接触孔500穿过伪栅极覆盖层23且暴露出第一金属插塞401；

S12、如图25所示，填充第二接触孔400，形成源极接触结构601；填充第三接触孔500，形成金属连接结构602。详细地，如图24所示，在步骤S11中，刻蚀第四介质层26，在第四介质层26位于阵列区102上的区域中形成第二接触孔400，第二接触孔400暴露出半导体层12中形成的阱区(共源极结构)，在第四介质层26及半导体层12位于边缘区101、103上的区域中形成第三接触孔500，第三接触孔500与通孔100对齐(即第三接触孔500在半导体层12上的投影位于通孔100内)，第三接触孔500穿过伪栅极覆盖层23且暴露出第一金属插塞401。

其中，如图24所示，第二接触孔400的刻蚀停留在半导体层12中，第三接触孔500的刻蚀停留在第三介质层24上。

详细地，如图25所示，在步骤S12中，同时填充第二接触孔400及第三接触孔500，分别形成源极接触结构601及金属连接结构602；整个填充过程分两步进行：首先，在第四介质层26上沉积填充材料(导电金属材料)，使得填充材料至少填满第二接触孔400及和第三接触孔500，形成源极接触结构601和金属连接结构602，其中，源极接触结构601即为阱区(或者共源极结构)的拾取结构(或者延伸结构)，用于阱区的对外电连接；而后，进行表面平坦化处理，去除第四介质层26表面上残留的填充材料。

可选地，所述三维存储器的制造方法还包括：

S13、将第二金属插塞402与CMOS控制晶圆电连接，以实现CMOS控制晶圆中的驱动控制电路对存储阵列结构3的驱动控制。

可选地，所述三维存储器的制造方法还包括：

S14、通过金属连接结构602实现与外部电路(或PCB板)的电连接，如图25所示，如通过存储阵列晶圆上的金属连接结构602与外部电路(或PCB板)进行封装连接，主要用于晶圆的后端封装连接。

通过上述一系列步骤，最终得到一种三维存储器，如图26所示，其包括：

底部介质层(即第四介质层26)，包括阵列区102和边缘区101、103，阵列区102包括核心区1022和台阶区1021、1023；

半导体层12，设置在底部介质层26上；

中部介质层(即第一介质层20)，位于边缘区101、103上的局部区域中并贯穿半导体层12；

伪栅极覆盖层23，至少设置在中部介质层上；

堆叠结构2'，设置在阵列区102上的半导体层12上；

台阶结构2，设置在台阶区1021、1023上的堆叠结构2'中，包括多级台阶2a，每级台阶2a包括一层栅极层25和一层介质层(即第二介质层21)；

顶部介质层(即第三介质层24)，设置在台阶结构2及伪栅极覆盖层23上。

详细地，如图26所示，所述三维存储器还包括：

第一金属插塞401，贯穿顶部介质层至伪栅极覆盖层23，且在底部介质层(或者半导体层12)上的投影位于通孔100内；

第二金属插塞402，贯穿顶部介质层，与台阶2a一一对应，并与相应台阶的栅极层25接触；

源极接触结构601，贯穿底部介质层并延伸到半导体层12中，将阱区(或者共源极结构)电引出；

金属连接结构602，贯穿底部介质层、中部介质层及伪栅极覆盖层23，且与第一金属插塞401接触。

由此可见，在本实施例中，在台阶结构2上沉积额外的伪栅极覆盖层23之后，仅去除台阶2a侧壁的伪栅极覆盖层23，不去除半导体层12位于边缘区101、103上的区域上残留的伪栅极覆盖层23，而是直接在残留的伪栅极覆盖层23上形成第三介质层24并刻蚀填充形成第一金属插塞401，精简了刻蚀工艺且节省了掩膜，提高了生产效率并降低了生产成本；同时，在刻蚀形成第一接触孔200时，将原来穿过半导体层12的第一接触孔200的刻蚀改为停留在伪栅极覆盖层23上，减小了对应的刻蚀窗口，增强了刻蚀窗口的设计灵活性。

实施例二

在本发明的实施例一中，如图21所示，第一接触孔200的刻蚀停留在伪栅极覆盖层23上，即第一接触孔200不穿过伪栅极覆盖层23，但对应的第三接触孔500的刻蚀为过刻蚀；如图24所示，第二接触孔400和第三接触孔500是同时刻蚀形成的，在刻蚀穿过第四介质层26之后，需要利用半导体层12对第一接触孔200中填充的第一介质层20的高选择比来实现。

但是，这对半导体层12和第一接触孔200中填充的第一介质层20材质有要求，且对应的第二接触孔400的刻蚀深度较深，工艺条件相对较为苛刻。

基于此，本实施例中，让第一接触孔200的刻蚀穿过伪栅极覆盖层23，停留在填充有第一介质层20的通孔100的底部，即第一接触孔200穿过伪栅极覆盖层23，对应的，第三接触孔500的刻蚀不需要过刻蚀。

详细地，在步骤S8中，如图27所示，在刻蚀形成第一接触孔200时，第一接触孔200的刻蚀停留在填充后的通孔100的底部，即第一接触孔200穿过伪栅极覆盖层23；而后，在步骤S9中，如图28所示，对第一接触孔200进行填充，形成第一金属插塞401。

其中，本实施例中的步骤S1～S10同本发明的实施例一，在此不再赘述。

与步骤S8相对应，在本实施例中的步骤S11中，如图29所示，刻蚀第四介质层26，在第四介质层26位于阵列区102上的区域中形成第二接触孔400，在第四介质层26位于边缘区101、103上的区域中形成第三接触孔500，第三接触孔500与通孔100对齐，第三接触孔500暴露出第一金属插塞401，但是第三接触孔500并未穿过伪栅极覆盖层23，第三接触孔500的刻蚀停留在通孔100内填充的第一介质层20中，如此能够避免第三接触孔500的过刻蚀工艺，降低刻蚀工艺难度。

此外，在本实施例中，如图30所示，所述三维存储器的制造方法还包括：

S12、填充第二接触孔400，形成源极接触结构601；填充第三接触孔500，形成金属连接结构602。可以理解的是，在本实施例中，所述三维存储器的制造方法还包括与本发明的实施例一相同的步骤S13～S14，详情可参见本发明的实施例一，在此不再赘述。

最终，于本发明实施例中，得到一种三维存储器，如图31所示，其包括：

底部介质层(即第四介质层26)，包括阵列区102和边缘区101、103，阵列区102包括核心区1022和台阶区1021、1023；

半导体层12，设置在底部介质层26上；

中部介质层(即第一介质层20)，位于边缘区101、103上的局部区域中并贯穿半导体层12；

伪栅极覆盖层23，至少设置在中部介质层上；

堆叠结构2'，设置在阵列区102上的半导体层12上；

台阶结构2，设置在台阶区1021、1023上的堆叠结构2'中，包括多级台阶2a，每级台阶2a包括一层栅极层25和一层介质层(即第二介质层21)；

顶部介质层(即第三介质层24)，设置在台阶结构2及伪栅极覆盖层23上。

详细地，如图31所示，所述三维存储器还包括：

第一金属插塞401，贯穿顶部介质层、伪栅极覆盖层23及中部介质层至底部介质层，在底部介质层(或者半导体层12)上的投影位于通孔100内；

第二金属插塞402，贯穿顶部介质层，与台阶2a一一对应，并与相应台阶的栅极层25接触；

源极接触结构601，贯穿底部介质层并延伸到半导体层12中，将阱区(或者共源极结构)电引出；

金属连接结构602，贯穿底部介质层并延伸到中部介质层中，且与第一金属插塞401电接触。

综上所述，在本发明所提供的三维存储器的制造方法及三维存储器中，在台阶结构上沉积额外的伪栅极覆盖层之后，仅去除台阶侧壁的伪栅极覆盖层，不去除半导体层上残留的伪栅极覆盖层，而是直接在残留的伪栅极覆盖层上形成介质层并刻蚀填充形成金属插塞，精简了刻蚀工艺且节省了掩膜，提高了生产效率并降低了生产成本；同时，在刻蚀形成接触孔时，将原来穿过半导体层的接触孔的刻蚀改为停留在伪栅极覆盖层，减小了对应的刻蚀窗口，增强了其设计灵活性。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种三维存储器，其特征在于，包括：

半导体层，包括阵列区和边缘区；

堆叠结构，设于所述半导体层上的阵列区，所述堆叠结构包括交替层叠的第二介质层和栅极层，其中，所述堆叠结构靠近所述边缘区的端部包括多级台阶，所述多级台阶沿着从所述阵列区至所述边缘区的方向延伸，每一级台阶包括沿远离所述半导体层方向依次叠设的所述第二介质层和所述栅极层；

第一介质层，位于所述半导体层的边缘区且贯穿所述半导体层；以及，

伪栅极覆盖层，至少覆盖所述第一介质层靠近所述堆叠结构的表面。

2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括：

第三介质层，覆盖所述多级台阶和所述伪栅极覆盖层；以及，

第四介质层，覆盖所述半导体层远离所述堆叠结构的表面和所述第一介质层远离所述堆叠结构的表面。

3.根据权利要求2所述的三维存储器，其特征在于，所述三维存储器还包括：

第一金属插塞，贯穿所述第三介质层至所述伪栅极覆盖层，且所述第一金属插塞在所述半导体层的正投影位于所述第一介质层中；以及，

金属连接结构，贯穿所述第四介质层、所述第一介质层和所述伪栅极覆盖层，且与所述第一金属插塞接触。

4.根据权利要求2所述的三维存储器，其特征在于，所述三维存储器还包括：

第一金属插塞，贯穿所述第三介质层、所述伪栅极覆盖层和所述第一介质层至所述第四介质层；以及，

金属连接结构，贯穿所述第四介质层，且与所述第一金属插塞接触。

5.根据权利要求2所述的三维存储器，其特征在于，所述栅极层位于所述台阶内的部分包括向远离所述半导体层表面方向突出的凸起。

6.根据权利要求5所述的三维存储器，其特征在于，所述凸起的侧壁与相邻的所述台阶侧壁之间设有间隙；

所述第三介质层填充所述间隙。

7.根据权利要求2所述的三维存储器，其特征在于，所述半导体层的阵列区内设有阱区；

所述三维存储器还包括：源极接触结构，所述源极接触结构贯穿所述阵列区的所述第四介质层，且伸入至所述阱区内。

8.根据权利要求2所述的三维存储器，其特征在于，所述堆叠结构包括核心区和台阶区，所述台阶区位于所述核心区和所述边缘区之间；

所述多级台阶位于所述堆叠结构的所述台阶区；

所述三维存储器还包括：

多个第二金属插塞，贯穿所述第三介质层，每个所述第二金属插塞与对应的所述台阶的栅极层相接触；以及，

存储阵列结构，位于所述堆叠结构的阵列区，所述存储阵列结构包括多个贯穿于所述堆叠结构的导电沟道结构。

9.根据权利要求1所述的三维存储器，其特征在于，所述半导体层包括依次层叠的第一半导体层、第二半导体层和第三半导体层，其中，所述第三半导体层位于所述第二半导体层和所述堆叠结构之间。

10.根据权利要求9所述的三维存储器，其特征在于，所述第一半导体层的材料包括多晶硅；和/或，

所述第二半导体层的材料包括掺杂多晶硅；和/或，

所述第三半导体层的材料包括多晶硅。

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