KR20180126210A - 수직형 반도체 소자 - Google Patents

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KR20180126210A
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Abstract

수직형 반도체 소자는, 기판의 제1 영역 상에 형성되고, 도전 패턴 및 절연막이 반복 적층되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측의 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 채널 구조물들이 구비된다. 상기 패드 구조물을 관통하여 상기 기판 상에 더미 채널 구조물들이 구비된다. 상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 접촉하는 콘택 플러그들을 포함한다. 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들 중 적어도 하나의 계단층에 형성되는 더미 채널 구조물의 개수는 다른 계단층에 형성되는 더미 채널 구조물들의 개수와 다를 수 있다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 구조적 안정성을 갖는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직형 반도체 소자에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 수직형 반도체 소자의 구조적 안정성이 감소된다.
본 발명의 일 과제는 구조적 안정성을 갖는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에, 도전 패턴 및 절연막이 반복 적층되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 배치되는 채널 구조물들이 구비된다. 상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 더미 채널 구조물들이 구비된다. 그리고, 상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 각각 접촉하는 콘택 플러그들을 포함할 수 있다. 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들 중 적어도 하나의 계단층에 형성되는 더미 채널 구조물의 개수는 상기 패드 구조물의 다른 계단층에 형성되는 더미 채널 구조물들의 개수와 다를 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에, 도전 패턴 및 절연막이 반복 적층되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하는 채널 구조물들이 구비된다. 상기 패드 구조물을 관통하는 더미 채널 구조물들이 구비된다. 그리고, 상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 각각 접촉하는 콘택 플러그들을 포함한다. 상기 더미 채널 구조물들이 형성되는 위치별로 상기 더미 채널 구조물의 단위 면적당 개수가 다를 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에, 도전 패턴 및 절연막이 반복 적층되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하는 채널 구조물들이 구비된다. 상기 패드 구조물을 관통하는 더미 채널 구조물들이 구비된다. 그리고, 상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 각각 접촉하는 콘택 플러그들을 포함한다. 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들 중 적어도 하나의 계단층에 형성되는 더미 채널 구조물의 폭은 상기 패드 구조물의 다른 계단층에 형성되는 더미 채널 구조물들의 폭과 다를 수 있다.
예시적인 실시예들에 따르면, 상기 더미 채널 구조물들의 배치에 의해 안정된 구조를 갖는 수직형 반도체 소자를 제공할 수 있다.
도 1a 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 1b는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들, 평면도들 및 사시도들이다.
도 16 및 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 18은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 19는 수직형 반도체 소자에서 셀 배치를 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다. 도 1b는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 1a 및 2를 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 3차원으로 배열되는 셀 영역일 수 있고, 상기 제2 영역(R2)은 배선들이 연결되는 배선 영역일 수 있다. 예시적인 실시예에서, 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리로부터 제1 방향으로의 양 측 부위일 수 있다.
상기 제1 영역(R1) 상에는 도전 패턴 구조물(140) 및 채널 구조물(118a)이 구비될 수 있다. 상기 제2 영역(R2) 상에는 패드 구조물(142), 더미 채널 구조물(118b) 및 콘택 플러그(144)이 구비될 수 있다.
상기 도전 패턴 구조물(140) 및 채널 구조물(118a)은 메모리 셀들로 제공될 수 있다. 상기 패드 구조물(142)은 상기 도전 패턴 구조물(140)에 전기적 신호를 인가하기 위한 배선들을 형성하기 위하여 제공될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 제1 영역(R1)에 형성되는 도전 패턴 구조물(140)에 대해 설명한다. 상기 도전 패턴 구조물(140)은 도전 패턴들(126) 및 절연막들(102)이 서로 번갈아 반복 적층되는 구조를 가질 수 있다. 즉, 상기 도전 패턴들(126)은 상기 기판(100) 상부면으로부터 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다.
상기 도전 패턴 구조물(140)은 제1 방향으로 연장될 수 있다. 상기 도전 패턴 구조물(140)은 복수개가 구비되고, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되면서 배치될 수 있다.
상기 도전 패턴 구조물(140)의 도전 패턴(126)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다.
상기 도전 패턴(126)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 도전 패턴(126)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제2 영역(R2)에 형성되는 패드 구조물(142)에 대해 설명한다.
상기 패드 구조물(142)은 상기 도전 패턴 구조물(140)의 제1 방향의 양 단부와 접할 수 있다. 즉, 상기 도전 패턴 구조물(140) 및 패드 구조물(142)은 하나의 몸체를 가질 수 있으며, 상기 제1 방향으로 연장될 수 있다.
구체적으로, 상기 패드 구조물(142)은 도전 패턴(126) 및 절연막(102)이 적층되는 구조를 가질 수 있다. 상기 패드 구조물(142)의 도전 패턴(126)은 상기 도전 패턴 구조물(140)에 포함되는 도전 패턴(126)과 일체로 형성되고, 서로 동일한 물질로 형성될 수 있다. 상기 패드 구조물(142) 및 도전 패턴 구조물(140)에 포함되는 절연막(102)은 일체로 형성되며, 실질적으로 동일한 물질을 포함할 수 있다.
상기 패드 구조물(142)의 가장자리는 계단 형상을 가질 수 있다. 즉, 상기 도전 패턴(126)의 가장자리의 상부면은 계단 형상을 가짐으로써, 각 계단별로 서로 다른 평면을 갖는 레벨들을 가질 수 있다. 상기 서로 다른 레벨의 도전 패턴(126)의 상부면은 콘택 플러그와 접촉되기 위한 패드로 제공될 수 있다. 예시적인 실시예에서, 상기 패드 구조물들(142) 각각에 포함되는 각 패드의 수는 상기 제1 영역(R1)에 형성되는 도전 패턴들(126)의 적층 수와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 패드 구조물(142)은 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다. 일 예로, 도 11에 도시된 것과 유사하게, 상기 패드 구조물(142)은 상기 제1 방향으로의 4개의 계단층을 포함하고, 상기 제2 방향으로 2개의 계단층을 포함할 수 있다. 따라서, 상기 패드 구조물(142)은 서로 다른 평면을 갖는 8개의 레벨을 가질 수 있다. 또한, 상기 제1 영역(R1)에는 8층의 도전 패턴들(126)이 적층될 수 있다.
상기 패드 구조물(142)을 덮는 제1 상부 층간 절연막(108)이 구비될 수 있다. 상기 제1 상부 층간 절연막(108) 및 상기 도전 패턴 구조물(140) 상에 제2 상부 층간 절연막(109)이 구비될 수 있다.
상기 제1 및 제2 상부 층간 절연막(108, 109) 각각의 상부면은 평탄할 수 있다. 따라서, 상기 패드 구조물(142) 상에 형성되는 제1 및 제2 상부 층간 절연막(108, 109)의 두께는 상기 도전 패턴 구조물(140) 상에 형성되는 제2 상부 층간 절연막(109)의 두께보다 더 두꺼울 수 있다.
상기 채널 구조물(118a)은 상기 도전 패턴 구조물(140)을 관통하는 필러 형상을 가질 수 있다. 상기 더미 채널 구조물(118b)은 상기 제1 상부 층간 절연막(108) 및 패드 구조물(142)을 관통하는 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 기판(100)과 채널 구조물(118a) 사이 및 상기 기판(100)과 더미 채널 구조물(118b) 사이에 각각 반도체 패턴(114)이 더 구비될 수 있다. 이 경우, 상기 채널 구조물(118a) 및 더미 채널 구조물(118b) 각각은 상기 반도체 패턴(114) 상에 형성될 수 있다. 일부 실시예에서, 상기 채널 구조물(118a) 및 상기 더미 채널 구조물(118b)은 기판(100)과 직접 접촉할 수도 있다.
상기 채널 구조물(118a) 및 더미 채널 구조물(118b)은 서로 동일한 적층 구조를 가질 수 있다. 예시적인 실시예에서, 상기 채널 구조물(118a) 및 더미 채널 구조물(118b)은 유전막 구조물(116a), 채널(116b) 및 매립 절연 패턴(116c)을 포함할 수 있다. 상기 채널(116b)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(116b)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 상기 매립 절연 패턴(116c)은 상기 채널(116b)의 내부 공간을 채울 수 있다. 상기 매립 절연 패턴(116c)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(116b)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 상기 매립 절연 패턴(116c)은 생략될 수 있다. 상기 유전막 구조물(116a)은 상기 채널(116b)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 유전막 구조물(116a)은 상기 채널(116b)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 블록킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 패턴(114)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
상기 채널 구조물(118a) 및 더미 채널 구조물(118b) 상에는 예를들어, 폴리실리콘을 포함하는 상부 도전 패턴(120)이 구비될 수 있다.
상기 채널 구조물들(118a)은 서로 균일한 제1 폭을 가질 수 있다. 그러나, 상기 더미 채널 구조물들(118b)은 형성된 위치별로 서로 다른 폭들을 가질 수 있다. 상기 더미 채널 구조물들(118b)은 상기 제1 폭과 동일하거나 더 큰 폭을 가질 수 있다.
상기 더미 채널 구조물들(118b)은 형성된 위치별로 각각의 계단을 관통하여 형성되는 더미 채널 구조물들(118b)의 단위 면적당 개수(즉, 더미 채널홀들의 배치 밀도)가 서로 다를 수 있다. 예를들어, 특정 계단에 형성된 더미 채널 구조물(118b)의 폭이 상대적으로 넓으면, 상기 넓은 폭을 갖는 더미 채널 구조물들(118b)이 형성된 계단에는 상대적으로 작은 수의 더미 채널 구조물(118b)이 배치될 수 있다.
상기 더미 채널 구조물들(118b)은 상기 패드 구조물(142)에서 상기 제1 영역(R1)과 인접하는 부위로부터 가장자리 부위로 갈수록 점진적으로 폭이 증가될 수 있다. 즉, 상기 패드 구조물(142)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 상기 더미 채널 구조물(118b)의 폭이 점진적으로 증가될 수 있다.
또한, 상기 패드 구조물(142)에서, 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 각 층에 형성되는 상기 더미 채널 구조물(118b)의 개수가 점진적으로 감소될 수 있다.
예시적인 실시예에서, 상기 더미 채널 구조물(118b)의 개수는 각각의 계단층별로 서로 다를 수 있다.
그러나, 일부 실시예에서, 도 2b에 도시된 것과 같이, 일부 이웃하는 계단층에 형성되는 상기 더미 채널 구조물(118b)의 수는 서로 동일할 수 있다. 구체적으로, 상기 제1 방향으로 서로 인접하는 복수의 계단층을 계단층 그룹(G1, G2, G3, G4)으로 설정할 수 있으며, 상기 각각의 계단층 그룹(G1, G2, G3, G4) 내의 계단층에 형성되는 더미 채널 구조물(118b)의 개수는 동일할 수 있다. 예를들어, 상기 제1 방향으로 총 40층의 계단층이 포함되는 경우, 예를들어 10층의 계단층이 하나의 계단층 그룹으로 설정하여, 제1 내지 제4 계단층 그룹(G1, G2, G3, G4)을 설정할 수 있다. 이 때, 각각의 제1 계단층 그룹(G1)인 제1 내지 제10층의 계단층은 동일한 개수의 더미 채널 구조물(118b)이 구비될 수 있다. 동일하게, 각각의 제2 내지 제4 계단층 그룹(G2, G3, G4) 내에 포함되는 각 계단층들에는 동일한 개수의 더미 채널 구조물(118b)이 구비될 수 있다. 또한, 상기 제1 계단층 그룹(G1)으로부터 상기 제4 계단층 그룹(G4)으로 갈수록 각 계단층 그룹에 형성되는 더미 채널 구조물(118b)의 개수가 증가될 수 있다.
상기 제1 및 제2 상부 층간 절연막(108, 109)을 관통하여 상기 패드 구조물(142)의 각 도전 패턴(126)의 상부면과 접촉하는 콘택 플러그(144)가 구비될 수 있다. 상기 콘택 플러그(144)는 상기 패드 구조물(142)의 도전 패턴(126)의 각 레벨 상에 하나씩 형성될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(144)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 플러그들(144)은 상기 각 레벨의 도전 패턴(126)의 상부면의 중심 부위에 각각 위치할 수 있다. 상기 콘택 플러그들(144)은 제1 방향으로 서로 나란하게 배치될 수 있다. 또한, 상기 콘택 플러그들(144)은 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
설명한 것과 같이, 상기 패드 구조물(142)에서, 상기 더미 채널 구조물(118b)의 폭이 증가될수록 상기 제1 방향으로 각 층들을 관통하여 배치되는 상기 더미 채널 구조물(118b)의 개수가 감소될 수 있다. 따라서, 상기 패드 구조물(142)의 상기 제1 방향으로 각 층들에서, 콘택 플러그(144) 및 더미 채널 구조물(118b)을 제외한 나머지 부위의 면적이 거의 동일할 수 있다. 즉, 상기 패드 구조물(142)에서 각 층의 도전 패턴(126)의 노출되는 상부면은 거의 동일한 면적을 가질 수 있다.
도시하지는 않았지만, 상기 콘택 플러그(144) 상부면 상에 배선 라인이 구비될 수 있다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들, 평면도들 및 사시도들이다.
구체적으로, 도 3, 4, 7, 9, 12, 13 및 14는 단면도들이고, 도 5, 8, 10 및 15는 평면도들이고, 도 6 및 11은 사시도들이다.
도 3을 참조하면, 제1 및 제2 영역의 기판(100) 상에 예비 몰드 구조물(106)을 형성할 수 있다.
구체적으로, 상기 기판(100) 상에 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층하여 예비 몰드 구조물(106)을 형성할 수 있다.
예시적인 실시예에서, 상기 기판(100)상에 형성된 최하부 절연막(102)은 패드 절연막으로 제공될 수 있다. 최상부에 형성된 절연막은 다른 절연막들보다 두께가 더 두꺼울 수 있다.
예를들어, 상기 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예를들어, 상기 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
도 4, 도 5 및 도 6을 참조하면, 상기 제2 영역의 기판(100) 상에 형성된 상기 예비 몰드 구조물(106)의 가장자리 부위를 단계적으로 식각한다. 따라서, 상기 기판(100) 상에 예비 계단형 몰드 구조물(106a)을 형성할 수 있다. 예시적인 실시예에서, 상기 제2 영역(R2)에 위치하는 상기 예비 계단형 몰드 구조물(106a)은 상기 제1 방향으로 계단 형상을 가질 수 있고, 또한 제2 방향으로도 계단 형상을 가질 수 있다.
상기 제1 영역의 예비 계단형 몰드 구조물(106a)에 포함되는 상기 희생막(104a~ 104h)은 후속 공정을 통해 메모리 셀의 도전 패턴으로 변환될 수 있다.
상기 제2 영역의 예비 계단형 몰드 구조물(106a) 내에서, 서로 다른 높이의 상부 평면을 갖는 부위인 각 계단들은 후속 공정을 통해 상기 메모리 셀에 포함되는 도전 패턴들과 각각 전기적으로 연결되는 패드 영역으로 제공될 수 있다. 그러므로, 상기 예비 계단형 몰드 구조물(106a)에서 상기 계단의 수는 상기 희생막(104a~104h)의 적층 수와 동일할 수 있다. 이 때, 상기 제2 방향으로 형성되는 계단의 층 수가 증가되면, 상기 제1 방향으로 형성되는 계단의 층 수는 감소될 수 있다. 상기 제1 및 제2 방향으로 형성되는 계단의 층수는 한정되지 않을 수 있다.
일 예로, 도시된 것과 같이, 상기 제2 방향으로 2층으로 계단이 형성되는 경우, 상기 제1 방향으로 형성되는 계단의 수는 상기 희생막(104a~104h)의 적층 수의 1/2개가 될 수 있다.
도 7 및 도 8을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮는 제1 상부 층간 절연막(108)을 형성한다. 상기 제1 상부 층간 절연막(108)의 상부면은 평탄할 수 있다.
예시적인 실시예에서, 상기 제1 상부 층간 절연막(108)은 실리콘 산화물, 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 형성하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
이 후, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 이방성 식각하여, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 관통하여 상기 기판(100) 표면을 노출하는 홀들을 형성한다. 이 때, 상기 제1 영역(R1) 상의 예비 계단형 몰드 구조물(106a)에는 채널홀들(110)이 형성되고, 상기 제2 영역(R2) 상의 예비 계단형 몰드 구조물에는 더미 채널홀들(112)이 형성될 수 있다. 후속 공정을 통해서, 상기 채널홀들(110) 내에는 채널 구조물이 형성되고, 상기 더미 채널홀들(112) 내에는 더미 채널 구조물들이 형성될 수 있다.
이 때, 상기 채널홀들(110)은 균일한 제1 폭(W1)을 가질 수 있다. 그러나, 상기 더미 채널홀들(112)은 형성된 위치별로 서로 다른 내부 폭들을 가질 수 있다. 상기 더미 채널홀들(112)은 상기 제1 폭(W1)과 동일하거나 더 넓은 폭을 가질 수 있다.
또한, 상기 더미 채널홀들(112)은 형성된 위치별로 더미 채널홀들(112)의 단위 면적당 개수(즉, 더미 채널홀들의 배치 밀도)가 서로 다를 수 있다. 상기 더미 채널홀들(112)의 내부 폭이 넓을수록 상기 더미 채널홀들(112)의 밀도가 감소될 수 있다. 즉, 제1 방향으로 특정 계단에 형성된 더미 채널홀(112)의 내부 폭이 상대적으로 넓으면, 상기 넓은 폭을 갖는 더미 채널홀들이 형성된 계단층에는 상대적으로 작은 수의 더미 채널홀(112)이 형성될 수 있다.
이하에서, 상기 채널홀(110) 및 더미 채널홀(112)을 형성하는 공정을 보다 구체적으로 설명한다.
상기 채널홀들(110)은 계단 형상을 갖지 않는 제1 영역의 예비 계단형 몰드 구조물들(106a)을 관통하여 형성된다. 즉, 상기 절연막들(102) 및 희생막들(104)을 식각하여 상기 채널홀들(110)이 형성될 수 있으며, 상기 채널홀들(110)을 형성하기 위하여 식각되는 막들은 위치에 따라 동일할 수 있다. 때문에, 상기 채널홀들(110)은 균일한 제1 폭(W1)을 가질 수 있다.
상기 더미 채널홀들(112)은 계단 형상을 갖는 부위의 예비 계단형 몰드 구조물들(106a) 및 제1 상부 층간 절연막(108)을 관통하여 형성될 수 있다. 상기 제2 영역(R2)의 예비 계단형 몰드 구조물들(106a)은 계단 형상을 가지므로, 상기 제1 상부 층간 절연막(108)은 위치에 따라 막의 두께가 다를 수 있다. 따라서, 상기 더미 채널홀들(112)의 위치에 따라 상기 더미 채널홀들(112)을 형성하기 위하여 식각되는 막들이 서로 다를 수 있다. 예를들어, 상부 계단층에 해당하는 예비 계단형 몰드 구조물(106a) 상에는 상대적으로 제3 방향으로 제1 상부 층간 절연막(108)의 두께가 얇게 형성되고, 하부 계단층에 해당하는 예비 계단형 몰드 구조물(106a) 상에는 상기 제3 방향으로 상대적으로 두꺼운 두께의 제1 상부 층간 절연막(108)이 형성될 수 있다. 즉, 상기 예비 계단형 몰드 구조물(106a)의 가장자리 부위로 갈수록 상기 예비 계단형 몰드 구조물(106a) 상에 형성되는 제1 상부 층간 절연막(108)의 상기 제3 방향으로 두께가 증가될 수 있다.
따라서, 상기 예비 계단형 몰드 구조물(106a)의 가장자리 부위의 더미 채널홀들(112)은 두꺼운 제1 상부 층간 절연막(108) 및 얇은 예비 계단형 몰드 구조물(106a)을 식각하여 형성될 수 있다. 반면에, 상기 제1 영역과 인접하는 상기 예비 계단형 몰드 구조물(106a) 부위의 더미 채널홀들(112)은 얇은 제1 상부 층간 절연막(108) 및 두꺼운 예비 계단형 몰드 구조물을 식각하여 형성될 수 있다.
상기 예비 계단형 몰드 구조물(106a)은 실리콘 산화물 및 실리콘 질화물이 반복 적층되는 구조를 가지고, 상기 제1 상부 층간 절연막(108)은 실리콘 산화물만을 포함할 수 있다. 따라서, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 함께 식각하는 경우, 단일 물질로 이루어진 상기 제1 상부 층간 절연막(108)이 더 빠르게 식각될 수 있다. 그러므로, 상기 채널홀(110) 및 더미 채널홀(112)을 형성하기 위한 이방성 식각 공정에서, 상기 제1 영역의 예비 계단형 몰드 구조물(106a)이 이방성 식각되어 상기 기판(100)이 노출되기 이 전에, 상기 제2 영역의 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)은 상기 기판(100)이 노출될 수 있다. 이 때, 상기 예비 계단형 몰드 구조물(106a)의 가장자리 부위에서 상기 기판(100)이 더 빠르게 노출될 수 있다.
이와같이, 상기 제2 영역(R2)의 경우 기판(100)이 노출된 이 후에도 상기 식각 공정이 계속 수행될 수 있다. 때문에, 상기 제2 영역(R2)에 형성되는 홀의 상부 측벽 부위가 더 식각될 수 있고, 이로인해 상기 더미 채널홀(112)의 내부 폭이 증가될 수 있다. 따라서, 상기 제1 영역(R1)에 형성되는 채널홀(110)보다 상기 제2 영역(R2)에 형성되는 더미 채널홀들(112)의 내부 폭이 더 클 수 있다.
상기 더미 채널홀들(112)은 상기 제1 영역(R1)과 인접하는 부위로부터 가장자리 부위로 갈수록 점진적으로 내부 폭이 증가될 수 있다. 즉, 상기 더미 채널홀들(112)은 예비 계단형 몰드 구조물(106a)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 내부 폭이 점진적으로 증가될 수 있다.
상기 더미 채널홀들(112)의 내부폭이 넓어질수록 상기 더미 채널홀들(112)의 배치 밀도가 감소될 수 있다. 예를들어, 상기 예비 계단형 몰드 구조물(106a)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 더 작은 수의 더미 채널홀들(112)이 형성될 수 있다. 따라서, 상기 예비 계단형 몰드 구조물(106a)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 상기 더미 채널홀들(112)의 배치 밀도가 감소될수 있다.
한편, 상기 예비 계단형 몰드 구조물(106a)의 각 계단층에는 콘택 플러그가 형성될 위치가 확보될 수 있다. 따라서, 상기 콘택 플러그가 형성될 부위에는 더미 채널홀들(112)이 형성되지 않을 수 있다.
도 9를 참조하면, 상기 채널홀들(110) 내부에 채널 구조물들(118a)을 형성하고, 상기 더미 채널홀들(112) 내부에 더미 채널 구조물들(118b)을 형성한다. 예시적인 실시예에서, 상기 채널 구조물(118a) 및 더미 채널 구조물(118b) 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(114)을 더 형성할 수 있다. 이 후, 상기 제1 상부 층간 절연막(108) 및 예비 계단형 몰드 구조물 상에는 제2 상부 층간 절연막(109)을 형성한다. 상기 제2 상부 층간 절연막(109)의 상부면은 평탄할 수 있다.
구체적으로, 상기 채널홀들(110) 및 더미 채널홀들(112)에 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(114)을 형성할 수 있다. 상기 반도체 패턴(114) 상에, 상기 채널홀(110) 내부를 채우는 채널 구조물(118a)과 상기 더미 채널홀(112) 내부를 채우는 더미 채널 구조물(118b)을 형성할 수 있다. 상기 채널 구조물(118a) 및 더미 채널 구조물(118b)은 동일한 적층 구조를 가질 수 있다. 예시적인 실시예에서, 상기 채널 구조물(118a) 및 더미 채널 구조물(118b)은 유전막 구조물(116a), 채널(116b) 및 매립 절연 패턴(116c)을 포함할 수 있다. 상기 유전막 구조물(116a)은 도시하지는 않았지만, 상기 채널(116b) 표면으로부터 적층되는 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 일부 실시예에서, 상기 채널 구조물(118a) 상에는 예를들어, 폴리실리콘을 포함하는 상기 상부 도전 패턴(120)을 형성할 수 있다.
상기 더미 채널 구조물(118b)은 상기 더미 채널홀(112) 내부에 형성되므로, 상기 더미 채널홀(112)과 실질적으로 동일한 폭 및 배치를 가질 수 있다. 따라서, 상기 더미 채널 구조물(118b)은 상기 제1 영역(R1)과 인접하는 부위로부터 가장자리 부위로 갈수록 점진적으로 내부 폭이 증가될 수 있다. 또한, 상기 제1 영역(R1)과 인접하는 부위로부터 가장자리 부위로 갈수록 점진적으로 상기 더미 채널 구조물(118b)의 단위 면적당 개수가 감소될 수 있다. 즉, 상기 예비 계단형 몰드 구조물(106a)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 각 층에 형성되는 상기 더미 채널 구조물(118b)의 개수가 점진적으로 감소될 수 있다.
도 10 및 도 11을 참조하면, 상기 예비 계단형 몰드 구조물(106a), 제1 및 제2 상부 층간 절연막(108, 109)을 이방성 식각하여 상기 제1 방향으로 연장되는 개구부(122)를 형성한다. 따라서, 상기 예비 계단형 몰드 구조물(106a)이 서로 분리되어 상기 개구부(122)의 양 측으로 계단형 몰드 구조물(130)이 형성될 수 있다. 상기 개구부(122)의 저면에는 기판(100) 표면이 노출될 수 있다.
도 11에는 채널 구조물(118a) 및 더미 채널 구조물(118b)은 도시하지 않고, 계단형 몰드 구조물(130)만을 도시하였다.
상기 제1 영역(R1)에 형성되는 계단형 몰드 구조물(130)은 후속 공정을 통해 도전 패턴 구조물들로 변환될 수 있다. 상기 제2 영역(R2)에 형성되는 계단형 몰드 구조물(130)은 후속 공정을 통해 패드 구조물로 변환될 수 있다.
상기 제2 영역(R2)에 형성되는 계단형 몰드 구조물(130)은 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다.
이하에서는, 상기 개구부(122)에 의해 정의되는 각각의 계단형 몰드 구조물(130)은 상기 제1 방향으로의 4개의 계단층을 포함하고, 상기 제2 방향으로 2개의 계단층을 포함한다. 따라서, 상기 계단형 몰드 구조물(130)은 서로 다른 평면을 갖는 8개의 레벨을 가질 수 있다.
도 12를 참조하면, 상기 개구부(122)에 의해 측벽이 노출된 희생막들(104)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막들(104)은 등방성 식각 공정을 통해 제거될 수 있다.
상기 희생막들(104)이 제거됨에 따라, 각 층의 절연막들(102) 사이에 갭(124)이 형성될 수 있다.
상기 희생막들(104)이 제거될 때, 상기 채널 구조물(118a) 및 더미 채널 구조물(118b)에 의해 상기 계단형 몰드 구조물(130)의 절연막들(102)이 안정적으로 지지될 수 있다.
이 때, 상기 더미 채널 구조물(118b)의 폭이 상대적으로 작은 부위는 더 많은 수의 상기 더미 채널 구조물들(118b)이 상기 계단형 몰드 구조물을 지지한다. 때문에, 상기 더미 채널 구조물들(118b)에 의해 상기 계단형 몰드 구조물(130)의 절연막들(102)이 무너지지 않고 상기 갭들(124)을 유지할 수 있다.
또한, 상기 더미 채널 구조물(118b)의 폭이 상대적으로 큰 부위는 상기 더미 채널 구조물들(118b)의 수가 감소될 수 있다. 상기 더미 채널 구조물(118b)의 폭이 크기 때문에, 상기 더미 채널 구조물(118b)의 수가 감소되더라도 상기 계단형 몰드 구조물(130)이 안정적으로 지지될 수 있다. 또한, 상기 더미 채널 구조물들(118b) 사이에 콘택 플러그가 형성될 부위가 충분히 확보할 수 있어서, 상기 더미 채널 구조물들(118b)들과 후속 공정에서 형성되는 상기 콘택 플러그와의 브릿지 불량이 감소될 수 있다.
도 13을 참조하면, 상기 갭들(124) 내부에 도전 물질을 채워넣음으로써 상기 제1 및 제2 영역(R1, R2)에 각각 도전 패턴들(126)을 형성한다.
따라서, 상기 제1 영역(R1)에는 도전 패턴들(126) 및 절연막들(102)이 적층되는 도전 패턴 구조물(140)이 형성될 수 있다. 상기 제2 영역(R2)에는 상기 도전 패턴들(126) 및 절연막(102)이 적층되고 계단 형상을 갖는 패드 구조물들(142)이 형성될 수 있다.
이 때, 상기 패드 구조물(142)의 상기 제1 방향으로 각 층들에서, 상기 더미 채널 구조물(118b)을 제외한 나머지 부위의 면적이 거의 동일할 수 있다. 그러므로, 상기 패드 구조물(142)의 각 층에서 도전 물질들이 채워지기 위한 갭 부위의 부피가 거의 균일하다. 때문에, 상기 도전 패턴들(126)을 형성하기 위하여 상기 각 층에 채워지는 도전 물질의 양은 매우 균일할 수 있다.
상기 개구부(122, 도 10 및 도 11) 내를 채우는 절연 패턴(146, 도 15)을 형성할 수 있다.
도 14 및 도 15를 참조하면, 상기 제1 및 제2 상부 층간 절연막(108, 109)을 관통하여 상기 패드 구조물들(142)의 도전 패턴들(16)과 각각 접촉하는 콘택 플러그들(144)을 형성한다. 상기 콘택 플러그들(144)은 상기 더미 채널 구조물(118b)과 서로 이격되도록 형성된다.
구체적으로, 상기 제1 및 제2 상부 층간 절연막(108, 109) 및 절연막(102)을 식각하여 상기 패드 구조물들(142)에 포함되는 도전 패턴(126)을 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 측벽에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성한 후 상기 제2 상부 층간 절연막(109)의 상부면이 노출되도록 평탄화하는 것을 포함할 수 있다.
상기 제2 상부 층간 절연막(109) 상에 상기 콘택 플러그(144)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)을 형성한다. 상기 배선 라인은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 16 및 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 16 및 도 17에 도시된 수직형 반도체 소자는 각 패드 구조물에 포함되는 계단의 형상을 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 16 및 도 17을 참조하면, 상기 제1 영역(R1) 상에는 상기 도전 패턴 구조물(140) 및 상기 채널 구조물(118a)을 포함할 수 있다. 상기 제2 영역(R2) 상에는 패드 구조물(142), 상기 더미 채널 구조물(118b) 및 상기 콘택 플러그(144)를 포함할 수 있다.
상기 패드 구조물(142)의 가장자리는 계단 형상을 가질 수 있다. 상기 패드 구조물(142)에 포함되는 상기 도전 패턴(126)의 상부면은 계단 형상을 가짐으로써, 각 계단별로 서로 다른 평면을 갖는 레벨들을 가질 수 있다. 상기 패드 구조물들(142) 각각에 포함되는 각 패드의 수는 상기 제1 영역(R1)에 형성되는 도전 패턴들(126)의 적층 수와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 패드 구조물(142)은 제1 방향으로만 계단이 형성될 수 있다. 일 예로, 도시된 것과 같이, 상기 패드 구조물(142)은 상기 제1 방향으로의 4개의 계단층을 포함하므로, 상기 제1 영역(R1)에 형성되는 도전 패턴들(126)은 4층의 도전 패턴이 적층될 수 있다.
상기 더미 채널 구조물들(118b)의 폭 및 배치는 도 1 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
즉, 상기 패드 구조물(142)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 상기 더미 채널 구조물(118b)의 폭이 점진적으로 증가될 수 있다. 또한, 상기 패드 구조물(142)에서, 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 각 층에 형성되는 상기 더미 채널 구조물(118b)의 개수가 점진적으로 감소될 수 있다.
상기 수직형 반도체 소자는 도 3 내지 도 14를 참조로 설명한 공정과 유사한 공정을 통해 형성될 수 있다. 다만, 도 4 내지 6을 참조로 설명한 예비 계단형 몰드 구조물을 형성하기 위한 공정에서, 제1 방향으로 계단들이 형성되도록 패터닝할 수 있다. 또한, 도 10을 참조로 설명한 개구부 형성 공정에서, 상기 개구부의 형성 위치가 달라질 수 있다. 즉, 상기 개구부에 의해, 상기 예비 계단형 몰드 구조물이 서로 분리되어 상기 개구부의 양 측으로 상기 제1 방향으로 계단층들이 형성될 수 있다.
도 18은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 18에 도시된 반도체 소자는 각 패드 구조물 상에 형성되는 콘택 플러그의 배치를 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 18을 참조하면, 상기 제1 영역(R1) 상에는 상기 도전 패턴 구조물(140) 및 상기 채널 구조물(118a)이 구비될 수 있다. 상기 제2 영역(R2) 상에는 패드 구조물(142), 상기 더미 채널 구조물(118b) 및 상기 콘택 플러그(144)가 구비될 수 있다.
상기 패드 구조물(142)의 가장자리는 도 1 및 도 2에 도시된 것과 동일하게 계단 형상을 가질 수 있다. 상기 콘택 플러그(144)는 상기 제1 및 제2 상부 층간 절연막들을 관통하여 상기 패드 구조물(142)의 각 도전 패턴들의 상부면과 접할 수 있다.
상기 콘택 플러그(144)는 상기 각 레벨의 도전 패턴의 상부면에 위치하지만, 상기 상부면 내의 특정한 위치에 한정되지 않을 수 있다. 예시적인 실시예에서, 상기 각 레벨의 도전 패턴의 상부면 상에 형성되는 콘택 플러그들(144)은 상기 제1 방향으로 서로 나란하지 않게 배치될 수 있다.
일 예로, 도시된 것과 같이, 상기 패드 구조물(142)에서 최하부 계단층에 위치하는 콘택 플러그(144)는 상기 도전 패턴의 상부면의 중심 부위에 위치할 수 있다. 그러나, 상기 패드 구조물(142)에서 상기 제1 방향으로 상부 계단층으로 갈수록 상기 콘택 플러그(144)는 상기 계단층의 상부면의 중심 부위로부터 상기 제1 방향과 일정 각도를 갖는 사선 방향으로 배치될 수 있다.
이 때, 상기 패드 구조물(142)에서 상기 제1 방향으로 상부 계단층으로 갈수록 서로 이웃하는 콘택 플러그(144)들 사이의 거리는 제2 방향으로 점점 더 증가될 수 있다. 즉, 상기 상부 계단층에 배치되는 콘택 플러그(144)들은 상대적으로 상기 개구부(122)와 더 가깝게 배치될 수 있다. 이와같이, 서로 이웃하는 콘택 플러그들(144) 사이의 거리가 증가됨으로써, 상기 콘택 플러그들(144) 상에 배선들이 형성될 수 있는 공간이 더 넓어질 수 있다.
설명한 것과 같이, 상기 각 레벨의 도전 패턴의 상부면 상에 형성되는 콘택 플러그들(144)이 특정 위치에 한정하여 배치되지 않기 때문에, 상기 콘택 플러그들(144) 상에 상기 배선들을 보다 용이하게 배치할 수 있다.
도 19는 수직형 반도체 소자에서 셀 배치를 나타내는 평면도이다. 도 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 20을 참조로, 도 19에서 반도체 칩의 가장자리에 배치되는 메모리 셀들(10)에 한정하여 설명한다.
도 20을 참조하면, 상기 제1 영역(R1) 상에는 상기 도전 패턴 구조물(140) 및 상기 채널 구조물(118a)이 구비될 수 있다. 상기 제2 영역(R2) 상에는 패드 구조물(142), 상기 더미 채널 구조물(118b) 및 상기 콘택 플러그(144)가 구비될 수 있다.
상기 패드 구조물(142)의 가장자리는 도 1 및 도 2에 도시된 것과 동일하게 계단 형상을 가질 수 있다. 상기 콘택 플러그(144)는 제1 및 제2 상부 층간 절연막들을 관통하여 상기 패드 구조물(142)의 도전 패턴의 상부면과 접할 수 있다.
상기 더미 채널 구조물들(118b)은 형성된 위치별로 각각의 계단을 관통하여 형성되는 더미 채널 구조물들(118b)의 단위 면적당 개수가 서로 다를 수 있다. 예를들어, 특정 계단을 관통하여 형성된 더미 채널 구조물(118b)의 폭이 상대적으로 넓으면, 상기 넓은 폭을 갖는 더미 채널 구조물들(118b)이 형성된 계단에는 상대적으로 작은 수의 더미 채널 구조물(118b)이 배치될 수 있다.
상기 패드 구조물(142)에서 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 상기 더미 채널 구조물(118b)의 폭이 점진적으로 증가될 수 있다. 그러나, 반도체 칩의 가장자리에 배치되는 메모리 셀들의 경우, 최하부 계단층에 형성되는 더미 채널 구조물(118b)의 폭은 두 번째 계단층에 형성되는 더미 채널 구조물(118b)의 폭 보다 더 작을 수 있다. 따라서, 두 번째 계단층에 형성되는 더미 채널 구조물(118b)은 가장 큰 폭을 가질 수 있다.
또한, 상기 패드 구조물(142)에서, 상기 제1 방향으로 상부 계단층으로부터 하부 계단층으로 갈수록 각 층에 형성되는 상기 더미 채널 구조물(118b)의 개수가 점진적으로 감소될 수 있다. 그러나, 반도체 칩의 가장자리에 배치되는 메모리 셀들의 경우, 최하부 계단층에 형성되는 더미 채널 구조물(118b)의 개수는 두 번째 계단층에 형성되는 더미 채널 구조물(118b)의 개수보다 더 많을 수 있다. 따라서, 두 번째 계단층에 형성되는 더미 채널 구조물(118b)은 가장 작은 개수를 가질 수 있다.
상기 반도체 칩의 가장자리에 배치되는 메모리 셀들의 경우, 최하부 계단층의 주변에는 다른 패턴들이 형성되어 있지 않다. 그리고, 상기 예비 계단형 몰드 구조물에 더미 채널홀을 형성하는 공정에서, 최하부 계단층과 인접하는 부위에는 식각 마스크가 높게 형성되어 있다. 때문에, 상기 최하부 계단층 부위에 형성되는 더미 채널홀들은 상기 식각 마스크에 기인하여 상대적으로 식각 속도가 감소될 수 있으며, 이에 따라 두 번째 계단층에 형성되는 더미 채널홀보다 감소된 폭을 가질 수 있다. 그러므로, 설명한 것과 같이, 최하부 계단층에 형성되는 더미 채널 구조물(118b)의 폭은 두 번째 계단층에 형성되는 더미 채널 구조물(118b)의 폭 보다 더 작을 수 있다. 또한, 상기 더미 채널 구조물(118b)의 폭을 고려하여, 두 번째 계단층에 형성되는 더미 채널 구조물(118b)은 가장 작은 개수를 가질 수 있다.
상술한 바와 같이, 상기 패드 구조물(142)의 각 레벨의 도전 패턴의 상부면을 관통하여 형성되는 더미 채널 구조물들(118b)의 폭은 각각 다를 수 있다. 또한, 상기 각 레벨의 도전 패턴에 형성되는 더미 채널 구조물(118b)의 폭이 증가됨에 따라, 상기 각 레벨의 도전 패턴에 형성되는 더미 채널 구조물(118b)의 개수를 감소시킬 수 있다. 이와같이, 상기 더미 채널 구조물(118b)의 폭 및 개수를 조절함으로써, 수직형 메모리 소자가 높은 안정성을 가질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 절연막
104 : 희생막 106 : 예비 몰드 구조물
106a : 예비 계단형 몰드 구조물
108 : 제1 상부 층간 절연막
109 : 제2 상부 층간 절연막
110 : 채널홀 112 : 더미 채널홀
114 : 반도체 패턴 118a : 채널 구조물
118b : 더미 채널 구조물
122 : 개구부 126 : 도전 패턴
130 : 계단형 몰드 구조물
140 : 도전 패턴 구조물 142 : 패드 구조물
144 : 콘택 플러그

Claims (10)

  1. 기판의 제1 영역 상에 형성되고, 도전 패턴 및 절연막이 반복 적층되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 배치되는 채널 구조물들;
    상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 더미 채널 구조물들; 및
    상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 각각 접촉하는 콘택 플러그들을 포함하고,
    상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들 중 적어도 하나의 계단층에 형성되는 더미 채널 구조물의 개수는 상기 패드 구조물의 다른 계단층에 형성되는 더미 채널 구조물들의 개수와 다른 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 패드 구조물의 각 계단층을 관통하여 형성되는 더미 채널 구조물들 중 적어도 하나의 계단층을 관통하여 형성되는 더미 채널 구조물의 폭은 상기 패드 구조물의 다른 계단층에 형성되는 더미 채널 구조물들의 폭과 다른 수직형 반도체 소자.
  3. 제2항에 있어서, 상기 패드 구조물의 계단층을 관통하여 형성된 더미 채널 구조물의 폭이 상대적으로 넓으면, 상기 넓은 폭을 갖는 더미 채널 구조물들이 형성된 계단층에는 상대적으로 작은 수의 더미 채널 구조물이 배치되는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 패드 구조물에서 상기 제1 방향으로 상부 계단층에서 하부 계단층으로 갈수록 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들의 폭이 점진적으로 증가되고, 상기 패드 구조물에서 상기 제1 방향으로 상부 계단층에서 하부 계단층으로 갈수록 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들의 수가 감소되는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 패드 구조물에서 상기 제1 방향으로 상부 계단층에서 하부 계단층으로 갈수록 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들의 폭이 점진적으로 증가되고, 상기 제1 방향으로 최하부 계단층에 형성되는 더미 채널 구조물의 폭은 두 번째 계단층에 형성되는 더미 채널 구조물의 폭보다 더 작고,
    상기 패드 구조물에서 상기 제1 방향으로 상부 계단층에서 하부 계단층으로 갈수록 상기 패드 구조물의 각 계단층에 형성되는 더미 채널 구조물들의 수가 감소되고, 상기 제1 방향으로 최하부 계단층에 형성되는 더미 채널 구조물의 폭은 두 번째 계단층에 형성되는 더미 채널 구조물의 폭보다 더 큰 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 콘택 플러그들은 상기 패드 구조물의 각 계단층의 상부면의 중심 부위에, 상기 제1 방향으로 나란하게 배치되는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 패드 구조물의 최하부 계단층의 상부면에 위치하는 콘택 플러그는 상기 최하부 계단층의 중심 부위에 위치하고, 상기 패드 구조물의 상부 계단층으로 갈수록 상기 계단층의 상부면의 중심부위로부터 상기 제1 방향과 일정 각도를 갖는 사선 방향으로 배치되는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 패드 구조물의 제2 측벽은 상기 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 계단 형상을 갖는 패드 구조물을 포함하는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 채널 구조물은 제1 폭을 갖고, 상기 더미 채널 구조물은 상기 제1 폭과 동일하거나 상기 제1 폭보다 넓은 제2 폭을 갖는 수직형 반도체 소자.
  10. 기판의 제1 영역 상에 형성되고, 도전 패턴 및 절연막이 반복 적층되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 및 절연막이 반복 적층되고, 제1 측벽은 상기 도전 패턴 구조물의 측벽과 접하고, 제2 측벽은 상기 제1 방향으로 계단 형상을 갖는 패드 구조물;
    상기 도전 패턴 구조물을 관통하는 채널 구조물들;
    상기 패드 구조물을 관통하는 더미 채널 구조물들; 및
    상기 패드 구조물에 포함되는 도전 패턴들의 상부면과 각각 접촉하는 콘택 플러그들을 포함하고,
    상기 더미 채널 구조물들이 형성되는 위치별로 상기 더미 채널 구조물의 단위 면적당 개수가 다른 수직형 반도체 소자.
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