KR20150096583A - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자들이 제공한다. 이 3차원 반도체 소자는 전극 구조체의 각 셀 패드 및 그 아래의 전극 구조체를 관통하는 복수의 더미 필라들을 포함한다. 상기 복수의 더미 필라들로 인하여, 전극 구조체를 형성하기 위한 몰드 구조체의 절연 패턴들의 변형 또는 접촉을 방지할 수 있다. 이로써, 우수한 신뢰성을 갖는 3차원 반도체 소자를 구현할 수 있다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위하여, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(즉, 3차원 메모리 소자들)이 제안되어 왔다. 하지만, 3차원 메모리 소자들의 구조적 특성들로 인하여, 3차원 메모리 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 적층 구조체의 열화를 최소화하거나 방지할 수 있는 3차원 반도체 소자들을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 소자들을 제공한다. 본 발명의 일 양태에 따르면, 3차원 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 배치된 전극 구조체, 상기 전극 구조체는 접지 선택 전극, 스트링 선택 전극 및 상기 접지 및 스트링 선택 전극들 사이에서 차례로 적층된 셀 전극들을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들 및 스트링 선택 패드를 각각 포함하는 것; 상기 제1 영역 내 상기 전극 구조체를 관통하는 복수의 수직 패턴들; 상기 각 셀 패드 및 상기 각 셀 패드 아래의 전극 구조체를 관통하는 복수의 더미 필라들; 및 상기 각 셀 패드에 접속된 콘택 플러그를 포함할 수 있다. 상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 각 셀 패드와 이에 인접한 패드의 경계(boundary)를 관통하는 더미 필라를 포함할 수 있다.
일 실시예에서, 평면적 관점에서 상기 각 셀 패드에 접속된 콘택 플러그는 상기 각 셀 패드를 관통하는 상기 복수의 더미 필라들에 의해 둘러싸일 수 있다.
일 실시예에서, 상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 경계로부터 옆으로 이격된 제2 더미 필라를 포함할 수 있다. 상기 각 셀 패드에 접속된 콘택 플러그는 상기 경계를 관통하는 상기 더미 필라와 상기 전극 구조체의 길이 방향으로 정렬될 수 있으며, 상기 제2 더미 필라와 상기 길이 방향에 수직한 방향으로 정렬될 수 있다.
일 실시예에서, 상기 각 더미 필라는 상기 수직 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 더미 필라들의 상부면들은 상기 수직 패턴들의 상부면들과 실질적으로 동일한 레벨에 배치될 수 있으며, 상기 더미 필라들의 하부면들은 상기 수직 패턴들의 하부면들과 실질적으로 동일한 레벨에 배치될 수 있다.
일 실시예에서, 상기 각 수직 패턴은 상기 기판으로부터 위로 연장된 수직형 반도체 패턴을 포함할 수 있으며, 터널 절연막, 전하 저장막 및 블로킹 절연막이 상기 수직형 반도체 패턴 및 상기 각 셀 전극 사이에 개재될 수 있다.
본 발명의 다른 양태에 따르면, 3차원 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 배치된 전극 구조체, 상기 전극 구조체는 스트링 선택 전극, 접지 선택 전극 및 상기 스트링 및 접지 선택 전극들 사이에서 차례로 적층된 셀 전극들을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들 및 스트링 선택 패드를 각각 포함하는 것; 상기 제1 영역 내 상기 전극 구조체를 관통하는 복수의 수직 패턴들; 상기 각 셀 패드 및 상기 각 셀 패드 아래의 전극 구조체를 관통하는 복수의 더미 필라들; 및 상기 각 셀 패드에 접속된 콘택 플러그를 포함하되, 평면적 관점에서 상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 각 셀 패드에 접속된 상기 콘택 플러그를 둘러싸는 형태로 배열될 수 있다.
일 실시예에서, 평면적 관점에서 상기 각 셀 패드를 관통하는 상기 더미 필라들은 제1 가상 다각형의 꼭지점들에 각각 배치된 더미 필라들을 포함할 수 있으며, 상기 각 셀 패드에 접속된 상기 콘택 플러그는 상기 제1 가상 다각형의 중심점에 배치될 수 있다.
일 실시예에서, 평면적 관점에서 상기 전극 구조체의 가장자리를 관통하는 외부 수직 패턴들 및 상기 전극 구조체의 중앙 영역을 관통하는 내부 수직 패턴들을 포함할 수 있다. 평면적 관점에서, 상기 각 내부 수직 패턴은 제2 가상 다각형의 중심점에 배치될 수 있으며, 상기 각 내부 수직 패턴을 둘러싸는 이웃한 수직 패턴들은 상기 제2 가상 다각형의 꼭지점들에 각각 배치될 수 있다. 상기 제1 가상 다각형의 변들의 수는 상기 제2 가상 다각형의 변들의 수와 동일할 수 있다.
일 실시예에서, 상기 제1 가상 다각형의 면적은 상기 제2 가상 다각형의 면적과 다를 수 있다.
일 실시예에서, 상기 제1 및 제2 가상 다각형들의 각각은 육각형일 수 있다.
일 실시예에서, 상기 각 셀 패드를 관통하는 상기 더미 필라들은, 상기 각 셀 패드와 이에 인접한 패드의 경계를 관통하는 제1 더미 필라; 상기 경계로부터 옆으로 이격된 제2 더미 필라; 및 상기 제1 더미 필라의 일 측의 상기 경계를 관통하고 상기 제2 더미 필라와 상기 전극 구조체의 길이 방향으로 정렬된 추가 더미 필라를 포함할 수 있다.
일 실시예에서, 상기 제1 가상 다각형의 일 변이 상기 각 셀 패드 및 이에 인접한 패드의 경계와 중첩될 수 있으며, 상기 제1 가상 다각형의 상기 일 변의 양 꼭지점들에 배치된 더미 필라들은 상기 경계를 관통할 수 있다.
상술된 3차원 반도체 소자에서, 상기 더미 필라들이 상기 각 셀 패드 및 그 아래의 전극 구조체를 관통한다. 이로 인하여, 상기 더미 필라들이 상기 전극 구조체의 상기 패드들을 지지할 수 있다. 또한, 상기 더미 필라들은 상기 전극 구조체의 형성을 위한 대체 공정 시에 몰드 적층 구조체를 지지하여, 상기 패드들이 형성되는 빈 영역들의 형태 변형을 최소화하거나 방지할 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다.
도 2는 도 1에 개시된 3차원 반도체 소자의 더미 필라들을 설명하기 위하여 하나의 전극 구조체를 도시한 평면도이다.
도 3은 도 1의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도이다.
도 4a는 본 발명의 도 3의 수직 구조체의 일 예 및 더미 필라의 일 예를 설명하기 위하여 도 3의 K 및 M 부분들을 확대한 도면이다.
도 4b는 본 발명의 도 3의 수직 구조체의 일 예 및 더미 필라의 다른 예를 설명하기 위하여 도 3의 K 및 M 부분들을 확대한 도면이다.
도 4c 및 도 4d는 도 3의 수직 구조체의 다른 예들을 설명하기 위한 도 3의 K 부분의 확대 도면들이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일 변형예를 나타내기 위한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다른 변형예를 나타내기 위한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내기 위한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내기 위한 평면도이다.
도 9는 도 8의 선들 IV-IV', V-V', 및 VI-VI'을 따라 취해진 단면도이다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도들이다.
도 17은 도 12의 홀들을 형성하기 위한 조명계의 조리개(aperture)의 일 예를 나타내는 평면도이다.
도 18 내지 도 21은 도 8 및 도 9에 개시된 3차원 반도체 소자의 제조 방법을 설명하기 위하여 도 8의 선들 IV-IV', V-V', 및 VI-VI'을 따라 취해진 단면도들이다.
도 22는 본 발명의 다른 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다.
도 23은 도 23의 선들 A-A' 및 B-B'을 따라 취해진 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 3차원 반도체 소자의 변형예를 나타내는 평면도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다. 도 2는 도 1에 개시된 3차원 반도체 소자의 더미 필라들을 설명하기 위하여 하나의 전극 구조체를 도시한 평면도이다. 도 2에서, 상기 더미 필라들의 배열을 명확하게 예시하기 위하여 도 1의 배선들이 생략되었다. 도 3은 도 1의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도이다.
도 1, 도 2, 및 도 3을 참조하면, 기판(100)은 제1 영역(50) 및 제2 영역(60)을 포함할 수 있다. 상기 기판(100)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 제1 영역(50)은 메모리 셀들이 3차원으로 배열되는 셀 영역에 해당할 수 있으며, 상기 제2 영역(60)은 패드들이 형성되는 연결 영역에 해당할 수 있다.
전극 구조체들(ES)이 상기 기판(100) 상에 배치된다. 상기 전극 구조체들(ES)은 상기 제1 영역(50)으로부터 상기 제2 영역(60)내로 연장될 수 있다. 상기 전극 구조체들(ES)은 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 각 전극 구조체(ES)는 상기 제1 영역(50)의 기판(100) 상에 차례로 적층된 전극들(133, 135, 137)을 포함한다. 상기 적층된 전극들(133, 135, 137)은 서로 절연된다. 즉, 상기 각 전극 구조체(ES)는 상기 적층된 전극들(133, 135, 137) 사이에 배치된 절연 패턴들(110a)을 포함할 수 있다. 상기 전극들(133, 135, 137) 및 상기 절연 패턴들(110a)은 상기 기판(100) 상에 교대로 적층 될 수 있다. 상기 전극들(133, 135, 137)은 상기 제2 영역(60) 내에서 계단식 구조를 이루는 패드들(133p, 135p, 137p; pads)을 각각 포함한다. 즉, 상기 패드들(133p, 135p, 137p)은 상기 제1 영역(50) 내 상기 전극들(133, 135, 137)로부터 상기 제1 방향(D1)으로 각각 연장되어 상기 제2 영역(60) 내에서 상기 계단식 구조를 이룬다. 상기 절연 패턴들(110a)도 상기 제2 영역(60) 내로 연장되어 상기 패드들(133p, 135p, 137p)을 각각 덮을 수 있다.
상기 각 전극 구조체(ES)의 상기 전극들(133, 135, 137)은 접지 선택 전극(133; ground selection electrode), 스트링 선택 전극(137; string selection electrode) 및 상기 접지 및 스트링 선택 전극들(133, 137) 사이에서 차례로 적층된 셀 전극들(135)을 포함한다. 상기 패드들(133p, 135p, 137p)은 접지 선택 패드(133p), 셀 패드들(135p) 및 스트링 선택 패드(137p)을 포함한다. 상기 접지 선택, 셀 및 스트링 선택 패드들(133p, 135p, 137p)은 상기 접지 선택, 셀 및 스트링 선택 전극들(133, 135, 137)로부터 각각 연장된다.
상기 각 전극 구조체(ES)는 상기 제2 영역(60) 내에서 적어도 상기 셀 및 접지 선택 패드들(133p, 135p)을 덮는 캡핑 절연 패턴(115a, capping insulation pattern)을 더 포함할 수 있다. 상기 캡핑 절연 패턴(115a)은 절연 물질(예컨대, 실리콘 산화물)로 형성될 수 있다. 이에 더하여, 상기 각 전극 구조체(ES)는 상기 접지 선택 전극(133) 및 접지 선택 패드(133p) 아래에 배치된 버퍼 절연 패턴(103a)을 더 포함할 수 있다. 상기 버퍼 절연 패턴(103a)은 절연 물질(예컨대, 실리콘 산화물)로 형성될 수 있다.
복수의 수직 패턴들(VP)이 상기 제1 영역(50) 내의 상기 각 전극 구조체(ES)를 관통할 수 있다. 상기 수직 패턴들(VP)은 상기 기판(100)과 접촉할 수 있다. 상기 각 수직 패턴(VP)은 적어도 반도체막을 포함할 수 있다. 상기 수직 패턴(VP)은 도 4a 내지 도 4d를 참조하여 후술한다.
도 1 및 도 2에 개시된 바와 같이, 상기 수직 패턴들(VP)은 평면적 관점에서 2차원적으로 배열될 수 있다. 상기 수직 패턴들(VP)은 상기 제1 방향(D1)과 평행한 복수의 행들을 구성할 수 있다. 일 실시예에서, 상기 각 전극 구조체(ES)를 관통하는 상기 수직 패턴들(VP)은 4개의 행들을 구성할 수 있다. 상기 4개의 행들 내에서 서로 인접한 2개의 행들의 상기 수직 패턴들(VP)은 상기 제1 방향(D1)을 따라 지그재그(zigzag) 형태로 배열될 수 있다.
더미 필라들(DP1, DP2, DPe; dummy pillar)이 상기 제2 영역(60) 내 상기 적층 구조체들(ES)를 관통한다. 상기 더미 필라들(DP1, DP2)은 상기 기판(100)과 접촉될 수 있다. 도 3에 개시된 바와 같이, 상기 더미 필라들(DP1, DP2, DPe)의 상부면들은 상기 수직 패턴들(VP)의 상부면들과 동일한 레벨(또는 높이)에 배치될 수 있으며, 상기 더미 필라들(DP1, DP2, DPe)의 하부면들은 상기 수직 패턴들(VP)의 하부면들과 동일한 레벨(또는 높이)에 배치될 수 있다. 상기 더미 필라들(DP1, DP2, DPe)의 각각은 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 이는 도 4a 내지 도 4d를 참조하여 후술한다.
복수의 더미 필라들(DP1 및 DP2, 또는 DP1, DP2 및 DPe)이 상기 캡핑 절연 패턴(115a), 상기 각 패드(133p, 135p 또는 137p) 및 상기 각 셀 패드(135p) 아래의 적층 구조체(ES)를 관통한다. 일 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)의 수는 다른 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)의 수와 동일할 수 있다. 상기 스트링 선택 패드(137p)을 관통하는 상기 더미 필라들(DP1, DP2)의 수는 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)의 수와 동일하거나 다를 수 있다. 상기 접지 선택 패드(133p)을 관통하는 상기 더미 필라들(DP1, DP2, DPe)의 수는 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)의 수와 동일하거나 다를 수 있다.
공통 소오스 영역들(CS)이 상기 전극 구조체들(ES) 사이의 공간들 아래의 기판(100) 내에 형성될 수 있다. 상기 기판(100)은 제1 도전형의 도펀트들로 도핑될 수 있으며, 상기 공통 소오스 영역들(CS)은 상기 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 제1 절연막(140)이 상기 전극 구조체들(ES) 사이의 공간들을 채울 수 있다. 이에 더하여, 상기 제1 절연막(140)은 상기 전극 구조체들(ES)의 상부면들을 덮을 수 있다. 상기 제1 절연막(140)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(145)이 상기 제2 영역(60) 내에서 상기 각 전극 구조체(ES)의 상기 셀 패드들(135p)에 각각 접속될 수 있다. 상기 셀 콘택 플러그들(145)은 상기 제2 영역(60) 내에서 상기 제1 절연막(140), 상기 캡핑 절연 패턴(115a), 및 절연 패턴들(110a)을 관통할 수 있다. 스트링 선택 콘택 플러그(147)가 상기 스트링 선택 패드(137p)에 접속될 수 있으며, 접지 선택 콘택 플러그(143)가 상기 접지 선택 패드(133p)에 접속될 수 있다. 상기 스트링 선택 콘택 플러그(147)는 상기 제1 절연막(140), 및 상기 스트링 선택 패드(137p) 상의 상기 절연 패턴(110a)을 관통할 수 있다. 상기 접지 선택 콘택 플러그(143)는 상기 제1 절연막(140), 상기 캡핑 절연 패턴(115a), 및 상기 접지 선택 패드(133p) 상의 상기 절연 패턴(110a)을 관통할 수 있다.
일 실시예에 따르면, 도 2에 개시된 바와 같이, 상기 각 셀 패드(135p)을 관통하는 상기 더미 필라들(DP1, DP2)은 평면적 관점에서 상기 각 셀 패드(135p)에 접속된 셀 콘택 플러그(145)를 둘러싸는 형태로 배열될 수 있다. 일 실시예에서, 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)은 평면적 관점에서 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다. 구체적으로, 상기 각 셀 패드(135p)의 상기 더미 필라들(DP1, DP2)의 중심점들이 상기 제1 가상 다각형(10)의 꼭지점들과 각각 중첩될 수 있다. 예컨대, 상기 제1 가상 다각형(10)은 도 2에 개시된 바와 같이 육각형일 수 있다. 따라서, 6개의 더미 필라들(DP1, DP2)이 상기 셀 콘택 플러그(145)를 둘러쌀 수 있다. 평면적 관점에서, 상기 각 셀 패드(135p)에 접속된 상기 셀 콘택 플러그(145)는 상기 제1 가상 다각형(10)의 중심점에 배치될 수 있다.
도 1 및 도 2에 개시된 바와 같이, 상기 수직 패턴들(VP)은 평면적 관점에서 상기 전극 구조체(ES)의 가장자리를 관통하는 외부 수직 패턴들(VP) 및 상기 전극 구조체(ES)의 중앙 영역을 관통하는 내부 수직 패턴들(VP)을 포함할 수 있다. 다시 말해서, 상기 외부 수직 패턴들(VP)은 상기 수직 패턴들(VP)의 상기 복수의 행들 중에서 최외곽 행들을 구성할 수 있으며, 상기 내부 수직 패턴들(VP)은 상기 복수의 행들 중에서 내부 행들을 구성할 수 있다. 도 2에 개시된 바와 같이, 상기 각 내부 수직 패턴(VP)을 둘러싸는 이웃한 수직 패턴들(VP)은 평면적 관점에서 제2 가상 다각형(20)의 꼭지점들에 각각 배치될 수 있으며, 상기 각 내부 수직 패턴(VP)은 상기 제2 가상 다각형(20)의 중심점에 배치될 수 있다.
상기 제2 가상 다각형(20)의 변들의 수는 상기 제1 가상 다각형(10)의 변들 수와 동일할 수 있다. 예컨대, 상기 제2 가상 다각형(20)은 상기 제1 가상 다각형(10)처럼 육각형일 수 있다. 일 실시예에서, 상기 제1 가상 다각형(10)의 평면적은 상기 제2 가상 다각형(20)의 평면적과 다를 수 있다. 일 실시예에서, 상기 제1 가상 다각형(10)의 평면적은 상기 제2 가상 다각형(20)의 평면적 보다 클 수 있다.
계속해서, 도 1 내지 도 3을 참조하면, 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)은 상기 각 셀 패드(135p)와 이에 인접한 패드(135p, 133p 또는 137p)의 경계(boundary)를 관통하는 제1 더미 필라(DP1) 및 상기 경계로부터 옆으로 이격된 제2 더미 필라(DP2)를 포함할 수 있다. 이때, 상기 각 셀 패드(135p) 및 이에 인접한 상기 패드(135p, 133p 또는 137p)는 상기 제1 더미 필라(DP1)를 공유할 수 있다. 일 실시예에서, 상기 제1 가상 다각형(10)의 하나의 꼭지점이 상기 경계와 중첩될 수 있다. 일 실시예에서, 도 2에 개시된 바와 같이, 상기 각 셀 패드(135p)는 한 쌍의 경계들을 가질 수 있다. 상기 제1 가상 다각형(10)이 상기 육각형인 경우에, 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)은 2개의 제1 더미 필라들(DP1) 및 4개의 제2 더미 필라들(DP2)를 포함할 수 있으며, 상기 각 셀 패드(135p) 및 상기 각 셀 패드(135p) 양 측의 패드들은 상기 2개의 제1 더미 필라들(DP1)를 공유할 수 있다.
일 실시예에서, 스트링 선택 패드(137p)를 관통하는 더미 필라들(DP1, DP2)도 상기 스트링 선택 패드(137p)와 이에 인접한 셀 패드(135p)의 경계를 관통하는 제1 더미 필라(DP1) 및 상기 경계로부터 옆으로 이격된 제2 더미 필라(DP2)를 포함할 수 있다. 상기 스트링 선택 패드(137p)는 상기 전극 구조체(ES)의 최상위에 배치될 수 있다. 이로써, 상기 스트링 선택 패드(137p)는 하나의 경계를 가질 수 있다. 일 실시예에서, 상기 스트링 선택 패드(137p)를 관통하는 상기 더미 필라들(DP1, DP2)도 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다.
접지 선택 패드(133p)를 관통하는 더미 필라들(DP1, DP2, DPe)은 상기 접지 선택 패드(133p)와 이에 인접한 셀 패드(135p)의 경계를 관통하는 제1 더미 필라(DP1), 상기 경계로부터 옆으로 이격된 제2 더미 필라(DP2), 및 상기 경계와 대향된 끝 변(end-side)를 관통하는 엔드 더미 필라(DPe; end dummy pillar)를 포함할 수 있다. 상기 접지 선택 패드(133p)를 관통하는 상기 더미 필라들(DP1, DP2, DPe)도 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다. 일 실시예에서, 도 8에 개시된 바와 같이, 상기 엔드 더미 필라(DPe)는 생략될 수도 있다.
도 1 내지 도 3을 다시 참조하면, 제1 배선들(151)이 상기 제1 영역(50)내 상기 제1 절연막(140) 상에 배치될 수 있다. 상기 제1 배선들(151)은 상기 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 각 전극 구조체(ES)를 관통하는 상기 수직 패턴들(VP)은 상기 제1 배선들(151)에 각각 전기적으로 접속될 수 있다. 상기 각 수직 패턴(VP)은 상기 제1 절연막(140)을 관통하는 배선 플러그(149)를 통하여 상기 제1 배선(151)에 전기적으로 접속될 수 있다. 일 실시예에서, 상기 제1 배선들(151)은 비트 라인들에 해당할 수 있으며, 상기 셀 전극들(135)은 워드 라인들에 해당할 수 있다. 상기 접지 선택 전극(133)은 접지 선택 라인에 해당할 수 있으며, 상기 스트링 선택 전극(137)은 스트링 선택 라인에 해당할 수 있다.
제2 배선들(152)이 상기 제2 영역(60) 내 상기 제1 절연막(140) 상에 나란히 배치될 수 있다. 상기 제2 배선들(152)은 상기 각 전극 구조체(ES)의 상기 셀 및 접지 선택 콘택 플러그들(145, 143)에 각각 접속될 수 있다. 일 실시예에서, 상기 제1 배선들(151) 및 상기 제2 배선들(152)은 도 2에 개시된 바와 같이, 동일한 레벨에 배치될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에서, 상기 제1 배선들(151)은 상기 제2 배선들(152)과 다른 레벨에 배치될 수도 있다.
제2 절연막(160)이 상기 제1 및 제2 배선들(151, 152) 및 제1 절연막(140) 상에 배치될 수 있다. 예컨대, 상기 제2 절연막(160)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상부 배선들(170)이 상기 제2 영역(60)내 상기 제2 절연막(160) 상에 배치될 수 있다. 상기 상부 배선들(170)은 상기 스트링 선택 콘택 플러그들(147)에 각각 전기적으로 접속될 수 있다. 상기 상부 배선(170)은 상기 제2 절연막(160)을 관통하는 상부 플러그(165)를 통하여 상기 스트링 선택 콘택 플러그(147)에 전기적으로 접속될 수 있다. 일 실시예에서, 상기 상부 배선들(170)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다.
상술된 3차원 반도체 소자에 따르면, 상기 더미 필라들(DP1, DP2, DPe)이 상기 제2 영역(60) 내에서 상기 계단식 구조를 이루는 상기 패드들(133p, 135p, 137p)를 관통하여 상기 기판(100)에 접속될 수 있다. 상기 더미 필라들(DP1, DP2, DPe)이 상기 전극 구조체(ES)를 지지함으로써, 상기 전극 구조체(ES)의 형태 변형이 최소화될 수 있다. 또한, 상기 더미 필라들(DP1, DP2, DPe)은 상기 전극 구조체(ES)의 형성을 위한 대체 공정(replacement process) 동안에 몰드 적층 구조체를 지지할 수 있다. 이로 인하여, 상기 패드들(133p, 135p, 137p)의 형태 변형을 최소화시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖는 3차원 반도체 소자를 구현할 수 있다.
상술된 바와 같이, 상기 제1 더미 필라(DP1), 상기 제2 더미 필라(DP2) 및 상기 엔드 더미 필라(DPe)는 서로 동일한 구조 및 동일한 물질을 갖는다. 또한, 상기 더미 필라들(DP1, DP2, DPe)은 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 상기 수직 패턴(VP) 및 상기 더미 필라의 예들을 도 4a 내지 도 4d를 참조하여 설명한다. 이하에서, 상기 제2 더미 필라(DP2)는 상기 더미 필라들(DP1, DP2, DPe)의 대표 예로서 설명된다.
도 4a는 본 발명의 도 3의 수직 구조체의 일 예 및 더미 필라의 일 예를 설명하기 위하여 도 3의 K 및 M 부분들을 확대한 도면이다.
도 4a를 참조하면, 상기 수직 패턴(VP)은 상기 기판(100)으로부터 위로 연장된 수직형 반도체 패턴(SP)을 포함할 수 있다. 이때, 블로킹 절연막(BL), 전하 저장막(CL) 및 터널 절연막(TL)이 상기 셀 전극(135) 및 상기 수직 패턴(VP) 사이에 개재될 수 있다. 상기 블로킹 절연막(BL)은 상기 셀 전극(135)에 인접할 수 있으며, 상기 터널 절연막(TL)은 상기 수직형 반도체 패턴(SP)에 인접할 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BL) 및 상기 터널 절연막(TL) 사이에 배치될 수 있다. 예컨대, 상기 터널 절연막(TL)은 실리콘 산화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 전하 저장막(CL)은 트랩 사이트들을 포함하는 실리콘 질화막 및 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 블로킹 절연막(TL)은 상기 터널 절연막(TL)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 이에 더하여, 상기 블로킹 절연막(BL)은 상기 고유전막 보다 큰 에너지 밴드 갭을 갖는 장벽 절연막(예컨대, 실리콘 산화막)을 더 포함할 수 있다.
본 예에서, 상기 블로킹 절연막(BL), 전하 저장막(CL) 및 터널 절연막(TL)은 수직적으로 연장되어 상기 수직형 반도체 패턴(SP)의 측벽을 덮을 수 있다. 이에 따라, 본 예의 상기 수직 패턴(VP)은 상기 블로킹 절연막(BL), 전하 저장막(CL), 터널 절연막(TL) 및 상기 수직형 반도체 패턴(SP)을 포함할 수 있다. 이에 더하여, 상기 수직형 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있으며, 상기 수직 패턴(VP)은 상기 수직형 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다. 예컨대, 상기 수직 절연 패턴(VI)은 실리콘 산화물을 포함할 수 있다.
상술된 바와 같이, 상기 더미 필라(DP2)는 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이, 상기 블로킹 절연막(BL), 전하 저장막(CL), 터널 절연막(TL), 상기 수직 반도체 패턴(SP), 및 상기 수직 절연 패턴(VI)을 포함할 수 있다.
도 4b는 본 발명의 도 3의 수직 구조체의 일 예 및 더미 필라의 다른 예를 설명하기 위하여 도 3의 K 및 M 부분들을 확대한 도면이다.
도 4b를 참조하면, 본 예에 따른 수직 패턴(VP)은 상기 전하 저장막(CL), 상기 터널 절연막(CL), 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다. 이 경우에, 상기 블로킹 절연막(BL)은 옆으로 연장되어 상기 각 셀 전극(135)과 상기 절연 패턴들(110a) 사이에 배치될 수 있다. 본 예에서, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이 상기 전하 저장막(CL), 상기 터널 절연막(CL), 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다.
도 4c 및 도 4d는 도 3의 수직 구조체의 다른 예들을 설명하기 위한 도 3의 K 부분의 확대 도면들이다.
도 4c를 참조하면, 본 예에 따른 수직 패턴(VP)은 상기 터널 절연막(CL), 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다. 상기 블로킹 절연막(BL) 및 상기 전하 저장막(CL)이 옆으로 연장되어 상기 각 셀 전극(135) 및 상기 절연 패턴들(110a) 사이에 배치될 수 있다. 이 경우에, 상기 더미 필라는, 상기 수직 패턴(VP)과 같이, 상기 터널 절연막(CL), 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다.
도 4d를 참조하면, 본 예에 따른 수직 패턴(VP)은 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다. 본 예에서는, 상기 블로킹 절연막(BL), 상기 전하 저장막(CL) 및 상기 터널 절연막(TL)이 옆으로 연장되어 상기 각 셀 전극(135) 및 상기 절연 패턴들(110a) 사이에 배치될 수 있다. 이 경우에, 상기 더미 필라는 상기 수직형 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)으로 구성될 수 있다.
다음으로, 본 실시예의 다양한 변형예들을 도면들을 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일 변형예를 나타내기 위한 평면도이다.
도 5를 참조하면, 본 변형예에 따르면, 상기 각 셀 패드(135p)를 관통하는 더미 필라들은 상기 가상 다각형(10)의 꼭지점들에 각각 배치된 상기 더미 필라들(DP1, DP2)을 포함할 수 있다. 이때, 상기 가상 다각형(10)의 하나의 꼭지점이 사이 각 셀 패드(135p) 및 이에 인접한 셀 패드(135p)의 경계와 중첩될 수 있다. 이로써, 상기 제1 더미 필라(DP1)가 상기 경계를 관통할 수 있다. 상술된 바와 같이, 상기 제2 더미 필라(DP2)는 상기 경계로부터 이격될 수 있다. 이에 더하여, 상기 각 셀 패드(135p)를 관통하는 더미 필라들은 추가 더미 필라(DPa)를 더 포함할 수 있다. 상기 추가 더미 필라(DPa)는 상기 제1 더미 필라(DP1)의 일 측의 상기 경계를 관통하고, 상기 제2 더미 필라(DP2)와 상기 전극 구조체의 길이 방향(예컨대, 도 1의 제1 방향(D1))으로 정렬될 수 있다.
일 실시예에서, 도 5에 개시된 바와 같이, 상기 제1 가상 다각형(10)은 육각형 일 수 있으며, 상기 각 셀 패드(135p)를 관통하는 더미 필라들은 4개의 추가 더미 필라들(DPa)를 더 포함할 수 있다. 서로 인접한 상기 셀 패드(135p)는 상기 제1 더미 필라(DP1) 뿐만 아니라 상기 추가 더미 필라(DPa)도 공유할 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다른 변형예를 나타내기 위한 평면도이다.
도 6을 참조하면, 평면적 관점에서 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)은 가상 다각형(10a)의 꼭지점들에 각각 배치될 수 있으며, 상기 각 셀 패드(135p)에 접속된 상기 셀 콘택 플러그(145)는 상기 가상 다각형(10a)의 중심점에 배치될 수 있다. 본 변형예에서, 상기 가상 다각형(10a)의 일 변이 서로 인접한 셀 전극들(135p)의 경계와 중첩될 수 있다. 이로 인하여, 상기 중첩된 변의 양 꼭지점들에 배치된 제1 더미 필라들(DP1)은 상기 경계를 관통할 수 있다. 상기 각 셀 전극(135p)을 관통하는 더미 필라들의 제2 더미 필라(DP2)는 상기 경계로부터 옆으로 이격된다.
한편, 도 1 내지 도 3에 개시된 상기 더미 필라(DP1, DP2 또는 DPe)의 상부면의 면적은 상기 수직 패턴(VP)의 상부면의 면적과 실질적으로 동일할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내기 위한 평면도이다.
도 7을 참조하면, 더미 필라(DP1 또는 DP2)의 상부면의 면적은 상기 수직 패턴(VP)의 상부면의 면적과 다를 수 있다. 일 실시예에서, 도 7에 도시된 바와 같이, 상기 더미 필라(DP1 또는 DP2)의 상부면의 면적은 상기 수직 패턴(VP)의 상부면의 면적 보다 클 수 있다. 이와는 달리, 상기 더미 필라(DP1 또는 DP2)의 상부면의 면적은 상기 수직 패턴(VP)의 상부면의 면적 보다 작을 수 있다. 일 실시예에서, 더미 필라(DP1 또는 DP2)의 상부면의 면적은 상기 수직 패턴(VP)의 상부면의 면적의 50% 내지 150%의 범위를 가질 수 있다.
도 1 내지 도 3에서, 상기 각 전극 구조체(ES)를 관통하는 상기 수직 패턴들(VP)은 4개의 행들을 구성할 수 있으며, 상기 각 전극 구조체(ES)은 하나의 최상위 전극(즉, 상기 스트링 선택 전극)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내기 위한 평면도이다. 도 9는 도 8의 선들 IV-IV', V-V', 및 VI-VI'을 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 본 변형예에 따르면, 전극 구조체는 복수의 최상위 전극들(137a, 137b)을 포함할 수 있다. 상기 최상위 전극들(137a, 137b)은 스트링 선택 전극들(137a, 137b)일 수 있다. 커팅 절연 패턴(205, cutting insulation pattern)이 상기 스트링 선택 전극들(137a, 137b) 사이에 배치될 수 있다. 즉, 상기 커팅 절연 패턴(205)에 의해 상기 스트링 선택 전극들(137a, 137b)이 서로 분리될 수 있다. 상기 커팅 절연 패턴(205)의 하부면은 최상위 셀 전극(135)의 상부면 보다 높다. 이로써, 하나의 최상위 셀 전극(135) 상에 상기 복수의 스트링 선택 전극들(137a, 137b)이 배치될 수 있다. 상기 커팅 절연 패턴(205)은, 예컨대, 실리콘 산화물을 포함할 수 있다.
상기 커팅 절연 패턴(205)은 상기 제1 영역(50)으로부터 상기 제2 영역(60)내로 연장될 수 있다. 이로 인하여, 제1 및 제2 스트링 선택 전극들(137a, 137b)의 제1 및 제2 스트링 선택 패드들(137pa, 137pb)도 상기 커팅 절연 패턴(205)에 의해 서로 분리된다.
수직 패턴들(VP, DVP)은 상기 제1 영역(50) 내 상기 전극 구조체를 관통할 수 있다. 본 변형예에서, 상기 수직 패턴들(VP, DVP)은 상기 제1 방향(D1)과 평행한 5개의 행들을 구성할 수 있다. 상기 5개의 행들 내에서 서로 인접한 2개의 행들을 구성하는 수직 패턴들은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상기 5개의 행들 중에서 중앙 행을 구성하는 수직 패턴들(DVP)은 상기 커팅 절연 패턴(205)과 중첩될 수 있다. 상기 중앙 행의 수직 패턴들(DVP)은 더미 수직 패턴들(DVP)일 수 있으며, 상기 5개 행들의 나머지들을 구성하는 수직 패턴들(VP)은 셀 수직 패턴들(VP)일 수 있다.
상기 5개 행들 중에서 최외곽 행들을 구성하는 수직 패턴들(VP)은 외부 수직 패턴들이라 정의하고, 나머지 행들을 구성하는 수직 패턴들(VP, DVP)을 내부 수직 패턴들이라 정의한다. 상기 각 내부 수직 패턴(VP 또는 DVP)는 도 2를 참조하여 설명한 상기 제2 가상 다각형(20)의 중심점에 배치될 수 있으며, 상기 각 내부 수직 패턴(VP 또는 DVP)을 둘러싸는 이웃한 수직 패턴들(VP, DVP)는 상기 제2 가상 다각형(20)의 꼭지점들에 각각 배치될 수 있다.
제1 및 제2 스트링 선택 콘택 플러그들(147a, 147b)이 상기 제1 및 제2 스트링 선택 패드들(137pa, 137pb)에 각각 접속될 수 있다. 일 실시예에서, 상기 제1 및 제2 스트링 선택 콘택 플러그들(147a, 147b)은 평면적 관점에서 가상 다각형의 2개의 꼭지점들에 각각 배치될 수 있다. 상기 제1 및 제2 스트링 선택 패드들(137pa, 137pb)을 관통하는 더미 필라들(DP1, DP2)은 평면적 관점에서 상기 가상 다각형의 나머지 꼭지점들 및 중심점에 각각 배치될 수 있다. 제1 및 제2 상부 배선들(170a, 170b)이 상기 제2 영역(60) 내 상기 제2 절연막(160)을 관통하는 제1 및 제2 상부 플러그들(165a, 165b)을 통하여 상기 제1 및 제2 스트링 선택 패드들(137pa, 137pb)에 각각 전기적으로 접속될 수 있다.
상기 제1 영역(50) 내에서, 상기 제1 배선들(151)의 각각은 상기 제2 방향(D2)으로 배열된 셀 수직 패턴들(VP)과 전기적으로 접속될 수 있다. 이때, 상기 제2 방향(D2)으로 배열된 상기 셀 수직 패턴들(VP)은 상기 복수의 스트링 선택 전극들(137a, 137b)을 각각 관통할 수 있다.
본 발명은 도 8 및 도 9에 개시된 변형예에 한정되지 않는다. 상기 수직 패턴들(VP, DVP)의 행들의 수 및 상기 스트링 선택 콘택 플러그들(147a, 147b)의 위치들은 다양하게 변형될 수 있다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도들이다. 도 17은 도 12의 홀들을 형성하기 위한 조명계의 조리개(aperture)의 일 예를 나타내는 평면도이다.
도 10을 참조하면, 버퍼 절연막(103)이 제1 영역(50) 및 제2 영역(60)을 포함하는 기판(100)의 전면 상에 형성될 수 있다. 희생막들(105) 및 절연막들(110)이 상기 버퍼 절연막(103)을 갖는 상기 기판(100) 상에 교대로 형성될 수 있다. 상기 희생막들(105)은 상기 버퍼 절연막(103) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 버퍼 절연막(103) 및 상기 절연막(110)은 실리콘 산화막들로 형성될 수 있으며, 상기 희생막들(105)은 실리콘 질화막들로 형성될 수 있다.
도 11을 참조하면, 상기 제2 영역(60) 내 상기 절연막들(110) 및 희생막들(105)을 패터닝하여 계단식 구조를 형성할 수 있다. 일 실시예에서, 마스크 패턴(미도시함)이 최상위 절연막(110) 상에 형성될 수 있으며, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 최상위 절연막(110) 및 최상위 희생막(105)을 식각하여 상기 제2 영역(60) 내 차상위 절연막(110)을 노출시킬 수 있다. 이어서, 상기 마스크 패턴을 식각하여 상기 마스크 패턴의 폭을 감소시킬 수 있다. 상기 식각된 마스크 패턴을 식각 마스크로 사용하여 상기 차상위 절연막(110) 및 차상위 희생막(105)을 식각할 수 있다. 상기 절연막(110) 및 희생막(105)의 식각 공정 및 상기 마스크 패턴의 식각 공정을 반복적으로 수행하여, 상기 제2 영역(60) 내의 상기 계단식 구조를 형성할 수 있다.
이어서, 캡핑 절연막(115)을 상기 기판(100) 상에 형성할 수 있으며, 상기 캡핑 절연막(115)이 평탄화될 수 있다. 일 실시예에서, 상기 캡핑 절연막(115)은 상기 제1 영역(50) 내의 최상위 절연막(110)이 노출될 때까지 평탄화될 수 있다. 다른 실시예에서, 상기 평탄화된 캡핑 절연막(115)이 상기 제1 영역(50)의 최상위 절연막(110) 상에 잔존될 수도 있다.
도 12를 참조하면, 상기 제1 영역(50) 내 상기 절연막들(110), 희생막들(105) 및 버퍼 절연막(103)을 연속적으로 패터닝하여 수직 홀들(121)을 형성할 수 있다. 상기 제2 영역(60) 내 상기 캡핑 절연막(115), 절연막들(110), 희생막들(105) 및 버퍼 절연막(103)을 연속적으로 패터닝하여 더미 홀들(122)을 형성할 수 있다.
상기 수직 홀들(121)은 도 3을 참조하여 설명한 상기 수직 패턴들(VP)과 같이 배열될 수 있다. 이와 마찬가지로, 상기 더미 홀들(122)은 도 3을 참조하여 설명한 상기 더미 필라들(DP1, DP2)과 같이 배열될 수 있다. 따라서, 상기 더미 홀들(122)은 도 3의 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있으며, 상기 수직 홀들(121)은 도 3의 상기 제2 가상 다각형(20)의 꼭지점들 및 중심점에 배치될 수 있다.
도 3을 참조하여 설명한 것과 같이, 상기 제1 가상 다각형(10)의 상기 변들의 수는 상기 제2 가상 다각형(20)의 상기 변들의 수와 동일할 수 있다. 이로 인하여, 상기 수직 및 더미 홀들(121, 122)을 정의하는 포토리소그라피 공정의 공정 마진을 향상시킬 수 있다.
구체적으로, 상기 수직 홀들(121)의 정의하는 포토리소그라피 공정의 공정 마진을 향상시키기 위하여, 상기 수직 홀들(121)은 상기 제2 가상 다각형(20)의 꼭지점들에 대응되는 개구부들을 갖는 조리개를 이용하여 정의될 수 있다. 예컨대, 상기 제2 가상 다각형(20)이 육각형인 경우에, 도 17에 개시된 바와 같이, 상기 조리개(190)는 육각형의 꼭지점들에 대응되는 개구부들(195)을 가질 수 있으며, 상기 조리개(190)의 나머지 부분(192)은 차광 물질로 형성될 수 있다. 상기 제2 가상 다각형(20)이 육각형인 경우에 상기 제1 가상 다각형(10)도 육각형임으로, 상기 더미 홀들(122)도 상기 조명계(190)를 이용하여 정의되어, 상기 더미 홀들(122)의 포토리소그라피 공정의 공정 마진도 향상될 수 있다. 결과적으로, 상기 조명계(190)를 이용하여 상기 수직 홀들(121) 및 상기 더미 홀들(122)은 동시에 형성될지라도, 상기 수직 및 더미 홀들(121, 122) 모두의 형태들을 용이하게 제어할 수 있다.
이어서, 수직 패턴들(VP)이 상기 수직 홀들(121) 내에 각각 형성될 수 있으며, 더미 필라들(DP1, DP2)이 상기 더미 홀들(122) 내에 각각 형성될 수 있다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 동시에 형성될 수 있다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 도 4a 내지 4d에 개시된 예들 중에 하나와 같이 형성될 수 있다.
도 13을 참조하면, 상기 절연막들(110), 상기 희생막들, 버퍼 절연막(103) 및 상기 캡핑 절연막(115)을 연속적으로 패터닝하여, 트렌치들(125) 및 상기 트렌치들(125) 사이의 몰드 적층 구조체를 형성할 수 있다. 상기 트렌치들(125)은 상기 제1 영역(50)으로부터 상기 제2 영역(60) 내로 연장될 수 있다. 따라서, 상기 몰드 적층 구조체도 상기 제1 영역(50)으로부터 상기 제2 영역(60) 내로 연장될 수 있다. 상기 몰드 적층 구조체는 절연 패턴들(110a), 희생 패턴들(105a), 버퍼 절연 패턴(103a) 및 캡핑 절연 패턴(115a)을 포함할 수 있다. 상기 희생 패턴들(105a) 및 절연 패턴들(110a)은 상기 버퍼 절연 패턴(103a) 상에 교대로 적층될 수 있다. 상기 희생 패턴들(105a)은 상기 제2 영역(60) 내에서 계단식 구조의 희생 패드들을 가질 수 있다. 상기 캡핑 절연 패턴(115a)은 상기 제2 영역(60) 내에서 상기 계단식 구조의 희생 패드들을 덮는다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 상기 몰드 적층 구조체를 관통한다.
이어서, 대체 공정을 상기 희생 패턴들(105a)에 수행하여 도 1 내지 도 3의 전극 구조체를 형성할 수 이를 도 14 및 도 15를 참조하여 구체적으로 설명한다.
도 14를 참조하면, 상기 트렌치들(125)에 노출된 상기 희생 패턴들(105a)을 제거하여 상기 절연 패턴들(110a) 사이의 빈 영역들(130)을 형성할 수 있다. 상기 희생 패턴들(105a)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 제거될 수 있다.
상기 희생 패턴들(105a)이 제거될 때, 더미 필라들(DP1, DP2)이 상기 제2 영역(60) 내 상기 절연 패턴들(110a) 및 상기 캡핑 절연 패턴(115a)을 지지한다. 특히, 복수의 더미 필라들(DP1, DP2)이 상기 각 패드에 대응되는 영역을 지지한다. 이로 인하여, 상기 희생 패턴들(105a)의 제거에 의해 발생될 수 있는 여러 문제점들을 방지하거나 최소화시킬 수 있다. 예를 들면, 상기 더미 필라들(DP1, DP2)이 존재하지 않는 경우에, 상기 제2 영역(60) 내에서 수직적으로 인접한 절연 패턴들(110a)이 서로 가까워지거나 서로 접촉될 수 있다. 이로 인하여, 후속 공정에서 형성되는 패드들의 형상들이 일그러지거나 상기 패드들의 일부가 형성되지 않을 수 있다. 하지만, 본 발명의 실시예들에서는, 상기 더미 필라들(DP1, DP2)이 상기 제2 영역(60) 내 상기 절연 패턴들(110a)을 지지함으로써, 상술된 문제점들이 최소화되거나 방지될 수 있다.
상기 수직 패턴들(VP)은 상기 제1 영역(50) 내 상기 절연 패턴들(110a)을 지지할 수 있다.
도 15를 참조하면, 상기 빈 영역들(130)을 채우는 도전막을 상기 기판(100) 상에 형성할 수 있으며, 상기 빈 영역들(130) 외부의 상기 도전막을 제거하여, 전극들(133, 135, 137) 및 패드들(133p, 135p, 137p)을 형성할 수 있다. 상기 수직 패턴들(VP) 및 더미 필라들(DP1, DP2)이 도 4b에 개시된 바와 같이 형성되는 경우에, 상기 블로킹 절연막(BL)이 상기 도전막의 형성 전에 상기 빈 영역들(130) 내에 콘포말하게 형성될 수 있다. 상기 수직 패턴들(VP) 및 더미 필라들(DP1, DP2)이 도 4c에 개시된 바와 같이 형성되는 경우에, 전하 저장막(CL) 및 상기 블로킹 절연막(BL)이 상기 도전막의 형성 전에 상기 빈 영역들(130) 내에 차례로 형성될 수 있다. 상기 수직 패턴들(VP) 및 더미 필라들(DP1, DP2)이 도 4d에 개시된 바와 같이 형성되는 경우에, 상기 터널 절연막(TL), 전하 저장막(CL) 및 상기 블로킹 절연막(BL)이 상기 도전막의 형성 전에 상기 빈 영역들(130) 내에 차례로 형성될 수 있다.
도펀트 이온들이 상기 트렌치들(125) 아래의 기판(100)에 주입되어 공통 소오스 영역들(CS)이 형성될 수 있다. 상기 공통 소오스 영역들(CS)은 상기 전극들(133, 135, 137)을 형성한 후에 형성될 수 있다. 이와는 달리, 상기 공통 소오스 영역들(CS)은 상기 트렌치들(125)의 형성 후 및 상기 희생 패턴들(105a)의 제거 전에 형성될 수도 있다.
제1 절연막(140)이 상기 기판(100) 전면 상에 형성될 수 있다. 상기 제1 절연막(140)은 상기 트렌치들(125)을 채울 수 있다. 상기 제1 절연막(140)은 상기 전극 구조체를 덮을 수 있다.
도 1 및 도 16을 참조하면, 상기 패드들(133p, 135p, 137p)에 각각 접속되는 콘택 플러그들(143, 145, 147)이 상기 제2 영역(60) 내에 형성될 수 있다. 상기 콘택 플러그들(143, 145, 147)은 상기 제1 절연막(140), 캡핑 절연 패턴(115a) 및 절연 패턴들(110a)을 관통할 수 있다. 배선 플러그들(149)이 상기 제1 영역(50) 내에서 상기 제1 절연막(140)을 관통하도록 형성될 수 있다. 상기 배선 플러그들(149)은 상기 수직 패턴들(VP)의 상단들에 각각 접속될 수 있다. 상기 콘택 플러그들(143, 145, 147) 및 상기 배선 플러그들(149)은 도전 물질로 형성되며, 동시에 형성될 수 있다.
제1 배선들(151)이 상기 제1 영역(50) 내의 상기 제1 절연막(140) 상에 형성될 수 있으며, 제2 배선들(152)이 상기 제2 영역(60) 내의 상기 제1 절연막(140) 상에 형성될 수 있다. 상기 제1 배선들(151)은 상기 배선 플러그들(149)에 연결될 수 있다. 상기 제2 배선들(152)은 접지 선택 및 셀 콘택 플러그들(143, 145)에 각각 연결될 수 있다. 상기 제1 및 제2 배선들(151, 152)은 도전 물질로 형성되며, 동시에 형성될 수 있다.
이어서, 도 1 내지 도 3의 제2 절연막(160), 상부 플러그들(165) 및 상부 배선(170)을 차례로 형성할 수 있다. 이로써, 도 1 내지 도 3에 개시된 3차원 반도체 소자를 구현할 수 있다.
상술된 3차원 반도체 소자의 제조 방법에서, 상기 더미 필라들(DP1, DP2)이 상기 희생 패턴들(105a)이 제거될 때 상기 제2 영역(60) 내의 상기 절연 패턴들(110a)을 지지한다. 이로 인하여, 상기 제2 영역(60) 내의 상기 빈 영역(130)의 변형이 최소화되거나 방지될 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 소자를 구현할 수 있다.
도 18 내지 도 21은 도 8 및 도 9에 개시된 3차원 반도체 소자의 제조 방법을 설명하기 위하여 도 8의 선들 IV-IV', V-V', 및 VI-VI'을 따라 취해진 단면도들이다.
도 18을 참조하면, 버퍼 절연막(103)을 제1 및 제2 영역들(50, 60)을 갖는 기판(100) 상에 형성할 수 있으며, 희생막들(105) 및 절연막들(110)이 상기 버퍼 절연막(103) 상에 교대로 형성될 수 있다. 상기 제2 영역(60) 내의 상기 절연막들(110) 및 희생막들(105)을 패터닝하여 계단식 구조를 형성할 수 있다. 캡핑 절연막(115)이 상기 계단식 구조를 덮도록 형성될 수 있다.
최상위 절연막(110) 및 최상위 희생막(105)을 패터닝하여 커팅 영역(200)을 형성할 수 있다 상기 커팅 영역(200)은 상기 제1 영역(50)으로부터 상기 제2 영역(60) 내로 연장될 수 있다. 커팅 절연 패턴(205)이 상기 커팅 영역(200)을 채우도록 형성될 수 있다. 일 실시예에서, 상기 희생막들(105)의 상기 계단식 구조 및 상기 캡핑 절연막(115)을 형성한 후에, 상기 커팅 영역(200) 및 커팅 절연 패턴(205)을 형성할 수 있다. 이와는 달리, 상기 커팅 영역(200) 및 커팅 절연 패턴(205)을 형성한 후에, 상기 계단식 구조 및 상기 캐핑 절연막(115)을 형성할 수도 있다.
도 19를 참조하면, 상기 제1 영역(50) 내의 상기 절연막들(110), 희생막들(105) 및 버퍼 절연막(103)을 연속적으로 패터닝하여 수직 홀들(121)을 형성할 수 있다. 상기 제2 영역(60) 내의 상기 절연막들(110), 희생막들(105) 및 버퍼 절연막(103)을 연속적으로 패터닝하여 더미 홀들(122)을 형성할 수 있다. 상기 수직 홀들(121)은 도 8 및 도 9의 수직 패턴들(VP, DVP)과 같이 배열되며, 상기 더미 홀들(122)은 도 8 및 도 9의 더미 필라들(DP1, DP2)과 같이 배열된다. 일 실시예에서, 상기 수직 홀들(121) 및 상기 더미 홀들(122)은 동시에 형성될 수 있다.
수직 패턴들(VP, DVP)을 상기 수직 홀들(121) 내에 각각 형성할 수 있으며, 더미 필라들(DP1, DP2)을 상기 더미 홀들(122) 내에 각각 형성할 수 있다. 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2)은 도 4a 내지 도 4d의 예들 중에 하나와 같이 형성될 수 있다. 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2)은 동시에 형성될 수 있다.
상기 절연막들(110), 희생막들(105) 및 버퍼 절연막(103)을 연속적으로 패터닝하여, 트렌치들(125) 및 상기 트렌치들(125) 사이의 몰드 적층 구조체를 형성할 수 있다. 상기 몰드 적층 구조체는 버퍼 절연 패턴(103a), 희생 패턴들(105a), 절연 패턴들(110a) 및 캡핑 절연 패턴(115a)을 포함할 수 있다. 이때, 상기 커팅 절연 패턴(205)으로 인하여, 상기 몰드 적층 구조체는 복수의 최상위 희생 패턴들(105a)을 포함할 수 있다. 즉, 상기 커팅 절연 패턴(205)은 하나의 몰드 적층 구조체에 포함된 최상위 희생 패턴들(105a) 사이에 배치될 수 있다.
도 20을 참조하면, 상기 희생 패턴들(105a)을 제거하여 빈 영역들(130)을 형성한다. 이때, 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2)은 상기 절연 패턴들(110a)을 충분히 지지할 수 있다. 하나의 몰드 적층 구조체 내에서, 상기 복수의 최상위 희생 패턴들(105a)에 각각 대응되는 복수의 최상위 빈 영역들(130)이 형성될 수 있다.
도 8 및 도 21을 참조하면, 도전막이 상기 빈 영역들(130)을 채우도록 형성되고, 상기 빈 영역들(130) 외부의 상기 도전막이 제거되어 전극들(133, 135, 137) 및 상기 제2 영역(60) 내의 패드들(133p, 135p, 137pa, 137pb)이 형성될 수 있다. 이로써, 전극 구조체가 형성될 수 있다.
제1 및 제2 스트링 선택 전극들(137a, 137b)이 상기 최상위 빈 영역들(130) 내에 각각 형성될 수 있다. 상기 제1 및 제2 스트링 선택 전극들(137a, 137b)은 상기 커팅 절연 패턴(205)에 의해 서로 옆으로 이격될 수 있다. 또한, 상기 제1 및 제2 스트링 선택 전극들(137a, 137b)의 제1 및 제2 스트링 선택 패드들(137pa, 137pb)도 상기 커팅 절연 패턴(205)에 의해 서로 옆으로 이격된다.
도펀트 이온들을 상기 트렌치들(125) 아래의 기판(100)에 제공하여 공통 소오스 영역들(CS)을 형성할 수 있다. 제1 절연막(140)이 상기 트렌치들(125)를 채우도록 형성될 수 있다. 상기 제1 절연막(140)은 상기 전극 구조체를 덮는다.
배선 플러그들(149)이 상기 제1 영역(50) 내의 상기 제1 절연막(140)을 관통하도록 형성될 수 있다. 상기 배선 플러그들(149)은 상기 수직 패턴들(VP, DVP) 중에서 셀 수직 패턴들(VP)에 각각 접속될 수 있다. 즉, 상기 배선 플러그들(149)은 더미 수직 패턴들(DVP) 상에는 형성되지 않을 수 있다.
콘택 플러그들(143, 145, 147a, 147b)이 상기 제2 영역(60) 내 상기 제1 절연막(140), 상기 캡핑 절연 패턴(115a) 및 절연 패턴들(110a)을 관통하도록 형성될 수 있다. 상기 콘택 플러그들(143, 145, 147a, 147b)은 상기 패드들(133p, 135p, 137pa, 137pb)에 각각 접속될 수 있다.
제1 배선들(151)이 상기 제1 영역(50) 내의 상기 제1 절연막(140) 상에 형성되어 상기 배선 플러그들(149)과 접속될 수 있다. 제2 배선들(152)이 상기 제2 영역(60)의 상기 제1 절연막(140) 상에 형성될 수 있다. 상기 제2 배선들(152)은 상기 콘택 플러그들(143, 145, 147a, 147b) 중에서 접지 선택 및 셀 콘택 플러그들(143, 145)에 각각 접속될 수 있다.
이어서, 도 8 및 도 9의 제2 절연막(160), 상부 플러그들(165a, 165b) 및 상부 배선들(170a, 170b)을 차례로 형성할 수 있다. 이로써, 도 8 및 도 9에 개시된 3차원 반도체 소자를 구현할 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 3차원 반도체 소자를 설명한다. 본 실시예에서, 상술된 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성 요소들에 대한 설명들은 생략하거나 간략히 설명한다. 본 실시예에서, 더미 필라들은 상술된 실시예와 다른 형태로 배열될 수 있다.
도 22는 본 발명의 다른 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이고, 도 23은 도 23의 선들 A-A' 및 B-B'을 따라 취해진 단면도이다.
도 22 및 도 23을 참조하면, 적층된 접지 선택, 셀 및 스트링 선택 전극들(133, 135, 137)을 포함하는 전극 구조체가 제1 및 제2 영역들(50, 60)의 기판(100) 상에 배치될 수 있다. 상기 전극 구조체는 상기 제2 영역(60) 내에서 계단식 구조를 이루는 접지 선택, 셀 및 스트링 선택 패드들(133p, 135p, 137p)을 포함한다. 접지 선택, 셀 및 스트링 선택 콘택 플러그들(143, 145, 147)이 상기 제2 영역(60) 내에서 상기 접지 선택, 셀 및 스트링 선택 패드들(133p, 135p, 137p)의 상부면들과 각각 접속될 수 있다.
수직 패턴들(VP)이 상기 제1 영역(50) 내의 상기 전극 구조체를 관통할 수 있다. 상기 수직 패턴들(VP)은 상기 기판(100)에 접속될 수 있다. 일 실시예에서, 상기 수직 패턴들(VP)은 도 1 내지 도 3을 참조하여 설명한 것과 같이, 상기 제1 방향(D1)과 평행한 4개의 행들을 구성할 수 있다.
더미 필라들(DP1, DP2, DPe)이 상기 제2 영역(60) 내의 상기 전극 구조체를 관통한다. 상기 더미 필라들(DP1, DP2, DPe)은 상기 기판(100)에 접속될 수 있다. 상기 더미 필라들(DP1, DP2, DPe)은 서로 동일한 구조 및 동일한 물질을 갖는다. 상기 더미 필라들(DP1, DP2, DPe)은 상술된 실시예에서 설명한 것과 같이 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 복수의 더미 필라들이 상기 각 패드(133p, 135p, 137p), 그 위의 캡핑 절연 패턴(115a), 및 그 아래의 적층 구조체를 관통할 수 있다.
상기 각 셀 패드(135p)를 관통하는 더미 필라들(DP1, DP2)은 상기 각 셀 패드(135p)와 이에 인접한 패드(135p, 133p 또는 137p)의 경계를 관통하는 제1 더미 필라(DP1) 및 상기 경계로부터 옆으로 이격된 제2 더미 필라(DP2)를 포함한다. 상기 제2 더미 필라(DP2)를 상기 각 셀 패드(135p)의 측벽들로부터도 이격된다. 상기 각 셀 패드(135p) 및 이에 인접한 패드(135p, 133p 또는 137p)는 상기 제1 더미 필라(DP1)를 공유할 수 있다.
도 22에 개시된 바와 같이, 평면적 관점에서 상기 각 셀 패드(135p)에 접속된 상기 셀 콘택 플러그(145)는 상기 전극 구조체의 길이 방향(즉, 상기 제1 방향(D1))으로 상기 제1 더미 필라(DP1)와 정렬될 수 있으며, 상기 제1 방향(D1)에 수직한 상기 제2 방향(D2)으로 상기 제2 더미 필라(DP2)와 정렬될 수 있다. 일 실시예에서, 상기 제2 더미 필라(DP2)는 다른 제1 더미 필라(DP1)와 상기 제1 방향(D1)으로 정렬될 수 있다. 일 실시예에서, 도 22에 개시된 바와 같이, 상기 각 셀 패드(135p)에 접속된 상기 셀 콘택 플러그(145)의 3개의 측들은 상기 각 셀 패드(135p)를 관통하는 상기 더미 필라들(DP1, DP2)에 의해 둘러싸일 수 있다.
평면적 관점에서 상기 더미 필라들(DP1, DP2, DPe) 및 상기 콘택 플러그들(143, 145, 147)은 상기 제1 방향(D1)을 따라 복수의 행들을 구성할 수 있다. 이때, 상기 콘택 플러그들(143, 145, 147)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
본 실시예에 따른 3차원 반도체 소자의 제조 방법은 도 10 내지 도 16을 참조하여 설명한 제조 방법과 실질적으로 동일할 수 있다. 다만, 상기 더미 필라들(DP1, DP2)은 도 22 및 도 23과 같이 배열될 수 있다.
상술된 바와 같이, 상기 수직 패턴들(VP)은 상기 제1 영역(50) 내에서 상기 4개의 행들을 구성할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 24는 본 발명의 다른 실시예에 따른 3차원 반도체 소자의 변형예를 나타내는 평면도이다.
도 24를 참조하면, 본 변형예에서는, 도 8 및 도 9를 참조하여 설명한 것과 같이, 상기 커팅 절연 패턴(205)에 의하여 제1 및 제2 스트링 선택 전극들(137a, 137b)이 하나의 전극 구조체 내에서 옆으로 이격될 수 있다. 또한, 도 8 및 도 9를 참조하여 설명한 것과 같이, 5개의 행들을 구성하는 수직 패턴들(VP, DVP)이 상기 제1 영역(50) 내의 상기 전극 구조체를 관통할 수 있다.
상기 커팅 절연 패턴(205)은 상기 제2 영역(60) 내로 옆으로 연장되어 상기 제1 및 제2 스트링 선택 전극들(137a, 137b)의 제1 및 제2 스트링 선택 패드들(137pa, 137pb)을 분리시킬 수 있다. 제1 및 제2 스트링 선택 콘택 플러그들(147a, 147b)이 상기 제1 및 제2 스트링 선택 패드들(137pa, 137pb)에 각각 접속될 수 있다. 상기 제1 및 제2 스트링 선택 콘택 플러그들(147a, 147b)은 제1 및 제2 상부 플러그들(165a, 165b)을 통하여 제1 및 제2 상부 배선들(170a, 170b)에 전기적으로 각각 연결될 수 있다.
본 변형예에 따른 3차원 반도체 소자의 제조 방법은 도 18 내지 도 21을 참조하여 설명한 제조 방법과 실질적으로 동일할 수 있다. 다만, 상기 더미 필라들(DP1, DP2)은 도 24와 같이 배열될 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및 인터페이스(1140) 중에서 적어도 2개는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 상변화 기억 소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및 고속의 에스램 소자 중에서 적어도 하나를 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 상변화 기억소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 기판 ES: 전극 구조체
133: 접지 선택 전극 133p: 접지 선택 패드
135: 셀 전극 135p: 셀 패드
137: 스트링 선택 전극 137p: 스트링 선택 패드
143, 145, 147: 콘택 플러그들
VP: 수직 패턴 DVP: 더미 수직 패턴
DP1, DP2, DPe, DPa: 더미 필라들
10: 제1 가상 다각형
20: 제2 가상 다각형

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 배치된 전극 구조체, 상기 전극 구조체는 접지 선택 전극, 스트링 선택 전극 및 상기 접지 및 스트링 선택 전극들 사이에서 차례로 적층된 셀 전극들을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들 및 스트링 선택 패드를 각각 포함하는 것;
    상기 제1 영역 내 상기 전극 구조체를 관통하는 복수의 수직 패턴들;
    상기 각 셀 패드 및 상기 각 셀 패드 아래의 전극 구조체를 관통하는 복수의 더미 필라들; 및
    상기 각 셀 패드에 접속된 콘택 플러그를 포함하되,
    상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 각 셀 패드와 이에 인접한 패드의 경계(boundary)를 관통하는 더미 필라를 포함하는 3차원 반도체 소자.
  2. 청구항 1에 있어서,
    평면적 관점에서, 상기 각 셀 패드에 접속된 콘택 플러그는 상기 각 셀 패드를 관통하는 상기 복수의 더미 필라들에 의해 둘러싸인 3차원 반도체 소자.
  3. 청구항 1에 있어서,
    상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 경계로부터 옆으로 이격된 제2 더미 필라를 포함하고,
    상기 각 셀 패드에 접속된 콘택 플러그는 상기 경계를 관통하는 상기 더미 필라와 상기 전극 구조체의 길이 방향으로 정렬되고, 상기 제2 더미 필라와 상기 길이 방향에 수직한 방향으로 정렬되는 3차원 반도체 소자.
  4. 청구항 1에 있어서,
    상기 각 더미 필라는 상기 수직 패턴과 동일한 물질을 포함하는 3차원 반도체 소자.
  5. 청구항 1에 있어서,
    상기 더미 필라들의 상부면들은 상기 수직 패턴들의 상부면들과 실질적으로 동일한 레벨에 배치되고,
    상기 더미 필라들의 하부면들은 상기 수직 패턴들의 하부면들과 실질적으로 동일한 레벨에 배치되는 3차원 반도체 소자.
  6. 제1 영역 및 제2 영역을 포함하는 기판 상에 배치된 전극 구조체, 상기 전극 구조체는 스트링 선택 전극, 접지 선택 전극 및 상기 스트링 및 접지 선택 전극들 사이에서 차례로 적층된 셀 전극들을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들 및 스트링 선택 패드를 각각 포함하는 것;
    상기 제1 영역 내 상기 전극 구조체를 관통하는 복수의 수직 패턴들;
    상기 각 셀 패드 및 상기 각 셀 패드 아래의 전극 구조체를 관통하는 복수의 더미 필라들; 및
    상기 각 셀 패드에 접속된 콘택 플러그를 포함하되,
    평면적 관점에서 상기 각 셀 패드를 관통하는 상기 더미 필라들은 상기 각 셀 패드에 접속된 상기 콘택 플러그를 둘러싸는 3차원 반도체 소자.
  7. 청구항 6에 있어서,
    평면적 관점에서, 상기 각 셀 패드를 관통하는 상기 더미 필라들은 제1 가상 다각형의 꼭지점들에 각각 배치된 더미 필라들을 포함하고,
    상기 각 셀 패드에 접속된 상기 콘택 플러그는 상기 제1 가상 다각형의 중심점에 배치되는 3차원 반도체 소자.
  8. 청구항 7에 있어서,
    평면적 관점에서 상기 수직 패턴들은 상기 전극 구조체의 가장자리를 관통하는 외부 수직 패턴들 및 상기 전극 구조체의 중앙 영역을 관통하는 내부 수직 패턴들을 포함하고,
    평면적 관점에서, 상기 각 내부 수직 패턴은 제2 가상 다각형의 중심점에 배치되고 상기 각 내부 수직 패턴을 둘러싸는 이웃한 수직 패턴들은 상기 제2 가상 다각형의 꼭지점들에 각각 배치되고,
    상기 제1 가상 다각형의 변들의 수는 상기 제2 가상 다각형의 변들의 수와 동일한 3차원 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제1 가상 다각형의 면적은 상기 제2 가상 다각형의 면적과 다른 3차원 반도체 소자.
  10. 청구항 8에 있어서,
    상기 제1 및 제2 가상 다각형들의 각각은 육각형인 3차원 반도체 소자.
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