KR20170073002A - 3차원 반도체 소자 - Google Patents

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KR20170073002A
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Abstract

본 발명의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 적층 구조체, 및 상기 셀 영역 상에서 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함한다. 상기 전극 패턴들은 제1 방향을 따라 연장되며, 상기 연결 영역 상에서 상기 전극 패턴들의 각각은 그 바로 위의 상기 전극 패턴에 의해 노출되는 패드부를 포함한다. 상기 패드부는 제1 방향을 따라 연장되는 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 포함한다. 상기 제1 측벽은 상기 제1 방향에 교차하는 제2 방향으로 리세스된 리세스 부를 갖는다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초고가의 장비들이 요구된다. 따라서, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 3차원 반도체 메모리 장치의 대량 생산을 위해서, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄이면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 적층 구조체, 상기 전극 패턴들은 제1 방향을 따라 연장되며, 상기 연결 영역 상에서 상기 전극 패턴들의 각각은 그 바로 위의 상기 전극 패턴에 의해 노출되는 패드부를 포함하는 것; 및 상기 셀 영역 상에서 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 패드부는 제1 방향을 따라 연장되는 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 포함할 수 있다. 상기 제1 측벽은 상기 제1 방향에 교차하는 제2 방향으로 리세스된 리세스 부를 가질 수 있다.
일 실시예에 따르면, 상기 패드부는 상기 제2 방향을 따라 상기 리세스 부로부터 상기 제2 측벽까지 연장되는 제1 부분; 및 상기 제2 방향을 따라 상기 리세스 부 옆의 상기 제1 측벽으로부터 상기 제2 측벽까지 연장되는 제2 부분을 더 포함할 수 있다. 상기 제1 부분의 상기 제2 방향으로의 폭은 상기 제2 부분의 상기 제2 방향으로의 폭보다 작은 수 있다.
일 실시예에 따르면, 상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함할 수 있다. 상기 더미 필라들의 각각은 상기 제2 부분을 관통할 수 있다.
일 실시예에 따르면, 상기 제2 측벽은 상기 제2 방향의 반대 방향으로 리세스된 추가 리세스 부를 가질 수 있다.
일 실시예에 따르면, 상기 추가 리세스 부는 상기 제1 부분에 포함될 수 있다.
일 실시예에 따르면, 상기 패드부의 상기 제1 측벽을 포함하는 상기 적층 구조체의 측벽에서, 상기 리세스 부는 상기 기판에 수직한 방향을 따라 연장될 수 있다.
일 실시예에 따르면, 상기 리세스 부는 오목하게 파인 트렌치 형태를 가질 수 있다.
일 실시예에 따르면, 상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함할 수 있다. 평면적 관점에서, 상기 더미 필라들은 서로 인접하는 상기 패드부들 사이의 경계와 중첩될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 리세스 부는 서로 인접하는 상기 패드부들 사이의 상기 경계로부터 이격될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 더미 필라들의 각각과 상기 리세스 부 사이의 최단 거리는 상기 더미 필라들의 각각과 상기 제1 측벽 사이의 최단 거리보다 크거나 상기 더미 필라들의 각각과 상기 제1 측벽 사이의 최단 거리와 같을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 제1 방향을 따라 연장된 적층 구조체, 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하고, 상기 적층 구조체는 상기 연결 영역 상에서 계단식 구조를 이루는 것; 및 상기 셀 영역 상에서 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 계단식 구조는 제1 방향으로 연장되는 일 측벽을 포함할 수 있다. 상기 일 측벽은 논-리세스 부들 및 상기 논-리세스 부들에 비하여 옆으로 리세스된 리세스 부들을 포함하되, 상기 리세스 부들은 상기 기판의 상면에 수직한 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 논-리세스 부들 및 상기 리세스 부들은 상기 제1 방향을 따라 교대로 배열될 수 있다.
일 실시예에 따르면, 상기 리세스 부들의 각각은 오목하게 파인 트렌치 형태를 가질 수 있다.
일 실시예에 따르면, 상기 계단식 구조는 상기 제1 방향을 따라 배열되고, 상기 제1 방향으로 갈수록 낮은 레벨에 배치되는 복수의 계단식 측벽들을 더 포함할 수 있다. 상기 계단식 측벽들은 상기 일 측벽의 상기 논-리세스 부들과 연결될 수 있다.
일 실시예에 따르면, 상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함할 수 있다. 평면적 관점에서, 상기 더미 필라들은 상기 계단식 측벽들과 중첩될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역 상의 계단식 구조의 측벽들은 리세스 부들을 포함할 수 있다. 이에 따라, 전극 패턴들의 형성을 위한 대체 공정 동안 더미 필라들이 지지해야 할 절연 패턴들의 면적이 감소될 수 있다.
나아가, 평면적 관점에서, 더미 필라들로부터 상대적으로 멀리 떨어진 절연 패턴 부분에 상기 리세스 부들이 형성될 수 있다. 예를 들어, 평면적 관점에서 더미 필라들이 패드부들의 경계에 중첩되어 형성되는 경우, 리세스 부들은 패드부들의 경계로부터 이격되어 형성될 수 있다. 따라서, 더미 필라들로부터 상대적으로 멀리 떨어진 절연 패턴 부분이 상기 리세스 부들에 의해 제거될 수 있다. 이에 따라, 상기 대체 공정 동안 더미 필라들이 절연 패턴들을 보다 효과적으로 지지할 수 있으며, 절연 패턴들의 무너짐 현상이 줄어들 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 4는 도 3의 'A' 부분의 확대도이다.
도 5a는 도 3의 I-I', II-II', III-III', 및 IV-IV' 선에 따른 단면도들이다. 도 5b는 도 3의 V-V'선에 따른 단면도이다.
도 6a 내지 6d는 각각 도 5a의 'B' 부분 및 'C' 부분의 확대도들이다.
도 7a 내지 7h는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 복수 개의 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성될 수 있다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 몇몇 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 4는 도 3의 'A' 부분의 확대도이다. 도 5a는 도 3의 I-I', II-II', III-III', 및 IV-IV' 선에 따른 단면도들이다. 도 5b는 도 3의 V-V'선에 따른 단면도이다.
도 3, 4, 5a, 및 5b를 참조하면, 반도체 소자(100)는 기판(110), 적층 구조체들(ST), 수직 채널 구조체들(VCS), 및 더미 필라들(DP1, DP2)을 포함할 수 있다.
기판(110)은 셀 영역(CR) 및 연결 영역(IR)을 포함할 수 있다. 기판(110)은 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 셀 영역(CR)은 메모리 셀들이 3차원적으로 배열되는 영역일 수 있고, 연결 영역(IR)은 상기 메모리 셀들에 전압을 인가하기 위한 콘택 플러그들(160)이 배치되는 영역일 수 있다.
적층 구조체들(ST)이 기판(110) 상에 제공될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 나란히 연장될 수 있으며, 제1 방향(D1)에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 각각 기판(110)의 상면에 평행할 수 있다.
적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 전극 패턴들(120) 및 절연 패턴들(130)을 포함할 수 있다. 전극 패턴들(120)은 절연 패턴들(130)에 의해 서로 전기적으로 절연될 수 있다. 최하부에 배치된 전극 패턴(120/GSL)은 접지 선택 라인일 수 있고, 최상부에 배치된 전극 패턴(120/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인(120/GSL)과 스트링 선택 라인(120/SSL) 사이에 배치된 전극 패턴들(120/WL)은 워드 라인들일 수 있다. 접지 선택 라인(120/GSL)과 기판(110) 사이에 버퍼 유전 패턴(132)이 제공될 수 있다. 버퍼 유전 패턴(132)은 절연 패턴들(130)의 각각보다 얇은 두께를 가질 수 있다. 전극 패턴들(120) 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있고, 절연 패턴들(130) 및 버퍼 유전 패턴(132)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다.
적층 구조체들(ST)의 각각은 기판(110)의 셀 영역(CR) 상에서 연결 영역(IR) 상으로 연장될 수 있으며, 연결 영역(IR) 상에서 계단식 구조(STS)를 이룰 수 있다. 계단식 구조(STS)는 제1 방향(D1)으로 연장되는 제1 및 제2 측벽들(SW1, SW2)을 포함할 수 있다. 제1 및 제2 측벽들(SW1, SW2)는 서로 대향될 수 있다.
제1 측벽(SW1)은 리세스 부들(RP) 및 논-리세스 부들(NRP)을 포함할 수 있다. 리세스 부들(RP)의 각각은 논-리세스 부들(NRP)에 비해 옆으로 리세스된 부분일 수 있으며, 기판(110)에 수직한 제3 방향(D3)으로 연장될 수 있다. 다시 말해, 리세스 부들(RP)의 각각은 제1 측벽(SW1)에 형성된 제3 방향(D3)으로 연장되는 트렌치일 수 있다. 몇몇 실시예들에 따르면, 리세스 부들(RP)의 각각은 오목하게 파인 트렌치 형태를 가질 수 있다. 리세스 부들(RP) 및 논-리세스 부들(NRP)은 제1 방향(D1)을 따라 교대로 배열될 수 있으며, 이에 따라 제1 측벽(SW1)은 평평하지 않을(uneven) 수 있다.
몇몇 실시예들에 따르면, 제2 측벽(SW2)도 제1 측벽(SW1)과 마찬가지로, 리세스 부들(RP) 및 논-리세스 부들(NRP)을 포함할 수 있다. 제2 측벽(SW2)에 포함된 리세스 부들(RP) 및 논-리세스 부들(NRP)은 제1 측벽(SW1)에 포함된 리세스 부들(RP) 및 논-리세스 부들(NRP)과 실질적으로 동일할 수 있다.
계단식 구조(STS)는 복수의 계단식 측벽들(STSW)을 더 포함할 수 있다. 계단식 측벽들(STSW)의 각각은 제2 방향(D2)으로 연장될 수 있다. 계단식 측벽들(STSW)은 제1 방향(D1)을 따라 배열될 수 있으며, 제1 방향(D1)으로 갈수록 낮은 레벨에 위치할 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 계단식 측벽들(STSW)의 각각은 제1 및 제2 측벽들(SW1, SW2)의 논-리세스 부들(NRP)과 연결될 수 있다.
적층 구조체들(ST)의 각각에 포함된 전극 패턴들(120) 또한 연결 영역(IR) 상에서 계단식 구조(STS)를 이룰 수 있다. 이에 따라, 전극 패턴들(120)의 각각은 그 바로 위의 전극 패턴(120)에 의해 노출되는 패드부(120P)를 포함할 수 있다.
패드부(120P)는 제1 방향(D1)을 따라 연장되는 제1 패드 측벽(P_SW1) 및 제2 패드 측벽(P_SW2)을 포함할 수 있다. 제1 및 제2 패드 측벽들은(P_SW1, P_SW2)은 서로 대향될 수 있다. 제1 패드 측벽(P_SW1)은 계단식 구조(STS)의 제1 측벽(SW1)의 일부일 수 있으며, 제2 패드 측벽(P_SW2)은 계단식 구조(STS)의 제2 측벽(SW2)의 일부일 수 있다.
제1 패드 측벽(P_SW1)은 제1 방향(D1)에 교차하는 일 방향(예를 들어, 제2 방향(D2)의 반대 방향)으로 리세스된 패드 리세스 부(P_RP)를 포함할 수 있다. 제1 패드 측벽(P_SW1)에 포함된 패드 리세스 부(P_RP)는 상술한 제1 측벽(SW1)의 리세스 부(RP)의 일부일 수 있다. 따라서, 패드 리세스 부(P_RP)는 오목하게 파인 트렌치 형태를 가질 수 있으며, 제3 방향(D3)을 따라 연장될 수 있다. 제1 패드 측벽(P_SW1)은 또한, 패드 논-리세스 부(P_NRP)를 포함할 수 있다. 제1 패드 측벽(P_SW1)에 포함된 패드 논-리세스 부(P_NRP)는 제1 측벽(SW1)의 논-리세스 부(NRP)의 일부일 수 있다.
패드부(120P)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 패드 리세스 부(P_RP)로부터 제2 방향(D2)을 따라 제2 패드 측벽(P_SW2)까지 연장되는 부분일 수 있으며, 제2 부분(P2)은 패드 논-리세스 부(P_NRP)로부터 제2 방향(D2)을 따라 제2 패드 측벽(P_SW2)까지 연장되는 부분일 수 있다. 제1 부분(P1)의 제2 방향(D2)으로의 폭(W1)은 제2 부분(P2)의 제2 방향(D2)으로의 폭(W2)보다 작을 수 있다. 제2 부분(P2)은 복수 개(예를 들어, 도 3 및 4에 도시된 실시예에 따르면, 두 개)로 제공될 수 있다. 평면적 관점에서, 복수의 제2 부분들(P2) 중 두 개는, 패드부들(120P)의 사이의 경계들에 각각 인접하게 배치될 수 있다. 이에 따라, 평면적 관점에서, 제1 부분(P1)은 패드부들(120P) 사이의 경계들로부터 이격될 수 있으며, 또한 패드 리세스 부(P_RP) 및 리세스 부(RP)도 패드부들(120P) 사이의 경계들로부터 이격될 수 있다.
몇몇 실시예들에 따르면, 제2 패드 측벽(P_SW2)도 제1 패드 측벽(P_SW1)과 마찬가지로, 제1 방향(D1)에 교차하는 일 방향(예를 들어, 제2 방향(D2))으로 리세스된 패드 리세스 부(P_RP) 및 패드 논-리세스 부(P_NRP)를 포함할 수 있다. 제2 패드 측벽(P_SW2)에 포함된 패드 리세스 부(P_RP) 및 패드 논-리세스 부(P_NRP)는 제1 패드 측벽(P_SW1)에 포함된 패드 리세스 부(P_RP) 및 패드 논-리세스 부(P_NRP)와 실질적으로 동일할 수 있다. 몇몇 실시예들에 따르면, 제2 패드 측벽(P_SW2)에 포함된 패드 리세스 부(P_RP)는 제1 부분(P1)에 포함될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
적층 구조체들(ST)의 각각에 포함된 절연 패턴들(130) 또한 연결 영역(IR) 상에서 계단식 구조(STS)를 이룰 수 있다. 구체적으로, 절연 패턴들(130)의 각각은 그 바로 아래의 전극 패턴(120)만큼 제1 방향(D1)으로 연장될 수 있다.
적층 구조체들(ST)의 각각 상에 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 연결 영역(IR)에서 계단식 구조(STS)를 덮을 수 있다. 제1 층간 절연막(140)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다.
적층 구조체들(ST)의 각각을 관통하는 수직 채널 구조체들(VCS)이 셀 영역(CR)의 기판(110) 상에 제공될 수 있다. 수직 채널 구조체들(VCS)은 적층 구조체들(ST)의 각각을 관통하여 기판(110)에 접할 수 있다. 수직 채널 구조체들(VCS)의 각각은 반도체 막을 포함할 수 있다. 수직 채널 구조체들(VCS)에 대한 상세한 설명은, 도 6a 내지 도 6d를 참조하여 후술한다.
도 3에 도시된 바와 같이, 평면적 관점에서, 수직 채널 구조체들(VCS)은 셀 영역(CR)의 기판(110) 상에 이차원적으로 배열될 수 있다. 일 예로, 수직 채널 구조체들(VCS)은 제1 방향(D1)과 평행한 복수의 행들을 구성할 수 있다. 상기 복수의 행들 중 서로 이웃하는 두 개의 행들을 구성하는 수직 채널 구조체들(VCS)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 상기 복수의 행들의 수는 4개일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
적층 구조체들(ST)의 각각을 관통하는 더미 필라들(DP1, DP2)이 연결 영역(IR)의 기판(110) 상에 제공될 수 있다. 더미 필라들(DP1, DP2)은 적층 구조체들(ST)의 각각을 관통하여 기판(110)에 접할 수 있다. 도 5a에 도시된 바와 같이, 더미 필라들(DP1, DP2)의 상면들은 수직 채널 구조체들(VCS)의 상면들과 동일한 레벨(또는 높이)에 배치될 수 있다. 또한, 더미 필라들(DP1, DP2)의 하면들은 수직 채널 구조체들(VCS)의 하면들과 동일한 레벨(또는 높이)에 배치될 수 있다. 더미 필라들(DP1, DP2)의 각각은 수직 채널 구조체들(VCS)의 각각과 동일한 물질을 포함할 수 있다. 더미 필라들(DP1, DP2)에 대한 상세한 설명은, 도 6a 내지 도 6d를 참조하여 후술한다.
더미 필라들(DP1, DP2)은 전극 패턴들(120)의 각각의 패드부(120P) 및 패드부(120P) 아래의 적층 구조체(ST)를 관통할 수 있다. 더하여, 패드부(120P)를 덮는 절연 패턴(130) 및 제1 층간 절연막(140)을 관통할 수 있다. 더미 필라들(DP1, DP2)은 제1 방향(D1)으로 배열되는 제1 더미 필라들(DP1), 및 제1 방향(D1)으로 배열되고 제2 방향(D2)을 따라 제1 더미 필라들(DP1)로부터 이격되는 제2 더미 필라들(DP2)을 포함할 수 있다. 일 실시예에 따르면, 제2 더미 필라들(DP2)의 각각은 제2 방향(D2)을 따라 제1 더미 필라들(DP1)의 각각에 정렬될 수 있다.
평면적 관점에서, 더미 필라들(DP1, DP2)은 계단식 측벽들(STSW)과 중첩될 수 있다. 달리 말해, 평면적 관점에서, 더미 필라들(DP1, DP2)은 서로 인접하는 패드부들(120P) 사이의 경계들과 중첩될 수 있다. 이 경우, 더미 필라들(DP1, DP2)은 서로 인접하는 패드부들(120P)의 제2 부분들(P2)을 관통할 수 있다. 몇몇 실시예들에 따르면, 평면적 관점에서, 더미 필라들(DP1, DP2)의 각각과 리세스 부(RP) 사이의 최단 거리(SD1)는 더미 필라들(DP1, DP2)의 각각과 논-리세스 부(NRP) 사이의 최단 거리(SD2)보다 크거나 그와 같을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
패드부들(120P)의 각각을 관통하는 더미 필라들(DP1, DP2)의 수는 4개일 수 있고, 패드부들(120P)의 각각과 상기 패드부들(120P)의 각각의 양 측의 패드부들(120P)은 상기 4개의 더미 필라들(DP1, DP2)을 공유할 수 있다. 몇몇 실시예들에 따르면, 패드부들(120P)의 각각을 관통하는 추가 더미 필라들이 더 제공될 수 있다. 이러한 실시예들에 관해서는 도 8 또는 9를 참조하여 후술한다.
공통 소스 영역들(CS)이 적층 구조체들(ST)의 각각의 양 측에 노출된 기판(110) 내에 제공될 수 있다. 기판(110)은 제1 도전형의 도펀트들로 도핑될 수 있고, 공통 소스 영역들(CS)은 상기 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 공통 소스 라인들(CSL)이 적층 구조체들(ST)의 각각의 양 측에 제공되어 공통 소스 영역들(CS)에 연결될 수 있다. 공통 소스 라인들(CSL)은 도전 물질(예를 들어, 텅스텐 같은 금속 물질)을 포함할 수 있다. 적층 구조체들(ST)의 각각과 공통 소스 라인들(CSL) 사이에 절연 스페이서들(150)이 제공될 수 있다. 절연 스페이서들(150)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 적층 구조체들(ST)의 상면들 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 적층 구조체들(ST)의 상기 상면들을 덮을 수 있고, 절연 스페이서들(150) 및 공통 소스 라인들(CSL)의 상면들 상으로 연장될 수 있다. 제2 층간 절연막(142)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(160)이 연결 영역(IR)의 기판(110) 상에 제공될 수 있다. 콘택 플러그들(160)은 전극 패턴들(120)의 패드부들(120P)에 각각 연결될 수 있다. 콘택 플러그들(160)의 각각은 연결되는 패드부(120P) 상의 절연 패턴(130), 제1 층간 절연막(140), 및 제2 층간 절연막(142)을 관통할 수 있다. 몇몇 실시예들에 따르면, 도 3 및 4에 도시된 바와 같이, 콘택 플러그들(160)의 각각은 패드부(120P)의 각각의 중앙부에 연결될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
비트 라인들(BL)이 셀 영역(CR)의 제2 층간 절연막(142) 상에 제공될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)을 따라 서로 이격될 수 있다. 수직 채널 구조체들(VCS)은 비트 라인들(BL)에 각각 전기적으로 연결될 수 있다. 구체적으로, 수직 채널 구조체들(VCS)의 각각은 제2 층간 절연막(142)을 관통하는 비트 라인 콘택 플러그(162)를 통하여 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다.
제1 배선들(170)이 연결 영역(IR)의 제2 층간 절연막(142) 상에 제공될 수 있다. 제1 배선들(170)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 배선들(170)은 적층 구조체들(ST)의 각각의 워드 라인들(120/WL) 및 접지 선택 라인(120/GSL)의 패드부들(120P)에 각각 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제1 배선들(170)은 비트 라인들(BL)과 동일한 레벨(또는 높이)에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 층간 절연막(144)이 제2 층간 절연막(142), 비트 라인들(BL), 및 제1 배선들(170) 상에 제공될 수 있다. 제3 층간 절연막(144)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
제2 배선들(172)이 제3 층간 절연막(144) 상에 제공될 수 있다. 일 실시예에 따르면, 제2 배선들(172)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 배선들(172)의 각각은 스트링 선택 라인(120/SSL)에 전기적으로 연결될 수 있다. 구체적으로, 스트링 선택 라인(120/SSL)은 제3 층간 절연막(144)을 관통하는 배선 플러그(164)를 통하여 대응하는 제2 배선(172)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 연결 영역(IR) 상의 계단식 구조(STS)를 관통하여 기판(110)에 접하는 더미 필라들(DP1, DP2)이 제공될 수 있다. 이러한 더미 필라들(DP1, DP2)은 전극 패턴들(120)의 형성을 위한 대체 공정(replacement process) 동안 절연 패턴들(130)을 지지하는 역할을 수행할 수 있다.
본 발명의 실시예들에 따르면, 계단식 구조(STS)의 제1 측벽(SW1) 및/또는 제2 측벽(SW2)은 리세스 부들(RP)을 포함할 수 있다. 이에 따라, 상기 대체 공정 동안 더미 필라들(DP1, DP2)이 지지해야 할 절연 패턴들(130)의 면적이 감소될 수 있다.
나아가, 본 발명의 실시예들에 따르면, 평면적 관점에서, 더미 필라들(DP1, DP2)로부터 상대적으로 멀리 떨어진 절연 패턴(130) 부분에 리세스 부들(RP)이 형성될 수 있다. 예를 들어, 평면적 관점에서, 더미 필라들(DP1, DP2)이 패드부들(120P)의 경계에 중첩되어 형성되는 경우, 리세스 부들(RP)은 패드부들(120P)의 경계로부터 이격되어 형성될 수 있다. 따라서, 상기 리세스 부들(RP)에 의하여 더미 필라들(DP1, DP2)로부터 상대적으로 멀리 떨어진 절연 패턴들(130) 부분이 제거될 수 있다. 이에 따라, 상기 대체 공정 동안 더미 필라들(DP1, DP2)이 절연 패턴들(130)을 보다 효과적으로 지지할 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 전극 패턴들(120)의 형성을 위한 대체 공정 동안 절연 패턴(130)이 무너지는 현상을 줄일 수 있으며, 이에 따라, 반도체 소자(100)의 신뢰성이 향상될 수 있다.
도 6a는 본 발명에 따른 수직 채널 구조체의 일 예 및 더미 필라의 일 예를 설명하기 위하여 도 5a의 'B' 부분 및 'C' 부분을 확대한 도면이다.
도 6a를 참조하면, 상기 수직 채널 구조체(VCS)는 기판(110)으로부터 위로 연장된 수직 반도체 패턴(SP)을 포함할 수 있다. 수직 채널 구조체(VCS)는 전극 패턴(120)과 수직 반도체 패턴(SP) 사이에 개재되는 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TL)을 더 포함할 수 있다. 블로킹 절연막(BLL)은 전극 패턴(120)에 인접할 수 있고, 터널 절연막(TL)은 수직 반도체 패턴(SP)에 인접할 수 있다. 전하 저장막(CL)은 블로킹 절연막(BLL) 및 터널 절연막(TL) 사이에 배치될 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 전하 저장막(CL)은 트랩 사이트들을 포함하는 실리콘 질화막 및 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중에서 적어도 하나를 포함할 수 있다. 블로킹 절연막(BLL)은 터널 절연막(TL)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 이에 더하여, 블로킹 절연막(BLL)은 상기 고유전막 보다 큰 에너지 밴드 갭을 갖는 장벽 절연막(예컨대, 실리콘 산화막)을 더 포함할 수 있다.
본 예에서, 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TL)은 기판(110)의 상면에 대하여 수직적으로 연장되어 수직 반도체 패턴(SP)과 절연 패턴(130) 사이에 개재될 수 있다. 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 수직 채널 구조체(VCS)는 수직 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다. 일 예로, 수직 절연 패턴(VI)은 실리콘 산화물을 포함할 수 있다.
더미 필라(DP2)는 수직 채널 구조체(VCS)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 더미 필라(DP2)는, 수직 채널 구조체(VCS)과 같이, 블로킹 절연막(BLL), 전하 저장막(CL), 터널 절연막(TL), 수직 반도체 패턴(SP), 및 수직 절연 패턴(VI)을 포함할 수 있다.
도 6b는 본 발명에 따른 수직 채널 구조체의 다른 예 및 더미 필라의 다른 예를 설명하기 위하여 도 5a의 'B' 부분 및 'C' 부분을 확대한 도면이다.
도 6b를 참조하면, 수직 채널 구조체(VCS)는 기판(110)으로부터 위로 연장된 수직 반도체 패턴(SP)을 포함할 수 있다. 수직 채널 구조체(VCS)는 전극 패턴(120)과 수직 반도체 패턴(SP) 사이에 개재되는 전하 저장막(CL) 및 터널 절연막(TL)을 더 포함할 수 있다. 본 예에 따르면, 블로킹 절연막(BLL)이 전극 패턴(120)과 수직 채널 구조체(VCS) 사이에 개재될 수 있고, 기판(110)의 상면에 평행한 방향으로 연장되어 전극 패턴(120)과 절연 패턴들(130) 사이에 개재될 수 있다. 전하 저장막(CL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다. 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 수직 채널 구조체(VCS)는 수직 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다.
더미 필라(DP2)는 수직 채널 구조체(VCS)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 더미 필라(DP2)는, 수직 채널 구조체(VCS)과 같이, 전하 저장막(CL), 터널 절연막(TL), 수직 반도체 패턴(SP), 및 수직 절연 패턴(VI)을 포함할 수 있다.
도 6c는 본 발명에 따른 수직 채널 구조체의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 5a의 'B' 부분 및 'C' 부분을 확대한 도면이다.
도 6c를 참조하면, 수직 채널 구조체(VCS)는 기판(110)으로부터 위로 연장된 수직 반도체 패턴(SP)을 포함할 수 있다. 수직 채널 구조체(VCS)는 전극 패턴(120)과 수직 반도체 패턴(SP) 사이에 개재되는 터널 절연막(TL)을 더 포함할 수 있다. 본 예에 따르면, 블로킹 절연막(BLL) 및 전하 저장막(CL)이 전극 패턴(120)과 수직 채널 구조체(VCS) 사이에 개재될 수 있고, 기판(110)의 상면에 평행한 방향으로 연장되어 전극 패턴(120)과 절연 패턴들(130) 사이에 개재될 수 있다. 전하 저장막(CL)은 블로킹 절연막(BLL)과 상기 터널 절연막(TL) 사이에 배치될 수 있다. 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 수직 채널 구조체(VCS)는 수직 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다.
더미 필라(DP2)는 수직 채널 구조체(VCS)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 더미 필라(DP2)은, 수직 채널 구조체(VCS)과 같이, 터널 절연막(TL), 수직 반도체 패턴(SP), 및 수직 절연 패턴(VI)을 포함할 수 있다.
도 6d는 본 발명에 따른 수직 채널 구조체의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 5a의 'B' 부분 및 'C' 부분을 확대한 도면이다.
도 6d를 참조하면, 상기 수직 채널 구조체(VCS)는 기판(110)으로부터 위로 연장된 수직 반도체 패턴(SP)을 포함할 수 있다. 본 예에 따르면, 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TL)이 전극 패턴(120)과 수직 채널 구조체(VCS) 사이에 개재될 수 있고, 기판(110)의 상면에 평행한 방향으로 연장되어 전극 패턴(120)과 절연 패턴들(130) 사이에 개재될 수 있다. 전하 저장막(CL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다. 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 수직 채널 구조체(VCS)는 수직 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다.
더미 필라(DP2)는 상기 수직 채널 구조체(VCS)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 더미 필라(DP2)는, 수직 채널 구조체(VCS)과 같이, 수직 반도체 패턴(SP) 및 수직 절연 패턴(VI)을 포함할 수 있다.
도 7a 내지 7h는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 3, 4, 5a, 및 5b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 장치와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호가 제공되며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 3 및 7a를 참조하면, 버퍼 유전막(137)이 셀 영역(CR) 및 연결 영역(IR)을 포함하는 기판(110)의 전면 상에 형성될 수 있다. 그 후, 희생막들(125) 및 절연막들(135)이 버퍼 유전막(137)이 형성된 기판(110) 상에 교대로 형성될 수 있다. 희생막들(125)은 버퍼 유전막(137) 및 절연막들(135)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 버퍼 유전막(137) 및 절연막들(135)은 실리콘 산화물을 포함할 수 있고, 희생막들(125)은 실리콘 질화물을 포함할 수 있다.
도 3 및 7b를 참조하면, 연결 영역(IR) 상의 희생막들(125) 및 절연막들(135)을 패터닝하여 계단식 구조(STS)가 형성될 수 있다. 계단식 구조(STS)는 복수의 계단식 측벽들(STSW)을 포함할 수 있다. 계단식 측벽들(STSW)의 각각은 제2 방향(D2)으로 연장될 수 있다. 계단식 측벽들(STSW)은 제1 방향(D1)을 따라 배열될 수 있으며, 제1 방향(D1)으로 갈수록 낮은 레벨에 위치할 수 있다.
이 후, 제1 층간 절연막(140)이 기판(110) 상에 형성될 수 있고, 제1 층간 절연막(140)이 평탄화될 수 있다. 일 실시예에 따르면, 도 7b에 도시된 바와 같이, 제1 층간 절연막(140)은 셀 영역(CR) 내의 최상위 절연막(135)이 노출될 때까지 평탄화될 수 있다. 다른 실시예에 따르면, 도 7b에 도시된 바와 달리, 평탄화된 제1 층간 절연막(140)은 셀 영역(CR)의 최상위 절연막(135) 상에 잔존할 수도 있다.
도 3 및 7c를 참조하면, 셀 영역(CR) 상의 절연막들(135), 희생막들(125), 및 버퍼 유전막(137)을 연속적으로 패터닝하여, 기판(110)을 노출하는 수직 홀들(H1)이 형성될 수 있다. 더하여, 연결 영역(IR) 상의 제1 층간 절연막(140), 절연막들(135), 희생막들(125), 및 버퍼 유전막(137)을 연속적으로 패터닝하여, 기판(110)을 노출하는 더미 홀들(H2)이 형성될 수 있다. 수직 홀들(H1) 및 더미 홀들(H2)은 동시에 형성될 수 있다.
수직 홀들(H1)은, 도 3을 참조하여 설명한 수직 채널 구조체들(VCS)과 같이 배열될 수 있다. 더미 홀들(H2)은, 도 3을 참조하여 설명한 더미 필라들(DP1, DP2)과 같이 배열될 수 있다. 즉, 평면적 관점에서, 더미 필라들(DP1, DP2)은 계단식 측벽들(STSW)과 중첩될 수 있다.
수직 채널 구조체들(VCS)이 수직 홀들(H1) 내에 각각 형성될 수 있고, 더미 필라들(DP1, DP2)이 더미 홀들(H2) 내에 각각 형성될 수 있다. 수직 채널 구조체들(VCS) 및 더미 필라들(DP1, DP2)은 동시에 형성될 수 있다. 수직 채널 구조체들(VCS) 및 더미 필라들(DP1, DP2)은 도 6a 내지 6d에 개시된 예들 중에 어느 하나와 같이 형성될 수 있다.
도 3, 4, 및 7d를 참조하면, 제1 층간 절연막(140), 절연막들(135), 희생막들(125), 및 버퍼 유전막(137)을 연속적으로 패터닝하여, 기판(110)을 노출하는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)의 각각은 제1 방향(D1)을 따라 셀 영역(CR) 상으로부터 연결 영역(IR) 상으로 연장될 수 있다. 이에 따라, 트렌치들(T) 사이에, 제1 방향(D1)을 따라 셀 영역(CR) 상으로부터 연결 영역(IR) 상으로 연장되는 예비 적층 구조체들이 정의될 수 있다. 예비 적층 구조체들의 각각은 기판(110) 상의 버퍼 유전 패턴(132), 버퍼 유전 패턴 상에 교대로 적층된 희생 패턴들(127) 및 절연 패턴들(130)을 포함할 수 있다.
예비 적층 구조체들의 각각은 연결 영역(IR) 상에서 계단식 구조(STS)를 포함할 수 있다. 계단식 구조(STS)는 제1 방향(D1)으로 연장되는 제1 및 제2 측벽들(SW1, SW2)을 포함할 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 서로 대향될 수 있다. 계단식 구조(STS)의 제1 및 제2 측벽들(SW1, SW2)은 도 3, 4, 5a, 및 5b를 참조하여 설명한 계단식 구조(STS)의 제1 및 제2 측벽들(SW1, SW2)과 실질적으로 동일할 수 있다.
구체적으로, 제1 측벽(SW1)은 리세스 부들(RP) 및 논-리세스 부들(NRP)을 포함할 수 있다. 리세스 부들(RP)의 각각은 논-리세스 부들(NRP)에 비해 옆으로 리세스된 부분일 수 있으며, 기판(110)에 수직한 제3 방향(D3)으로 연장될 수 있다. 다시 말해, 리세스 부들(RP)의 각각은 제1 측벽(SW1)에 형성된 제3 방향(D3)으로 연장되는 트렌치일 수 있다. 리세스 부들(RP)의 각각은 오목하게 파인 트렌치 형태를 가질 수 있다. 리세스 부들(RP) 및 논-리세스 부들(NRP)은 제1 방향(D1)을 따라 교대로 배열될 수 있으며, 이에 따라 제1 측벽(SW1)은 평평하지 않을(uneven) 수 있다.
몇몇 실시예들에 따르면, 제2 측벽(SW2)도 제1 측벽(SW1)과 마찬가지로, 리세스 부들(RP) 및 논-리세스 부들(NRP)을 포함할 수 있다. 제2 측벽(SW2)에 포함된 리세스 부들(RP) 및 논-리세스 부들(NRP)은 제1 측벽(SW1)에 포함된 리세스 부들(RP) 및 논-리세스 부들(NRP)과 실질적으로 동일할 수 있다.
몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 계단식 측벽들(STSW)의 각각은 제1 및 제2 측벽들(SW1, SW2)의 논-리세스 부들(NRP)과 연결될 수 있다.
예비 적층 구조체들에 대체 공정을 수행하여 도 3, 4, 5a, 및 5b를 참조하여 설명한 전극 패턴들(120)이 형성될 수 있다. 이하에서, 도 7e 및 7f를 참조하여 상기 대체 공정에 대하여 구체적으로 설명한다.
도 3 및 7e를 참조하면, 트렌치들(T)에 의해 노출된 희생 패턴들(127)을 제거하여 절연 패턴들(130) 사이에 빈 영역들(129)이 형성될 수 있다. 빈 영역들(129)은 기판(110)의 상면에 평행한 방향을 따라 트렌치들(T)로부터 절연 패턴들(130) 사이로 연장될 수 있다. 희생 패턴들(127)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 제거될 수 있다.
희생 패턴들(127)이 제거될 때, 더미 필라들(DP1, DP2)이 연결 영역(IR) 내 절연 패턴들(130)을 지지할 수 있다. 이에 따라, 희생 패턴들(127)이 제거됨에 따라 발생될 수 있는 여러 문제점들이 방지되거나 최소화될 수 있다. 일 예로, 상기 더미 필라들(DP1, DP2)이 존재하지 않는 경우에, 연결 영역(IR) 내에서 수직적으로 서로 인접한 절연 패턴들(130)은 서로 가까워지거나 서로 접촉될 수 있다. 이로 인하여, 후속 공정에서 상기 빈 영역들(129) 내에 형성되는 금속 패턴들의 형상들이 변형되거나, 상기 금속 패턴들의 일부가 형성되지 않을 수 있다. 본 발명의 실시예들에 따르면, 더미 필라들(DP1, DP2)이 연결 영역(IR) 내 절연 패턴들(130)을 지지함으로써, 상술된 문제점들이 최소화되거나 방지될 수 있다.
나아가, 본 발명의 실시예들에 따르면, 계단식 구조(STS)의 제1 측벽(SW1) 및/또는 제2 측벽(SW2)은 리세스 부들(RP)을 포함할 수 있다. 이에 따라, 상기 대체 공정 동안 더미 필라들(DP1, DP2)이 지지해야 할 절연 패턴들(130)의 면적이 감소될 수 있다. 또한, 평면적 관점에서, 더미 필라들(DP1, DP2)로부터 상대적으로 멀리 떨어진 절연 패턴(130) 부분에 리세스 부들(RP)이 형성될 수 있다. 예를 들어, 평면적 관점에서, 더미 필라들(DP1, DP2)이 패드부들(120P)의 경계에 중첩되어 형성되는 경우, 리세스 부들(RP)은 패드부들(120P)의 경계로부터 이격되어 형성될 수 있다. 따라서, 상기 리세스 부들(RP)에 의하여 더미 필라들(DP1, DP2)로부터 상대적으로 멀리 떨어진 절연 패턴들(130) 부분이 제거될 수 있다. 이에 따라, 상기 대체 공정 동안 더미 필라들(DP1, DP2)이 절연 패턴들(130)을 보다 효과적으로 지지할 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 희생 패턴들(127)이 제거됨에 따라 발생될 수 있는 여러 문제점들이 보다 효과적으로 방지되거나 최소화될 수 있다.
상기 수직 채널 구조체들(VCS)은, 희생 패턴들(127)이 제거되는 경우, 셀 영역(CR) 상의 절연 패턴들(130)을 지지할 수 있다.
도 3 및 7f를 참조하면, 제1 도전막(미도시)이 기판(110) 상에 형성되어, 트렌치들(T) 및 빈 영역들(129)을 채울 수 있다. 상기 제1 도전막은 트렌치들(T) 및 빈 영역들(129)의 내벽들을 콘포멀하게 덮는 배리어막(미도시), 및 트렌치들(T) 및 빈 영역들(129)의 잔부를 채우는 전극막(미도시)을 포함할 수 있다. 이 후, 트렌치들(T) 내의 상기 제1 도전막을 제거하여, 빈 영역들(129) 내에 전극 패턴들(120)이 형성될 수 있다. 최하부에 배치된 전극 패턴(120/GSL)은 접지 선택 라인일 수 있고, 최상부에 배치된 전극 패턴(120/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인(120/GSL)과 스트링 선택 라인(120/SSL) 사이에 배치된 전극 패턴들(120/WL)은 워드 라인들일 수 있다. 이에 따라, 도 3, 4, 5a, 및 5b를 참조하여 설명한 적층 구조체들(ST)이 형성될 수 있다.
수직 채널 구조체들(VCS) 및 더미 필라들(DP1, DP2)이 도 6b에 개시된 바와 같이 형성되는 경우, 블로킹 절연막(BLL)이 상기 제1 도전막의 형성 전에 빈 영역들(129) 내에 콘포말하게 형성될 수 있다. 수직 채널 구조체들(VCS) 및 더미 필라들(DP1, DP2)이 도 6c에 개시된 바와 같이 형성되는 경우, 전하 저장막(CL) 및 블로킹 절연막(BLL)이 상기 제1 도전막의 형성 전에 빈 영역들(129) 내에 차례로 형성될 수 있다. 수직 채널 구조체들(VCS) 및 더미 필라들(DP1, DP2)이 도 6d에 개시된 바와 같이 형성되는 경우, 터널 절연막(TL), 전하 저장막(CL), 및 블로킹 절연막(BLL)이 상기 제1 도전막의 형성 전에 빈 영역들(129) 내에 차례로 형성될 수 있다.
도펀트 이온들이 트렌치들(T)에 의해 노출된 기판(110)에 주입되어 공통 소스 영역들(CS)이 형성될 수 있다. 몇몇 실시예들에 따르면, 공통 소스 영역들(CS)은 전극 패턴들(120)을 형성한 후에 형성될 수 있다. 이와 달리, 다른 실시예들에 따르면, 공통 소스 영역들(CS)은 트렌치들(T)의 형성 후, 그리고 희생 패턴들(127)의 제거 전에 형성될 수도 있다.
도 3 및 7g를 참조하면, 트렌치들(T) 내에 공통 소스 영역들(CS)에 전기적으로 연결되는 공통 소스 라인들(CSL), 및 공통 소스 라인들(CSL)을 전극 패턴들(120)로부터 전기적으로 절연시키는 절연 스페이서들(150)이 형성될 수 있다. 절연 스페이서들(150)을 형성하는 것은, 공통 소스 영역들(CS)의 상면들 및 트렌치들(T)의 내벽들을 콘포멀하게 덮는 절연 스페이서막(미도시)을 형성하는 것, 및 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 공통 소스 영역들(CS)이 노출될 수 있다. 이 후, 트렌치들(T)의 잔부를 채우는 제2 도전막(미도시)이 형성될 수 있다. 상기 제2 도전막을 평탄화하여 트렌치들(T) 내에 공통 소스 라인들(CSL)이 국소적으로 형성될 수 있다.
도 3 및 7h를 참조하면, 제2 층간 절연막(142)이 기판(110)의 전면 상에 형성될 수 있다. 제2 층간 절연막(142)은 적층 구조체들(ST)을 덮을 수 있고, 기판(110)의 상면에 평행한 방향으로 연장되어 절연 스페이서들(150)의 상면들 및 공통 소스 라인들(CSL)의 상면들을 덮을 수 있다.
연결 영역(IR) 상에, 전극 패턴들(120)에 각각 접속되는 콘택 플러그들(160)이 형성될 수 있다. 구체적으로, 전극 패턴들(120)의 각각은 그 바로 위의 전극 패턴(120)에 의해 노출되는 패드부(120P)를 포함하고, 콘택 플러그들(160)의 각각은 대응되는 패드부(120P)에 접속되도록 형성될 수 있다. 콘택 플러그들(160)의 각각은 연결되는 패드부(120P) 상의 절연 패턴(130), 제1 층간 절연막(140), 및 제2 층간 절연막(142)을 관통할 수 있다. 비트 라인 콘택 플러그들(162)이 수직 채널 구조체들(VCS)에 각각 접속되도록 형성될 수 있다. 콘택 플러그들(160) 및 비트 라인 콘택 플러그들(162)은 도전 물질로 형성될 수 있고, 동시에 형성될 수 있다.
비트 라인들(BL)이 셀 영역(CR) 상의 제2 층간 절연막(142) 상에 형성될 수 있고, 제1 배선들(170)이 연결 영역(IR) 상의 제2 층간 절연막(142) 상에 형성될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(162)에 연결될 수 있다.
제1 배선들(170)은 접지 선택 라인(120/GSL)에 접속된 콘택 플러그(160) 및 워드 라인들(120/WL)에 접속된 콘택 플러그들(160)에 각각 연결될 수 있다. 비트 라인들(BL) 및 제1 배선들(170)은 도전 물질로 형성될 수 있고, 동시에 형성될 수 있다.
도 3, 4, 5a, 및 5b을 다시 참조하면, 제3 층간 절연막(144)이 제2 층간 절연막(142), 비트 라인들(BL), 및 제1 배선들(170) 상에 형성될 수 있다. 제3 층간 절연막(144) 상에 제2 배선들(172)이 형성될 수 있다. 제2 배선들(172)의 각각은 스트링 선택 라인(120/SSL)에 접속된 콘택 플러그(160)에 전기적으로 연결될 수 있다. 스트링 선택 라인(120/SSL)에 접속된 콘택 플러그(160)는 제3 층간 절연막(144)을 관통하는 배선 플러그(164)를 통하여 대응하는 제2 배선(172)에 전기적으로 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 3, 4, 5a, 및 5b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호가 제공되며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 이하에서는, 제3 더미 필라들(DP3), 콘택 플러그들(160), 및 패드부(120P)에 대하여 중점적으로 설명한다.
도 8을 참조하면, 반도체 소자(101)는 도 3, 4, 5a, 및 5b를 참조하여 설명한 반도체 소자(100)에 더하여 제3 더미 필라들(DP3)을 더 포함할 수 있다. 제3 더미 필라들(DP3)은 패드부들(120P)을 각각 관통할 수 있다. 평면적 관점에서, 제3 더미 필라들(DP3)의 각각은 서로 인접하는 한 쌍의 제2 더미 필라들(DP2) 사이에 배치될 수 있다. 예를 들어, 제2 및 제3 더미 필라들(DP2, DP3)은 제1 방향(D1)을 따라 연장되는 하나의 열을 이룰 수 있으며, 상기 열 내에서 제2 및 제3 더미 필라들(DP2, DP3)은 교대로 배열될 수 있다.
콘택 플러그들(160)은 연결 영역(IR)의 기판(110) 상에 제공될 수 있다. 콘택 플러그들(160)은 전극 패턴들(120)의 패드부들(120P)에 각각 연결될 수 있다. 본 실시예에 따르면, 평면적 관점에서, 콘택 플러그들(160)의 각각은 서로 인접하는 한 쌍의 제1 더미 필라들(DP1) 사이에 배치될 수 있다. 예를 들어, 콘택 플러그들(160) 및 제1 더미 필라들(DP1)은 제1 방향(D1)을 따라 연장되는 하나의 열을 이룰 수 있으며, 상기 열 내에서 콘택 플러그들(160) 및 제1 더미 필라들(DP1)은 교대로 배열될 수 있다.
전극 패턴들(미도시)의 각각은 그 바로 위의 전극 패턴에 의해 노출되는 패드부(120P)를 포함할 수 있다.
패드부(120P)는 제1 방향(D1)을 따라 연장되는 제1 패드 측벽(P_SW1) 및 제2 패드 측벽(P_SW2)을 포함할 수 있다. 제1 및 제2 패드 측벽들은(P_SW1, P_SW2)은 서로 대향될 수 있다. 제1 패드 측벽(P_SW1)은 계단식 구조(STS)의 제1 측벽(SW1)의 일부일 수 있으며, 제2 패드 측벽(P_SW2)은 계단식 구조(STS)의 제2 측벽(SW2)의 일부일 수 있다.
본 실시예에 따르면, 하나의 제1 패드 측벽(P_SW1)이 두 개의 패드 리세스 부들(P_RP)을 포함할 수 있다. 제1 패드 측벽(P_SW1)에 포함된 패드 리세스 부들(P_RP)의 각각은 제1 측벽(SW1)의 리세스 부들(RP)의 각가의 일부일 수 있다. 하나의 제1 패드 측벽(P_SW1)은 또한 세 개의 패드 논-리세스 부들(P_NRP)을 포함할 수 있다. 제1 패드 측벽(P_SW1)에 포함된 패드 논-리세스 부들(P_NRP)의 각각은 제1 측벽(SW1)의 논-리세스 부들(NRP)의 각각의 일부일 수 있다.
본 실시예에 따르면, 패드부(120P)는 두 개의 제1 부분들(P1) 및 세 개의 제2 부분들(P2)을 포함할 수 있다. 제1 부분들(P1)의 각각은 패드 리세스 부(P_RP)로부터 제2 방향(D2)을 따라 제2 패드 측벽(P_SW2)까지 연장되는 부분일 수 있으며, 제2 부분들(P2)의 각각은 패드 논-리세스 부(P_NRP)로부터 제2 방향(D2)을 따라 제2 패드 측벽(P_SW2)까지 연장되는 부분일 수 있다. 제1 및 제2 부분들(P1, P2)은 제1 방향(D1)을 따라 교대로 배열될 수 있다. 구체적으로, 제2 부분들(P2) 중 두 개는 패드부들(120P)의 경계들에 각각 인접하게 배치될 수 있으며, 제2 부분들(P2) 중 나머지 하나는 제1 부분들(P1) 사이에 배치될 수 있다. 이에 따라, 평면적 관점에서, 제1 부분들(P1)은 패드부들(120P) 사이의 경계들로부터 이격될 수 있다. 결과적으로, 패드 리세스 부들(P_RP) 및 리세스 부들(RP)도 패드부들(120P) 사이의 경계로부터 이격될 수 있다.
제2 패드 측벽(P_SW2)도 제1 패드 측벽(P_SW1)과 마찬가지로, 제2 방향(D2)으로 리세스된 패드 리세스 부들(P_RP) 및 패드 논-리세스 부들(P_NRP)을 포함할 수 있다. 제2 패드 측벽(P_SW2)에 포함된 패드 리세스 부들(P_RP) 및 패드 논-리세스 부들(P_NRP)은 제1 패드 측벽(P_SW1)에 포함된 패드 리세스 부들(P_RP) 및 패드 논-리세스 부들(P_NRP)과 실질적으로 동일할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 3, 4, 5a, 및 5b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호가 제공되며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 이하에서는, 수직 채널 구조체들(VCS), 스트링 선택 라인 분리 패턴(180), 제3 및 제4 더미 필라들(DP3, DP4), 및 콘택 플러그들(160에 대하여 중점적으로 설명한다.
도 9를 참조하면, 평면적 관점에서, 하나의 적층 구조체(ST)를 관통하는 수직 채널 구조체들(VCS)은 제1 방향(D1)으로 연장되는 9개의 열들을 따라 배열될 수 있다. 또한, 평면적 관점에서, 이웃하는 두 개의 열들에 포함된 수직 채널 구조체들(VCS)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 수직 채널 구조체들(VCS)의 각각은 6a 내지 6d를 참조하여 설명한 수직 채널 구조체들(VCS)의 각각과 실질적으로 동일할 수 있다. 가운데 열(즉, 5번째 열)에 포함된 수직 채널 구조체들(VCS)은 비트 라인(미도시)과 연결되지 않는 더미 수직 채널 구조체들일 수 있다. 그 외의 열들(즉, 상기 가운데 열을 제외한 나머지 열들)에 포함된 수직 채널 구조체들(VCS)은 비트 라인(미도시)과 연결되는 활성 수직 채널 구조체들일 수 있다.
적층 구조체들(ST)의 각각은 스트링 선택 라인 분리 패턴(180)을 더 포함할 수 있다. 평면적 관점에서, 스트링 선택 라인 분리 패턴(180)은 제1 방향(D1)으로 연장될 수 있으며, 상기 가운데 열에 포함된 수직 채널 구조체들(VCS)을 연결할 수 있다. 스트링 선택 라인 분리 패턴(180)은 적층 구조체들(ST)의 각각의 상부에 제공되어 최상부에 배치된 도전 패턴(즉, 스트링 선택 라인)을 제2 방향(D2)으로 분리시킬 수 있다. 그 외의 도전 패턴들(즉, 워드 라인들 및 접지 선택 라인)은 스트링 선택 라인 분리 패턴(180)에 의해 분리되지 않을 수 있다.
반도체 소자(102)는 도 3, 4, 5a, 및 5b를 참조하여 설명한 반도체 소자(100)에 더하여 제3 및 제4 더미 필라들(DP3, DP4)을 더 포함할 수 있다.
제3 더미 필라들(DP3)은 제1 방향(D1)으로 배열될 수 있다. 예를 들어, 제3 더미 필라들(DP3)은 제1 방향(D1)으로 연장되는 하나의 열을 이룰 수 있다. 제3 더미 필라들(DP3)이 이루는 열은 제1 더미 필라들(DP1)이 이루는 열 및 제2 더미 필라들(DP2)이 이루는 열 사이에 위치할 수 있다. 몇몇 실시예들에 따르면, 도 9에 도시된 바와 같이, 두 개의 제3 더미 필라들(DP3)이 하나의 패드부(120P)를 관통하도록 배치될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
제4 더미 필라들(DP4) 또한 제1 방향(D1)으로 배열될 수 있다. 예를 들어, 제4 더미 필라들(DP4)은 제1 방향(D1)으로 연장되는 하나의 열을 이룰 수 있다. 제4 더미 필라들(DP4)이 이루는 열은 제3 더미 필라들(DP3)이 이루는 열 및 제2 더미 필라들(DP2)이 이루는 열 사이에 위치할 수 있다. 제4 더미 필라들(DP4)의 각각은 제2 방향(D2)을 따라 제3 더미 필라들(DP3)의 각각에 정렬될 수 있다.
본 실시예에 따르면, 콘택 플러그들(160)은 제1 방향(D1)을 따라 연장되는 두 개의 열을 이룰 수 있다. 콘택 플러그들(160)이 이루는 두 개의 열들 중 어느 하나는 제1 더미 필라들(DP1)이 이루는 열과 제3 더미 필라들(DP3)이 이루는 열 사이에 위치할 수 있으며, 콘택 플러그들(160)이 이루는 두 개의 열들 중 나머지 하나는 제2 더미 필라들(DP2)이 이루는 열과 제4 더미 필라들(DP4)이 이루는 열 사이에 위치할 수 있다. 몇몇 실시예들에 따르면, 도 9에 도시된 바와 같이, 두 개의 콘택 플러그들(160)이 하나의 패드부(120P)에 접속될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
전극 패턴들(미도시)의 각각은 그 바로 위의 전극 패턴에 의해 노출되는 패드부(120P)를 포함할 수 있다. 패드부(120P)는 도 3, 4, 5a, 및 5b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 적층 구조체, 상기 전극 패턴들은 제1 방향을 따라 연장되며, 상기 연결 영역 상에서 상기 전극 패턴들의 각각은 그 바로 위의 상기 전극 패턴에 의해 노출되는 패드부를 포함하는 것; 및
    상기 셀 영역 상에서 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함하되,
    상기 패드부는 제1 방향을 따라 연장되는 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 포함하고,
    상기 제1 측벽은 상기 제1 방향에 교차하는 제2 방향으로 리세스된 리세스 부를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 패드부는:
    상기 리세스 부로부터 상기 제2 방향을 따라 상기 제2 측벽까지 연장되는 제1 부분; 및
    상기 리세스 부 옆의 상기 제1 측벽으로부터 상기 제2 방향을 따라 상기 제2 측벽까지 연장되는 제2 부분을 더 포함하되,
    상기 제1 부분의 상기 제2 방향으로의 폭은 상기 제2 부분의 상기 제2 방향으로의 폭보다 작은 반도체 소자.
  3. 제2 항에 있어서,
    상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함하되,
    상기 더미 필라들의 각각은 상기 제2 부분을 관통하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 패드부의 상기 제1 측벽을 포함하는 상기 적층 구조체의 측벽에서, 상기 리세스 부는 상기 기판에 수직한 방향을 따라 연장되는 반도체 소자.
  5. 제4 항에 있어서,
    상기 리세스 부는 오목하게 파인 트렌치 형태를 갖는 반도체 소자.
  6. 제1 항에 있어서,
    상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함하되,
    평면적 관점에서, 상기 더미 필라들은 서로 인접하는 상기 패드부들 사이의 경계와 중첩되는 반도체 소자.
  7. 제6 항에 있어서,
    평면적 관점에서, 상기 리세스 부는 서로 인접하는 상기 패드부들 사이의 상기 경계로부터 이격되는 반도체 소자.
  8. 셀 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 제1 방향을 따라 연장된 적층 구조체, 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하고, 상기 적층 구조체는 상기 연결 영역 상에서 계단식 구조를 이루는 것; 및
    상기 셀 영역 상에서 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함하되,
    상기 계단식 구조는 제1 방향으로 연장되는 일 측벽을 포함하고,
    상기 일 측벽은 논-리세스 부들 및 상기 논-리세스 부들에 비하여 옆으로 리세스된 리세스 부들을 포함하되, 상기 리세스 부들의 각각은 상기 기판의 상면에 수직한 방향으로 연장되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 계단식 구조는 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향을 따라 배열되며, 상기 제1 방향으로 갈수록 낮은 레벨에 배치되는 복수의 계단식 측벽들을 더 포함하되,
    상기 계단식 측벽들은 상기 일 측벽의 상기 논-리세스 부들과 연결되는 반도체 소자.
  10. 제9 항에 있어서,
    상기 연결 영역 상에서 상기 적층 구조체를 관통하는 더미 필라들을 더 포함하되,
    평면적 관점에서, 상기 더미 필라들은 상기 계단식 측벽들과 중첩되는 반도체 소자.
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