KR102641739B1 - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

Info

Publication number
KR102641739B1
KR102641739B1 KR1020180072054A KR20180072054A KR102641739B1 KR 102641739 B1 KR102641739 B1 KR 102641739B1 KR 1020180072054 A KR1020180072054 A KR 1020180072054A KR 20180072054 A KR20180072054 A KR 20180072054A KR 102641739 B1 KR102641739 B1 KR 102641739B1
Authority
KR
South Korea
Prior art keywords
electrode
electrodes
cell array
width
structures
Prior art date
Application number
KR1020180072054A
Other languages
English (en)
Other versions
KR20200000130A (ko
Inventor
백석천
김광수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180072054A priority Critical patent/KR102641739B1/ko
Priority to US16/272,288 priority patent/US10811430B2/en
Priority to CN201910433308.8A priority patent/CN110634873A/zh
Publication of KR20200000130A publication Critical patent/KR20200000130A/ko
Application granted granted Critical
Publication of KR102641739B1 publication Critical patent/KR102641739B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 및 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하되, 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수 개의 전극 구조체들을 포함하되, 상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 제 1 폭을 갖는 전극 부분 및 상기 연결 영역에서 상기 제 1 폭보다 작은 제 2 폭을 갖는 패드 부분을 포함하되, 서로 인접하는 상기 전극 구조체들의 상기 전극 부분들은 제 1 거리로 이격되고, 상기 패드 부분들은 상기 제 1 거리보다 큰 제 2 거리로 이격될 수 있다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 및 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하되, 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수 개의 전극 구조체들을 포함하되, 상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 제 1 폭을 갖는 전극 부분 및 상기 연결 영역에서 상기 제 1 폭보다 작은 제 2 폭을 갖는 패드 부분을 포함하되, 서로 인접하는 상기 전극 구조체들의 상기 전극 부분들은 제 1 거리로 이격되고, 상기 패드 부분들은 상기 제 1 거리보다 큰 제 2 거리로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체로서, 상기 전극 구조체는 제 1 방향으로 대향하는 제 1 및 제 2 측면들 및 상기 제 1 및 제 2 측면들을 연결하는 제 3 측면을 갖는 것; 상기 연결 영역에서 상기 전극 구조체의 상기 제 1 측면에 인접하는 제 1 배선 구조체로서, 상기 제 1 배선 구조체는 상기 제 1 방향으로 연장되는 복수 개의 제 1 배선들을 포함하는 것; 상기 연결 영역에서 상기 전극 구조체의 상기 제 2 측면에 인접하는 제 2 배선 구조체로서, 상기 제 2 배선 구조체는 상기 제 1 배선들과 이격되어 상기 제 1 방향으로 연장되는 복수 개의 제 2 배선들을 포함하는 것; 및 상기 전극 구조체의 상기 제 3 측면에 인접하는 제 3 배선 구조체로서, 상기 제 3 배선 구조체는 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수 개의 제 3 배선들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 및 상기 연결 영역에서 상기 전극 구조체와 주변 회로 구조체를 연결하는 배선 구조체를 포함할 수 있다. 여기서, 상기 배선 구조체는 상기 전극들 중 제 1 전극들과 연결되는 제 1 콘택 플러그들; 상기 제 1 방향으로 연장되며 상기 제 1 콘택 플러그들과 각각 연결되는 제 1 배선들; 상기 전극들 중 제 2 전극들과 연결되는 제 2 콘택 플러그들; 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며, 상기 제 2 콘택 플러그들과 각각 연결되는 제 2 배선들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 전극 구조체의 폭이 셀 어레이 영역서 보다 연결 영역에서 작으므로, 연결 영역에서 전극 구조체들 사이의 공간이 증가될 수 있다. 이에 따라, 배선 구조체의 배선들이 3방향에서 전극 구조체에 연결될 수 있다. 따라서, 전극 구조체와 연결되는 배선들의 배선 자유도가 향상될 수 있으며, 3차원 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 4a 내지 도 4e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 설명하기 위한 개략적인 평면도들이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6은 도 5에 도시된 3차원 반도체 메모리 장치의 제 1 방향 단면을 나타낸다.
도 7은 도 5에 도시된 3차원 반도체 메모리 장치의 셀 어레이 영역에서 제 2 방향 단면을 나타내는 도면으로서, 도 5의 I-I'선을 따라 자른 단면이다.
도 8은 도 5에 도시된 3차원 반도체 메모리 장치의 연결 영역에서 제 2 방향 단면을 도면으로서, 도 5의 II-II'선을 따라 자른 단면이다.
도 9는 도 6의 A 부분을 확대한 도면이다.
도 10은 도 5에 도시된 3차원 반도체 메모리 장치의 전극 구조체를 설명하기 위한 사시도이다.
도 11은 도 5에 도시된 3차원 반도체 메모리 장치의 배선 구조체들을 설명하기 위한 사시도이다.
도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 13은 도 12a에 도시된 3차원 반도체 메모리 장치의 전극 구조체를 설명하기 위한 도면이다.
도 14는 12a에 도시된 3차원 반도체 메모리 장치의 배선 구조체들을 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 17a 내지 도 17e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체를 형성하는 방법을 나타내는 도면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1) 및 메모리 셀 어레이(1)를 제어하는 주변 회로(2)를 포함할 수 있다. 주변 회로(2)는 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5), 전압 발생기(6), 및 제어 회로(7)를 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 3차원적으로 배열된 복수 개의 메모리 셀들을 포함할 수 있다. 실시예들에서, 메모리 블록들(BLK0~BLKn)은 낸드형(NAND type)으로 구성되는 복수의 셀 스트링들을 포함할 수 있다. 메모리 블록들(BLK0~BLKn)은 워드 라인들 및 선택 라인들을 통해 로우 디코더(3)에 연결될 수 있다.
로우 디코더(3)는 외부에서 입력된 어드레스(ADD)를 디코딩하여 메모리 블록들(BLK0~BLKn) 중 어느 하나를 선택할 수 있으며, 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 페이지 버퍼(4)는 비트 라인들을 통해 메모리 셀 어레이(1)와 연결되어, 메모리 셀들에 저장된 정보를 판독할 수 있다. 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여 비트 라인들 중 어느 하나를 선택한다. 컬럼 디코더(5)는 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 전압 발생기(6)는 제어 회로(7)의 제어에 따라 메모리 셀 어레이(1)의 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서, 각 메모리 블록(도 1의 BLK0-BLKn)은 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 일 예로, 각각의 셀 스트링들(CSTR)에서, 스트링 선택 트랜지스터(SST)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀 트랜지스터(MCT) 사이, 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 스트링 선택 트랜지스터는 스트링 선택 라인(SSL0-SSL2)에 의해 제어될 수 있으며, 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 해당하는 접지 선택 라인(GSL0-GSL2)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL0-SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL0-SSL2)은 전기적으로 서로 분리될 수 있다.
로우 디코더(3a, 3b)는 워드 라인들(WL0-WLn, DWL) 및 선택 라인들(SSL0-SSL2, GSL0-GSL2)에 각각 연결되는 복수 개의 패스 트랜지스터들(SPT1, SPT2, WPT, PT1, PT2)을 포함할 수 있다. 패스 트랜지스터들(SPT1, SPT2, WPT, PT1, PT2))은 선택된 메모리 블록(도 1의 BLK0-BLKn)의 워드 라인들(WL0-WL3) 및 선택 라인들(SSL0-SSL2, GSL0- GSL2)에 구동 신호들(GS0~GS2, SS0~SS2, DS, S0~Sn)을 제공할 수 있다. 실시예들에 따르면, 프로그램 전압, 읽기 전압, 패스 전압, 또는 검증 전압 등이 워드 라인들(WL0-WLn)에 제공될 수 있으며, 선택 라인들(SSL0-SSL2, GSL0-GSL2)에 접지 전압, 전원 전압, 또는 문턱 전압 등이 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 배선 구조체를 포함할 수 있다.
주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 로직 구조체(PS)와 오버랩될 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 도 2를 참조하여 설명한 것처럼, 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
도 4a 내지 도 4e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 설명하기 위한 개략적인 평면도들이다.
도 4a 내지 도 4e를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 수평 반도체층(100) 상에 배치된 복수 개의 메모리 블록들(도 3의 BLK0-BLKn)을 포함할 수 있다.
수평 반도체층(100)은 셀 어레이 영역(CAR), 셀 어레이 영역(CAR) 일측의 제 1 연결 영역(CNR1), 및 셀 어레이 영역(CAR) 타측의 제 2 연결 영역(CNR2)을 포함할 수 있다. 제 1 및 제 2 연결 영역들(CNR1, CNR2)은 셀 어레이 영역(CAR)을 사이에 두고 제 1 방향(D1)으로 이격될 수 있다.
메모리 블록들(도 3의 BLK0-BLKn) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체(ST) 및 전극 구조체(ST)와 주변 로직 회로들을 연결하는 배선 구조체들(ICS)을 포함할 수 있다.
복수 개의 전극 구조체들(ST)이 수평 반도체층(100) 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
각 전극 구조체(ST)에서 전극들은 제 1 방향(D1)으로 연장되며, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 갖도록 적층될 수 있다. 이에 따라, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다.
전극 구조체들(ST) 각각은 셀 어레이 영역(CAR)에서 제 1 폭(W1)을 갖는 전극 부분(EP) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 패드 부분들(PP)을 포함할 수 있다. 여기서, 패드 부분들(PP)은 전극들에 의해 정의되는 계단 구조를 가질 수 있다.
실시예들에 따르면, 제 2 방향(D2)으로 인접하는 전극 구조체들(ST)에서 전극 부분(EP)은 제 1 거리(S1)만큼 이격될 수 있으며, 패드 부분들(PP)은 제 1 거리(S1)보다 큰 제 2 거리(S2)만큼 이격될 수 있다. 다시 말해, 제 1 또는 제 2 연결 영역(CNR1, CNR2)에서 전극 구조체들(ST) 간의 거리는 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 간의 거리보다 클 수 있다.
배선 구조체들(ICS)이 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 배치될 수 있다. 실시예들에 따르면, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 전극 구조체(ST)를 제외한 영역에서 배선 구조체들(ICS)가 제공될 수 있다. 배선 구조체들(ICS)은 전극 구조체(ST)의 전극들 및 주변 회로들에 접속되는 콘택 플러그들 및 배선들을 포함할 수 있다. 배선 구조체들(ICS)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 전극 구조체(ST)의 패드 부분(PP)과 인접하게 배치될 수 있다. 다시 말해, 배선 구조체들(ICS) 중 일부는 제 2 방향(D2)으로 인접하는 패드 부분들(PP) 사이에 제공될 수 있다.
도 4a를 참조하면, 전극 구조체들(ST) 각각은 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에서 패드 부분(PP)을 포함할 수 있다. 전극 구조체(ST)의 패드 부분들(PP)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 제 2 방향(D2)과 나란한 가상선을 기준으로 거울 대칭으로 배치될 수 있다.
도 4b를 참조하면, 홀수 번째 전극 구조체들(ST)은 제 1 연결 영역(CNR1)에서 패드 부분(PP)을 가질 수 있으며, 짝수 번째 전극 구조체들(ST)은 제 2 연결 영역(CNR2)에서 패드 부분(PP)을 가질 수 있다. 전극 구조체들(ST)의 패드 부분들(PP)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 엇갈려서(staggered) 배치될 수 있다.
도 4c를 참조하면, 전극 구조체들(ST) 각각은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 패드 부분들(PP)을 갖되, 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2)에서 패드 부분들(PP)의 폭이 서로 다를 수 있다.
상세하게, 전극 구조체들(ST) 각각은 전극 부분(EP)의 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 제 1 패드 부분(PP1)과 제 2 폭(W2)보다 큰 제 3 폭(W3)을 갖는 제 2 패드 부분(PP2)을 포함할 수 있다.
나아가, 홀수 번째 전극 구조체들(ST)은 제 1 연결 영역(CNR1)에서 제 1 패드 부분(PP1)을 포함하고, 제 2 연결 영역(CNR2)에서 제 2 패드 부분(PP2)을 포함할 수 있다. 짝수 번째 전극 구조체들(ST)은 제 2 연결 영역(CNR2)에서 제 1 패드 부분(PP1)을 포함하고, 제 1 연결 영역(CNR1)에서 제 2 패드 부분(PP2)을 포함할 수 있다. 즉, 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에서, 제 1 및 제 2 패드 부분들(PP1, PP2)이 제 2 방향(D2)을 따라 번갈아 제공될 수 있다.
도 4d를 참조하면, 서로 인접하는 전극 구조체들(ST)은 제 1 방향(D1)으로 연장되는 가상선을 기준으로 서로 거울 대칭적으로 배치될 수 있다. 즉, 제 2 방향(D2)으로 인접하는 전극 구조체들(ST1)의 패드 부분들(PP)은 제 1 거리(S1)만큼 이격되거나, 제 1 거리(S1)보다 작은 제 2 거리(S2)만큼 이격될 수 있다.
도 4e를 참조하면, 서로 인접하는 전극 구조체들(ST)이 제 1 또는 제 2 연결 영역(CNR1, CNR2)에서 패드 부분을 공유할 수 있다. 전극 구조체들(ST) 각각은 제 1 연결 영역(CNR1)에서 제 2 폭(W2)을 갖는 제 1 패드 부분(PP1)을 포함할 수 있으며, 한 쌍의 전극 구조체들(ST)이 제 2 연결 영역(CNR2)에서 제 2 패드 부분(PP2)을 공유할 수 있다. 여기서, 제 2 패드 부분(PP2)은 셀 어레이 영역(CAR)에서 전극 구조체(ST)의 제 1 폭(W1)보다 큰 제 3 폭(W3)을 가질 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6은 도 5에 도시된 3차원 반도체 메모리 장치의 제 1 방향 단면을 나타낸다. 도 7은 도 5에 도시된 3차원 반도체 메모리 장치의 셀 어레이 영역에서 제 2 방향 단면을 나타내는 도면으로서, 도 5의 I-I'선을 따라 자른 단면이다. 도 8은 도 5에 도시된 3차원 반도체 메모리 장치의 연결 영역에서 제 2 방향 단면을 도면으로서, 도 5의 II-II'선을 따라 자른 단면이다. 도 9는 도 6의 A 부분을 확대한 도면이다.
도 10은 도 5에 도시된 3차원 반도체 메모리 장치의 전극 구조체를 설명하기 위한 사시도이다. 도 11은 도 5에 도시된 3차원 반도체 메모리 장치의 배선 구조체들을 설명하기 위한 사시도이다.
도 5, 도 6, 도 7, 및 도 8을 참조하면, 3차원 반도체 메모리 장치는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 배선 구조체들(ICS1, ICS2, ICS3)을 포함할 수 있다.
주변 로직 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 로직 회로들 및 주변 로직 회로들을 덮는 주변 매립 절연막(50)을 포함할 수 있다.
반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 반도체 기판(10)은 불순물이 도핑된 웰 영역들 및 소자 분리막(11)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 로직 회로들은 앞서 도 1을 참조하여 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 상세하게, 주변 로직 구조체(PS)는 반도체 기판(10) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다. 일 예로, 주변 로직 구조체(PS)는 워드 라인들을 제어하는 패스 트랜지스터들(PTR)을 포함할 수 있다.
패스 트랜지스터들(PTR) 각각은 반도체 기판(10) 상에 게이트 절연막(21)을 개재하여 배치된 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 반도체 기판(10) 내에 형성된 소오스/드레인 영역들(25)을 포함할 수 있다. 주변 배선들(33)이 주변 콘택 플러그들(31)을 통해 패스 트랜지스터들(PTR)에 연결될 수 있다.
주변 매립 절연막(50)은 반도체 기판(10) 상에서 패스 트랜지스터들(PTR), 주변 콘택 플러그들(31) 및 주변 배선들(33)을 덮을 수 있다. 주변 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 매립 절연막(50) 상에 배치되며, 수평 반도체층(100), 전극 구조체(ST), 수직 구조체들(VS), 및 전극 구조체(ST)와 주변 로직 구조체(PS)를 연결하는 배선 구조체들(ICS)을 포함할 수 있다.
수평 반도체층(100)은 주변 로직 구조체(PS)의 주변 매립 절연막(50) 상에 배치될 수 있다. 수평 반도체층(100)은 주변 매립 절연막(50)의 일부를 노출시킬 수 있다.
수평 반도체층(100)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체층(100) 상에 복수 개의 전극 구조체들(ST)이 배치될 수 있다. 전극 구조체들(ST) 각각은 수평 반도체층(100) 상에서 제 1 방향(D1)을 따라 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
전극 구조체들(ST) 각각은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 층간 절연막들(ILD) 및 전극들(GE)을 포함할 수 있다. 전극 구조체(ST)는 수평 반도체층(100) 상에서 제 3 방향(D3)으로 하부 영역, 중간 영역 및 상부 영역을 포함할 수 있다. 하부, 중간, 및 상부 영역들 각각에서 복수 개의 전극들(GE)을 포함할 수 있다.
각 전극 구조체(ST)에서, 전극들(GE)은 연결 영역(CNR)에서 계단 구조를 갖도록 적층될 수 있다. 이에 따라, 각 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 또한, 각 전극 구조체의(ST) 전극들(GE)은 수평 반도체층(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다.
전극 구조체들(ST) 각각은, 앞서 도 4a 내지 도 4e를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서 제 1 폭(W1)을 갖는 전극 부분 및 연결 영역(CNR)에서 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 패드 부분을 포함할 수 있다. 셀 어레이 영역(CAR)에서 전극 구조체들(ST)은 제 2 방향(D2)으로 제 1 거리(S1)만큼 이격될 수 있으며, 연결 영역(CNR)에서 전극 구조체들(ST)은 제 2 방향(D2)으로 제 1 거리(S1)보다 큰 제 2 거리(S2)만큼 이격될 수 있다.
도 5를 참조하면, 전극 구조체(ST)의 패드 부분은 제 2 방향(D2)으로 서로 대향하는 제 1 및 제 2 측면들(SS1, SS2)과 제 1 및 제 2 측면들(SS1, SS2)을 연결하는 제 3 측면(SS3)을 포함할 수 있다.
도 5, 도 6 및 도 10을 참조하면, 전극 구조체(ST)의 패드 부분은 제 1 방향(D1)을 따라 형성되는 제 1 계단 구조 및 제 2 방향(D2)을 따라 형성되는 제 2 계단 구조들을 포함할 수 있다. 제 1 계단 구조의 기울기는 제 2 계단 구조들의 기울기와 다를 수 있다. 보다 상세하게, 전극 구조체(ST)에서 전극들(GE)의 일부분들은 연결 영역(CNR)에서 그 상부의 전극에 의해 노출될 수 있다. 연결 영역(CNR)에서 전극들(GE)은 최하층에서 최대 제 2 폭(W2)을 가질 수 있으며, 수평 반도체층(100)으로부터 멀어질수록 연결 영역(CNR)에서 전극들(GE)의 폭이 제 2 폭(W2)보다 작아질 수 있다.
나아가, 더미 전극 구조체(DST)가 연결 영역(CNR)에서 전극 구조체(ST) 상에 배치될 수 있으며, 수직적으로 번갈아 적층된 더미 전극들(DE) 및 더미 절연막들(DI)을 포함할 수 있다. 더미 전극들(DE)은 전극 구조체(ST)의 상부 영역에 위치하는 전극들(GE)과 수평적으로 이격될 수 있다. 더미 전극 구조체(DST)의 최상층 더미 전극(DE)은 전극 구조체(ST)의 최상층 전극(GE)과 실질적으로 동일한 레벨에 위치할 수 있다.
더미 전극 구조체(DST)는 셀 어레이 영역(CAR)을 향해 제 1 방향(D1)을 따라 정의된 제 1 계단 구조 및 제 2 방향(D2)을 따라 정의되며 서로 대향하는 제 2 계단 구조들을 가질 수 있다. 이에 더하여, 더미 전극들(DE)의 일측벽들은 수직적으로 정렬될 수 있다.
실시예들에 따르면, 전극 구조체들(ST) 사이에 전극 분리 영역들(ESR)이 제공될 수 있다. 전극 분리 영역들(ESR)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다.
전극 구조체들(ST) 각각은 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하는 게이트 절연 영역들(GIR)을 포함할 수 있다. 게이트 절연 영역들(GIR)은 서로 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 방향(D1)으로 게이트 절연 영역들(GIR)의 길이는 전극 구조체(ST)의 전극부의 길이보다 짧을 수 있다. 일 예에서, 각 전극 구조체(ST)마다 3개의 게이트 절연 영역들(GIR)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 게이트 절연 영역들(GIR)의 개수는 3차원 반도체 메모리 장치의 집적도 및 공정 조건에 달라질 수 있다.
도 6, 및 도 7을 참조하면, 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있다. 도 5에서 수직 구조체들(VS)은 생략되어 있으나, 수직 구조체들(VS)은, 평면적 관점에서, 복수 개의 행들 및 열들을 따라 배열될 수 있으며, 지그재그 형태로 배열될 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 2를 참조하여 설명된 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT) 및 더미 셀 트랜지스터들(DMC)의 채널들로써 사용될 수 있다.
보다 상세하게, 도 9를 참조하면, 수직 구조체들(VS)은 수평 반도체층(100)과 연결될 수 있으며, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 수직 구조체들(VS)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 수직 구조체들(VS) 내부는 매립 절연 패턴(VI)으로 채워질 수 있다.
수직 절연 패턴(VP)이 전극 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 각 수직 구조체(VS)의 측벽을 둘러쌀 수 있다.
본 발명의 실시예들에서, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BIL)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연 패턴(VP)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 전극들(GE)의 일측벽들과 수직 절연 패턴(VP) 사이에 배치될 수 있으며, 각 전극들(GE)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 블록킹 절연막을 포함할 수 있다.
다시 도 6, 도 7, 및 도 8을 참조하면, 상부 평탄 절연막(150)이 주변 매립 절연막(50) 상에서 전극 구조체(ST)의 계단 구조들을 덮을 수 있다. 상부 평탄 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 상부 평탄 절연막(150)의 상면은 전극 구조체(ST)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제 1 및 제 2 층간 절연막들(151, 153)이 상부 평탄 절연막(150) 상에 차례로 적층될 수 있으며, 수직 구조체들(VS)의 상면들을 덮을 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 수직 구조체들(VS)에 전기적으로 연결될 수 있다.
도 5, 도 6, 도 8, 및 도 11을 참조하면, 배선 구조체들(ICS1, ICS2, ICS3)이 전극 구조체들(ST)의 패드 부분들 주위에 제공될 수 있다. 배선 구조체들(ICS1, ICS2, ICS3)은 전극 구조체(ST)와 주변 회로 구조체(PS)를 수직적으로 연결하는 콘택 플러그들(CP1, CP2, CP3), 관통 플러그들(TP1, TP2, TP3), 및 배선들(CL1, CL2, CL3)을 포함할 수 있다. 실시예들에서, 배선 구조체들(ICS1, ICS2, ICS3) 중 일부는 제 2 방향(D2)으로 인접하는 전극 구조체들(ST)의 패드 부분들 사이에 배치될 수 있다.
실시예들에 따르면, 배선 구조체들은 전극 구조체(ST)에서 제 2 폭(W2)을 갖는 패드 부분의 제 1 측면(SS1)에 인접하는 제 1 배선 구조체(ICS1), 패드 부분의 제 2 측면(SS2)에 인접하는 제 2 배선 구조체(ICS2), 및 패드 부분의 제 3 측면(SS3)에 인접하는 제 3 배선 구조체(ICS3)를 포함할 수 있다.
제 1 배선 구조체(ICS1)는 전극 구조체(ST)의 전극들(GE) 중 제 1 전극들과 연결되는 제 1 콘택 플러그들(CP1), 제 2 방향(D2)으로 장축을 가지며 제 1 콘택 플러그들(CP1)과 각각 연결되는 제 1 배선들(CL1), 및 제 1 배선들(CL1)과 주변 회로 구조체(PS)의 주변 회로 배선들(33)을 연결하는 제 1 관통 플러그들(TP1)을 포함할 수 있다. 일 예로, 제 1 관통 플러그들(TP1)은 주변 회로 구조체(PS)의 패스 트랜지스터들(PTR)과 전기적으로 연결될 수 있다.
일 예로, 제 1 콘택 플러그들(CP1)은 전극 구조체(ST)의 제 1 측면(SS1)과 인접하게 배치될 수 있으며, 전극 구조체(ST)의 홀수층 전극들에 각각 접속될 수 있다. 제 1 관통 플러그들(TP1)은 제 1 및 제 2 층간 절연막들(151, 153), 상부 평탄 절연막(150), 및 주변 매립 절연막(50)을 관통할 수 있으며, 전극 구조체(ST)의 제 1 측면(SS1)과 인접하게 배치될 수 있다. 제 1 배선들(CL1)은 제 2 층간 절연막(153) 상에서 제 1 콘택 플러그들(CP1)과 제 1 관통 플러그들(TP1)을 각각 연결할 수 있다.
제 2 배선 구조체(ICS2)는 전극 구조체(ST)의 전극들(GE) 중 제 2 전극들과 연결되는 제 2 콘택 플러그들(CP2), 제 2 방향(D2)으로 장축을 가지며 제 2 콘택 플러그들(CP2)과 각각 연결되는 제 2 배선들(CL2), 및 제 2 배선들(CL2)과 주변 회로 구조체(PS)의 주변 회로 배선들(33)을 연결하는 제 2 관통 플러그들(TP2)을 포함할 수 있다.
제 2 콘택 플러그들(CP2)은 전극 구조체(ST)의 제 2 측면(SS2)과 인접하게 배치될 수 있으며, 전극 구조체(ST)의 짝수층 전극들에 각각 접속될 수 있다. 제 2 관통 플러그들(TP2)은 제 1 및 제 2 층간 절연막들(151, 153), 상부 평탄 절연막(150), 및 주변 매립 절연막(50)을 관통할 수 있으며, 전극 구조체(ST)의 제 2 측면(SS2)과 인접하게 배치될 수 있다. 일 예로, 제 2 관통 플러그들(TP12은 주변 회로 구조체(PS)의 패스 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 제 2 배선들(CL2)은 제 2 층간 절연막(153) 상에서 제 2 콘택 플러그들(CP2)과 제 2 관통 플러그들(TP2)을 각각 연결할 수 있다.
제 3 배선 구조체(ICS3)는 전극 구조체(ST)의 전극들(GE) 중 제 3 전극들과 연결되는 제 3 콘택 플러그들(CP3), 제 1 방향으로 장축을 가지며 제 3 콘택 플러그들(CP3)과 각각 연결되는 제 3 배선들(CL3), 및 제 3 배선들(CL3)과 주변 회로 구조체(PS)의 주변 회로 배선들(33)을 연결하는 제 3 관통 플러그들(TP3)을 포함할 수 있다.
제 3 콘택 플러그들(CP3)은 평면적 관점에서, 전극 구조체(ST)의 제 3 측면(SS3)과 인접하게 배열될 수 있다. 제 3 콘택 플러그들(CP3)은 전극 구조체(ST)의 하부 영역에 위치하는 전극들에 각각 접속될 수 있다. 제 3 관통 플러그들(TP3)은 제 1 및 제 2 층간 절연막들(151, 153), 상부 평탄 절연막(150), 및 주변 매립 절연막(50)을 관통할 수 있으며, 전극 구조체(ST)의 제 3 측면(SS3)과 인접하게 배치될 수 있다. 일 예로, 제 3 관통 플러그들(TP3)은 주변 회로 구조체(PS)의 패스 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 제 3 배선들(CL3)은 제 2 층간 절연막(153) 상에서 제 3 콘택 플러그들(CP3)과 제 3 관통 플러그들(TP3)을 각각 연결할 수 있다.
실시예들에 따르면, 전극 구조체(ST)의 폭이 셀 어레이 영역(CAR)에서 보다 연결 영역(CNR)에서 작으므로, 연결 영역(CNR)에서 전극 구조체들(ST) 사이의 공간이 증가될 수 있다. 이에 따라, 배선 구조체(ICS1, ICS2, ICS3)의 배선들(CL1, CL2, CL3)이 3방향에서 전극 구조체(ST)에 연결될 수 있다. 즉, 연결 영역(CNR)에서 배선들(CL1, CL2, CL3)을 포함하는 배선 구조체(ICS1, ICS2, ICS3)가 차지하는 면적이 증가될 수 있다. 따라서, 전극 구조체(ST)와 연결되는 배선들(CL1, CL2, CL3)의 배선 자유도가 향상될 수 있으며, 3차원 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 12a, 도 12b, 도 12c, 및 도 12d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다. 도 13은 도 12a에 도시된 3차원 반도체 메모리 장치의 전극 구조체를 설명하기 위한 도면이다. 도 14는 12a에 도시된 3차원 반도체 메모리 장치의 배선 구조체들을 설명하기 위한 도면이다.
설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 12a, 도 12b, 및 도 13을 참조하면, 전극 구조체들(ST)이 제 1 방향(D1)을 따라 연장되되, 제 2 방향(D2)으로 서로 이격될 수 있다. 전극 구조체들(ST) 각각은 앞서 도 4a 내지 도 4e를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서 제 1 폭(W1)을 갖는 전극 부분 및 연결 영역(CNR)에서 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 패드 부분을 포함할 수 있다. 셀 어레이 영역(CAR)에서 전극 구조체들(ST)은 제 2 방향(D2)으로 제 1 거리(S1)만큼 이격될 수 있으며, 연결 영역(CNR)에서 전극 구조체들(ST)은 제 2 방향(D2)으로 제 1 거리(S1)보다 큰 제 2 거리(S2)만큼 이격될 수 있다.
전극 구조체(ST)의 패드 부분은 제 1 방향(D1)을 따라 형성되는 제 1 계단 구조를 가질 수 있다. 각 전극 구조체(ST)에서, 전극들(GE)은 연결 영역(CNR)에서 계단 구조를 갖도록 적층될 수 있다. 연결 영역(CNR)에서 전극들(GE)은 균일하게 제 2 폭(W2)을 가질 수 있다.
도 12a, 도 12b, 및 도 14를 참조하면, 전극 구조체(ST)의 패드 부분은 앞서 설명한 것처럼, 제 2 방향(D2)으로 서로 대향하는 제 1 및 제 2 측면들(SS1, SS2)과 제 1 및 제 2 측면들(SS1, SS2)을 연결하는 제 3 측면(SS3)을 포함할 수 있다.
제 1 배선 구조체(ICS1)가 패드 부분의 제 1 측면(SS1)에 인접하게 제공될 수 있으며, 제 1 콘택 플러그들(CP1), 제 1 배선들(CL1), 및 제 1 관통 플러그들(TP1)을 포함할 수 있다. 여기서, 제 1 배선들(CL1)은 제 2 방향(D2)으로 장축을 가질 수 있다. 제 2 배선 구조체(ICS2)가 패드 부분의 제 2 측면(SS2)에 인접하게 제공될 수 있으며, 제 2 콘택 플러그들(CP2), 제 2 배선들(CL2), 및 제 2 관통 플러그들(TP2)을 포함할 수 있다. 여기서, 제 2 배선들(CL2)은 제 2 방향(D2)으로 장축을 가질 수 있다. 제 3 배선 구조체(ICS3)는 패드 부분의 제 3 측면(SS3)에 인접하게 제공될 수 있으며, 제 3 콘택 플러그들(CP3), 제 3 배선들(CL3), 및 제 3 관통 플러그들(TP3)을 포함할 수 있다. 여기서, 제 3 배선들(CL3)은 제 1 방향(D1)으로 장축을 가질 수 있다.
도 12a 및 도 14를 참조하면, 제 1 콘택 플러그들(CP1)은 홀수층 전극들 중 일부에 연결될 수 있으며, 제 2 콘택 플러그들(CP2)은 짝수층 전극들 중 일부에 연결될 수 있다. 제 3 콘택 플러그들(CP3)은 전극 구조체(ST)의 하부 영역에 제공된 전극들에 각각 연결될 있다. 이와 달리, 도 12b에 도시된 것처럼, 제 1 콘택 플러그들(CP1)은 패드 부분의 제 1 측면(SS1)에 인접하되, 전극 구조체(ST)의 중간 영역에 제공된 전극들에 각각 연결될 있다. 제 2 콘택 플러그들(CP2)은 패드 부분의 제 2 측면(SS2)에 인접하되, 전극 구조체(ST)의 상부 영역에 제공된 전극들에 각각 연결될 있다.
도 12c를 참조하면, 전극 구조체(ST)의 패드 부분은, 앞서 설명한 것처럼, 제 2 방향(D2)으로 서로 대향하는 제 1 및 제 2 측면들(SS1, SS2) 및 제 1 및 제 2 측면들(SS1, SS2)을 연결하는 제 3 측면(SS3)을 포함할 수 있다. 전극 구조체들(ST)이 제 2 방향(D2)으로 서로 이격되되, 제 1 방향(D1)과 나란한 가상선을 기준으로 거울 대칭적으로 배치될 수 있다. 이에 따라, 서로 인접하는 전극 구조체들(ST)의 제 2 측면들(SS2)이 서로 마주보도록 배치될 수 있다.
이 실시예에 따르면, 도 12a 및 도 12b에 도시된 실시예에서 설명된 제 1 배선 구조체가 생략될 수 있다. 제 3 배선 구조체(ICS3)의 제 3 콘택 플러그들(CP3)이 전극 구조체(ST) 하부 영역의 전극들에 각각 접속될 수 있다. 제 2 배선 구조체(ICS2)의 제 2 콘택 플러그들(CP2)이 제 2 측면(SS2)과 인접하게 배열될 수 있으며, 전극 구조체(ST)의 중간 및 상부 영역들의 전극들에 각각 접속될 수 있다.
도 12d를 참조하면, 전극 구조체(ST)의 패드 부분은 제 1 방향(D1)을 따라 형성되는 제 1 계단 구조를 가질 수 있다. 각 전극 구조체(ST)에서, 전극들(GE)은 연결 영역(CNR)에서 계단 구조를 갖도록 적층될 수 있으며, 연결 영역(CNR)에서 전극들(GE)의 폭이 수평 반도체층(100)으로부터 멀어질수록 증가할 수 있다. 전극 구조체(ST)의 최하층 전극이 제 2 방향(D2)으로 최소 폭(W2)을 가질 수 있다. 나아가, 배선 구조체들(ICS1, ICS2, ICS3)이 전극 구조체들(ST)의 패드 부분들 주위에 제공될 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 15 및 도 16을 참조하면, 수평 반도체층(100)은 셀 어레이 영역(CAR), 셀 어레이 영역(CAR) 일측의 제 1 연결 영역(CNR1), 및 셀 어레이 영역(CAR) 타측의 제 2 연결 영역(CNR2)을 포함할 수 있다. 제 1 및 제 2 연결 영역들(CNR1, CNR2)은 셀 어레이 영역(CAR)을 사이에 두고 제 1 방향(D1)으로 이격될 수 있다.
복수 개의 전극 구조체들(ST)이 수평 반도체층(100) 상에서 제 1 방향(D1)으로 연장될 수 있으며, 전극 분리 영역들(ESR)에 의해 제 2 방향(D2)으로 서로 이격될 수 있다.
전극 구조체들(ST) 각각은 셀 어레이 영역(CAR)에서 제 1 폭(W1)을 갖는 전극 부분 및 제 1 및 제 2 연결 영역들(CNR1, CNR2) 중 어느 하나에서 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 패드 부분을 포함할 수 있다.
도 15에서 전극 구조체(ST)의 패드 부분은 제 1 방향(D1)을 따라 계단 구조를 가질 수 있다. 도 18에서, 전극 구조체(ST)의 패드 부분은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 계단 구조들을 가질 수 있다. 앞서 설명한 것처럼, 제 1, 제 2, 제 3 배선 구조체들(ICS1, ICS2, ICS3)이 전극 구조체(ST)의 패드 부분 주위에 배치될 수 있다.
도 17a 내지 도 17e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체를 형성하는 방법을 나타내는 도면들이다.
실시예들에 따르면, 이하 설명되는 패터닝 방법을 이용하여, 도 5 내지 도 11에 도시된 전극 구조체가 형성될 수 있다. 즉, 도 5 내지 도 11에서 설명된 전극들은 이하 설명되는 패터닝 방법을 이용하여 형성된 결과물일 수 있다.
도 17a를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 반도체층(100) 상에 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)는 수평 반도체층(100) 상에 수직적으로 번갈아 적층된 수평막들(HL) 및 절연막들(ILD)을 포함할 수 있다. 다시 말해, 수평막들(HL) 및 절연막들(ILD)이 제 3 방향(D3)을 따라 번갈아 적층될 수 있다. 수평막들(HL)은 절연막들(ILD)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 절연막들(ILD)은 실리콘 산화막이고, 수평막들(HL)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다. 일부 실시예들에 있어서, 수평막들(HL)은 동일한 물질로 형성될 수 있다.
연결 영역에서 박막 구조체(110)의 상부 부분을 패터닝하여 더미 수평 패턴들(DHP)이 형성될 수 있다. 더미 수평 패턴들(DHP)은 연결 영역(CNR)에서 실질적으로 피라미드 형태를 갖도록 패터닝될 수 있다. 더미 수평 패턴들(DHP)은 4방향으로 계단 구조들을 갖도록 적층될 수 있다.
더미 수평 패턴들(DHP)을 형성하는 것은, 박막 구조체 상에 제 1 마스크 패턴(MP1a, MP1b)을 형성하는 것, 제 1 마스크 패턴(MP1a, MP1b)을 식각 마스크로 이용하여 박막 구조체(110)의 상부 부분을 이방성 식각하는 제 1 식각 공정을 수행하는 것, 및 제 1 마스크 패턴(MP1a, MP1b)의 면적을 축소시키는 제 1 트리밍 공정을 수행하는 것을 포함할 수 있다. 여기서, 제 1 식각 공정은 하나의 수평막(HL)을 식각하는 것을 포함할 수 있다. 제 1 식각 공정 및 제 1 트리밍 공정은 적어도 2회 이상 반복될 수 있다. 도 17a는 박막 구조체(110)에 대해 3회의 제 1 식각 및 트리밍 공정들이 수행되는 것을 도시하고 있으나, 본 발명은 이에 제한되지 않는다.
보다 상세하게, 제 1 마스크 패턴(MP1a, MP1b)은 연결 영역(CNR)에서 박막 구조체의 일부를 노출시킬 수 있다. 일 예로, 제 1 마스크 패턴(MP1)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 일부분을 덮는 제 1 부분(MP1a) 및 제 1 부분(MP1a)과 이격되어 연결 영역(CNR)의 다른 부분들을 덮는 제 2 부분들(MP1b)을 포함할 수 있다. 제 2 부분들(MP1b)은 박막 구조체(110) 상에서 섬(island) 형태를 가질 수 있다. 이와 같은 제 1 마스크 패턴(MP1a, MP1b)을 이용하여 층간 절연막(ILD) 및 수평막(HL)에 대한 이방성 식각 공정이 수행될 수 있다.
계속해서, 제 1 마스크 패턴(MP1a, MP1b)의 면적을 축소시키는 제 1 트리밍 공정이 수행될 수 있다. 제 1 트리밍 공정은 제 1 마스크 패턴(MP1a, MP1b)에 의해 노출되는 박막 구조체(110)의 면적을 증가시킬 수 있다. 이에 따라, 트리밍된 제 1 마스크 패턴(MP1a, MP1b)은 이전 단계에서 형성된 더미 수평 패턴들(DHP)의 일부분들을 노출시킬 수 있다.
제 1 트리밍 공정은 제 1 마스크 패턴의 제 1 및 제 2 부분들(MP1a, MP1b)의 측벽들을 제 1 방향(D1) 및 제 2 방향(D2)으로 소정 거리만큼 수평적으로 이동시킬 수 있다. 제 1 트리밍 공정은 등방적 건식 식각 방법 또는 습식 식각의 방법이 이용될 수 있다. 또한, 제 1 트리밍 공정에 의해 제 1 마스크 패턴(MP1a, MP1b)의 면적 및 두께가 감소될 수 있다.
도 17b를 참조하면, 제 2 마스크 패턴(MP2a)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되어 박막 구조체(110)를 덮되, 더미 수평 패턴들(DHP)의 일 부분들을 노출시킬 수 있다. 즉, 더미 수평 패턴들(DHP)에 의해 제 1 방향(D1)을 따라 형성된 제 1 계단 구조의 일부와 제 2 방향(D2)을 따라 형성된 제 2 계단 구조의 일부가 노출될 수 있다. 이에 더하여, 셀 어레이 영역(CAR)에서 제 2 마스크 패턴(MP2a)은 제 2 방향(D2) 폭이 연결 영역(CNR)에서 제 2 마스크 패턴(MP2a)은 제 2 방향(D2)으로 폭보다 클 수 있다.
계속해서, 제 2 마스크 패턴(MP2a)을 식각 마스크로 이용하여, 더미 수평 패턴들(DHP) 및 박막 구조체(110)를 식각하는 제 2 식각 공정이 수행될 수 있다. 제 2 식각 공정은 적어도 2개 이상의 더미 수평 패턴들(DHP)의 일부분들과 2개 이상의 수평막들(HL)이 식각될 수 있다.
도 17c는 제 2 마스크 패턴(MP2a)을 이용한 식각 공정에 의해 4개의 수평막들(HL)이 차례로 식각되는 것을 도시한다. 도 17c를 참조하면, 더미 수평 패턴들(DHP)의 일 부분들이 식각되어, 제 1 방향(D1)으로 더미 수평 패턴들(DHP)의 길이가 감소될 수 있다. 이에 따라, 더미 수평 패턴들(DHP)은 수직적으로 정렬된 일측벽들을 가질 수 있다. 또한, 제 2 식각 공정에 의해 더미 수평 패턴들(DHP) 아래의 4개의 수평막들(HL)이 차례로 이방성 식각될 수 있으며, 더미 수평 패턴들(DHP)의 제1 및 제2 계단 구조들이 수평막들(HL)에 전사될 수 있다.
계속해서, 도 17c를 참조하면, 제 2 식각 공정을 수행한 후, 제 2 마스크 패턴(MP2a)에 대한 제 2 트리밍 공정이 수행될 수 있다. 제 2 트리밍 공정은 제 2 마스크 패턴(MP2a)에 의해 노출되는 영역을 확장함으로써, 이전 단계에서 형성된 더미 수평 패턴들(DHP) 및 수평막들(HL)의 일부분들을 노출시킬 수 있다.
한번의 제 2 트리밍 공정시 제 2 마스크 패턴(MP2a)의 측벽을 제 1 방향(D1) 및 제 2 방향(D2)에서 소정 거리만큼 수평적으로 이동시킬 수 있다. 여기서, 제 2 마스크 패턴(MP2a)의 측벽은 제 1 방향(D1)으로 제 1 수평 거리(Wa)만큼 이동할 수 있으며, 제 2 방향(D2)으로 제 2 수평 거리(Wb)만큼 이동할 수 있다. 여기서, 제 2 수평 거리(Wb)는 제 1 수평 거리(Wa)와 실질적으로 동일하거나 작을 수 있다.
이어서, 1차 트리밍된 제 2 마스크 패턴(MP2b)을 식각 마스크로 이용하여, 더미 수평 패턴들(DHP) 및 박막 구조체(110)를 식각하는 제 2 식각 공정이 수행될 수 있다.
도 17d는 1차 트리밍된 제 2 마스크 패턴(MP2b)을 이용한 제 2 식각 공정에 의해 4개의 수평막들(HL)이 차례로 식각되는 것을 도시한다.
이어서, 1차 트리밍된 제 2 마스크 패턴(MP2b)에 대한 제 2 트리밍 공정을 수행하여 제 2 마스크 패턴(MP2b)의 측벽들을 제 1 및 제 2 방향들(D1, D2)에서 수평적으로 이동시킬 수 있다. 이에 따라 2차 트리밍된 제 2 마스크 패턴(MP2c)이 형성될 수 있다.
계속해서, 2차 트리밍된 제 2 마스크 패턴(MP2c)을 식각 마스크로 이용하여 더미 수평 패턴들(DHP)의 일 부분들 및 수평막들(HL)에 대한 제 2 식각 공정이 수행될 수 있다. 도 17e는 2차 트리밍된 제 2 마스크 패턴(MP2c)을 이용한 제 2 식각 공정에 의해 4개의 수평막들(HL)이 차례로 식각되는 것을 도시한다. 이후, 제 2 마스크 패턴(MP2c) 제 2 트리밍 공정에 의해 3차 트리밍된 제 2 마스크 패턴(MP2d)이 형성될 수 있으며, 3차 트리밍된 제 2 마스크 패턴(MP2d)을 이용한 제 2 식각 공정이 수행될 수 있다. 이후, 제 2 트리밍 공정들 및 제 2 식각 공정들이 번갈아 수행됨에 따라, 연결 영역(CNR)에서 수평 반도체층(100)이 식각될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 및
    상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하되, 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수 개의 전극 구조체들을 포함하되,
    상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 제 1 폭을 갖는 전극 부분 및 상기 연결 영역에서 상기 제 1 폭보다 작은 제 2 폭을 갖는 패드 부분을 포함하되,
    서로 인접하는 상기 전극 구조체들의 상기 전극 부분들은 제 1 거리로 이격되고, 상기 패드 부분들은 상기 제 1 거리보다 큰 제 2 거리로 이격되고,
    상기 전극 구조체들 각각에서, 상기 패드 부분의 최대 폭은 상기 전극 부분의 최대 폭보다 작은 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    서로 인접하는 상기 전극 구조체들의 상기 패드 부분들 사이에 제공되는 제 1 배선 구조체를 더 포함하되,
    상기 전극 구조체들 각각은 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하고,
    상기 제 1 배선 구조체는 상기 전극들 중 제 1 전극들과 연결되는 제 1 콘택 플러그들 및 상기 제 2 방향으로 연장되며 상기 제 1 콘택 플러그들과 각각 연결되는 제 1 배선들을 포함하는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전극들 중 제 2 전극들과 연결되는 제 2 콘택 플러그들 및 상기 제 1 방향으로 연장되며 상기 제 2 콘택 플러그들과 각각 연결되는 제 2 배선들을 포함하는 제 2 배선 구조체를 더 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 수평 반도체층 아래에 제공된 주변 회로 구조체를 더 포함하되,
    상기 제 1 배선 구조체는 상기 주변 회로 구조체와 상기 제 1 배선들을 연결하는 제 1 관통 플러그들을 더 포함하고,
    상기 제 2 배선 구조체는 상기 주변 회로 구조체와 상기 제 2 배선들을 연결하는 제 2 관통 플러그들을 더 포함하는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 주변 회로 구조체는 상기 제 1 및 제 2 관통 플러그들과 연결되는 패스 트랜지스터들을 포함하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전극 구조체들 각각에서 상기 패드 부분은 상기 제 1 방향을 따라 형성된 계단 구조를 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전극 구조체들 각각에서 상기 패드 부분의 상기 제 2 폭은 상기 셀 어레이 영역으로부터 멀어질수록 증가하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전극 구조체들 각각에서, 상기 패드 부분은 상기 제 1 방향을 따라 형성된 제 1 계단 구조 및 상기 제 2 방향을 따라 형성된 제 2 계단 구조를 포함하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 전극 구조체들은 상기 제 2 방향으로 서로 인접하는 제 1 및 제 2 전극 구조체들을 포함하고,
    상기 제 1 및 제 2 전극 구조체들의 상기 패드 부분들 사이에 제공되는 배선 구조체를 더 포함하되,
    상기 배선 구조체는 상기 제 1 전극 구조체들에 접속되는 제 1 배선들; 상기 제 2 전극 구조체들에 접속되는 제 2 배선들을 포함하되, 상기 제 1 및 제 2 배선들은 상기 제 2 방향으로 연장되는 라인 형태를 갖는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 상기 전극 부분을 관통하며, 상기 제 1 방향으로 나란한 복수 개의 게이트 절연 영역들을 포함하는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 전극 구조체들의 상기 전극 부분을 관통하는 복수 개의 수직 구조체들을 더 포함하되,
    상기 수직 구조체들 각각은 수직 반도체 패턴 및 상기 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장막을 포함하는 3차원 반도체 메모리 장치.
  12. 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체로서, 상기 전극 구조체는 제 1 방향으로 대향하는 제 1 및 제 2 측면들 및 상기 제 1 및 제 2 측면들을 연결하는 제 3 측면을 갖는 것;
    상기 연결 영역에서 상기 전극 구조체의 상기 제 1 측면에 인접하는 제 1 배선 구조체로서, 상기 제 1 배선 구조체는 상기 제 1 방향으로 연장되는 복수 개의 제 1 배선들을 포함하는 것;
    상기 연결 영역에서 상기 전극 구조체의 상기 제 2 측면에 인접하는 제 2 배선 구조체로서, 상기 제 2 배선 구조체는 상기 제 1 배선들과 이격되어 상기 제 1 방향으로 연장되는 복수 개의 제 2 배선들을 포함하는 것; 및
    상기 전극 구조체의 상기 제 3 측면에 인접하는 제 3 배선 구조체로서, 상기 제 3 배선 구조체는 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수 개의 제 3 배선들을 포함하는 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 전극 구조체는 상기 셀 어레이 영역에서 상기 연결 영역으로 상기 제 2 방향을 따라 연장되고,
    상기 전극 구조체는 상기 셀 어레이 영역에서 상기 제 1 방향으로 제 1 폭을 가지며, 상기 연결 영역에서 상기 제 1 폭보다 작은 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 연결 영역에서 상기 전극 구조체의 폭은 상기 셀 어레이 영역으로부터 멀어질수록 감소하는 3차원 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 수평 반도체층 아래에 제공되며, 반도체 기판 상에 집적된 주변 로직 회로들을 포함하는 주변 회로 구조체를 더 포함하되,
    상기 전극 구조체들 각각은 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하고,
    상기 제 1 배선 구조체는 상기 전극들 중 제 1 전극들과 상기 제 1 배선들을 연결하는 제 1 콘택 플러그들; 및 상기 연결 영역에서 상기 전극 구조체의 상기 제 1 측면과 인접하게 배치되고, 상기 제 1 배선들과 상기 주변 회로 구조체를 연결하는 제 1 관통 플러그들을 더 포함하고,
    상기 제 2 배선 구조체는 상기 전극들 중 제 2 전극들과 상기 제 2 배선들을 연결하는 제 1 콘택 플러그들; 및 상기 연결 영역에서 상기 전극 구조체의 상기 제 2 측면과 인접하게 배치되고, 상기 제 2 배선들과 상기 주변 회로 구조체를 연결하는 제 2 관통 플러그들을 더 포함하고,
    상기 제 3 배선 구조체는 상기 전극들 중 제 3 전극들과 상기 제 3 배선들을 연결하는 제 3 콘택 플러그들; 및 상기 연결 영역에서 상기 전극 구조체의 상기 제 3 측면과 인접하게 배치되고, 상기 제 3 배선들과 상기 주변 회로 구조체를 연결하는 제 3 관통 플러그들을 더 포함하는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 연결 영역에서 상기 수평 반도체층을 관통하며, 상기 전극 구조체의 상기 제 1, 제 2, 및 제 3 측면들을 덮는 상부 평탄 절연막을 더 포함하되,
    상기 제 1 내지 제 3 관통 플러그들은 상부 평탄 절연막을 관통하여 상기 주변 회로 구조체에 연결되는 3차원 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 전극 구조체의 상기 계단 구조는 상기 제 1 방향을 따라 형성된 제 1 계단 구조 및 상기 제 2 방향을 따라 형성된 제 2 계단 구조를 포함하는 3차원 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하며, 상기 제 2 방향으로 나란한 복수 개의 게이트 절연 영역들을 포함하는 3차원 반도체 메모리 장치.
  19. 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 및
    상기 연결 영역에서 상기 전극 구조체와 주변 회로 구조체를 연결하는 배선 구조체를 포함하되, 상기 배선 구조체는:
    상기 제 1 전극들과 연결되는 제 1 콘택 플러그들;
    상기 제 1 방향으로 연장되며 상기 제 1 콘택 플러그들과 각각 연결되는 제 1 배선들;
    상기 제 2 전극들과 연결되는 제 2 콘택 플러그들; 및
    상기 제 1 방향과 교차하는 제 2 방향으로 연장되며, 상기 제 2 콘택 플러그들과 각각 연결되는 제 2 배선들을 포함하는 3차원 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 전극 구조체는 상기 셀 어레이 영역에서 제 1 폭을 갖는 전극 부분 및 상기 연결 영역에서 상기 제 1 폭보다 작은 제 2 폭을 갖는 패드 부분을 포함하는 3차원 반도체 메모리 장치.

KR1020180072054A 2018-06-22 2018-06-22 3차원 반도체 메모리 장치 KR102641739B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180072054A KR102641739B1 (ko) 2018-06-22 2018-06-22 3차원 반도체 메모리 장치
US16/272,288 US10811430B2 (en) 2018-06-22 2019-02-11 Three-dimensional semiconductor memory devices
CN201910433308.8A CN110634873A (zh) 2018-06-22 2019-05-23 三维半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180072054A KR102641739B1 (ko) 2018-06-22 2018-06-22 3차원 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20200000130A KR20200000130A (ko) 2020-01-02
KR102641739B1 true KR102641739B1 (ko) 2024-02-29

Family

ID=68968375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180072054A KR102641739B1 (ko) 2018-06-22 2018-06-22 3차원 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US10811430B2 (ko)
KR (1) KR102641739B1 (ko)
CN (1) CN110634873A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757635B (zh) * 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
US11610914B2 (en) 2019-02-11 2023-03-21 Sunrise Memory Corporation Vertical thin-film transistor and application as bit-line connector for 3-dimensional memory arrays
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
KR20210008985A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US20220029095A1 (en) * 2021-03-04 2022-01-27 Samsung Electronics Co., Ltd. Vertical variable resistance memory devices
KR20220138899A (ko) * 2021-04-06 2022-10-14 에스케이하이닉스 주식회사 3차원 반도체 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101549690B1 (ko) 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101713228B1 (ko) 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160071947A (ko) 2014-12-12 2016-06-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102424720B1 (ko) 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US9978752B2 (en) * 2016-01-15 2018-05-22 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices
US9806088B2 (en) * 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10043751B2 (en) 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
KR102650995B1 (ko) * 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치

Also Published As

Publication number Publication date
US10811430B2 (en) 2020-10-20
CN110634873A (zh) 2019-12-31
KR20200000130A (ko) 2020-01-02
US20190393241A1 (en) 2019-12-26

Similar Documents

Publication Publication Date Title
KR102641739B1 (ko) 3차원 반도체 메모리 장치
US10878908B2 (en) Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102587973B1 (ko) 3차원 반도체 메모리 장치
KR102649372B1 (ko) 3차원 반도체 메모리 장치
CN108573979B (zh) 半导体器件
KR102650535B1 (ko) 3차원 반도체 메모리 장치
KR102639721B1 (ko) 3차원 반도체 메모리 장치
KR20190064852A (ko) 3차원 반도체 메모리 장치
KR102401178B1 (ko) 3차원 반도체 소자
KR20170101345A (ko) 반도체 장치
KR20100059655A (ko) 3차원 반도체 장치 및 그 동작 방법
KR20200073339A (ko) 3차원 반도체 메모리 장치
KR20200038375A (ko) 3차원 반도체 메모리 장치
CN111326521A (zh) 三维半导体存储器件
US11917822B2 (en) Three-dimensional semiconductor memory devices
KR102664184B1 (ko) 3차원 반도체 메모리 장치
KR20170086176A (ko) 3차원 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right