KR101549690B1 - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 갭 영역들을 제공하는 주형 구조체 및 갭 영역들 내에 배치되는 복수의 배선 패턴들을 포함할 수 있다. 주형 구조체는 배선 배턴들의 상부면 및 하부면을 정의하는 층간 주형들 및 층간 주형들 아래에서 배선 패턴들의 일 측벽들을 정의하는 측벽 주형들을 포함할 수 있다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조 비용을 줄일 수 있는 3차원 반도체 장치의 배선 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 구조적 안정성을 제공할 수 있는 3차원 반도체 장치의 배선 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조 비용이 저렴한 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 패턴들이 구조적 안정성을 가지면서 3차원적으로 배열되는 3차원 반도체 장치를 제공하는 데 있다.
본 발명의 기술적 사상에 따른 일 실시예는 배선 패턴들을 수평적으로 분리시키는 측벽 주형들을 포함하는 3차원 반도체 장치를 제공한다. 구체적으로, 이 장치는 갭 영역들을 제공하는 주형 구조체 및 상기 갭 영역들 내에 배치되는 복수의 배선 패턴들을 포함하는 배선 구조체를 포함하되, 상기 주형 구조체는 상기 배선 배턴들의 상부면 및 하부면을 정의하는 층간 주형들(inter-layer molds) 및 상기 층간 주형들 아래에서 상기 배선 패턴들의 일 측벽들을 정의하는 측벽 주형들(sidewall molds)을 포함한다.
일 실시예에 따르면, 상기 층간 주형들은 상기 배선 패턴에 인접하는 영역 에서보다 상기 측벽 주형에 인접하는 영역에서 더 두껍고, 상기 층간 주형 패턴의 폭은 상기 측벽 주형 패턴의 폭보다 넓을 수 있다.
일 실시예에 따르면, 상기 주형 구조체는 상기 셀 어레이 영역 내에서 수평적으로 분리된 복수의 부분 주형 구조체들을 포함하고, 상기 배선 구조체는, 차례로 적층된 복수의 상기 배선 패턴들을 포함하는, 복수의 부분 배선 구조체들을 포함할 수 있다. 하나의 상기 부분 주형 구조체 내에는, 상기 측벽 주형들에 의해 수평적으로 분리되는, 두 개의 상기 부분 배선 구조체들이 배치될 수 있다. 한편, 상기 측벽 주형 패턴의 폭은 상기 활성 패턴들 중의 인접하는 둘 사이의 거리보다 작을 수 있다.
일 실시예에 따르면, 상기 배선 구조체는 상기 연결 영역에 차례로 적층되는 연결 패턴들을 더 포함할 수 있으며, 상기 연결 패턴들 각각은 상기 배선 패턴들을 수평적으로 연결하는 배선 연결부 및 상기 배선 연결부로부터 수평적으로 돌출되는 콘택 패드부를 포함할 수 있다. 이때, 상기 연결 패턴들의 상기 콘택 패드부들의 면적은 상기 기판으로부터의 거리가 증가할수록할 수 있다.
이에 더하여, 상기 배선 연결부는 상기 배선 패턴들을 가로지르는 방향을 따라 상기 배선 패턴들을 연결하고, 상기 콘택 패드부는 상기 배선 패턴들의 장축에 평행한 장축을 가질 수 있다. 또한, 상기 콘택 패드부들의 폭들은 실질적으로 동일할 수 있으며, 상기 연결 패턴들 각각을 구성하는 상기 콘택 패드부의 수는 2일 수 있다. 다른 실시예에 따르면, 상기 배선 구조체는 적어도 두 개의 배선 패턴들, 한 개의 배선 연결부 및 두 개의 콘택 패드부들을 포함할 수 있다. 상기 콘택 패드부의 폭은 상기 배선 연결부의 폭과 실질적으로 동일할 수 있으며, 상기 콘택 패드부의 폭은 상기 배선 패턴의 폭과 실질적으로 동일할 수 있다.
본 발명의 기술적 사상에 따른 일 실시예는 주형 구조체를 사용하는 3차원 반도체 장치의 배선 형성 방법을 제공한다. 이 방법은 기판 상에, 차례로 그리고 교대로 배치되는 층간 주형막들 및 측벽 주형막들을 포함하는, 주형막 구조체를 형성하고, 상기 주형막 구조체를 패터닝하여, 차례로 그리고 교대로 배치되는 층간 주형들 및 예비 측벽 주형들을 정의하는, 트렌치들을 형성하고, 상기 예비 측벽 주형들의 측벽들을 수평적으로 리세스시킴으로써, 상기 층간 주형들 사이에 리세스 영역들을 정의하는 측벽 주형들을 형성한 후, 상기 리세스 영역들 내에 배치되는 배선 패턴들을 포함하는 배선 구조체를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역들을 형성하는 단계는, 상기 트렌치들 사이 간격의 절반보다 작은 깊이로, 상기 예비 측벽 주형들의 측벽을 수평적으로 리세스하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 서로 평행한 복수의 활성 구조체들이 배치되는 셀 어레이 영역을 포함하고, 상기 활성 구조체 각각은 상기 층간 주형들을 관통하여 상기 기판에 연결되는 복수의 활성 패턴들을 포함할 수 있으며, 상기 트렌치들은 상기 활성 구조체들 중의 인접하는 한 쌍의 양측에 형성될 수 있다.
다른 실시예에 따르면, 상기 트렌치들을 형성하는 단계는 한 쌍의 제 1 트렌치들(a pair of first trenches) 및 이들 사이에 배치되는 복수의 제 2 트렌치들(a plurality of second trenches)을 형성하는 단계를 포함할 수 있으며, 이 경 우, 상기 제 1 트렌치들의 길이는 상기 제 2 트렌치들의 길이보다 길 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 따르면, 리세스 영역들을 정의하는 주형 구조체가 3차원적으로 배열된 배선들을 형성하기 위한 주형으로 사용된다. 상기 주형 구조체는 차례로 적층된 층간 주형들 및 이들 사이에 개재되는 측벽 주형들을 포함할 수 있으며, 상기 측벽 주형들은 상기 층간 주형들과 함께 상기 리세스 영역들을 정의할 뿐만 아니라 상기 리세스 영역들을 형성하는 동안 상기 층간 주형들 사이의 간격이 변하는 기술적 문제(즉, 주형 구조체의 변형)을 예방한다. 이에 따라, 상기 리세스 영역들 및 상기 배선들은, 상기 주형 구조체의 변형을 예방하기 위한 별도의 지지체를 형성하는 단계없이도, 구조적 안정성을 갖도록 형성될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
[제 1 실시예 ]
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 6 내지 도 8은 이 실시예에 따른 3차원 반도체 장치의 일부분을 보다 상세하기 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(100) 상에 주형막 구조체(Molding Layer Structure; MLS)를 형성한 후, 이를 패터닝하여 상기 기판(100)의 상부면을 노출시키는 활성 개구부들(150)을 형성한다.
상기 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 상기 기판(100)은 xy 평면에 평행한 상부면을 가질 수 있으며, 상기 활성 개구부들(150)은 상기 기판(100) 또는 상기 xy 평면 상에 2차원적으로 형 성될 수 있다.
상기 주형막 구조체(MLS)는, 차례로 그리고 교대로 적층되는, 층간 주형막들(110) 및 측벽 주형막들(130)을 포함할 수 있다. 상기 측벽 주형막들(130)은 상기 층간 주형막들(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 측벽 주형막(130)을 식각하는 공정에서, 상기 측벽 주형막(130)은 상기 층간 주형막(110)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 층간 주형막(110)의 식각 속도에 대한 상기 측벽 주형막(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 측벽 주형막(130)은 상기 층간 주형막(110)에 대해 1:10 내지 1:200(더 한정적으로는, 1: 30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 층간 주형막들(110)은 실리콘 산화막이고 상기 측벽 주형막들(130)은 실리콘 질화막일 수 있다.
도 2를 참조하면, 상기 활성 개구부(150) 내에 활성 패턴들(180)을 형성한다. 상기 활성 패턴들(180)은 반도체 특성을 갖는 물질들 중의 한가지를 포함할 수 있다. 예를 들면, 도 6에 도시된 것처럼, 상기 활성 패턴들(180) 각각은 상기 활성 개구부(150)의 내벽을 실질적으로 콘포말하게 덮는 반도체 패턴(180a) 및 상기 반도체 패턴(180a)이 형성된 상기 활성 개구부(150)를 채우는 매립 절연 패턴(180b)을 포함할 수 있다.
상기 반도체 패턴(180a)은 화학기상증착 기술을 사용하여 형성되는 다결정 구조의 반도체 물질(예를 들면, 폴리실리콘)일 수 있다. 이 경우, 상기 반도체 패턴(180a)은 상기 활성 개구부(150)의 내벽을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 하지만, 상기 반도체 패턴(180a)은 단결정 실리콘, 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수 있으며, 화학 기상 증착들 및 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다.
상기 매립 절연 패턴(180b)은 상기 반도체 패턴(180a)이 형성된 상기 활성 개구부(150)을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 상기 매립 절연 패턴들(180b)은 실리콘 산화막 또는 에스오지 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 일 실시예에 따르면, 상기 매립 절연 패턴(180b)을 형성하기 전에, 상기 반도체 패턴(180a)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 상기 반도체 패턴(180a) 내에 존재하는 결정 결함들을 치유할 수 있다.
이에 더하여, 도 2 및 도 6에 도시된 것처럼, 상기 활성 패턴들(180) 각각은 상기 반도체 패턴(180a)의 상부에 배치되는 접합 패턴(junction pattern)(180c)을 더 포함할 수 있다. 상기 접합 패턴(180c)은 도전형 또는 불순물 농도 중의 적어도 하나에서 상기 반도체 패턴(180a)과 다른 특성을 갖는 반도체 물질로 형성될 수 있다. 예를 들면, 상기 반도체 패턴(180a)은 p형 또는 진성 반도체이고, 상기 접합 패턴(180c)은 n+ 반도체일 수 있다.
한편, 상기 활성 패턴들(180)은 활성 구조체들(active structures)(AS) 또 는 활성 그룹들(active groups)(AG)을 구성할 수 있다. 예를 들면, 상기 활성 패턴들(180)은 2차원적으로 배열되기 때문에, 이들의 위치들은 데카르트 좌표계를 이용하여 용이하게 기술될 수 있다. 구체적으로, 상기 활성 구조체들(AS) 각각은, 실질적으로 동일한 x 좌표 및 서로 다른 y 좌표들에 의해 기술되는 위치들 상에 배치되는, 복수의 활성 패턴들(180)을 포함할 수 있다. 또한, 상기 활성 그룹들(AG) 각각은, 서로 인접하되 다른 활성 그룹에 포함되지 않는, 두 개의 활성 구조체들(AS)로 구성될 수 있다. 아래에서, "활성 구조체" 및 "활성 그룹"이라는 용어들은 이러한 의미로서 사용될 것이다.
도 3을 참조하면, 상기 주형막 구조체(MLS)를 패터닝하여 예비 주형 구조체(Preliminary Mold Structure; PMS)를 정의하는 트렌치들(200)을 형성한다. 이 실시예에 따르면, 상기 트렌치들(200)은 상기 활성 그룹들(AG) 사이에 각각 하나씩 형성될 수 있다. 즉, 인접하는 한 쌍의 트렌치들(200) 사이에는 두 개의 활성 구조체들(AS)이 배치될 수 있다.
상기 예비 주형 구조체(PMS)는, 차례로 그리고 교대로 적층되는, 층간 주형들(120) 및 예비 측벽 주형들(140)을 포함할 수 있다. 또한, 상기 트렌치들(200)은 상기 주형막 구조체(MLS)을 실질적으로 관통하여 상기 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 따라, 도시된 것처럼, 상기 층간 주형들(120) 및 상기 예비 측벽 주형들(140)의 측벽들이 상기 트렌치들(200)에 의해 노출된다.
한편, 변형된 실시예에 따르면, 상기 트렌치들(200)은 상기 주형막 구조체(MLS)를 구성하는 막들 중의 일부(예를 들면, 최하부막)가 잔존하도록 실시될 수 도 있다. 또한, 도 3에 도시된 것처럼, 상기 트렌치들(200)을 형성하기 전에, 상기 활성 패턴들(180) 상부에서 상기 주형막 구조체(MLS)를 덮는 캐핑막(190)이 더 형성될 수 있다. 상기 캐핑막(190)은 상기 트렌치들(200)을 형성하기 위한 식각 공정에서 하드 마스크로 사용될 수 있다.
도 4를 참조하면, 상기 트렌치(200)에 의해 노출된 상기 예비 측벽 주형들(140)의 측벽들을 선택적으로 그리고 수평적으로 식각함으로써, 상기 층간 주형들(120)과 함께 주형 구조체(MS)를 구성하는, 측벽 주형들(145)을 형성한다. 이러한 수평적 식각 공정의 결과로서, 도시된 것처럼, 상기 층간 주형들(120) 사이에는 리세스 영역들(210)이 형성된다. 즉, 상기 리세스 영역들(210)은 상기 트렌치(200)로부터 상기 층간 주형들(120) 사이로 수평적으로 연장되어, 상기 활성 패턴들(180) 및 상기 측벽 주형들(145)을 노출시키는 갭 영역들일 수 있다.
보다 구체적으로, 도 9에 도시된 것처럼, 상기 리세스 영역들(210)의 수직적 경계(vertical boundary)는 상기 층간 주형들(120)에 의해 한정되고, 상기 리세스 영역들(210)의 수평적 경계(horizontal boundary)는 상기 측벽 주형들(145) 및 상기 트렌치들(200)에 의해 한정된다. 이에 더하여, 상기 리세스 영역들(210)의 내부 경계(internal boundary)는 상기 활성 패턴들(180)에 의해 한정된다.
상기 리세스 영역들(210)을 형성하는 단계 상기 층간 주형들(120) 및 상기 활성 패턴들(180)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 예비 측벽 주형들(140)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 예비 측벽 주형들(140)이 실리콘 질화막이고, 상기 층간 주형들(120)이 실리콘 산 화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
이 실시예에 따르면, 이러한 수평적 식각 공정에서의 식각 깊이(D1)는 상기 층간 주형들(120)의 폭(W1)의 절반보다 작을 수 있다. 이에 따라, 상기 측벽 주형들(145)은 완전히 제거되지 않고 상기 층간 주형들(120) 사이에 잔존할 수 있다. 이처럼, 상기 층간 주형들(120) 사이에 상기 측벽 주형들(145)이 잔존할 경우, 상기 층간 주형들(120) 사이의 간격 변화 또는 상기 주형 구조체의 변형과 같은 기술적 문제들은 예방될 수 있다. 즉, 상기 측벽 주형들(145)은, 상기 리세스 영역(210)을 정의하는 주형으로서 만이 아니라, 상기 수평적 식각 공정 동안 상기 층간 주형들(120) 사이의 간격들이 변하는 문제를 예방하는 지지체(supporting element)로서 사용될 수 있다.
일 실시예에 따르면, 상기 식각 깊이(D1)는 상기 활성 패턴(180)과 상기 트렌치(200) 사이의 거리(D2) 및 상기 활성 패턴(180)의 폭(W2)의 합보다 클 수 있다. 이 경우, 상기 층간 주형들(120) 사이에서 상기 활성 패턴(180)의 측벽이 완전히 노출될 수 있다. 하지만, 다른 실시예에 따르면, 상기 식각 깊이(D1)는 상기 활성 패턴(180)과 상기 트렌치(200) 사이의 거리(D2)보다 크고 상기 활성 패턴(180)과 상기 트렌치(200) 사이의 거리(D2) 및 상기 활성 패턴(180)의 폭(W2)의 합보다는 작을 수 있다. 이 경우, 상기 활성 패턴(180)의 측벽의 일부분이 노출될 수 있다.
도 5를 참조하면, 상기 리세스 영역들(210)을 채우는 게이트 패턴들(GP)을 형성한 후, 상기 활성 패턴들(180)에 접속하는 비트라인들(BL)을 형성한다.
상기 게이트 패턴들(GP)은 도 6에 도시된 것처럼 상기 리세스 영역(210)의 내벽을 차례로 채우는 정보저장요소(ISE) 및 도전 패턴(CP)을 포함할 수 있다. 상기 게이트 패턴들(GP)을 형성하는 단계는 상기 트렌치들(200) 및 상기 리세스 영역들(210)을 차례로 덮는 상기 정보저장요소(ISE) 및 도전막을 형성하는 단계, 및 상기 트렌치(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(CP)을 국소적으로 남기는 단계를 포함할 수 있다. 한편, 상기 도전막이 제거된 상기 트렌치(200)는 절연성 물질들 중의 하나로 채워질 수 있다.
본 발명의 기술적 사상이 플래시 메모리를 구현하기 위해 사용될 경우, 도 7 및 도 8에 도시된 것처럼, 상기 정보저장요소(ISE)은 전하저장막(CS)을 포함할 수 있으며, 상기 전하저장막(CS)과 상기 활성 패턴(180) 사이에 개재되는 터널 절연막(TN) 및 상기 정보저장요소(ISE)와 상기 도전 패턴(CP) 사이에 개재되는 블록킹 절연막(BI)을 더 포함할 수 있다. 또한, 상기 전하저장막(CS)은 트랩 사이트들이 풍부한 절연막들 및 도전성 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 터널 절연막(TN)은 상기 전하저장막(CS)보다 큰 밴드 갭을 갖는 물질들 중의 한가지이고, 상기 블록킹 절연막(BI)은 상기 터널 절연막(TN)보다 작고 상기 전하저장막(CS)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 터널 절연막(TN)은 실리콘 산화막이고, 상기 블록킹 절연막(BI)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 변형된 실시예에 따르면, 상기 블록킹 절연막(BI)은 복수의 박막들 로 구성되는 다층막일 수 있다. 예를 들면, 상기 블록킹 절연막(BI)을 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 바뀔 수 있다.
상기 정보저장요소(ISE)는 상기 도전 패턴(CP)을 위한 공간을 확보할 수 있도록 상기 리세스 영역들(210)의 두께의 절반보다 얇은 두께로 형성된다. 또한, 상기 정보저장요소(ISE)는 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 상기 정보저장요소(ISE)은 상기 리세스 영역들(210)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 한편, 상기 활성 패턴(180)을 구성하는 상기 반도체 패턴(180a)이 실리콘인 경우, 상기 터널 절연막은 상기 반도체 패턴(180a)을 열산화시킴으로써 형성되는 실리콘 산화막일 수 있다. 이러한 열산화 방법이 적용될 경우, 상기 정보저장요소(ISE)은 상기 활성 패턴(180)의 측벽에서와 상기 측벽 주형들(145)의 측벽에서 서로 다른 두께를 가질 수 있다. 예를 들면, 상기 터널 절연막(TN)은 도 8에 도시된 것처럼 상기 측벽 주형들(145)의 측벽에 형성되지 않거나, 상기 활성 패턴(180)의 측벽에서보다 얇은 두께로 형성될 수 있다.
상기 도전막은, 상기 정보저장요소(ISE)에 의해 덮인, 상기 리세스 영역들(210) 및 상기 트렌치들(200)을 채우도록 형성될 수 있다. 상기 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래쉬 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 상기 정보저장요소(ISE) 및 상기 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
상기 트렌치(200) 내에서 상기 도전막을 제거하는 단계는, 상기 캐핑막(190)을 식각 마스크로 사용하여, 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 트렌치(200) 내에서 상기 도전막이 제거될 경우, 상기 도전막은 수직적으로 분리된 상기 도전 패턴들(CP)을 형성한다. 즉, 상기 도전 패턴들(CP)은 상기 리세스 영역들(210) 내에 국소적으로 형성되어 상기 정보저장요소(ISE)에 저장되는 정보를 변경하는 전극으로 사용될 수 있다.
상기 비트라인들(BL)은 상기 게이트 패턴들(GP)의 장축을 가로지르는 방향으로 배열되면서, 그 하부의 활성 패턴들(180)을 전기적으로 연결한다. 상기 비트라인(BL)과 상기 활성 패턴들(180) 사이의 전기적 연결을 위해, 도 5에 도시된 것처럼, 이들 사이에는 비트라인 플러그들(BL_P)이 더 배치될 수 있다.
[3차원 낸드 플래시 메모리 장치]
도 9는 본 발명의 변형된 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다. 더 구체적으로, 도 9는 본 발명의 기술적 사상이 3차원 낸드 플래시 메모리를 구현하기 위해 사용되는 실시예를 설명하기 위한 사시도이다. 설명의 간결함을 위해, 도 1 내지 도 8을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 3을 참조하여 설명된 제조 방법의 변형으로, 상기 트렌치들(200)을 형성한 후, 상기 기판(100)에 불순물 영역을 형성하는 단계가 더 실시될 수 있다. 일 실시예에 따르면, 상기 불순물 영역은 상기 예비 주형 구조체(PMS)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이 경우, 도 9에 도시된 것처럼, 상기 주형 구조체들(MS) 사이의 기판(100) 내에는, 상기 활성영역들로의 전기적 신호를 전달하는데 이용될 수 있는, 배선(CSL)이 형성될 수 있다.
상기 배선(CSL)은 3차원 낸드 플래시 메모리를 구성하는 상기 활성 패턴들(180)을 전기적으로 연결하는 공통 소오스 라인으로 사용될 수 있다. 한편, 이러한 실시예에 따르면, 상기 배선(CSL)은, 상기 측벽 주형들(145) 아래에 위치하는, 상기 기판(100)의 일 영역으로부터 이격되어 형성된다. 일 실시예에 따르면, 상기 측벽 주형들(145) 아래의 기판(100) 내에는 소자분리를 위한 절연막 패턴(도시하지 않음)이 더 형성될 수 있다.
한편, 3차원 낸드 플래시 메모리에 대한 실시예의 경우, 도 6에 도시된 것처럼, 상기 도전 패턴들(CP)은 상기 기판(100)에 인접하는 적어도 하나의 하부 선택 라인(LSL), 상기 비트 라인(BL)에 인접하는 적어도 하나의 상부 선택 라인(USL), 및 상기 상부 및 하부 선택 라인들(USL, LSL) 사이에 개재되는 복수의 워드라인들(WL0~WL7)을 포함할 수 있다. 상기 하부 선택 라인(LSL)은 상기 배선(CSL)과 상기 활성 패턴(180) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터의 게이트 전극으로 사용될 수 있고, 상기 상부 선택 라인(USL)은 상기 비트라인(BL)과 상기 활성 패턴들(180) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터의 게이트 전극으로 사용될 수 있다.
지금까지, 상기 게이트 패턴들(GP)의 층수가 10인 실시예들이 설명되었다. 하지만, 이는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것일 뿐, 상기 게이트 패턴들(GP)의 층수 또는 상기 측벽 주형막들(130)의 수는 다양하게 변형될 수 있다. 이에 더하여, 본 발명의 변형된 실시예에 따르면, 상기 게이트 패턴들(GP) 또는 상기 활성 패턴들(180)은 도 1 내지 도 5를 참조하여 설명된 방법 또는 이로부터 변형된 방법을 반복적으로 적용하는 방법을 통해 형성될 수 있다. 예를 들면, 미국출원번호 12/612,125 및 한국출원번호 10-2009-0087063에 개시된 방법들은 본 발명의 기술적 사상을 구현하기 위해, 그대로 또는 변형되어, 적용될 수 있다. 상기 미국출원번호 12/612,125 및 한국출원번호 10-2009-0087063의 개시는 본 발명의 일부로서 포함된다.
[제 2 실시예 ]
도 10 내지 도 12 그리고 도 13a 내지 도 15a는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 13b, 도 14b 내지 도 14d, 그리고 도 15b 내지 도 15d는 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 제공되는 사시도들이다. 구체적으로, 도 10 내지 도 12 그리고 도 13a 내지 도 15a는, 소정의 제 1 시점에서 보여지는, 이 실시예에 따른 반도체 장치를 제조 단계에 따라 도시하는 사시도들이고, 도 13b 내지 도 15b는 도 13a 내지 도 15a에 도시된 도면들을 상기 제 1 시점과는 다른 제 2 시점에서 도시하는 사시도들이다. 이에 더하여, 도 14c 및 도 14d는 도 14a에서 설명되는 기술적 특징들을 보다 상세하게 설명하기 위한 사시도들이고, 도 15c 및 도 15d는 도 15a에서 설명되는 본 발명의 기술적 특징들을 보다 상세하게 설명하기 위한 사시도들이다. 한편, 설명의 간결함을 위해, 도 1 내지 도 9를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 10 및 도 11을 참조하면, 기판(100) 상에 층간 주형막들(110) 및 측벽 주형막들(130)을 차례로 그리고 교대로 적층하고, 이들을 패터닝하여 상기 기판(100)의 상부면을 노출시키는 활성 개구부들(150)을 형성한 후, 상기 활성 개구부(150)를 채우는 활성 패턴들(180)을 형성한다.
상기 층간 및 측벽 주형막들(110, 130), 상기 활성 개구부들(150) 및 상기 활성 패턴들(180)은 도 1 및 도 2를 참조하여 설명된 실시예에서의 제조 방법을 이용하여 형성될 수 있다. 즉, 상기 측벽 주형막들(130)은 상기 층간 주형막들(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있으며, 도 6에 도시된 것처럼, 상기 활성 패턴들(180) 각각은 상기 활성 개구부(150)의 내벽을 실질적으로 콘포말하게 덮는 반도체 패턴(180a) 및 상기 반도체 패턴(180a)이 형성된 상기 활성 개구부(150)를 채우는 매립 절연 패턴(180b)을 포함할 수 있으며, 부가적으로 상기 반도체 패턴(180a)의 상부에 배치되는 접합 패턴(junction pattern)(180c)을 더 포함할 수도 있다.
한편, 이 실시예에 따르면, 상기 기판(100)은 메모리 셀들이 배치되는 셀 어레이 영역(CAR) 및 상기 셀 어레이 영역(CAR) 주변에 위치하는 연결 영역(CNR)을 포함할 수 있다. 상기 활성 패턴들(180)은 상기 셀 어레이 영역(CAR)에 국소적으로 형성되며, 상기 연결 영역(CNR)에는 형성되지 않을 수 있다. 하지만, 변형된 실시 예에 따르면, 상기 연결 영역(CNR)에는 메모리 셀들로 사용되지 않는 더미 활성 패턴들(미도시)이 더 배치될 수 있다.
본 발명의 기술적 사상의 일 측면에 따르면, 상기 셀 어레이 영역(CAR)은 메모리 셀들을 구성하는 활성 패턴들이 배치되는 영역으로 정의될 수 있다. 따라서, 상기 셀 어레이 영역(CAR)과 상기 연결 영역(CNR) 사이의 경계는 상기 활성 패턴들(180)이 배치되는 방식에 따라 다양하게 결정될 수 있다.
도 12를 참조하면, 상기 층간 및 측벽 주형막들(110, 130)을 패터닝하여, 상기 연결 영역(CNR)에서의 상기 층간 및 측벽 주형막들(110, 130)의 모양을 계단식 구조(terraced structure)로 만든다. 상기 계단식 구조는 상기 셀 어레이 영역 및 상기 연결 영역을 덮는 소정의 희생 마스크를 형성한 후, 상기 희생 마스크의 점유 면적을 축소시키는 단계를 포함하는 트리밍 공정을 통해 형성될 수 있다. 한국출원번호 10-2009-0099370는 상기 트리밍 공정을 통한 계단식 구조의 형성 방법을 개시하고 있으며, 여기에 개시된 내용은 본 발명의 일부로서 포함된다.
이어서, 상기 계단식 구조가 형성된 결과물 상에 캐핑막(190)을 형성한다. 상기 캐핑막(190)은 도시된 것처럼 상기 연결 영역(CNR)에 국소적으로 형성될 수 있지만, 상기 셀 어레이 영역(CAR)으로 연장되어 상기 활성 패턴들(180)을 덮을 수도 있다.
도 13a 및 도 13b를 참조하면, 상기 층간 및 측벽 주형막들(110, 130)을 패터닝하여, 차례로 그리고 교대로 적층되는, 층간 주형들(120) 및 예비 측벽 주형들(140)을 포함하는, 예비 주형 구조체를 형성한다.
상기 예비 주형 구조체를 형성하는 단계는 상기 층간 및 측벽 주형막들(110, 130)을 실질적으로 관통하여 상기 기판(100)의 상부면을 노출시키는 트렌치들(201, 202)을 형성하는 단계를 포함할 수 있다. 이에 따라, 상기 층간 주형들(120) 및 상기 예비 측벽 주형들(140)의 측벽들은 상기 트렌치들(201, 202)에 의해 노출된다. 상기 트렌치들(201, 202)은 도 3의 실시예에서 설명된 상기 트렌치(200) 형성 공정을 이용하여 형성될 수 있다.
한편, 이 실시예에 따르면, 상기 트렌치들(201, 202)은 상기 셀 어레이 영역(CAR) 및 상기 연결 영역(CNR)을 가로지르는 제 1 트렌치들(201) 및 상기 셀 어레이 영역(CAR)을 가로지르지만 상기 연결 영역(CNR)을 가로지르지 않는 복수의 제 2 트렌치들(202)을 포함할 수 있다. 즉, 상기 제 1 트렌치들(201)은 상기 제 2 트렌치들(202)보다 긴 길이를 갖도록 형성되며, 상기 예비 주형 구조체는 상기 제 1 트렌치들(201)에 의해 분리되는 복수의 부분 예비 주형 구조체들을 포함할 수 잇다.
상기 트렌치들(201, 202)의 길이에서의 이러한 차이에 의해, 상기 층간 주형들(120) 및 상기 예비 측벽 주형들(140)의 측벽들은 상기 연결 영역(CNR)에서는 상기 제 1 트렌치들(201)에 의해 노출되고, 상기 셀 어레이 영역(CAR)에서는 상기 제 1 및 제 2 트렌치들(201, 202) 모두에 의해 노출된다. 다시 말해, 상기 제 1 트렌치들(201)은 상기 부분 예비 주형 구조체들 각각의 바깥 측벽들(outer sidewalls)을 정의하는 개구부들일 수 있고, 상기 제 2 트렌치들(202)은 상기 부분 예비 주형 구조체들 각각의 내부 측벽들(inner sidewalls)을 정의하는 개구부일 수 있다.
변형된 실시예에 따르면, 상기 제 2 트렌치들(202)은, 상기 셀 어레이 영역(CAR)을 넘어, 상기 연결 영역(CNR) 내부를 향해 부분적으로 연장될 수 있다. 이 경우, 상기 층간 주형들(120) 및 상기 예비 측벽 주형들(140)의 측벽들은 상기 연결 영역(CNR)에서 상기 제 2 트렌치들(202)에 의해 부분적으로 노출될 수 있다. 하지만, 상기 제 2 트렌치들(202)은 여전히 상기 부분 예비 주형 구조체들의 내부에 형성되는 개구부들로서 형성될 수 있다.
일 실시예에 따르면, 도 1 내지 도 12를 참조하여 설명된 제 1 실시예에서와 달리, 상기 활성 패턴들(180)(또는 상기 활성 구조체들) 각각의 양측에는 상기 제 1 및 제 2 트렌치들(201, 202) 중의 하나가 형성될 수 있다. 하지만, 본 발명의 제 3 실시예에 따르면, 도 16a를 참조하여 설명될 것처럼, 상기 제 1 및 제 2 트렌치들(201, 202)은 상기 셀 어레이 영역(CAR)에서 상술한 제 1 실시예에 개시된 상기 트렌치들(200)와 실질적으로 동일한 구조로 형성될 수 있다. 즉, 상기 제 1 및 제 2 트렌치들(201, 202) 중의 인접하는 둘 사이에는, 두 개의 활성 구조체들(AS) 또는 하나의 활성 그룹(AG)이 배치될 수 있다. 여기서, 상기 "활성 구조체(AS)" 및 상기 "활성 그룹(AG)"의 의미는 도 2를 참조하여 설명된 것과 동일하게 해석될 수 있다.
또한, 도 13a 및 도 13b에 도시된 것처럼, 상기 제 1 트렌치들(201) 중의 인접하는 둘 사이에는, 적어도 하나의 상기 제 2 트렌치(202)가 배치될 수 있다. 즉, 상기 부분 예비 주형 구조체들 각각에는, 적어도 하나의 상기 제 2 트렌 치(202)가 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 부분 예비 주형 구조체들 각각에 형성되는, 상기 제 2 트렌치들(202)의 수는 2 내지 63 중의 하나일 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 트렌치들(201, 202)을 형성한 후, 배선 또는 공통 소오스 라인(CSL)으로 사용되는, 불순물 영역들을 상기 기판(100) 상에 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역들은, 도 9를 참조하여 설명된 것처럼, 상기 예비 주형 구조체를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
도 14a 내지 도 14d를 참조하면, 상기 제 1 및 제 2 트렌치들(201, 202)에 의해 노출되는 상기 예비 측벽 주형들(140)의 측벽들을 선택적으로 그리고 수평적으로 식각한다. 이에 따라, 상기 층간 주형들(120)과 함께, 리세스 영역들(210)을 정의하는 측벽 주형들(145)이 형성된다. 상기 측벽 주형들(145) 및 상기 층간 주형들(120)은 주형 구조체를 구성한다. 상술한 제 1 실시예에서와 유사하게, 상기 리세스 영역들(210)은 상기 트렌치(200)로부터 상기 층간 주형들(120) 사이로 수평적으로 연장되어, 상기 활성 패턴들(180) 및 상기 측벽 주형들(145)을 노출시키는 갭 영역들일 수 있다. 상기 리세스 영역들(210) 및 상기 측벽 주형들(145)을 형성하는 단계는 도 4 및 도 9를 참조하여 설명된 실시예들의 제조 방법을 이용하여 실시될 수 있다.
이 실시예에 따르면, 도 14c에 도시된 것처럼, 상기 수평적 식각 공정에서의 식각 깊이(D3)(즉, 상기 측벽 주형들(145)의 측벽과 이에 인접하는 상기 트렌치 들(201, 202) 사이의 거리)는 상기 연결 영역(CNR)의 폭 또는 길이(L3)의 절반보다 작을 수 있다. 즉, D3 < L3 / 2. 이에 따라, 상기 측벽 주형들(145)은 상기 연결 영역(CNR)에 완전히 제거되지 않고 잔존할 수 있다. 상기 연결 영역(CNR)에 잔존하는 상기 측벽 주형들(145)은, 상기 리세스 영역(210)을 정의하는 주형으로서 만이 아니라, 상기 수평적 식각 공정 동안 상기 층간 주형들(120) 사이의 간격들이 변하는 문제를 예방하는 지지체(supporting element)로서 사용될 수 있다.
이에 더하여, 상기 식각 깊이(D3)는 상기 트렌치들(201, 202) 사이 간격(W3)의 절반보다 클 수 있다. 즉, D3 > W3 / 2. 이 경우, 상기 활성 패턴들(180) 주변에서 상기 측벽 주형들(145)이 제거될 수 있으며, 그 결과로서, 도 14c에 도시된 것처럼, 상기 리세스 영역(210)은 상기 층간 주형들(120) 사이에서 상기 활성 패턴들(180)의 측벽들을 완전히 노출시킨다.
상술한 것처럼, 상기 예비 측벽 주형들(140)은 상기 제 1 트렌치들(201) 주변뿐만이 아니라 상기 제 2 트렌치들(202) 주변에서도 수평적으로 식각된다. 이에 따라, 상기 리세스 영역(210)은, 도 14d에 도시된 것처럼, 상기 제 2 트렌치들(202)의 끝단에 인접하는 영역(이하, 전극 연결 영역)에도 형성될 수 있다. 본 발명의 기술적 사상의 일 측면에 따르면, 상기 활성 패턴들(180) 주변에 형성되는 리세스 영역들(이하, 전극 영역들)은 상기 전극 영역에 의해 서로 연결될 수 있다. 이와 관련된 기술적 주제들은 이후 도 17을 참조하여 보다 상세하게 설명될 것이다.
한편, 도 12a 및 도 12b를 참조하여 설명된 것처럼, 상기 측벽 주형막 들(130)은 상기 연결 영역(CNR)에서 계단식 구조(terraced structure)의 모양을 갖도록 패터닝되기 때문에, 상기 예비 측벽 주형들(140) 역시 상기 연결 영역(CNR)에서 계단식 구조로 형성된다. 이에 더하여, 상기 리세스 영역들(210)은 상기 예비 측벽 주형들(140)을 수평적으로 식각한 결과물로서 형성되기 때문에, 도 14d에 도시된 것처럼, 상기 연결 영역(CNR)의 상기 제 1 트렌치(201)에 인접하는 상기 리세스 영역들(210) 역시 계단식 구조로 형성된다.
도 15a 내지 도 15d를 참조하면, 상기 리세스 영역들(210)을 채우는 게이트 패턴들(GP)을 형성한 후, 상기 활성 패턴들(180)에 접속하는 비트라인들(BL) 및 상기 게이트 패턴들(GP)에 접속하는 전역 배선 구조체를 형성한다.
상기 게이트 패턴들(GP) 및 상기 비트라인들(BL)은 도 5 및 도 6을 참조하여 설명된 실시예와 동일하게 형성될 수 있다. 즉, 상기 게이트 패턴(GP)은 도 6 내지 도 8을 참조하여 설명된 것처럼 상기 리세스 영역(210)을 차례로 채우는 정보저장요소(ISE) 및 도전 패턴(CP)을 포함할 수 있다. 또한, 상기 비트라인들(BL)은 상기 게이트 패턴들(GP)의 장축을 가로지르는 방향(즉, x 방향)으로 배열되며, 상기 비트라인(BL)과 상기 활성 패턴들(180) 사이의 전기적 연결을 위해, 상기 비트라인(BL)과 상기 활성 패턴들(180) 사이에는 비트라인 플러그들(BL_P)이 더 배치될 수 있다.
일 실시예에 따르면, 상기 전역 배선 구조체는 상기 비트라인(BL)을 형성하는 단계를 이용함으로써 상기 비트라인들(BL)과 동시에 그리고 동일한 물질로 형성될 수 있다. 하지만, 변형된 실시예에 따르면, 상기 전역 배선 구조체와 상기 비트 라인(BL)은 독립적으로 형성될 수도 있다.
상기 전역 배선 구조체는 상기 연결 영역(CNR) 상에 배치되는 복수의 도전성 라인들을 포함할 수 있다. 예를 들면, 3차원 낸드 플래시 메모리에 대한 실시예의 경우, 도시된 것처럼, 상기 전역 배선 구조체는 적어도 하나의 전역 하부 선택 라인(G_LSL), 적어도 하나의 상부 전역 선택 라인(미도시) 및 복수의 전역 워드라인들(G_WL)을 포함할 수 있다. 상기 전역 하부 선택 라인(G_LSL) 및 상기 전역 워드라인들(G_WL)은 상기 비트라인들(BL)에 평행하게 배치될 수 있으며, 소정의 상부 배선 구조체(240, 250)에 접속할 수 있다.
일 실시예에 따르면, 상기 전역 하부 선택 라인(G_LSL) 및 상기 전역 워드라인들(G_WL) 각각은 상기 제 1 트렌치들(210)에 의해 수평적으로 분리된 게이트 패턴들(GP) 각각에 접속하도록 형성될 수 있다. 즉, 상기 전역 하부 선택 라인(G_LSL) 및 상기 전역 워드라인들(G_WL) 각각은 상기 비트 라인(BL)보다 짧은 길이를 가지면서 상기 콘택 영역(CNR)에 배치되며, 하나의 게이트 패턴(GP)에는 하나의 전역 하부 선택 라인(G_LSL) 또는 하나의 전역 워드라인(G_WL)이 전기적으로 연결될 수 있다.
상술한 것처럼, 상기 연결 영역(CNR)의 상기 제 1 트렌치(201)에 인접하는 상기 리세스 영역들(210) 역시 계단식 구조로 형성되기 때문에, 이들을 주형으로 형성되는 상기 게이트 패턴(GP) 또는 상기 도전 패턴(CP) 역시 계단식 구조를 갖도록 형성될 수 있다. 예를 들면, 도 15c 및 도 15d에 도시된 것처럼, 상기 도전 패턴들(CP)은 상기 제 1 트렌치(201)에 인접하는 영역에서 계단식 구조를 갖도록 형 성된다. 이와 관련된 본 발명의 기술적 사상의 일부 측면들(some aspects)은 아래에서 도 17 및 도 18를 참조하여 보다 상세하게 설명한다.
[제 3 실시예 ]
도 16a 및 도 16b는 본 발명의 기술적 사상에 따른 3차원 반도체 장치의 제 3 실시예를 설명하기 위한 평면도 및 사시도이고, 도 16c는 상기 제 3 실시예와의 비교를 위해 제공되는 평면도이다. 설명의 간결함을 위해, 상술한 실시예들과 중복되는 기술적 특징에 대한 설명은 생략한다.
도 16a 및 도 16b를 참조하면, 이 실시예에 따른 3차원 반도체 장치는 상기 연결 영역(CNR)에 형성되는 제 3 트렌치들(203) 더 포함할 수 있다. 일 실시예에 따르면, 상기 제 3 트렌치들(203)은 상기 제 1 및 제 2 트렌치들(201, 202)과 함께 형성될 수 있지만, 다른 실시예에 따르면, 이들과는 독립적으로 형성될 수도 있다. 예를 들면, 상기 제 3 트렌치들(203)은 상기 계단식 구조 형성을 위한 패터닝 공정을 이용하여 형성될 수도 있다.
도 16c을 참조하면, 비교예에 따른 3차원 반도체 장치는 도 1 내지 도 9를 참조하여 설명된 제 1 실시예의 구조적 특징들을 포함하는 셀 어레이 영역(CAR) 및 상술한 제 2 실시예의 구조적 특징들을 포함하는 연결 영역(CNR)을 포함할 수 있다. 한편, 제 1 실시예에 따르면, 상기 측벽 주형들(145)이 상기 활성 개구부들(150) 사이에 배치되며, 이를 위해서는 상기 리세스 영역(210)의 폭 또는 상기 수평적 식각 공정에서의 식각 깊이(D3)는 상기 제 2 트렌치들(202) 중의 인접하는 둘 사이의 간격(W1)보다 작아야 한다. 하지만, 상기 제 2 트렌치들(202)의 주변에 형성되는, 상기 리세스 영역들(210) 및 상기 도전 패턴들(CP)은 상기 측벽 주형들(145)에 의해 서로 분리된다.
이와 달리, 도 16a 및 도 16b에 도시된 것처럼, 상기 제 3 트렌치들(203)가 형성되는 경우, 상기 제 3 트렌치들(203) 및 상기 제 2 트렌치들(202) 주변에 형성되는 리세스 영역들 및 상기 도전 패턴들(CP)은 서로 연결될 수 있다.
일 실시예에 따르면, 상기 제 3 트렌치들(203)은 상기 제 1 및 제 2 트렌치들(201, 202)의 연장선으로부터 벗어나서 형성될 수 있다. 예를 들면, 상기 제 3 트렌치들(203)은 도시된 것처럼 상기 제 1 및 제 2 트렌치들(201, 202) 사이에 형성될 수 있다. 이에 더하여, 상기 제 2 트렌치(202)와 상기 제 3 트렌치(203) 사이의 거리(D4)는 상기 수평적 식각 공정에서의 식각 깊이(D3)의 두배보다 짧을 수 있다. 이러한 조건이 충족될 경우, 상기 제 2 트렌치들(202) 주변에 형성되는 리세스 영역들(210) 및 도전 패턴들(CP)은 서로 연결될 수 있다.
이에 더하여, 이 실시예에 따르면, 상기 측벽 주형들(145)이 상기 연결 영역(CNR)의 상기 제 3 트렌치들(203) 사이에 형성되어, 상기 층간 주형들(120)을 구조적으로 지지하는 지지체로 사용될 수 있다. 이러한 지지체로서의 측벽 주형들(145)은, 상기 수평적 식각 공정 동안, 상기 연결 영역(CNR)에서 상기 층간 주형들(120) 사이의 수직적 간격이 변하는 기술적 문제를 예방할 수 있도록 만든다.
한편, 상기 제 2 트렌치들(202) 주변의 도전 패턴들 사이의 연결은 상기 제 3 트렌치(203)로부터 변형된 모양 및 배치를 갖는 개구부들을 통해 구현될 수 있 다. 즉, 본 발명의 기술적 사상은 도 16a 및 도 16b에 예시적으로 도시된 제 3 트렌치(203)에 한정되지 않으며 다양하게 변형되어 실시될 수 있다.
[본 발명의 기술적 사상의 일부 측면들( aspects )]
도 17 및 도 18은 본 발명의 기술적 사상의 일부 측면들(some aspects)을 보다 구체적으로 설명하기 위한 평면도 및 사시도이고, 도 19은 본 발명의 기술적 사상의 다른 측면들을 보다 구체적으로 설명하기 위한 단면도이다.
도 17을 참조하면, 본 발명의 기술적 사상에 따른 3차원 반도체 장치의 일부 실시예들에 따르면, 상기 도전 패턴(CP)은 복수의 전극부들(ECP), 적어도 하나의 배선 연결부(ICP), 및 적어도 하나의 콘택 패드부(CPP)를 포함할 수 있다.
상기 전극부들(ECP)은 상기 셀 어레이 영역(CAR)에서 상기 활성 패턴들(180)을 마주보도록 배치되어, 상기 활성 패턴(180)의 전위를 제어하는 전극으로 사용될 수 있다. 3차원 플래시 메모리에 관한 실시예들의 경우, 상기 전극부들(ECP)은 제어 게이트 전극 또는 워드라인으로 사용될 수 있다.
상기 배선 연결부(ICP)는 상기 연결 영역(CNR)에서 또는 상기 셀 어레이 영역(CAR)과 상기 연결 영역(CNR)의 경계 근방에서, 상기 전극부들(ECP)을 수평적으로 연결할 수 있다. 즉, 상기 기판(100)으로부터 동일한 높이에 배치되는 복수의 전극부들(ECP)은 상기 배선 연결부(ICP)에 의해 연결되어 등전위 상태에 있을 수 있다.
상기 콘택 패드부(CPP)는 상기 배선 연결부(ICP)로부터 수평적으로 돌출될 수 있으며, 상기 콘택 패드부(CPP)의 면적은 해당 도전 패턴(CP)의 적층 위치에 따라 달라질 수 있다. 즉, 도 15c 및 도 15d에 도시된 것처럼, 상기 콘택 패드부(CPP)의 면적은 상기 기판(100)과 해당 도전 패턴(CP) 사이의 거리가 증가할수록 감소할 수 있다.
일 실시예에 따르면, 상기 콘택 패드부(CPP)는 상기 제 1 트렌치들(201)에 인접하게 형성될 수 있다. 이 경우, 도 15c 및 도 17에 도시된 것처럼, 하나의 도전 패턴(CP)은 상기 배선 연결부(ICP)의 양단에 각각 인접하여 형성되는 두 개의 콘택 패드부들(CPP)을 구비할 수 있다.
다른 실시예에 따르면, 도 18에 도시된 것처럼, 상기 제 3 트렌치들(203)에 인접하는 상기 도전 패턴의 일부분들 역시 상기 콘택 패드부들(CPP)로서 사용될 수 있다. 이 경우, 하나의 도전 패턴(CP)은 다수의 콘택 패드부들(CPP)을 구비할 수 있다. 상기 콘택 패드부들(CPP)의 수가 증가할 경우, 상기 도전 패턴들(CP)과 전역 배선 구조체(G_WL, G_LSL) 사이의 전기적 연결을 위한 플러그들(PLG)은 더 증가된 간격을 가지고 배치될 수 있다. 이러한 플러그들(PLG) 사이 간격에서의 설계 마아진(margin) 증가에 의해, 상기 도전 패턴(CP)과 상기 전역 배선 구조체(G_WL, G_LSL) 사이의 전기적 연결에서의 기술적 어려움은 완화될 수 있다.
한편, 본 발명의 실시예들에 따르면, 도 17에 도시된 것처럼, 상기 배선 연결부(ICP)와 상기 콘택 패드부(CPP) 사이의 경계면은 요철 형태로 형성될 수 있다. 즉, 상기 도전 패턴(CP)과 상기 측벽 주형(145)은 서로 맞물리도록(engage) 형성되는 불균일한 측벽들을 가질 수 있다. 보다 구체적으로, 상기 수평적 식각 공정은 등방성 식각의 방법으로 수행되기 때문에, 상기 예비 측벽 주형(140)은 상기 제 2 트렌치(202)로부터 이격된 영역(B)에서보다 상기 제 2 트렌치(202)에 인접하는 영역(A)에서 더욱 깊게 식각될 수 있다. 그 결과로서, 상술한 것처럼, 상기 도전 패턴(CP)과 상기 측벽 주형(145)은 서로 맞물린 요철 구조의 측벽들을 가질 수 있다.
도 19는 본 발명의 기술적 사상의 다른 측면을 보다 상세하게 설명하기 위한 단면도이다. 구체적으로, 도 19는 도 16a의 점선 I-I를 따라 보여지는 단면을 도시한다.
도 19를 참조하면, 도 4, 도 9, 도 14a 내지 도 14d를 참조하여 설명된, 상기 수평적 식각 공정은 상기 층간 주형들(120)에 대한 식각 선택성을 갖는 식각 레서피를 사용하여 상기 예비 측벽 주형들(140)을 수평적으로 식각하는 단계를 포함한다. 하지만, 상기 수평적 식각 공정에서 사용되는 식각 레서피에 따라, 상기 예비 측벽 주형들(140)이 수평적으로 식각되는 동안, 상기 층간 주형들(120) 역시 식각될 수 있다.
보다 구체적으로, 본 발명의 기술적 사상에 따르면, 상기 층간 주형들(120)에 대한 상기 예비 측벽 주형들(140)의 식각 속도의 비율은 상술한 것처럼 10 내지 200일 수 있다. 이에 따라, 상기 층간 주형들(120) 역시 상기 수평적 식각 공정에서의 식각 깊이(D3)의 1/10 내지 1/200의 두께로 식각될 수 있다. 그 결과, 상기 층간 주형들(120)은 상기 도전 패턴(CP)에 인접하는 영역에서보다 상기 측벽 주형(145)에 인접하는 영역에서 더 두꺼울 수 있다. 즉, 도 19에 도시된 것처럼, 상기 리세스 영역(210)의 두께(T2)는 상기 측벽 주형들(145)의 두께(T1)보다 두꺼워 질 수 있다. 상기 리세스 영역(210)의 두께(T2)에서의 이러한 증가는 상기 도전 패턴(CP)의 두께의 증가 및 이에 따른 상기 도전 패턴(CP)의 저항 감소를 가져올 수 있다.
도 20은 본 발명의 기술적 사상의 또다른 변형예를 설명하기 위한 사시도이다.
상술한 실시예들에 따르면, 상기 공통 소오스 라인들(CSL)의 배치는 상기 트렌치들(201, 202)에 의해 정의되기 때문에, 이들은 서로 분리되어 형성될 수 있다. 본 발명의 변형된 실시예들에 따르면, 도 20에 도시된 것처럼, 상기 기판(100)의 연결 영역(CNR)에는 상기 공통 소오스 라인들(CSL)을 연결시키는 전역 소오스 영역(290)이 형성될 수 있다. 상기 전역 소오스 영역(290)은 도 1 및 도 10을 참조하여 설명된 상기 층간 주형막들(110)을 형성하기 전에 형성될 수 있으며, 그 배치 구조는 도시된 구조로부터 다양하게 변형될 수 있다.
도 21은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 21을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 22는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 22를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장 될 수 있다.
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 6 내지 도 8은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 보다 상세하기 설명하기 위한 사시도들이다.
도 9는 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 10 내지 도 12 그리고 도 13a 내지 도 15a는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 13b, 도 14b 내지 도 14d, 그리고 도 15b 내지 도 15d는 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 제공되는 사시도들이다.
도 16a 및 도 16b는 본 발명의 기술적 사상에 따른 3차원 반도체 장치의 제 3 실시예를 설명하기 위한 평면도 및 사시도이다.
도 16c는 제 3 실시예와의 비교를 위해 제공되는 평면도이다.
도 17 및 도 18은 본 발명의 기술적 사상의 일부 측면들(some aspects)을 보다 구체적으로 설명하기 위한 평면도 및 사시도이다.
도 19은 본 발명의 기술적 사상의 다른 측면들을 보다 구체적으로 설명하기 위한 단면도이다.
도 20은 본 발명의 기술적 사상의 또다른 변형예를 설명하기 위한 사시도이다.
도 21은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 22는 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (29)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 갭 영역들을 제공하는 주형 구조체;
    상기 갭 영역들 내에 배치되는 복수의 배선 패턴들을 포함하는 배선 구조체;
    상기 주형 구조체를 관통하여 상기 기판과 연결되는 복수 개의 활성 패턴들; 및
    상기 활성 패턴들과 상기 배선 구조체 사이에 개재되는 정보 저장 요소를 포함하되,
    상기 주형 구조체는 상기 배선 패턴들의 상부면 및 하부면을 정의하는 층간 주형들(inter-layer molds) 및 상기 층간 주형들 아래에서 상기 배선 패턴들의 일 측벽들을 정의하는 측벽 주형들(sidewall molds)을 포함하며,
    상기 측벽 주형들은 상기 층간 주형들에 대해 식각 선택성을 갖는 절연 물질로 형성되고,
    상기 정보 저장 요소는 상기 활성 패턴들의 측벽들과 상기 배선 패턴들 사이에서 상기 배선 패턴들과 상기 측벽 주형들 사이로 연장되는 3차원 반도체 장치.
  2. 청구항 1에 있어서,
    상기 층간 주형들은 상기 배선 패턴에 인접하는 영역에서보다 상기 측벽 주형에 인접하는 영역에서 더 두껍고, 상기 층간 주형의 폭은 상기 측벽 주형의 폭보다 넓은 것을 특징으로 하는 3차원 반도체 장치.
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  5. 청구항 1에 있어서,
    상기 측벽 주형과 이에 가장 인접하는 상기 배선 패턴은 상기 기판으로부터 동일한 높이에 형성되는 3차원 반도체 장치.
  6. 청구항 1에 있어서,
    상기 배선 패턴들 사이의 상기 기판 내에 형성되는 불순물 영역을 더 포함하되,
    상기 불순물 영역은 상기 측벽 주형들 아래의 기판으로부터 이격되어 형성되는 3차원 반도체 장치.
  7. 청구항 1에 있어서,
    상기 배선 패턴들은 금속성 물질들 중의 적어도 하나를 포함하고,
    상기 정보저장요소는 전하저장막을 포함하는 3차원 반도체 장치.
  8. 삭제
  9. 삭제
  10. 청구항 1에 있어서,
    상기 주형 구조체는 상기 셀 어레이 영역 내에서 수평적으로 분리된 복수의 부분 주형 구조체들을 포함하고,
    상기 배선 구조체는, 차례로 적층된 복수의 상기 배선 패턴들을 포함하는, 복수의 부분 배선 구조체들을 포함하되,
    하나의 상기 부분 주형 구조체 내에는, 상기 측벽 주형들에 의해 수평적으로 분리되는 두 개의 상기 부분 배선 구조체들이 배치되는 3차원 반도체 장치.
  11. 청구항 1에 있어서,
    상기 측벽 주형의 폭은 상기 활성 패턴들 중의 인접하는 둘 사이의 거리보다 작은 것을 특징으로 하는 3차원 반도체 장치.
  12. 청구항 1에 있어서,
    상기 배선 구조체는 상기 연결 영역에 차례로 적층되는 연결 패턴들을 더 포함하고, 상기 연결 패턴들 각각은
    상기 배선 패턴들을 수평적으로 연결하는 배선 연결부; 및
    상기 배선 연결부로부터 수평적으로 돌출되는 콘택 패드부를 포함하되,
    상기 연결 패턴들의 상기 콘택 패드부들의 면적은 상기 기판으로부터의 거리가 증가할수록 감소하는 것을 특징으로 하는 3차원 반도체 장치.
  13. 청구항 12에 있어서,
    상기 배선 연결부는 상기 배선 패턴들을 가로지르면서 상기 배선 패턴들을 연결하고,
    상기 콘택 패드부는 상기 배선 패턴들의 장축에 평행한 장축을 갖되,
    상기 배선 패턴들의 장축을 가로지르는 방향을 따라 측정되는 상기 콘택 패드부들의 폭들은 동일한 것을 특징으로 하는 3차원 반도체 장치.
  14. 청구항 12에 있어서,
    상기 연결 패턴들 각각을 구성하는 상기 콘택 패드부의 수는 2인 것을 특징 으로 하는 3차원 반도체 장치.
  15. 청구항 12에 있어서,
    상기 배선 구조체는 적어도 두 개의 배선 패턴들, 한 개의 배선 연결부 및 적어도 두 개의 콘택 패드부들을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  16. 청구항 12에 있어서,
    상기 배선 패턴들의 장축을 가로지르는 방향을 따라 측정되는 상기 콘택 패드부의 폭은 상기 배선 패턴의 장축 방향을 따라 측정되는 상기 배선 연결부의 폭과 동일한 것을 특징으로 하는 3차원 반도체 장치.
  17. 청구항 12에 있어서,
    상기 배선 패턴들의 장축을 가로지르는 방향을 따라 측정되는 상기 콘택 패드부의 폭은 상기 배선 패턴의 폭과 동일한 것을 특징으로 하는 3차원 반도체 장치.
  18. 청구항 12에 있어서,
    상기 측벽 주형들은 상기 연결 영역에 차례로 적층되는 외곽 주형들(outer molds)을 포함하되,
    상기 외곽 주형들의 면적은 상기 기판으로부터의 거리가 증가할수록 감소하 는 것을 특징으로 하는 3차원 반도체 장치.
  19. 청구항 18에 있어서,
    상기 배선 패턴의 장축에 평행한 방향을 따라 측정되는 상기 외곽 주형의 길이는 상기 기판으로부터의 거리가 증가할수록 감소하고,
    상기 배선 패턴의 장축을 가로지르는 방향을 따라 측정되는 상기 외곽 주형의 길이는 동일한 것을 특징으로 하는 3차원 반도체 장치.
  20. 청구항 18에 있어서,
    상기 배선 패턴의 장축에 평행한 방향을 따라 측정되는, 동일한 높이에 위치하는, 상기 외곽 주형 및 상기 콘택 패드부의 길이들은 동일한 것을 특징으로 하는 3차원 반도체 장치.
  21. 기판;
    상기 기판 상에 배치되며, 갭 영역들을 제공하는 적어도 하나의 주형 구조체;
    차례로 적층된 복수의 배선 패턴들을 포함하는 부분 배선 구조체들;
    상기 주형 구조체를 관통하여 상기 기판에 연결되는 복수 개의 활성 패턴들; 및
    상기 활성 패턴들의 측벽들과 상기 부분 배선 구조체들 사이에 개재되는 정보 저장 요소를 포함하되,
    상기 배선 패턴들은 각각 상기 갭 영역들 내에 배치되고, 상기 주형 구조체는 상기 배선 패턴들을 수직적으로 분리시키는 층간 주형들(inter-layer molds) 및 상기 층간 주형들 아래에서 상기 배선 패턴들을 수평적으로 분리시키는 측벽 주형들(sidewall molds)을 포함하되, 하나의 상기 주형 구조체 내에는 두 개의 상기 부분 배선 구조체들이 배치되며,
    상기 측벽 주형들은 상기 층간 주형들에 대해 식각 선택성을 갖는 절연 물질로 형성되고,
    상기 정보 저장 요소는 상기 활성 패턴들의 측벽들과 상기 배선 패턴들 사이에서 상기 배선 패턴들과 상기 측벽 주형들 사이로 연장되는 3차원 반도체 장치.
  22. 셀 어레이 영역 및 연결 영역을 구비하는 기판;
    갭 영역들을 제공하면서 상기 기판 상에 배치되는 적어도 하나의 주형 구조체; 및
    상기 갭 영역들 내에 배치되는 복수의 배선 패턴들을 포함하는 배선 구조체를 포함하되,
    상기 배선 패턴들 각각은
    상기 셀 어레이 영역에 배치되는 복수의 전극부들;
    상기 연결 영역에 배치되어 상기 전극부들을 수평적으로 연결하는 배선 연결부; 및
    상기 배선 연결부로부터 수평적으로 돌출되는 적어도 하나의 콘택 패드부를 포함하되,
    상기 배선 패턴을 구성하는 상기 전극부의 수는 해당 배선 패턴을 구성하는 콘택 패드부의 수보다 큰 것을 특징으로 하는 3차원 반도체 장치.
  23. 기판 상에, 차례로 그리고 교대로 배치되는 층간 주형막들 및 측벽 주형막들을 포함하는, 주형막 구조체를 형성하는 단계;
    상기 주형막 구조체를 패터닝하여, 차례로 그리고 교대로 배치되는 층간 주형들 및 예비 측벽 주형들을 정의하는, 트렌치들을 형성하는 단계;
    상기 예비 측벽 주형들의 측벽들을 수평적으로 리세스시킴으로써, 상기 층간 주형들 사이에 리세스 영역들을 정의하는 측벽 주형들을 형성하는 단계; 및
    상기 리세스 영역들 내에 배치되는 배선 패턴들을 포함하는 배선 구조체를 형성하는 단계를 포함하는 3차원 반도체 장치의 배선 형성 방법.
  24. 청구항 23에 있어서,
    상기 측벽 주형막들은 상기 층간 주형막들에 대해 1:10 내지 1:200의 식각 선택비를 갖는 물질들 중의 하나를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 배선 형성 방법.
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