CN105185784B - 三维半导体器件 - Google Patents

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Abstract

本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。

Description

三维半导体器件
本申请是三星电子株式会社于2010年12月20日申请的名称为“三维半导体器件”、申请号为201010596401.X的发明专利申请的分案申请。
技术领域
本公开在此涉及三维半导体器件及三维半导体存储器的制造方法。
背景技术
为了满足消费者对于优异性能且低廉价格的需求，会需要高集成度的半导体器件。在半导体存储器的情况下，因为它们的集成度会是确定产品价格的重要因素，所以尤其需要提高的集成度。在常规的二维或平面半导体存储器的情况下，因为它们的集成度可以主要由单位存储单元所占据的面积决定，所以集成度显著地受精细图案形成技术的水平影响。然而，因为增加图案精细度会需要极其昂贵的设备，所以二维半导体存储器的集成度虽增加但是仍会受到限制。
为了克服这样的限制，已经提出了具有三维布置的存储单元的三维半导体存储器。然而，对于批量生产的三维半导体器件，会要求工艺技术能实现每位的制造成本低于二维存储器并能实现可靠的产品特性。
因而，对于具有可靠的产品特性诸如结构稳定性的三维半导体器件及其低成本制造方法，在技术方面存在需求。
发明内容
本公开可提供一种形成具有降低制造成本的三维半导体器件的互连的方法。
本公开还可提供一种形成能提供结构稳定性的三维半导体器件的互连的方法。
本公开还可提供一种低制造成本的三维半导体器件。
本公开还可提供一种三维半导体器件，该三维半导体器件的互连图案具有结构稳定性且三维地布置。
发明构思的实施方式可提供三维半导体器件，该三维半导体器件包括使互连图案水平地隔离的侧壁模。特别地，三维半导体器件包含：模结构，具有间隙区；以及互连结构，包括形成在间隙区中的多个互连图案。该模结构包括限定互连图案的上表面和下表面的层间模以及在层间模下面的限定互连图案的侧壁的侧壁模。
在某些实施方式中，层间模可在邻近侧壁模的区域中比在邻近互连图案的区域中厚，且层间模的宽度比侧壁模的宽度宽。
在另一实施方式中，模结构可包括在单元阵列区中水平地隔离的多个局部的模结构。该互连结构可包括多个局部的互连结构，其包括依次堆叠的多个互连图案。两个局部的互连结构，其通过侧壁模水平地隔离，可布置在一个局部的模结构中。
在又一实施方式中，互连结构还可包括依次层叠在连接区中的连接图案。每个连接图案包括：互连部分，使互连图案彼此水平地连接；以及接触焊接部分，从互连部分水平地突出。随着接触焊盘部分与基板之间的距离增大，连接图案的接触焊盘部分的面积减小。
在又一实施方式中，互连部分可与互连图案相交并使互连图案彼此连接。接触焊盘部分的主轴可平行于互连图案的主轴。接触焊盘部分的沿与互连图案的主轴相交的方向测得的宽度可彼此基本相同。分别形成连接图案的接触焊盘部分的数目可以是二。在又一实施方式中，互连结构可包括至少两个互连图案、一个互连部分和至少两个接触焊盘部分。接触焊盘部分的沿与互连图案的主轴相交的方向测得的宽度可以与互连部分的沿互连图案的主轴的方向测得的宽度基本相同。接触焊盘部分的沿与互连图案的主轴相交的方向测得的宽度可以与互连图案的宽度基本相同。
在发明构思的其他实施方式中，三维半导体器件包括：具有间隙区的至少一个模结构以及包括依次堆叠的多个互连图案的局部互连结构。至少一个模结构包括多个局部模结构。互连图案分别设置在间隙区中，模结构包括使互连图案竖直地分离的层间模以及使互连图案水平地隔离的侧壁模。此外，两个局部互连结构设置在一个局部模结构中。
在发明构思的另一实施方式中，三维半导体器件包括：基板，包括单元阵列区和连接区；至少一个模结构，具有间隙区并设置在基板上；以及互连结构，包括设置在间隙区中的互连图案。每个互连图案包括：多个电极部分，设置在单元阵列区中；互连部分，设置在连接区中并使电极部分彼此水平地连接；以及至少一个接触焊盘部分，从互连部分水平地突出。在互连图案中包括的电极部分的数目大于在相应的互连图案中包括的接触焊盘部分的数目。
在发明构思的其他实施方式中，三维半导体器件的互连形成方法包括：形成包括依次并交替地设置在基板上的层间模层和侧壁模层的模层结构；通过图案化模层结构形成沟槽，该沟槽限定依次并交替设置的层间模和初始侧壁模；通过使初始侧壁模的侧壁水平地凹入，形成在层间模之间限定凹入区的侧壁模；以及形成包括设置在凹入区中的互连图案的互连结构。
在另一实施方式中，形成凹入区可包括使初始侧壁模的侧壁水平地凹入一深度，该深度小于沟槽之间的间隙的一半。
在又一实施方式中，基板可包括单元阵列区，该单元阵列区设置有彼此平行的多个有源结构，每个有源结构包括穿透层间模并连接到基板的多个有源图案。沟槽可形成在彼此邻近的一对有源结构的两侧上。
在又一实施方式中，形成沟槽可包括形成一对第一沟槽和设置在该对第一沟槽之间的多个第二沟槽。第一沟槽的长度可长于第二沟槽的长度。
附图说明
包括附图以提供对本发明构思的进一步理解，附图并入本说明书中且构成本说明书的一部分。附图示出本发明构思的示例性实施方式，且与文字描述一起用于说明本发明构思的原理。附图中：
图1至图5是透视图，示出根据发明构思的第一实施方式的三维半导体存储器的制造方法；
图6至图8是透视图，更详细地示出根据发明构思的第一实施方式的三维半导体存储器的一部分；
图9是透视图，示出根据发明构思的修改实例的三维半导体存储器；
图10至图12、图13A、图14A和图15A是透视图，示出根据发明构思的第二实施方式的三维存储器的制造方法；
图13B、图14B至图14D以及图15B至图15D是透视图，提供用于理解发明构思的技术精神；
图16A和图16B是平面图和透视图，分别示出根据发明构思的第三实施方式的三维半导体存储器；
图16C是平面图，示出与根据发明构思的三个实施方式的三维半导体存储器相比的三维半导体存储器；
图17和图18是平面图和透视图，用于更详细地解释技术精神的一些方面；
图19是截面图，用于更详细地解释技术精神的其它方面；
图20是透视图，用于解释发明构思的技术精神的另一修改实例；
图21是示意性方块图，示出包括根据发明构思的快闪存储器的示例性存储卡；以及
图22是示意性方块图，示出包括根据发明构思的快闪存储系统的信息处理系统。
具体实施方式
现在将在以下文中参照附图更全面地描述本发明的实施方式，在附图中显示了本发明的优选实施方式。然而，本发明可以以不同形式体现且不应解释为局限于这里阐述的实施方式。相似的附图标记在通篇说明书中均表示相似的元件。
将理解，尽管术语第一、第二等可在这里用来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。例如，第一元件可以被称为第二元件，以及类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。当在此使用时，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
将理解，当元件被称为“在”另一元件“上”或“连接”或“耦接”到另一元件时，它能直接在另一元件上或者直接连接到或耦接到另一元件，或者还可存在居间元件。相反，当元件被称为“直接在”另一元件“上”或者“直接连接”或“直接耦接”到另一元件时，则没有居间元件存在。用于描述元件之间的关系的其它词语应该以相似的方式理解(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”等)。当元件在此被称为“在”另一元件“上方”时，其可以在另一元件上方或下方，或者直接耦接到另一元件，或者可以存在居间元件，或者元件可以通过空洞或间隙间隔开。
在此使用的术语是用于描述特定实施方式的目的而不是意欲限制本发明。如在此使用的，单数形式也旨在包括复数形式，除了上下文清楚地指示其它涵义。还将理解，当在此使用时，术语“包含”和/或“包括”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
第一实施方式
图1至图5是透视图,示出根据发明构思的第一实施方式的三维半导体器件的制造方法。图6至图8是透视图，更详细地示出根据发明构思的第一实施方式的三维半导体器件的一部分。
参考图1，模制层结构MLS形成在基板100上，然后被图案化以形成用于暴露基板100的上表面的有源开口150。
例如，基板100可以由半导体材料(例如，硅晶圆)、绝缘材料(例如，玻璃)以及覆盖有绝缘膜的半导体构件或导电构件的其中之一形成。基板100可具有平行于xy平面的上表面。有源开口150可以二维地形成在基板100或xy平面上。
模制层结构MLS可包括依次并交替堆叠的层间模层110和侧壁模层130。侧壁模层130可以由能以相对于层间模层110的蚀刻选择性被蚀刻的材料形成。侧壁模层130可以由能被选择性地蚀刻同时最小化层间模层110的蚀刻的材料形成。如所知的，该蚀刻选择性能在数量上被表示为侧壁模层130的蚀刻速度与层间模层110的蚀刻速度的比值。根据发明构思的实施方式，侧壁模层130可以由能够以层间模制层110被蚀刻的约10倍至约200倍(更具体地，30倍至100倍)的速度被蚀刻的材料中的一种形成。例如，层间模层110可以是硅氧化物层，侧壁模层130可以是硅氮化物层。
参考图2，有源图案180形成在有源开口150中。有源图案180可包含具有半导体特性的材料之一。例如，如图6中所示，每个有源图案180可包括共形地覆盖有源开口150内壁的半导体图案180a以及填充有源开口150的掩埋绝缘图案180b，其中在有源开口150中形成半导体图案180a。
半导体图案180a可以是具有通过化学气相沉积形成的多晶结构的半导体材料(例如，多晶硅)。在该情形下，如以上所解释的，半导体图案180a可共形地覆盖有源开口150的内壁。然而，例如，半导体图案180a可以是单晶硅、有机半导体层以及碳纳米结构的其中之一，且可以通过化学气相沉积和外延技术的其中之一形成。
掩埋绝缘图案180b可包含至少一种绝缘材料。例如，掩埋绝缘图案180b可以是通过旋涂玻璃(SOG)技术形成的硅氧化物层或绝缘材料。根据实施方式，在掩埋绝缘图案180b形成之前，还可以在包含氢和氘的气氛下进行氢退火以热处理具有半导体图案180a的所得结构。该氢退火可以消除(cure)可能存在于半导体图案180a中的晶体缺陷。
如在图2和图6所示，每个有源图案180还可包括设置在半导体图案180a上方的接合图案(junction pattern)180c。接合图案180c可以由在导电类型和杂质浓度中至少之一方面具有不同于半导体图案180a的特性的半导体材料形成。例如，半导体图案180a可以是p型半导体或本征半导体，接合图案180c可以是n+半导体。
另一方面，有源图案180可形成有源结构AS或有源组(atcive group)AG。例如，因为有源图案180二维地布置，所以可使用笛卡儿坐标(cartesian coordinate)容易地描述有源图案180的位置。例如，每个有源结构AS可包括多个有源图案180，该多个有源图案180设置在通过基本相同的x坐标和彼此不同的y坐标描述的位置处。此外，每个有源组AG可以由彼此邻近但是未包括于其它有源组中的两个有源结构AS组成。以下将以这些含义来使用术语"有源结构"和"有源组"。
参考图3，模制层结构MLS被图案化以形成限定初步模结构PMS的沟槽200。根据该实施方式，每个沟槽200可以形成在有源组AG之间。也就是说，两个有源结构AS可以形成在彼此邻近的一对沟槽200之间。
初步模结构PMS可包括依次并交替堆叠的层间模(interlayer mold)120和初步侧壁模140。沟槽200实质上可穿透模制层结构MLS形成以暴露基板100的上表面。因此，如所示出的，层间模120和初步侧壁模140的侧壁可以通过沟槽200而暴露。
根据发明构思的修改实例，沟槽200可以以使得模制层结构MLS的一些层(例如，最低层)保持在沟槽200以下的方式形成。如图3中所示，在沟槽200形成之前，还可在有源图案180上方形成覆盖模制层结构MLS的盖层190。盖层190可以在形成沟槽200的刻蚀过程中用作硬掩模。
参考图4，初步侧壁模140的通过沟槽200暴露的侧壁被选择性地且水平地蚀刻以形成侧壁模145，该侧壁模145与层间模120一起形成模结构MS。如所示出的，由于该水平蚀刻，凹入区210可以形成在层间模120之间。也就是说，凹入区210可以是在层间模120之间的从沟槽200水平延伸以暴露有源图案180和侧壁模145的间隙区(gap region)。
例如，如图9中所示，凹入区210的竖直边界由层间模120限定，凹入区210的水平边界通过侧壁模145和沟槽200限定。此外，凹入区210的内部边界通过有源图案180限定。
凹入区210的形成可包括：利用相对于层间模120和有源图案180具有蚀刻选择性的蚀刻剂(etching recipe)水平地蚀刻初步侧壁模140的步骤。例如，当初步侧壁模140是硅氮化物层并且层间模120是硅氧化物层时，可以利用包含磷酸的蚀刻剂来进行该水平蚀刻。
在根据发明构思实施方式的水平蚀刻中，蚀刻深度D1可以小于层间模120的宽度W1的一半。因此，侧壁模145可以不被完全移除而是可以保留在层间模120之间。当侧壁模145保留在层间模120之间时，有可能防止诸如层间模120之间的间距变化或模结构变形的技术困难出现。也就是说，侧壁模145不仅可以用作限定凹入区210的模(mold)而且可以用作防止在水平蚀刻期间层间模120之间的间距变化的难题产生的支撑元件。
根据发明构思的实施方式，蚀刻深度D1可以大于有源图案180与沟槽200之间的距离D2和有源图案180的宽度W2的总和。在该情形下，有源图案180的侧壁可完全地暴露在层间模120之间。然而，根据发明构思的另一实施方式，蚀刻深度D1可以大于距离D2并且可小于距离D2和宽度W2的总和。在该情形下，有源图案180的侧壁可以被部分地暴露。
参考图5，形成栅图案GP以填充凹入区210，然后形成位线BL以连接到有源图案180。
每个栅图案GP可包括依次填充凹入区210的内壁的信息存储元件ISE和导电图案CP，如图6中所示。栅图案GP的形成可包括：依次形成信息存储元件ISE以及覆盖沟槽200和凹入区210的导电层，以及移除沟槽200中的导电层以在凹入区210中部分地保留导电图案CP。另一方面，在其中导电层被移除的沟槽200可以由一种绝缘材料填充。
当实现根据发明构思的技术精神的快闪存储器时，如在图7和图8中所示，信息存储元件ISE可包括电荷存储层CS，并且还可包括插置在电荷存储层CS与有源图案180之间的隧道绝缘层TN以及插置在信息存储元件ISE的电荷存储层CS与导电图案CP之间的阻挡绝缘层(BI)。例如，电荷存储层CS可以是具有高陷阱位密度(high trap site density)的绝缘层和包含导电纳米颗粒的绝缘层之一。根据实施方式，隧道绝缘层TN可以由能带隙大于电荷存储层CS的材料中的一种形成，阻挡绝缘层BI可以由能带隙小于隧道绝缘层TN且大于电荷存储层CS的材料中的一种形成。例如，隧道绝缘层TN可以是硅氧化物层，阻挡绝缘层BI可以是诸如铝氧化物层和铪氧化物层的高k层的其中一种。根据发明构思的修改实例，阻挡绝缘层BI可以是包括多个层的多层结构。例如，阻挡绝缘层BI可包括铝氧化物层和硅氧化物层。可以改变铝氧化物层和硅氧化物层的堆叠顺序。
信息存储元件ISE形成为厚度比凹入区210的厚度的一半薄，从而确保用于导电图案CP的空间。信息存储元件ISE可以通过能提供优良的台阶覆盖特性的沉积技术(例如，化学气相沉积或原子层沉积)形成。因此，信息存储元件ISE可以形成为共形地覆盖具有凹入区210的所得结构。同时，当包括在有源图案180中的半导体图案180a由硅形成时，隧道绝缘层TN可以是例如通过使半导体图案180a经受热氧化而形成的硅氧化物层。当执行热氧化时，信息存储元件ISE可在有源图案180的侧壁中和侧壁模145的侧壁中具有不同的厚度。例如，隧道绝缘层TN可以不形成在侧壁模145的侧壁中或者可以形成为厚度比有源图案180的侧壁薄，如图8中所示。
导电层可以形成为填充由信息存储元件ISE覆盖的凹入区210和沟槽200。导电层可包含例如掺杂硅、钨、金属氮化物层和金属硅化物的至少之一。同时，因为发明构思的技术精神不限于快闪存储器，所以信息存储元件ISE和导电层可以以不同的方式改变其材料和结构。
移除沟槽200中的导电层可包括例如通过使用盖层190作为蚀刻掩模在导电层上执行各向异性刻蚀。当沟槽200中的导电层被移除时，导电层形成竖直地彼此分离的导电图案CP。也就是说，导电图案CP部分地形成在凹入区210中并且被用作改变存储在信息存储元件ISE中的信息的电极。根据本发明的其它实施方式，导电层可以形成为部分地填充沟槽200，然后其可以通过各向同性蚀刻方式被从沟槽200去除。
位线BL形成为电连接下有源图案180，在该处位线BL的主轴沿与栅图案GP的主轴交叉的方向布置。为了将位线BL电连接到有源图案180，位线插塞BL_P还可布置在其间，如图5中所示。
三维NAND快闪存储器
图9是透视图，示出根据发明构思的修改实例的三维半导体存储器。例如，图9是透视图，示出根据发明构思的技术精神实现的三维NAND快闪存储器。为了便于描述，以下将省略参考图1至图8描述的重复技术特征。
根据参考图3描述的制造方法的变型，在形成沟槽200之后，在基板100中形成杂质区。根据发明构思的实施方式，杂质区可以通过使用初步模结构PMS作为离子注入掩模注入离子而形成。在该情形下，如图9中所示，互连CSL可以形成在模结构MS之间的基板100中以用于传送电信号到有源区。
互连CSL可以用作使有源图案180彼此连接的公共源极。同时，根据发明构思的实施方式，互连CSL远离基板100的设置在侧壁模145之下的区域。根据发明构思的实施方式，用于使电子元件之间绝缘的绝缘图案(未示出)还可形成在基板100中，在侧壁模145下面。
根据三维NAND快闪存储器的实施方式，如图6中所示，导电图案CP可包括邻近基板100的至少一条下选择线LSL、邻近位线BL的至少一条上选择线USL以及插置在上选择线USL与下选择线LSL之间的多条字线WL0至WL7。下选择线LSL可以用作接地选择晶体管的控制互连CSL与有源图案180之间的电连接的栅电极。上选择线USL可以用作串选择晶体管的控制位线BL与有源图案180之间的电连接的栅电极。
已描述了其中栅图案GP的层数目是10的实施方式。然而，上述公开被提供用于示例性发明构思，可以修改栅图案GP的层数目或者侧壁模130的数目。根据发明构思的修改实例，栅图案GP或者有源图案180可以通过重复地应用参考图1至图5描述的方法或其修改方法的方法而形成。例如，可以没有修改或具有修改地应用美国专利申请No.12/612,125和韩国专利申请No.2009-0087063来实现发明构思的技术精神，在此结合其全部公开作为参考。
第二实施方式
图10至图12、图13A、图14A和图15A是透视图，示出根据发明构思的第二实施方式的三维半导体器件的制造方法。图13B、图14B至图14D以及图15B至图15D是透视图，提供用于理解发明构思的技术精神。特别地，图10至图12以及图13A至图15A是透视图，示出在预定的第一视角中根据实施方式的半导体器件的制造方法。图13B至图15B是透视图，示出在不同于第一视角的第二视角中在图13A、图14A和图15A中示出的半导体器件。图14C和图14D是透视图，用于更详细地解释在图14A中描述的技术特征。图15C和图15D是透视图，用于更详细地解释在图15A中描述的技术特征。为了便于描述，以下将省略参考图1至图9描述的重复技术特征。
参见图10和图11，层间模层110和侧壁模层130依次并交替地堆叠在基板100上，且被图案化以形成暴露基板100的顶表面的有源开口150，然后形成填充有源开口150的有源图案180。
层间模层110、侧壁模层130、有源开口150和有源图案180可以通过参考图1和图2描述的制造方法来形成。也就是说，侧壁模层130可以由相对于层间模层110具有蚀刻选择性的材料形成。如图6中所示，每个有源图案180可包括共形地覆盖有源开口150内壁的半导体图案180a以及填充有源开口150的掩埋绝缘图案180b，其中在有源开口150中形成半导体图案180a。另外，每个有源图案180还可包括设置在半导体图案180a上方的接合图案180c。
根据当前实施方式，基板100可包括单元阵列区CAR和邻近单元阵列区CAR定位的连接区CNR，其中在单元阵列区CAR处设置存储单元。有源图案180可以局部地在单元阵列区CAR中并且可以不形成在连接区CNR中。然而，根据发明构思的修改实例，不用作存储单元的虚拟有源图案(未示出)也可能设置在连接区CNR中。
根据发明构思的技术精神，单元阵列区CAR可以被限定为形成存储单元的有源图案被设置在其中的区域。因此，单元阵列区CAR与连接区CNR之间的边界可以依据设置有源图案180的方式而被不同地确定。
参考图12，层间模层110和侧壁模层130被图案化使得连接区CNR中的层间模层110和侧壁模层130形成为阶梯形结构的形状。阶梯形结构可以通过形成预定牺牲掩模以覆盖单元阵列区和连接区以及然后减少牺牲掩模的占有面积的修剪工艺(trimming process)形成。例如，韩国专利申请No.2009-0099370公开了通过修剪工艺形成阶梯形结构的方法，其可以没有修改或具有修改地应用来实现发明构思的技术精神，在此结合该专利申请的全部公开作为参考。
随后，盖层190形成在阶梯形结构的所得产品上。盖层190可以在连接区CNR中局部地形成，但是可延伸到单元阵列区CAR以覆盖有源图案180。
参见图13A和图13B，层间模层110和侧壁模层130被图案化以形成初步模结构，该初步模结构包括依次并交替堆叠的层间模120和初步侧壁模140。
初步模结构的形成可包括通过基本上穿透层间模层110和侧壁模层130来形成沟槽201和202以暴露基板100的顶表面。然后，层间模120和初步侧壁模140的侧壁通过沟槽201和202暴露。根据发明构思的实施方式，沟槽201和202可以在参考图3描述的形成沟槽200的过程中形成。
根据发明构思的实施方式，沟槽201和202可包括贯穿单元阵列区CAR和连接区CNR的第一沟槽201以及贯穿单元阵列区CAR但是未贯穿CNR的多个第二沟槽202。也就是说，第一沟槽201可以比第二沟槽202长。初步模结构可包括通过第一沟槽201被隔离的多个局部的初步模结构。
由于沟槽201和202之间在长度方面的差别，所以层间模120和初步侧壁模140的侧壁在连接区CNR中通过第一沟槽201被暴露并且在单元阵列区CAR中通过第一沟槽201和第二沟槽202二者被暴露。换句话说，第一沟槽201可以是限定每个局部的初步模结构的外侧壁的开口，第二沟槽202可以是限定每个局部的初步模结构的内侧壁的开口。
根据发明构思的修改实例，第二沟槽202可朝着连接区CNR的内部部分地延伸超出单元阵列区CAR。在该情形下，在连接区CNR中，层间模120和初步侧壁模140的侧壁可通过第二沟槽202部分地被暴露。然而，第二沟槽202仍可形成为在局部的初步模结构内部形成的开口。
根据发明构思的实施方式，与参考图1至图12描述的第一实施方式不同，第一沟槽201和第二沟槽202之一可以在有源图案180(或者有源结构)的两侧上形成。然而，根据发明构思的第三实施方式，如参考图16A所描述的，第一沟槽201和第二沟槽202可以形成在单元阵列区CAR中，从而具有与在上述第一实施方式中描述的沟槽200的构造基本上相同的构造。也就是说，两个有源结构AS或者一个有源组AG可以设置在第一沟槽201和第二沟槽202的两个相邻沟槽之间。这里，“有源结构AS”和“有源组AG”的含义与参考图2描述的含义相同。
如在图13A和图13B中示出的，至少一个第二沟槽202可以设置在第一沟槽201的两个相邻沟槽之间。也就是说至少一个第二沟槽202可以形成在每个局部的初步模结构中。根据发明构思的实施方式，形成在每个局部的初步模结构中的沟槽202的数目可以在例如从2到63的范围内。
根据发明构思的实施方式，在第一沟槽201和第二沟槽202形成之后，还可在基板100上形成用作互连或者公共源极线CSL的杂质区。如参考图9所描述的，杂质区可以通过使用初步模结构作为离子注入掩模进行离子注入而形成。
参见图14A至图14D，初步侧壁模140的被第一沟槽201和第二沟槽暴露的侧壁被选择性地且水平地蚀刻。然后，限定凹入区210的侧壁145与层间模120一起形成。侧壁模145和层间模120形成模结构。如在上述的第一实施方式中，凹入区210可以是从沟槽200水平地延伸至层间模120之间的空间并且暴露有源图案180和侧壁模145的间隙区(gap regions)。根据发明构思的实施方式，凹入区210和侧壁模145可以通过参考图4和图9描述的制造方法形成。
根据该发明构思的实施方式，如图14C中所示，在水平蚀刻中的蚀刻深度D3(也就是说，侧壁模145的侧壁与邻近该侧壁的沟槽201和202之间的距离)可以小于连接区CNR的宽度的一半或者长度L3的一半。也就是说，满足D3<L3/2的关系。根据该构造，侧壁模145不会被完全地移除并且可以保留在连接区CNR中。保留在连接区CNR中的侧壁模145不仅可以用作限定凹入区210的模而且用作防止层间模120之间的距离在水平蚀刻期间变化的难题产生的支撑元件。
蚀刻深度D3可以大于沟槽201与202之间的距离W3的一半。也就是说，满足D3>W3/2的关系。在该情形下，可以移除在有源图案180周围的侧壁模145，因此凹入区210完全暴露有源图案180的在层间模120之间的侧壁，如图14C中所示。
如上所述，初步侧壁模145不仅在第一沟槽201周围而且在第二沟槽202周围被水平地蚀刻。然后，凹入区210还可能形成在邻近第二沟槽202的端部的区域(在下文中，被称为用于连接电极的区域)中，如图14D中所示。根据发明构思的技术精神的一方面，在有源图案180周围的凹入区(在下文中，被称为电极区)可以通过用于连接电极的区域而彼此连接。将参考图17更详细地描述相关的技术问题。
如参考图12所描述的，侧壁模层130被图案化以便在连接区CNR中具有阶梯形结构。因此，还形成初步侧壁模140以便在连接区CNR中具有阶梯形结构。此外，因为凹入区210形成为通过水平地蚀刻初步侧壁模140而形成的产品，如图14D中所示，所以还形成邻近连接区CNR的第一沟槽201的凹入区210以便具有阶梯形结构。
参见图15A至图15D，在形成栅图案GP以填充凹入区210之后，形成全局的互连结构，其连接到位线BL以及栅图案GP，该栅图案GP连接到有源图案180。
栅图案GP和位线BL可以以与参考图5和图6所描述的相同方式形成。也就是说，栅图案GP可以包括依次填充凹入区210的信息存储元件ISE和导电图案CP，如参考图6至图8所描述的。位线BL可以沿与栅图案GP的主轴交叉的方向(也就是说，x方向)布置。此外，为了将位线BL电连接到有源图案180，位线插塞BL_P还可以设置在位线BL与有源图案180之间。
根据发明构思的实施方式，当形成位线BL时，全局的互连结构可以与位线BL同时形成，并且可以由与位线BL相同的材料形成。然而，根据修改实例，全局的互连结构和位线BL可以单独地形成。
全局的互连结构可以包括布置在连接区CNR上的多个导线。例如，根据三维NAND快闪存储器的实施方式，如在图15A、图15B和图15D中示出的，全局的互连结构可能包括至少一个全局的下选择线G_LSL、至少一个全局上选择线(未示出)和多个全局的字线G_WL。全局的下选择线G_LSL和全局的字线G_WL可以平行于位线BL设置并且可以连接到预定的上互连结构240和250。
根据发明构思的实施方式，全局的下选择线G_LSL和每个全局的字线G_WL可以形成为连接到通过第一沟槽201水平地隔离的每个栅图案GP。也就是说，全局的下选择线G_LSL和每个全局的字线G_WL可以设置在连接区CNR中以便具有比位线BL短的长度。一条全局的下选择线G_LSL和一条全局的字线G_WL可以电连接到一个栅图案GP。
如上所述，还形成邻近连接区CNR的第一沟槽201的凹入区210以便具有阶梯形结构。因此，还可以形成通过凹入区的模而形成的栅图案GP或导电图案CP以便具有阶梯形结构。例如，如在图15C和图15D中示出的，形成导电图案CP以便在邻近第一沟槽201的区域中具有阶梯形结构。以下将参考图17和图18更详细地描述发明构思的技术精神的一些方面。
第三实施方式
图16A和图16B是分别示出根据发明构思的第三实施方式的三维半导体器件的平面图和透视图。图16C是平面图，示出与根据发明构思的三个实施方式的三维半导体器件相比的三维半导体器件。因为参考上述实施方式讨论了大部分元件，所以为了简短，可省略某些细节。
参见图16A和图16B，根据发明构思的该实施方式的三维半导体器件还可以包括形成在连接区CNR中的第三沟槽203。根据发明构思的实施方式，第三沟槽203可以与第一沟槽201和第二沟槽202一起形成。然而，根据发明构思的另一实施方式，第三沟槽可以独立于第一和第二沟槽形成。例如，第三沟槽203可以在图案化阶梯形结构的过程中形成。
参考图16C，根据发明构思的比较实例的三维半导体器件可以包括单元阵列区CAR和连接区CNR，该单元阵列区CAR具有参考图1至图9描述的第一实施方式的结构特征，该连接区CNR具有如上所述的第二实施方式的结构特征。根据发明构思的第一实施方式，侧壁模145设置在有源开口150之间。因此，凹入区210的宽度以及在水平蚀刻中的蚀刻深度D3必然小于第二沟槽202的两个相邻沟槽之间的宽度W1。然而，形成在第二沟槽202周围的凹入区210和导电图案CP通过侧壁模145彼此隔离。
替代地，如在16A和图16B中示出的，形成在第三沟槽203和第二沟槽202周围的凹入区和导电图案CP可以在形成第三沟槽203时彼此连接。
根据发明构思的实施方式，第三沟槽203可以在第一沟槽201和第二沟槽202的延伸线以外形成。例如，第三沟槽203可以形成在第一沟槽201与第二沟槽202之间，如图所示。第二沟槽202与第三沟槽203之间的距离D4可以比水平蚀刻中的蚀刻深度D3的两倍短。当满足这些情况时，形成在第二沟槽202周围的凹入区210和导电图案CP可以彼此连接。
根据发明构思的实施方式，侧壁模145形成在连接区CNR中的第三沟槽203之间，因而可以用作结构上支撑层间模120的支撑元件。用作支撑元件的侧壁模145配置为防止诸如在水平蚀刻期间层间模120之间的距离在连接区CNR中竖直地改变的技术难题出现。
在第二沟槽202周围的导电图案可以通过具有变形形状的开口和第三沟槽203的布置而彼此连接。也就是说，发明构思的技术精神不限于在图16A和图16B中所示的第三沟槽203，而是可以以不同的形式修改。
发明构思的技术精神一些方面
图17和图18是平面图和透视图，用于更详细地解释技术精神的一些方面。图19是截面图，用于更详细地解释发明构思的技术精神的其它方面。
参考图17，在根据发明构思的实施方式的技术精神的三维半导体器件中，导电图案CP可以包括多个电极部分ECP、至少一个互连部分ICP和至少一个接触焊盘部分CPP。
电极部分ECP布置成面对单元阵列区CAR中的有源图案180，因而可以用作控制有源图案180的电势的电极。根据三维快闪存储器的实施方式，电极部分ECP可以用作控制栅电极或字线。
互连部分ICP可以连接在连接区CNR中或接近单元阵列区CAR与连接区CNR之间的边界的电极部分ECP。也就是说，布置在距离基板100相同高度处的多个电极部分ECP可以通过互连部分ICP彼此连接，因而可以被置于等电位状态。
接触焊盘部分CPP可以从互连部分ICP水平地突出。接触焊盘部分CPP的面积可以根据导电图案CP的层叠位置而变得不同。也就是说，如在图15C和图15D中示出的，随着接触焊盘部分CPP的面积减小，基板100与导电图案CP之间的距离增大。
根据发明构思的实施方式，接触焊盘部分CPP可以形成为邻近第一沟槽201。在该情形下，如在图15C和图17中示出的，一个导电图案CP可包括接近互连部分ICP的两端形成的两个接触焊盘部分CPP。
根据发明构思的另一实施方式，如图18中所示的，导电图案的邻近第三沟槽203的部分也可被用作接触焊盘部分CPP。在该情形下，一个导电图案CP可包括若干接触焊盘部分CPP。随着接触焊盘部分CPP的数目增加，插塞PLG可以布置在更大的间隙处以将导电焊盘CP电连接到全局的互连结构(G_WL或G_LSL)。由于在插塞PLG之间的间隙中的裕度(margin)增大，所以有可能减轻将导电图案CP电连接到全局的互连结构(G_WL或G_LSL)的技术困难。
根据发明构思的实施方式，如图17中所示的，互连部分ICP与接触焊盘部分CPP之间的界面可以形成为不平坦的形状。也就是说，导电图案CP和侧壁模145可具有彼此接合的不平坦侧壁。更具体地，因为水平蚀刻通过各向同性蚀刻工艺进行，所以初步的宽模140可以在邻近第二沟槽202的区域A中比在与第二沟槽202间隔开的区域B中更深地蚀刻。因此，导电图案CP和侧壁模145可具有彼此接合的侧壁。
图19是截面图，用于更详细地解释发明构思的技术精神的其它方面。特别地，图19是沿图16A的线I-I截取的截面图。
参考图19，参考图4和图9以及图14A至图14D描述的水平蚀刻可包括利用相对于层间模120具有蚀刻选择性的蚀刻剂(etching recipe)水平地蚀刻初步侧壁模140。根据在水平蚀刻中使用的蚀刻剂，当初步侧壁模140被水平地蚀刻时，层间模120也可被蚀刻。
更具体地说，根据发明构思的技术精神，初步侧壁模140的蚀刻速度与层间模120的蚀刻速度的比值可以在例如从约10到约200的范围内。然后，层间模120也可在水平蚀刻过程中被蚀刻掉例如蚀刻深度D3的约1/10到约1/200的厚度。因此，层间模120可以在邻近侧壁模145的区域中比在邻近导电图案CP的区域中厚。也就是说，如图19中所示，凹入区210的厚度T2可以比侧壁模145的厚度T1厚。凹入区210的厚度T2的增大可导致导电图案CP的厚度增大以及导电图案CP的电阻减小。
图20是透视图，用于解释发明构思的技术精神的另一修改实例。
根据发明构思的上述实施方式，公共源极线CSL的布置通过沟槽201和202限定。因此，公共源极线可以彼此分隔开。根据发明构思的修改实例，如图20中所示全局的源区290可以形成为连接在基板100的连接区CNR中的公共源极线CSL。全局的源区290可以在参考图1和参考10描述的层间模120形成之前形成。全局的源区290的布置可以以图示构造的各种形式修改。
图21是示意性方块图，示出包括根据发明构思的实施方式的快闪存储器的示例性存储卡1200。参考图21，支持大数据存储能力的存储卡1200安装有根据发明构思的快闪存储器1210。根据发明构思的存储卡1200包括通常控制主机与快闪存储器1210之间的数据交换的存储控制器1220。
SRAM 1221用作处理单元1222的操作存储器。主机接口1223具有连接到存储卡1200的主机的数据交换协议。纠错编码块1224检测并纠正在从具有多位性能的多位快闪存储器1210读取的数据中包含的错误。存储接口1225与根据发明构思的快闪存储器1210连接。处理单元1222通常控制存储控制器1220的数据交换。虽然在图中没有示出，但是对于本领域的技术人员来说显而易见的是，根据发明构思的存储卡1200还可包括ROM(未示出)，该ROM存储用于连接主机的编码数据。
根据发明构思的快闪存储器、存储卡或存储系统，有可能通过在虚拟单元的擦除性能方面有所改进的快闪存储器1210来提供具有高可靠性的存储系统。例如，根据发明构思的快闪存储器可提供于诸如固态驱动(SSD)的存储系统中，其已经被活跃地发展。在该情形下，有可能通过阻挡从虚拟单元引起的读取错误而实现具有高可靠性的存储系统。
图22是示意性方块图，示出包括根据发明构思的快闪存储系统1310的信息处理系统1300。参考图22，根据发明构思的快闪存储器系统1310被安装在信息处理系统中，诸如例如移动装置或台式计算机。根据发明构思的信息处理系统1300包括经由系统总线1360电连接到快闪存储系统1310的调制解调器1320、中央处理单元1330、RAM 1340和用户界面1350。快闪存储系统1310可具有与上述存储系统或快闪存储系统基本相同的构造。快闪存储系统1310存储通过中央处理单元1330处理的数据或者从外部输入的数据。在当前实施方式中，快闪存储系统1310包括快闪存储器1311和存储控制器1312。这里，上述快闪存储器系统1310可以形成为半导体盘设备(SSD)。在该情形下，信息处理系统1300可在快闪存储系统1310中稳定地存储大量数据。因为可以节省纠错所必需的资源并增大快闪存储系统1310的可靠性，所以可以在信息处理系统1300中实现高速的数据交换功能。虽然在图中没有示出，但是对于本领域的技术人员来说显而易见的是，例如，应用芯片组(applicationchipset)、照相机图像信号处理器(ISP)、输入/输出设备等等还可包括于根据发明构思的信息处理系统1300中。
根据发明构思的快闪存储器或存储系统可以以各种类型的封装被安装。根据发明构思的快闪存储器或存储系统可以以诸如以下的封装方式被封装：层叠封装(package onpackage，PoP)、球栅阵列封装(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体封装(plastic leaded chip carrier，PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯封装(die in waffle pack)、晶片形式中管芯封装(die in wafer form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、封装中系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。
根据发明构思的实施方式，限定凹入区的模结构可以用作用于形成三维布置的互连的模子。模结构可包括依次堆叠的层间模和插置在层间模之间的侧壁模。侧壁模和层间模限定凹入区并且侧壁模还可防止诸如在形成凹入区期间层间模之间的间隙变化(也就是说，模结构的变形)的技术困难产生。因此，能提高凹入区和互连的结构稳定性而不用形成用于防止模结构变形的附加支撑元件。
以上公开的主题被认为是说明性的而非限制性的，附属的权利要求书意欲覆盖落入发明构思的实际精神和范围内的所有修改、改进和其它实施方式。因而，在法律允许的最大程度下，发明构思的范围通过权利要求书及其等效物的最宽的可允许解释被确定，而不应受到前述详细描述的约束和限制。
该申请要求享有2009年12月18日提交的韩国专利申请No.10-2009-0126854的权益，在此结合其全部公开作为参考。

Claims (20)

1.一种三维半导体器件，包括：
基板，包括单元阵列区和连接区；
一结构，包括交替且垂直地堆叠在所述基板上的多个导电图案和多个层间模；
多个有源图案，穿透所述结构；和
多个侧壁模，与所述有源图案间隔开并设置在所述导电图案的侧壁上，每个所述侧壁模设置在彼此垂直相邻的所述层间模之间并与所述层间模中的相邻层间模接触，
其中所述侧壁模由与所述层间模不同的绝缘材料形成，以及
其中所述侧壁模从所述单元阵列区延伸到所述连接区。
2.如权利要求1所述的三维半导体器件，其中所述层间模包括具有阶梯形结构的部分。
3.如权利要求2所述的三维半导体器件，其中所述侧壁模设置在所述层间模的所述部分处。
4.如权利要求3所述的三维半导体器件，还包括覆盖所述层间模的至少所述部分的盖图案，
其中所述侧壁模的侧壁覆盖有所述盖图案。
5.如权利要求4所述的三维半导体器件，其中所述盖图案与所述侧壁模的侧壁接触。
6.如权利要求1所述的三维半导体器件，其中所述基板包括单元阵列区和连接区，
其中所述结构从所述单元阵列区延伸到所述连接区，
其中所述侧壁模设置在所述连接区中，并且所述侧壁模的面积随着所述侧壁模与所述基板之间的距离的增大而减小。
7.如权利要求1所述的三维半导体器件，其中所述侧壁模和所述导电图案位于自所述基板起的实质上相同的水平面处。
8.如权利要求1所述的三维半导体器件，其中所述层间模在邻近所述侧壁模的区域中比在邻近所述导电图案的区域中厚，并且所述层间模的宽度比所述侧壁模的宽度大。
9.如权利要求1所述的三维半导体器件，还包括插设在每个所述有源图案与所述结构之间的信息存储元件。
10.如权利要求9所述的三维半导体器件，其中所述信息存储元件包括电荷存储层。
11.如权利要求1所述的三维半导体器件，其中所述侧壁模包括相对于所述层间模具有蚀刻选择性的绝缘材料。
12.如权利要求1所述的三维半导体器件，其中所述侧壁模包括硅氮化物，所述层间模包括硅氧化物。
13.一种三维半导体器件，包括：
基板，包括单元阵列区和连接区；
一结构，从所述单元阵列区延伸到所述连接区，所述结构包括交替且垂直地堆叠在所述基板上的多个导电图案和多个层间模；
多个有源图案，设置在所述单元阵列区中并穿透所述结构；和
多个侧壁模，在所述连接区中设置在所述导电图案的侧壁上，每个所述侧壁模设置在彼此垂直相邻的所述层间模之间，
其中所述侧壁模包括与所述层间模不同的绝缘材料，以及
其中所述侧壁模从所述单元阵列区延伸到所述连接区。
14.如权利要求13所述的三维半导体器件，还包括插设在每个所述有源图案与所述结构之间的信息存储元件。
15.如权利要求13所述的三维半导体器件，还包括覆盖所述连接区中的所述结构的盖图案，
其中所述盖图案覆盖所述侧壁模的侧壁。
16.如权利要求15所述的三维半导体器件，其中所述盖图案接触所述侧壁模的所述侧壁。
17.如权利要求13所述的三维半导体器件，其中所述侧壁模的面积随着所述侧壁模与所述基板之间的距离的增大而减小。
18.一种三维半导体器件，包括：
基板，包括单元阵列区和连接区；
在所述基板上的层间模，所述层间模提供间隙区并包括阶梯形部分；
多个导电图案，形成在所述间隙区中；
多个有源图案，穿透所述层间模和所述导电图案；
信息存储元件，插设在每个所述有源图案与所述导电图案之间；以及
多个侧壁模，与所述有源图案间隔开并覆盖所述导电图案的侧壁，每个所述侧壁模设置在所述阶梯形部分中的所述间隙区中并与所述层间模中的相邻层间模接触，
其中所述侧壁模由与所述层间模不同的绝缘材料形成，
其中所述侧壁模从所述单元阵列区延伸到所述连接区。
19.如权利要求18所述的三维半导体器件，其中所述侧壁模和所述导电图案位于自所述基板起的实质上相同的水平面处。
20.如权利要求18所述的三维半导体器件，其中所述层间模在邻近所述侧壁模的区域中比在邻近所述导电图案的区域中厚，并且所述层间模的宽度比所述侧壁模的宽度大。
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