CN108133939B - 三维半导体元件及其制造方法 - Google Patents

Abstract

一种三维半导体元件，包括一基板；一多层堆叠结构形成于基板上方且包括相互平行的多个存储器层，其中多个存储单元结构设置于各存储器层且排列成具有多行多列的一阵列。一存储单元结构包括一存储材料层；一选择器层形成于存储材料层的外表面上且连接存储材料层；一第一电极层形成于选择器层的外表面上且电性连接选择器层；和一第二电极层形成于存储材料层的内表面上且连接存储材料层和垂直穿透多层堆叠结构，其中各个存储器层包括一导电层电性连接第一电极层，且导电层于对应基板的一平行方向上延伸而电性连接相邻的存储单元结构。

Description

三维半导体元件及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种三维半导体元件及其制造方法。

背景技术

非易失性存储器元件在设计上的特性是：当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的堆叠以达到具有更高储存容量的存储器结构。相关业者所提出的包括多层存储器堆叠结构的三维存储器元件，无论是何种形态，都期望可以建构出在操作上具有良好稳定度和优异的电子特性的三维存储器元件。举例来说，热累积或产生过多的热都会对存储单元结构的相关元件造成影响而降低操作稳定度，并耗损较多的功率。

发明内容

本发明是有关于一种三维半导体元件及其制造方法。根据实施例所提出的结构，可改善三维半导体元件在操作时的稳定度和电性表现。

根据实施例，提出一种三维半导体元件，包括一基板；一多层堆叠结构形成于基板上方，且多层堆叠结构包括相互平行的多个存储器层，存储器层以层间绝缘层分隔开来，其中多个存储单元结构设置于各存储器层且排列成具有多行多列的一阵列。存储单元结构之一包括一存储材料层(memory material layer)；一选择器层(selector layer)形成于存储材料层的外表面上且连接存储材料层；一第一电极层(first electrode layer，E1)形成于选择器层的外表面上且电性连接选择器层；和一第二电极层(second electrode layer，E2)，形成于存储材料层的内表面上且连接存储材料层，其中第二电极层穿透多层堆叠结构且于对应基板的一垂直方向上延伸，其中各个存储器层包括一导电层(conductive layer)电性连接第一电极层，且导电层于对应基板的一平行方向上延伸而电性连接相邻的存储单元结构。

根据实施例，提出一种三维半导体元件的制造方法，包括：提供一基板和形成一多层堆叠结构于基板上方，多层堆叠结构包括相互平行的多个存储器层，且存储器层以层间绝缘层分隔开来，其中多个存储单元结构设置于各存储器层且排列成具有多行多列的一阵列。存储单元结构之一的形成方法包括：形成一第一电极层于各存储器层的第一凹槽区域(first recess region)；形成一选择器层于各存储器层的第一凹槽区域，且选择器层形成于第一电极层的内表面上且电性连接第一电极层；形成一存储材料层于选择器层的内表面上且连接选择器层；和形成一第二电极层于存储材料层的内表面上且连接存储材料层，其中第二电极层穿透多层堆叠结构且于对应基板的一垂直方向上延伸；以及形成一导电层于各存储器层的第二凹槽区域，且导电层电性连接第一电极层，其中导电层于对应基板的一平行方向上延伸而电性连接相邻的存储单元结构。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图，作详细说明如下：

附图说明

图1A为本发明一实施例的三维半导体元件的一存储单元结构的上视图。

图1B为本发明一实施例的三维半导体元件的另一存储单元结构的上视图。

图1C为图1B的存储单元结构的立体示意图。

图2A为本发明一实施例的三维半导体元件的一存储单元结构串列的上视图。

图2B为图2A的存储单元结构串列的剖面示意图，其中亦绘示出存储单元结构串列的等效电路图。

图2C为图2B的存储单元结构串列的立体示意图。

图3A为本发明一实施例的标示有半径r_m、r_s和r_E1的单一存储单元结构的上视图。

图3B为本发明一实施例的标示有半径r_m、r_s和r_E1的另一种单一存储单元结构的上视图。

图4A为本发明一实施例的一多层堆叠结构的其中一层存储器层的上视图。

图4B为图4A的等效电路图。

图4C为本发明另一实施例的一多层堆叠结构的其中一层存储器层的上视图。

图4D为图4C的等效电路图。

图5A-图20B绘示根据本发明一实施例的一种三维半导体元件的制造方法。

图21为本发明一实施例的另一种三维半导体元件的剖面示意图。

图22为本发明一实施例的又一种三维半导体元件的剖面示意图。

【符号说明】

C1、C2、C3、C4：存储单元结构

L1、L2、L3、L4：存储器层

10：基板

12、12′、56：存储材料层

12a：存储材料层的外表面

12b：存储材料层的内表面

13、18B：阻挡层

14、14′、54：选择器层

14a、54a：选择器层的外表面

14b、54b：选择器层的内表面

E1、E1′：第一电极层

E1-a：第一电极层的外表面

E1-b：第一电极层的内表面

E2、E2′：第二电极层

161：第二电极层的主层

162、162′：第二电极层的阻挡层

18：导电层

SL1、SL2、SL3：缝隙

50h：孔洞

501：氧化层

501b：氧化层的侧壁

503：氮化层

503′：图案化氮化层

504：介电薄层

504b：介电薄层的侧壁

52：第一电极材料层

540：选择器材料层

180：导电材料层

50R1：第一凹槽区域

50R2：第二凹槽区域

600：光刻胶图案

60t：沟槽

r_m、r_s、r_E1：半径

h：高度

h_R1：第一高度

h_R2：第二高度

Ac：存储表面面积

As：选择器表面面积

A_E1：第一电极层的内环形表面面积

A_E2：第二电极层的外环形表面面积

H1：第一厚度

H2：第二厚度

H3：第三厚度

H4：第四厚度

具体实施方式

本发明的实施例提出一种三维半导体元件及其制造方法。根据实施例的三维半导体元件，存储单元结构的选择器层位于存储材料层的外围，以降低选择器层产生的热能，进而有效改善三维半导体元件在操作时的稳定度和电子特性。再者，根据实施例的三维半导体元件，是以一导电层电性连接位于相同层的存储器层的相邻存储单元结构，例如是电性连接排列于同一列的存储单元结构、或是电性连接排列成多行多列的阵列的存储单元结构，以提供更多的电流路径给被选择的存储单元，进而降低元件操作时的负载(阻值R)。

实施例可应用于许多具有不同存储单元阵列的三维半导体元件的结构中。本发明并不限制元件的应用形态以及存储材料层和选择器层的使用材料。以下是参照所附附图详细叙述本发明的其中一些实施方面，以叙述本发明的结构与工艺。然而，相关的结构细节例如相关层别和空间配置等内容于实施例中所叙述，并非用以限制本发明可应用的方面。本发明并非显示出所有可能的实施例。实施例中相同或类似的标号用以标示相同或类似的部分。再者，未在本发明提出的其他实施方面也可能可以应用。本领域技术人员可在不脱离本发明的精神和范围内对实施例的结构加以变化与修饰，以符合实际应用所需。而附图已简化以利于清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。

再者，说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰权利要求的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能做出清楚区分。

图1A为本发明一实施例的三维半导体元件的一存储单元结构的上视图。一存储单元结构(memory cell structure)包括一存储材料层(memory material layer)12、一选择器层(selector layer)14、一第一电极层(first electrode layer)E1和一第二电极层(second electrode layer)E2。选择器层14形成于存储材料层12的外表面(outersurface)12a且连接存储材料层12。第一电极层E1形成于选择器层14的外表面14a上且电性连接选择器层14。第二电极层E2形成于存储材料层12的内表面(inner surface)12b上且连接存储材料层12。实施例的存储单元结构并不仅限制于环形剖面(图1A)，其他形状的存储单元结构亦可应用作为实施例。

图1B为本发明一实施例的三维半导体元件的另一存储单元结构的上视图。图1C为图1B的存储单元结构的立体示意图。图1A和图1B的存储单元结构的相关构件相同，除了上视图的剖面形状。图1A中，存储单元结构从一上视角观察呈现一环形剖面(ring-shapedcross-section)。图1B中，存储单元结构从一上视角观察呈现一半环形剖面(half-ringshaped cross-section)。再者，图1A和图1B中相同和/或相似构件沿用相同和/或相似标号，且相同构件/层的结构细节在此不再赘述。根据上述实施例，由于选择器(例如选择器层14/14′)位于存储材料层12的外表面12a，选择器(例如选择器层14/14′)的区域面积大于存储材料层12的区域面积，可降低元件操作时流经选择器的电流密度，因而可避免产生过多的热于选择器的区域。

图2A为本发明一实施例的三维半导体元件的一存储单元结构串列的上视图。图2B为图2A的存储单元结构串列的剖面示意图，其中亦绘示出存储单元结构串列的等效电路图。图2C为图2B的存储单元结构串列的立体示意图。如图2B和图2C所示，是以四个存储单元结构C1、C2、C3和C4形成一存储单元结构串列为例作一实施例的说明，且该些存储单元结构分属四个不同的存储器层(memory layers)L1、L2、L3和L4。各个存储器层以层间绝缘层(interlayer insulation layers)分隔开来(层间绝缘层未绘示于图2B和图2C，但绘示于文后叙述的制造方法中如图5A-图20B的氧化层501)。如图2B和图2C所示，各个存储器层(ex：相互平行的L1、L2、L3和L4层之一者)包括一导电层(conductive layer)18电性连接第一电极层E1。例如，各存储器层的导电层18直接接触第一电极层E1的外表面E1-a。再者，第二电极层E2穿透一多层堆叠结构(包括例如L1、L2、L3和L4层的多个存储器层)，且第二电极层E2在对应基板10的一垂直方向上(例如沿着Z-方向)延伸。因此，在此存储单元结构串列的存储单元结构(例如C1、C2、C3和C4)中，第二电极层E2连接位于不同存储器层(例如L1、L2、L3或L4)的存储单元结构(例如C1、C2、C3和C4)。

一实施例中，第二电极层E2/E2′、存储材料层12/12′、选择器层14/14′和第一电极层E1/E1′从上视角观察可具有环形剖面(ring-shaped cross-section)、或是半环形剖面(half-ring shaped cross-section)或是其他形状的剖面。一实施例中，选择器层14/14′直接接触和围绕存储材料层12/12′的外表面12a；第一电极层E1/E1′以环绕选择器层14/14′的外表面14a的方式直接接触选择器层14/14′。再者，在一实施例中，在各个存储单元结构中，导电层18和选择器层14分别直接接触第一电极层E1的外表面E1-a和内表面E1-b(如图2B所示)。

根据实施例，一个存储单元结构具有选择器部分和存储器部分，且选择器的表面面积大于存储器的表面面积。图3A为本发明一实施例的标示有半径r_m、r_s和r_E1的单一存储单元结构的上视图。如图3A所示，选择器层14直接接触和连接存储材料层12，其中半径r_m和高度h(也就是标示于图2C中存储器层的高度h)定义一存储表面面积(memory surfacearea)Ac(如2πr_mh)；半径r_s和高度h定义一选择器表面面积(selector surface area)As(如2πr_sh)。存储表面面积Ac和选择器表面面积As两者定义为垂直于电流流动方向的最小面积。实施例中，选择器表面面积As大于存储表面面积Ac(As＞Ac)，且As除以Ac(As/Ac)的比值大于1.2。

再者，第一电极层E1具有一内环形表面面积(inter-ring surface area)A_E1，以半径r_E1和高度h(也就是标示于图2C中存储器层的高度h)定义(ex：A_E1＝2πr_E1h)。第二电极层E2具有一外环形表面面积A_E2，其可用存储材料层12的内环形表面面积来定义(ex：A_E2＝2πr_mh＝Ac)(A_E1＞A_E2)。一实施例中，第一电极层E1的内环形表面面积A_E1除以第二电极层E2的外环形表面面积A_E2的比值(A_E1/A_E2)大于2((AE1/AE2)＞2)。

在一些实施例中，第二电极层E2可以是单层(例如钨W)或多层结构。在一示例中，第二电极层E2为包括一主层161(例如钨W)和一阻挡层(barrier layer)162(例如氮化钛TiN)的多层结构。再者，在一些实施例中，在存储材料层12和选择器层14之间亦可形成阻挡层13(例如氮化钛TiN)。图3B为本发明一实施例的标示有半径r_m、r_s和r_E1的另一种单一存储单元结构的上视图。如图3B所示，阻挡层13位于选择器层14和存储材料层12之间。若存储单元结构中包括阻挡层13和/或162，则用以计算相关元件的表面面积的相关半径r_m、r_s和r_E1如图3B所标示。以半径r_m、r_s和r_E1所定义的相关元件的表面面积计算方式与大小比较(例如比值)等关系亦同上述，在此不再赘述。

在实际应用中，一三维半导体元件具有一多层堆叠结构(a multi-layered stackstructure)形成于基板上方，且多层堆叠结构可包括多个存储器层(memory layers)(例如L1、L2、L3和L4)相互平行设置，且这些存储器层以层间绝缘层(例如氧化层)分隔开来。根据实施例，设置于各存储器层(例如L1、L2、L3或L4)的存储单元结构可以排列成具有多行多列的阵列形态。图4A为本发明一实施例的一多层堆叠结构的其中一层存储器层的上视图。图4B为图4A的等效电路图。图4C为本发明另一实施例的一多层堆叠结构的其中一层存储器层的上视图。图4D为图4C的等效电路图。如图4A和图4C所示，在各个存储器层的存储单元结构是以排列成4行4列的阵列形态为例作说明。当然可根据实际应用的设计与需求改变或修饰阵列的行列数目，本发明对此并不多作限制。

如图4A和图4C所示，在各存储器层(例如第一层存储器层L1)的导电层18，在对应基板(在多层堆叠结构下方)的一平行方向上延伸而电性连接相邻的存储单元结构；此平行方向例如是XY-平面上的X-方向。举例来说，在各存储器层(例如第一层存储器层L1)，排列于相同列的该些存储单元结构以导电层18电性连接。其中导电层18具有至少一缝隙(slit)形成于排列在不同列的存储单元结构之间。如图4C所示，导电层18具有3个缝隙SL1、SL2和SL3分别位于第一列和第二列的存储单元结构之间、第二列和第三列的存储单元结构之间、和第三列和第四列的存储单元结构之间。另外，在一些实施例中，在各存储器层中，排列在相邻列和相邻行的该些存储单元结构以导电层18电性连接。如图4A所示，在各存储器层中，排列成具有多行(ex：4行)多列(ex：4列)的存储单元结构以导电层18电性连接。因此，在操作元件时，如图4A和图4C所示(但不限制于此些连接形态)的导电层18可提供更多电流路径予被选择的存储单元，因而降低负载(阻值R)。而图4A的导电层18型态比图4C的导电层18型态提供更多的电流路径，因此在元件操作时如图4A所示的电流负载比如图4C所示的负载电流更低。再者，一实施例中，存储器层中的导电层18电性连接至一层解码器(layerdecoder)。

另外，虽然图4A和图4C仅绘示出排列于单一层存储器层(平行于XY-平面上的其中一层存储器层，例如第一层存储器层L1)的存储单元结构，但一三维半导体元件包括一多层堆叠结构具有多个存储器层(例如图2B、图2C所示垂直于Z-方向且相互平行的多个存储器层L1、L2、L3和L4)，且各存储器层包括一导电层18(导电层18与相邻存储单元结构之间的连接与上述相同或类似)，其中各存储器层的导电层18以层间绝缘层(例如氧化层)分隔开来。再者，在各存储器层的导电层18分别连接至相应的层解码器。请参照图2B和图4A/4C。

以下提出其中一种可应用的制造流程。图5A-图20B绘示根据本发明一实施例的一种三维半导体元件的制造方法，其中“A”系列的附图为三维半导体元件的上视图，“B”系列的附图为三维半导体元件的剖面示意图。值得注意的是，图5A-图20B所示的制造方法并非用以限制本发明，其步骤和结构细节可以依据实际应用的设计与需求而作相应的修饰与调整。再者，为了更清楚地显示实施例，图5A-图14B仅绘示单一存储单元结构(其中图5B-图14B是沿图5A-图14A中剖面线5X-5X所绘制的剖面示意图)，而图15A-图20B则绘示制造方法中具有多个存储单元结构的接续步骤，其中存储单元结构排列成超过1列和超过1行的阵列，例如排列成2列和2行(其中图15B-图20B是沿图15A-图20A中剖面线5Y-5Y所绘制的剖面示意图)。

如图5A和图5B所示，提供一基板10，数个氧化层501(例如氧化硅层)和数个氮化层503(例如氮化硅层)交替地堆叠形成于基板10上方。氮化层503的位置也就是对应之后形成的存储器层(例如上述如图2B中所示或之后如图14B中所示的L1、L2、L3和L4层)的位置。再者，氧化层501作为层间绝缘层之用，使沿垂直方向(如Z-方向)堆叠的存储器层可被氧化层501分隔开来。

如图6A和图6B所示，对氧化层501和氮化层503交替形成的堆叠进行图案化，以形成一孔洞50h。之后，回蚀氮化层503以形成第一凹槽区域(first recess regions)50R1，其中位于图案化氮化层503′旁边的第一凹槽区域50R1与孔洞50h连通，如图7A和图7B所示。后续，各存储器层的存储单元结构的第一电极层E1和选择器层会形成在第一凹槽区域50R1内。

如图8A和图8B所示，在孔洞50h和第一凹槽区域50R1中，可适当地沉积一介电薄层(thin dielectric layer)504于氧化层501和图案化氮化层503′的侧壁。介电薄层504的材料例如是氧化硅、氧化铝或其他适合的介电材料。为了可以更清楚的呈现实施例的存储单元结构其重要部件的上视图，在此实施例中，假设介电薄层504和氧化层501的材料相同，因此如图8A和后续的上视图示中省略了介电薄层504的绘制(但剖面图则保留介电薄层504)。

如图9A和图9B所示，一第一电极材料层52(例如TiN层)填入孔洞50h和第一凹槽区域50R1中。之后，回蚀第一电极材料层52，以分别在各存储器层(如L1、L2、L3和L4层所示)的第一凹槽区域50R1内形成第一电极层E1，如图10A和图10B所示。

如图11A和图11B所示，一选择器材料层540(例如包括二极管、临界转换材料(threshold switching material)或任何适合的材料)填入孔洞50h和第一凹槽区域50R1中。之后，回蚀选择器材料层540，以分别在各存储器层(如L1、L2、L3和L4层)的第一凹槽区域50R1内形成选择器层54，如图12A和图12B所示。在一实施例中，各存储器层的选择器层54的外表面54a直接接触第一电极层E1。在一实施例中(但不限制于此)，各存储器层的选择器层54的内表面54b位于第一凹槽区域50R1内，且至多与氧化层501的侧壁501b实质上齐平(或至多齐平于介电薄层504的侧壁504b如果有介电薄层504存在)。

如图13A和图13B所示，一存储材料层56(例如是相变式存储器(phase-changememory，PCM)、阻变式存储器(resistive random-access memory，ReRAM)或其他适合存储器的材料层)填入孔洞50h中并沿着对应基板10的垂直方向(ex：Z-方向)上延伸。在一实施例中(但不限制于此)，各存储器层(如L1、L2、L3和L4层)的存储材料层56直接接触选择器层54，且直接接触氧化层501的侧壁501b(或直接接触介电薄层504的侧壁504b如果有介电薄层504存在)。之后，将一第二电极材料层(可以是单层或多层结构，例如TiN/W或其他适合材料)填满孔洞50h以形成第二电极层E2，如图14A和图14B所示。

图15A-图20B绘示排列超过1列和超过1行的阵列的多个存储单元结构的接续制造步骤，例如排列成2列和2行的4个存储单元结构的接续制法(如图15A-图20A所示)，以说明电性连接相邻的存储单元结构的导电层18，例如排列于相同列的该些存储单元结构如何以导电层18电性连接。

如图15A和图15B所示，一沟道图案层例如一光刻胶图案600形成于多层堆叠结构(包括数层存储器层如L1、L2、L3和L4，和层间绝缘层使各存储器层分隔开来)上。之后，根据光刻胶图案600对多层堆叠结构进行图案化，以形成一沟槽(trench)60t，如图16A和图16B所示。在一示例中，沟槽60t在朝向层解码器的方向上延伸。

如图17A和图17B所示，移除各存储器层的图案化氮化层503′，以在各存储器层中形成第二凹槽区域50R2。之后，如图18A和图18B/18C所示，朝向第二凹槽区域50R2的介电薄层504的部分被移除，以暴露出各存储器层的第一电极层E1，例如第一电极层E1的外表面E1-a暴露于第二凹槽区域50R2中。接着，如图19A和图19B所示，经由沟槽60t而填充一导电材料层180于第二凹槽区域50R2中；之后等向刻蚀(isotropic etching)导电材料层180以暴露出沟槽60t，而形成导电层18于第二凹槽区域50R2中，如图20A和图20B所示。导电材料层180可以是任何适合的材料所构成的单层结构或多层结构，例如TiN/W，以电性连接相邻的存储单元结构。导电层18与相邻存储单元结构的连接方式可以是如前述图4A或图4C所示，或是其他适合的连接方式，本发明对此并不多作限制。

再者，第一凹槽区域50R1(内部形成有第一电极层E1和选择器层54)和第二凹槽区域50R2(内部形成有导电层18)可能具有相同高度或是不同高度。如图18B所示，第一凹槽区域50R1具有一第一高度(first height)h_R1，第二凹槽区域50R2具有一第二高度(secondheight)h_R2，其中第二高度h_R2大于第一高度h_R1。因此，在形成导电层18于各存储器层之后，导电层18于垂直方向(Z-方向)上具有一第一厚度H1，第一电极层E1于垂直方向上具有一第二厚度H2，和选择器层54于垂直方向上具有一第三厚度H3，其中第二厚度H2等于第三厚度H3，以及第一厚度H1大于第二厚度H2，如图20B所示。

在另外的实施例中，第一凹槽区域50R1具有一第一高度(first height)h_R1，第二凹槽区域50R2具有一第二高度(second height)h_R2，其中第二高度h_R2等于第一高度h_R1，如图18C所示。因此，在形成导电层18于各存储器层之后，导电层18的第一厚度H1等于第一电极层E1的第二厚度H2等于选择器层54的第三厚度H3。

再者，根据上述实施例，形成于孔洞50h内的存储材料层12/12′/56与第二电极层E2共同沿着垂直方向(Z-方向)延伸，如图2B和图20B所示。然而本发明并不以此为限制。图21为本发明一实施例的另一种三维半导体元件的剖面示意图。如图21所示，存储材料层56′亦可以内缩于第一凹槽区域50R1中，表示存储材料层56′、选择器层54′和第一电极层E1′皆形成于第一凹槽区域50R1内，而第二电极层E2′形成于孔洞50h内并贯穿多层堆叠结构。因此存储材料层56′于垂直方向上的第四厚度(H4)等于选择器层54′的第三厚度H3。

再者，在一些实施例中，第二电极层E2可以是包括了阻挡层的一多层结构(如图3B中的阻挡层162或图22中的阻挡层162′)。再者，可选择性地在第二凹槽区域50R2中于形成导电层18之前更形成一阻挡层(如图22的阻挡层18B)。图22为本发明一实施例的又一种三维半导体元件的剖面示意图。如图22所示，第二电极层E2为一多层结构，包括一主层161(例如钨W)和一阻挡层162(例如氮化钛TiN)；而另一个阻挡层18B则形成于第二凹槽区域50R2内，其中阻挡层18B接触导电层18。

根据上述，实施例的存储单元结构的选择器层位于存储材料层的外围，而可有效降低选择器层产生的热能，因此可改善三维半导体元件在操作时的稳定度和电性表现。再者，位于相同层的存储器层的相邻存储单元结构(例如是排列于同一列的存储单元结构、或是排列成多行多列的阵列的存储单元结构)以导电层18(例如金属层)电性连接，因此可提供更多的电流路径给被选择的存储单元，进而有效降低元件操作时的负载(阻值R)。

其他实施例，例如元件的已知构件有不同的设置与排列等，亦可能可以应用，视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与附图中所示的结构仅作说明之用，并非用以限制本发明欲保护的范围。另外，本领域技术人员当知，实施例中构成部件的形状和位置亦并不限于附图所绘的方面，亦是根据实际应用时的需求和/或制造步骤在不悖离本发明的精神的情况下而可作相应调整。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种三维半导体元件，其特征在于，包括：

一基板；

一多层堆叠结构(a multi-layered stack structure)形成于该基板上方，且该多层堆叠结构包括相互平行的多个存储器层(memory layers)，且该些存储器层以层间绝缘层(interlayer insulation layers)分隔开来；

多个存储单元结构(memory cell structures)设置于各该些存储器层且排列成具有多行多列的一阵列(an array with multi-rows and multi-columns)，该些存储单元结构之一包括：

一存储材料层(memory material layer)；

一选择器层(selector layer)，形成于该存储材料层的外表面(outer surface)上且连接该存储材料层，其中该选择器层的区域面积大于该存储材料层的区域面积；

一第一电极层(first electrode layer，E1)，形成于该选择器层的外表面上且电性连接该选择器层；和

一第二电极层(second electrode layer，E2)，形成于该存储材料层的内表面(innersurface)上且连接该存储材料层，其中该第二电极层穿透该多层堆叠结构且于对应该基板的一垂直方向上延伸，

其中各该些存储器层包括一导电层(conductive layer)电性连接该第一电极层，且该导电层于对应该基板的一平行方向上延伸而电性连接相邻的该些存储单元结构。

2.根据权利要求1所述的三维半导体元件，其中在各个该些存储器层中，排列于相同列的该些存储单元结构以该导电层电性连接。

3.根据权利要求2所述的三维半导体元件，其中在各个该些存储器层中，该导电层具有至少一缝隙(slit)形成于排列在不同列的该些存储单元结构之间。

4.根据权利要求1所述的三维半导体元件，其中在各个该些存储器层中，排列在相邻列和相邻行的该些存储单元结构以该导电层电性连接。

5.根据权利要求1所述的三维半导体元件，其中在各个该些存储器层中，排列成具有多行多列的该阵列的该些存储单元结构以该导电层电性连接。

6.根据权利要求1所述的三维半导体元件，其中数个该导电层分别形成于该些存储器层中，且该些导电层以该些层间绝缘层分隔开来，其中该些导电层分别连接至层解码器(layer decoders)。

7.根据权利要求1所述的三维半导体元件，其中在各个该些存储单元结构中，从一上视角的该存储材料层具有一环形剖面(ring-shaped cross-section)，且该选择器层直接接触和围绕该存储材料层的该外表面。

8.根据权利要求1所述的三维半导体元件，其中该选择器层具有一选择器表面面积(selector surface area)As，该存储材料层具有一存储表面面积(memory surface area)Ac，该选择器表面面积As大于该存储表面面积Ac，且As除以Ac(As/Ac)的比值大于1.2。

9.根据权利要求1所述的三维半导体元件，其中从一上视角的该第一电极层和该第二电极层具有环形剖面(ring-shaped cross-sections)，且该第一电极层具有一内环形表面面积(inter-ring surface area)A_E1，该第二电极层具有一外环形表面面积A_E2，其中A_E1除以A_E2的比值(A_E1/A_E2)大于2。

10.一种三维半导体元件的制造方法，其特征在于，包括：

提供一基板；

形成一多层堆叠结构(a multi-layered stack structure)于该基板上方，该多层堆叠结构包括相互平行的多个存储器层(memory layers)，且该些存储器层以层间绝缘层(interlayer insulation layers)分隔开来，其中多个存储单元结构(memory cellstructures)设置于各该些存储器层且排列成具有多行多列的一阵列(an array withmulti-rows and multi-columns)，该些存储单元结构之一的形成方法包括：

形成一第一电极层(first electrode layer，E1)于各该存储器层的一第一凹槽区域(first recess region)；

形成一选择器层于各该存储器层的该第一凹槽区域，且该选择器层形成于该第一电极层的一内表面上且电性连接该第一电极层；

形成一存储材料层于该选择器层的一内表面上且连接该选择器层，其中该选择器层的区域面积大于该存储材料层的区域面积；和

形成一第二电极层(second electrode layer，E2)于该存储材料层的一内表面上且连接该存储材料层，其中该第二电极层穿透该多层堆叠结构且于对应该基板的一垂直方向上延伸；以及

形成一导电层(conductive layer)于各个该些存储器层的一第二凹槽区域(secondrecess region)，且该导电层电性连接该第一电极层，其中该导电层于对应该基板的一平行方向上延伸而电性连接相邻的该些存储单元结构。

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