CN105514109A - Nand存储串及其制造方法、3d nand存储器 - Google Patents
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Abstract
公开了一种与非(NAND)存储串及其制造方法以及包括该NAND存储串的三维(3D)NAND存储器。一示例NAND存储串可以包括：沿串的延伸方向设置的多个存储单元；沿的串延伸方向延伸的背栅结构，包括背栅电极以及绕背栅电极外周设置的背栅介质层，其中，所述多个存储单元各自绕所述所述背栅结构的外周设置。
Description
技术领域
本申请一般地涉及半导体存储器件，更具体地，涉及一种与非(NAND)存储串及其制造方法以及一种包括该NAND串的三维(3D)NAND存储器件。
背景技术
随着半导体技术的发展，提出了各种半导体存储器件，如或非(NOR)闪存、与非(NAND)闪存等。相对于常规存储装置如磁存储器件，半导体存储器件具有访问速度快、存储密度高等优点。这当中，NAND结构正受到越来越多的关注。为进一步提升存储密度，出现了多种三维(3D)NAND器件。
发明内容
本公开的目的至少部分地在于提供一种可以有效控制阈值电压(Vt)并因此抑制静态功耗和动态有源泄漏电流的与非(NAND)存储串及其制造方法以及包括该NAND存储串的三维(3D)NAND存储器件。
根据本公开的一个方面，提供了一种与非NAND存储串，包括：沿串的延伸方向设置的多个存储单元；沿的串延伸方向延伸的背栅结构，包括背栅电极以及绕背栅电极外周设置的背栅介质层，其中，所述多个存储单元各自绕所述所述背栅结构的外周设置。
根据本公开的另一方面，提供了一种三维与非NAND存储器件，包括：在衬底上按阵列设置的多个上述NAND存储串。
根据本公开的又一方面，提供了一种制造与非NAND存储串的方法，包括：在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠；形成贯穿所述堆叠的沟槽；在所述沟槽的侧壁上，依次形成电荷捕获层和沟道层；经侧壁上形成有电荷捕获层和沟道层的沟槽，进一步刻蚀衬底，从而沟槽延伸进入衬底中；在沟槽的侧壁上形成背栅介质层，并在沟槽中背栅介质层内侧填充背栅电极，以形成背栅结构；以及选择性去除牺牲层，并在牺牲层的位置形成控制栅电极。
根据本公开的实施例，在NAND存储串中结合了背栅结构。通过背栅电极施加背栅配置，可以有效控制NAND存储串中存储单元的Vt，并因此可以抑制静态功耗和动态有源泄漏电流。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开实施例的三维(3D)与非(NAND)存储器件的部分剖开透视图；
图2是示出了根据本公开实施例的存储单元的剖开透视图；
图3是示出了根据本公开实施例的选择晶体管的剖开透视图；
图4(a)-4(t′)是示出了根据本公开实施例的制造NAND存储器件的流程中多个阶段的截面图或俯视图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种与非(NAND)存储串。该NAND存储串可以包括沿串的延伸方向设置的多个存储单元。例如，串的延伸方向可以大致垂直于衬底表面，从而可以在衬底上形成多个NAND串的排列，并因此形成三维(3D)NAND存储阵列。
NAND存储串可以形成为衬底上的单列。于是，该串呈现大致“I”型。这种情况下，该串可以在下端(靠近衬底一端)包括下部选择晶体管，且在上端(远离衬底一端)包括上部选择晶体管，存储单元串接于这两个选择晶体管之间。
或者，NAND存储串可以形成为衬底上的双列。这两列中最下部(最靠近衬底)的存储单元可以通过衬底中的有源区彼此电连接，从而形成单个串。于是，该串呈现大致“U”型。这种情况下，该串可以在一列的上端包括选择晶体管，且在另一列的上端包括另一选择晶体管，存储单元分别串接于这两个选择晶体管与衬底(具体地，有源区)之间。
存储单元和/或选择晶体管可以设置为垂直型环栅器件。例如，存储单元可以包括沟道层、绕沟道层的外周设置的电荷捕获层以及绕电荷捕获层的外周设置的控制栅电极。选择晶体管可以包括有源层、绕有源层的外侧设置的栅介质层以及绕栅介质层的外周设置的选择栅电极。有源层中与选择栅电极相对应的部分可以形成沟道区，且有源层中沟道区两侧的部分形成源/漏区。一串中各存储单元各自的沟道层、电荷捕获层可以彼此连通从而一体延伸，且该串中各存储单元因此彼此电连接。选择晶体管的有源层(具体地，源/漏区)可以与相邻的存储单元的沟道层连通并因此电连接。
在3DNAND阵列中，各串的一个选择晶体管(例如，I型配置中的下部选择晶体管，U型配置中一个分支上端的选择晶体管)的源区可以连接至公共源极线(漏区连接至相邻的存储单元)；另一选择晶体管(例如，I型配置中的上部选择晶体管，U型配置中另一个分支上端的选择晶体管)的漏区可以连接至相应的位线(源区连接至相邻的存储单元)。
根据本公开的实施例，NAND存储串可以包括沿的串延伸方向延伸的背栅结构。例如，背栅结构可以包括背栅电极以及绕背栅电极外周设置的背栅介质层。该串中的各存储单元可以分别绕背栅结构的外周设置。另外，该串中的选择晶体管也可以绕背栅结构的外周设置。例如，背栅结构可以呈现大致柱状，而存储单元和选择晶体管可以呈现围绕柱状结构从而与该柱状结构接合的大致环状。
可以通过衬底中形成的阱区来向背栅电极施加背栅偏置。例如，在静态条件下，可以施加背栅偏置(例如，对于n型器件，可以施加负偏置；对于p型器件，可以施加正偏置)以使各器件的阈值电压(Vt)上升，从而可以抑制静态功耗；在动态工作期间，例如可以施加背栅偏置(例如，对于n型器件，可以施加正偏置；对于p型器件，可以施加负偏置)以使各器件的Vt下降，从而可以增大沟道中的电流强度。
阱区与衬底中的有源区之间可以设有隔离区。例如，阱区和有源区可以为第一导电类型(例如，n型)掺杂，隔离区可以为与第一导电类型不同的第二导电类型(例如，p型)掺杂。在这种情况下，可以通过向p型的隔离区施加整个系统中最低的电势，有效地隔离n型的阱区和有源区。
这种NAND存储串可以通过如下方法来制造。例如，可以在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠。然后，可以形成贯穿该堆叠的沟槽(例如，对于I型存储串配置，可以针对一串形成一个沟槽；而对于U型存储串配置，可以针对一串形成相邻的两个沟槽)，随后可以在该沟槽中形成背栅结构以及存储单元的功能层(具体地，电荷捕获层和沟道层)。在制造NAND阵列的情况下，可以形成沟槽阵列。在沟槽中形成存储单元的功能层可以包括在沟槽的侧壁上依次形成电荷捕获层和沟道层。这些功能层例如可以按侧墙(spacer)形成工艺来制造，从而无需掩模。可以经侧壁上形成有电荷捕获层和沟道层的沟槽，进一步刻蚀衬底，从而沟槽延伸进入衬底中(以便随后通过衬底，具体地，衬底中形成的阱区，向背栅电极施加偏置)。之后，可以在沟槽的侧壁上形成背栅介质层，并在沟槽中背栅介质层内侧填充背栅电极，以形成背栅结构。可以选择性去除牺牲层，并在牺牲层的位置形成控制栅电极。
本公开的技术可以多种方式呈现，以下将描述其中一些示例。
图1是示出了根据本公开实施例的三维(3D)与非(NAND)存储器件的部分剖开透视图。
如图1所示，该NAND存储器件10可以包括衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。在衬底1000上，可以形成浅沟槽隔离(STI)1002，以限定有源区。STI1002例如可以包括氧化物(例如，氧化硅)。
衬底1000中可以通过例如离子注入而形成有阱区1000-1、1000-2和1000-3。在该示例中，阱区1000-1可以用于向随后描述的背栅电极施加偏置，阱区1000-3可以用作随后描述的NAND存储串的有源区，且阱区1000-2可以用于电隔离阱区1000-1和1000-3。例如，阱区1000-1和1000-3可以是n型掺杂，而阱区1000-2可以是p型掺杂。在工作中，可以向p型掺杂施加该器件100中最低的电势，从而通过两个反向偏置的pn结，将阱区1000-1和1000-3相隔离。
当然，本公开不限于此。例如，在使用SOI衬底(包括支撑衬底、埋入绝缘层和SOI层)的情况下，阱区1000-1可以形成在支撑衬底中，阱区1000-3可以形成于SOI层中，它们可以通过埋入绝缘层彼此隔离。
该NAND存储器件10还包括在衬底1000上形成的多个NAND存储串。该多个NAND存储串可以沿彼此相交(例如，垂直)的第一方向和第二方向排列成阵列。如图1所示，每一NAND存储串可以包括多个存储单元MC以及位于该串的相对两端的选择晶体管ST。在图1的示例中，示出了U型配置的存储串。具体地，该串可以包括在衬底1000上沿大致垂直于衬底1000的方向延伸的两个分支U1和U2，这两个分支U1和U2通过有源区1000-3而彼此电连接。沿第一方向相邻的串之间可以通过STI1002彼此电隔离，而沿第二方向相邻的串之间可以不设置STI，这是由随后描述的位线(WL)和字线(BL)的连接方式确定的。
图2是示出了根据本公开实施例的存储单元的剖开透视图。
如图2所示，存储单元MC可以包括沟道层(CH)1022、绕沟道层1022设置的电荷捕获层(CT)1020以及绕电荷捕获层1020设置的控制栅电极(CG)1004。例如，沟道层1022可以包括多晶硅，厚度为约10～15nm；电荷捕获层1020可以包括ONO(氧化物、氮化物和氧化物的叠层)，厚度为约20～30nm。在该示例中，由于形成了随后描述的背栅结构，故而沟道层1022和电荷捕获层1020呈现环状。
再参照图1，在U型配置的NAND存储串的每一分支U1/U2中，各存储单元MC的沟道层CH可以彼此连通从而一体延伸，且各存储单元MC的电荷捕获层CT可以彼此连通从而一体延伸。各存储单元MC的控制栅极CG可以按层级形成。在图1的示例中，分支U1和U2中各设置了四层控制栅电极CG(从而每一分支U1/U2包括四个MC)。但是，本公开不限于此，而是可以包括更多或更少层的控制栅电极。
各NAND存储串中相应层级的控制栅电极CG可以处于大致相同的高度。在图1的示例中，沿第二方向相邻的各存储串的相对分支中相应层级的控制栅极CG可以彼此连通从而一体延伸。这是由于在图1的示例中BL沿第一方向延伸。通过这种设置，如下所述，可以通过WL(与CG相连)和BL来选定MC。沿第一方向相邻的串的相对分支中相应层级的控制栅极CG可以彼此连通从而一体延伸，这主要是为了制造的简化和配线的方便，它们当然也可以彼此隔开。
图3是示出了根据本公开实施例的选择晶体管的剖开透视图。
如图3所示，选择晶体管ST可以包括有源层1032、绕有源层1032设置的栅介质层1030以及绕栅介质层1030设置的选择栅电极(SG)1006。例如，有源层1032可以包括多晶硅，厚度为约10～15nm；栅介质层1030可以包括氧化物，厚度为约20～30nm。在有源层1032中，与选择栅电极SG相对应的区域可以形成沟道区(CH)，在沟道区相对两侧例如可以通过掺杂等形成源区(S)和漏区(D)。在该示例中，由于形成了随后描述的背栅结构，故而有源层1032和栅介质层1030呈现环状。
在此需要指出的是，源区和漏区在结构上相同，因此在随后的描述中，可以将它们不加区分地称作“源/漏区(S/D)”。
再参照图1，在各NAND存储串中，选择晶体管ST的有源层可以与相邻的存储单元MC的沟道层CH连通并因此电连接，ST的栅介质层可以大致对准于MC的电荷捕获层CT。于是，各串(包括ST和MC)可以一体呈大致柱状延伸。在此需要指出的是，尽管在图1的示例中示出了圆柱状的存储串，但是本公开不限于此。例如，串可以形成为其他合适的形状，并且可以包括由于制造工艺等导致的不规则。
沿第二方向相邻的选择晶体管ST的选择栅电极SG可以彼此连通从而一体延伸，而沿第一方向相邻的选择晶体管ST的选择栅电极SG彼此之间可以电隔离。
另外，各NAND存储串可以包括沿其延伸方向延伸的背栅结构。如图2所示，在MC中，背栅结构可以包括背栅电极(BG)1026以及绕背栅电极1026设置的背栅介质层1024。背栅电极1026可以包括导电材料，如掺杂的半导体(例如，n型掺杂的SiGe)，直径为约10nm；背栅电介质层1024可以包括氧化硅，厚度为约5～10nm。MC的功能层绕背栅结构设置。另外，如图3所示，在ST中，背栅结构可以包括背栅电极(BG)1036以及绕背栅电极1036设置的背栅介质层1034。背栅电极1036可以包括与背栅电极1026相同的材料，背栅介质层1034可以包括与背栅介质层1024相同的材料。ST的功能层绕背栅结构设置。
再参照图1，在各NAND存储串中，分支U1中ST和各MC的背栅结构可以彼此连通从而一体延伸，且分支U2中ST和各MC的背栅结构可以彼此连通从而一体延伸。从而背栅结构整体上呈大致柱状，且ST和MC的功能层呈绕该柱状背栅结构且与之接合的环状。
背栅结构可以延伸进入阱区1000-1中。于是，可以通过阱区1000-1，向背栅电极BG施加背栅偏置。
NAND存储器件10中各存储串的一端的选择晶体管ST的源区可以连接至公共的源极线1010，另一端的选择晶体管ST的漏区可以连接至相应的位线1008。位线1008沿第一方向延伸，且因此连接至相应的一行沿第一方向排列的存储串。
通过BL和SG，可以选择相应的一个存储串(例如，通过在相应的BL以及SG上施加适当的偏置，使该串两端的ST导通)。然后，可以通过相应的CG，来选择所需的MC(例如，通过在与该MC相对应的CG所连接到的位线WL上施加适当的偏置)。于是，可以对选定的MC进行存取。
这里需要指出的是，尽管在图1的示例中示出了U型配置的NAND存储串，但是本公开不限于此。例如，I型配置的NAND存储串也是可以的。
以下，将参照图4(a)-4(s)，详细描述根据本公开实施例的制造NAND存储器件的示例方法。
如图4(a)所示，可以提供衬底100。衬底100可以包括用于形成存储阵列的存储阵列区以及用于形成支持部件如接触部等的外围区。在此需要指出的是，在图4(a)中，分别示出了存储阵列区和外围区的一部分，图中所示的存储阵列区和外围区之间的间隔只是为了表示它们功能上的区分，存储阵列区和外围区可以彼此连接而不存在物理上的间隔。
衬底100中例如通过离子注入等，形成有阱区100-1、100-2和100-3。另外，衬底100中还可以形成有STI102。关于衬底100、STI102以及各阱区100-1、100-2和100-3的详情，可以参见以上描述。
在衬底100上，例如通过淀积，可以形成层间间隔层140和牺牲层142交替设置的堆叠。例如，层间间隔层140可以包括氧化硅，厚度为约80-100nm；牺牲层142可以包括氮化硅，厚度为约80-100nm。层间间隔层140和牺牲层142的层数确定了要形成的NAND存储串中包含的存储单元数目。
接下来，如图4(b)所示，可以通过例如光刻，形成贯穿堆叠的沟槽144。具体地，可以在图4(a)所示结构的表面上设置掩模层(例如，光刻胶)，并对其进行构图(例如，对光刻胶进行曝光和显影)以在其中形成开口。然后，可以利用构图的掩模，依次对堆叠中的层间间隔层140和牺牲层142进行选择性刻蚀如反应离子刻蚀(RIE)，直至露出衬底100。随后，可以去除掩模层。
图4(b′)示出了俯视图。如图4(b′)所示，形成了多个按行和列排列的沟槽144，以便随后形成存储阵列。
然后，如图4(c)所示，可以在沟槽144的侧壁上依次形成电荷捕获层120a和沟道层122a。关于电荷捕获层120a和沟道层122a的材料和厚度，可以参见以上描述。电荷捕获层120a和沟道层122a可以通过侧墙形成工艺来制造。例如，可以在图4(b)所示的结构上大致共形地淀积一材料层，并对其进行各向异性刻蚀如RIE，以去除其横向延伸部分并保留竖直延伸部分。于是，该材料层留于沟槽144的侧壁上。
随后，如图4(d)所示，可以经侧壁上形成有电荷捕获层120a和沟道层122a的沟槽144，进一步刻蚀如RIE衬底100。通过刻蚀而加深的沟槽146可以进入阱区100-1中。
接着，如图4(e)所示，可以通过例如RIE，回蚀电荷捕获层120a和沟道层122a，使它们的顶端回退到堆叠最上方的两个牺牲层之间。回蚀后的电荷捕获层120和沟道层122的顶端可以大致对准。
接下来，如图4(f)所示，可以通过倾斜离子注入，在沟道层122的上端进行掺杂。例如，可以注入n型杂质如As，使得沟道层122的上端部形成n型掺杂区，该掺杂区可以形成(n型)选择晶体管的源/漏区。
然后，如图4(g)所示，可以在沟槽146的侧壁上形成电介质层。该电介质层可以包括氧化硅，厚度为约5～10nm，且可以通过侧墙形成工艺来制造。更具体地，在沟槽146的下部，该电介质层位于沟道层122上；而在沟槽146的上部，该电介质层直接位于沟槽的侧壁上。该电介质层位于沟道层122上的部分可以用作背栅介质层124，而该电介质层位于沟槽侧壁上的部分可以用作选择晶体管的栅介质层130。该电介质层的厚度可以电荷捕获层120的厚度大致相同。因此，栅介质层130可以与电荷捕获层120大致对准。
随后，如图4(h)所示，可以在沟槽146中背栅介质层124之间填充背栅电极126。例如，这可以如下进行。在图4(g)所示的结构上淀积导电材料层，然后对淀积的导电材料层进行平坦化处理如CMP。CMP可以停止于最上方的层间间隔层。然后，可以对平坦化处理后的导电材料层进行回蚀，使得顶端与电荷捕获层120和沟道层122的顶端大致对准。
这样，就完成了存储单元的功能层以及存储单元的背栅结构的制作。然后，可以制作选择晶体管以及选择晶体管的背栅结构。
如图4(i)所示，可以在沟槽146(其下部已经被完全填充，且上部的侧壁上已经形成有栅介质层130)的侧壁上，依次形成有源层132和背栅介质层134。例如，它们可以通过侧墙形成工艺来制作。有源层132的厚度可以与沟道层122的厚度大致相同，背栅介质层134的厚度可以与背栅介质层124的厚度大致相同。因此，有源层132可以与沟道层122大致对准，且背栅介质层134可以与背栅介质层124大致对准。背栅介质层134和背栅介质层124可以包括相同的材料，因此他们可以彼此连通从而一体延伸。
然后，如图4(j)所示，可以在沟槽中填充导电材料，形成背栅电极136。该背栅电极136可以与背栅电极126大致对准，且可以包括相同的材料。因此，背栅电极126和136可以彼此连通从而一体延伸。
这样，就完成了选择晶体管的功能层以及选择晶体管的背栅结构的制作。接下来，可以制作栅电极(控制栅电极、选择栅电极)以及接触部等。本领域技术人员可以想到多种方式来制作这些部件，以下将描述一示例。
如图4(k)所示，可以稍稍回蚀背栅电极136，并在其顶部形成电介质层148。回蚀后背栅电极136的顶端可以仍处于最上方的牺牲层之上。例如，电介质层148可以包括氧化硅。电介质层148可以通过淀积氧化硅然后CMP来形成。该电介质层148可以用于将背栅电极与随后形成的上方的部件电隔离。
接下来，如图4(1)所示，可以通过例如光刻，在各串的分支之间形成沟槽150，且如图4(m)所示，可以通过例如光刻，在选择晶体管之间形成沟槽152。沟槽150随后可以用于形成字线间隔离，沟槽152随后可以用于形成选择栅电极间隔离。
随后，如图4(n)所示，可以通过在图4(m)所示的结构上淀积氧化硅且然后平坦化处理如CMP，在沟槽150和152中填充氧化硅，形成字线间隔离和选择栅电极间隔离，图中统一示出为154。
图4(n′)示出了沿图4(n)中点划线的俯视图。如图4(n)和4(n′)所示，沿第一方向(图4(n′)中水平方向)，相邻串的相对存储单元之间可以不形成隔离；沿第二方向(图4(n′)中竖直方向)，相邻串的存储单元之间可以不形成隔离。隔离154可以使每一串的分支彼此隔离，且可以使沿第一方向相邻的选择晶体管彼此隔离。
然后，如图4(o)所示，在外围区，可以通过逐步刻蚀，使层间间隔层142和牺牲层140形成阶梯形构造。这种构造随后可以用来形成字线接触。本领域技术人员知道多种方式来形成这种阶梯形构造，在此不再赘述。
接着，如图4(p)所示，可以形成层间电介质层(ILD)156。例如，这可以通过在图4(o)所示的结构是淀积一层氧化物，然后CMP获得。
接下来，如图4(q)所示，可以通过选择性刻蚀，去除牺牲层140，从而在各层间间隔层142之间留下间隔。随后，如图4(r)所示，可以通过淀积如化学气相淀积(CVD)，在留下的间隔中形成栅电极层104和106。在形成栅电极时，例如可以先淀积阻挡层如一薄层TiN，然后再淀积W。
随后，如图4(s)所示，可以通过离子注入，在有源层132的上端进行掺杂。例如，可以注入n型杂质如As，使得沟道层122的上端部形成n型掺杂区，该掺杂区可以形成(n型)选择晶体管的源/漏区。
在此需要指出的是，图中所示的源/漏区的掺杂区域仅仅是示例性的。源/漏区可以设置为与栅电极相配合以实现晶体管功能，本领域技术人员可以对此进行自由设置。
接下来，如图4(t)和4(t′)所示，可以制造各种接触部。例如，可以在图4(s)所示的结构上通过淀积等形成层间电介质层160。ILD160可以包括氧化物，并且可以包括多层构造，尽管在附图中为了方便起见将其示出为单层。在ILD160中，形成了公共源极线110。如以上参照图1所述，各存储串的一端的选择晶体管连接到该公共源极线110。另外，在ILD160中，可以形成到各存储串的另一端的选择晶体管的接触部162，并形成与接触部162电连接的位线108。此外，可以形成到各栅电极104和106的接触部164，这些接触部164可以连接至选择线和字线。图4(t′)示出了外围区的更多部分。如图4(t′)所示，可以形成到到阱区100-2的接触部166以及到阱区100-1的接触部168。可以通过接触部168阱阱区100-1向背栅施加偏置，可以通过接触部166向阱区100-2施加整个系统中最低的电势，以有效隔离阱区100-1和100-3。这些接触部和配线可以由导电材料如金属制成。
在此需要指出的是，上述互连结构(包括接触部和配线等)仅仅是示例，本领域技术人员知道多种方式来形成多种形式的互连。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (15)
1.一种与非NAND存储串，包括：
沿串的延伸方向设置的多个存储单元；
沿的串延伸方向延伸的背栅结构，包括背栅电极以及绕背栅电极外周设置的背栅介质层，
其中，所述多个存储单元各自绕所述所述背栅结构的外周设置。
2.根据权利要求1所述的NAND存储串，还包括：设于串的相对两端的选择晶体管。
3.根据权利要求2所述的NAND存储串，其中，所述选择晶体管绕所述背栅结构的外周设置。
4.根据权利要求1所述的NAND存储串，其中，该存储串包括在衬底上沿大致垂直于衬底的方向延伸的第一分支和第二分支，第一分支中最靠近衬底的存储单元与第二分支中最靠近衬底的存储单元通过衬底中的有源区电连接。
5.根据权利要求4所述的NAND存储串，其中，通过衬底中的阱区向背栅电极施加背栅偏置。
6.根据权利要求5所述的NAND存储串，其中，有源区和阱区为第一导电类型，且有源区和阱区通过设置于它们之间的第二导电类型掺杂区电隔离。
7.根据权利要求1所述的NAND存储串，其中，所述存储单元包括：
绕背栅结构的外周设置的沟道层；
绕沟道层的外周设置的电荷捕获层；和
绕电荷捕获层的外周设置的控制栅电极。
8.根据权利要求3所述的NAND存储穿，其中，所述选择晶体管包括：
绕背栅结构的外周设置的有源层；
绕有源层的外周设置的栅介质层；和
绕栅介质层的外周设置的选择栅电极。
9.一种三维与非NAND存储器件，包括：
在衬底上按阵列设置的多个根据权利要求1所述的NAND存储串。
10.一种制造与非NAND存储串的方法，包括：
在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠；
形成贯穿所述堆叠的沟槽；
在所述沟槽的侧壁上，依次形成电荷捕获层和沟道层；
经侧壁上形成有电荷捕获层和沟道层的沟槽，进一步刻蚀衬底，从而沟槽延伸进入衬底中；
在沟槽的侧壁上形成背栅介质层，并在沟槽中背栅介质层内侧填充背栅电极，以形成背栅结构；以及
选择性去除牺牲层，并在牺牲层的位置形成控制栅电极。
11.根据权利要求10所述的方法，还包括：
在衬底中形成阱区，其中，在所述刻蚀衬底的操作中，沟槽进入该阱区中。
12.根据权利要求11所述的方法，其中，形成沟槽的操作包括形成两个沟槽，
该方法还包括：在衬底中形成有源区，其中，所述两个沟槽内的沟道层通过所述有源区电连接。
13.根据权利要求12所述的方法，其中，有源区和阱区为第一导电类型，
该方法还包括：在衬底中有源区和阱区之间形成第二导电类型的掺杂区，其中，有源区和阱区通过该掺杂区电隔离。
14.根据权利要求12所述的方法，其中，形成的电荷捕获层和沟道层以及背栅结构相对于所述堆叠中最上方的牺牲层下凹，从而在沟槽上部留有空间，
该方法还包括：在该空间中在沟槽的侧壁上依次形成栅介质层、有源层、另一背栅介质层，并在另一背栅介质层内侧填充另一背栅电极。
15.根据权利要求14所述的方法，其中，
在进一步刻蚀衬底之后且在形成背栅结构之前，该方法还包括：
回蚀电荷捕获层和沟道层，使它们相对于所述堆叠中最上方的牺牲层下凹；以及
通过倾斜离子注入，对沟道层的上端进行掺杂，
形成背栅结构的操作还包括：回蚀背栅电极，使得其顶端与电荷捕获层和沟道层的顶端大致齐平，以及
该方法还包括：通过离子注入，对有源层的上端进行掺杂。
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