TWI478288B - 閘流體隨機存取記憶體裝置及方法 - Google Patents
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Description
閘流體隨機存取記憶體(TRAM)提供不需要儲存電容器來儲存一記憶體狀態之一記憶體結構。然而，裝置組態至今使用一相當大量的表面積。需要裝置組態之改良以進一步改良記憶體密度。另外，期望使用可靠且有效的製造方法來形成裝置。
在本發明之以下實施方式中，參照形成本發明之一部分且其中以圖解方式展示可實踐本發明之具體實施例的隨附圖式。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可做出化學、結構、邏輯、電氣改變等。
在以下說明中所使用之術語「晶圓」及「基板」包括具有藉助其形成一裝置或積體電路(IC)結構之一曝露表面之任何結構。術語「基板」應理解為包括半導體晶圓。術語「基板」亦用於指代處理期間的半導體結構且可包括諸如絕緣體上矽(SOI)等已製作於其上之其他層。晶圓及基板兩者皆包括經摻雜及未經摻雜之半導體、由一基底半導體或絕緣體支撐之磊晶半導體層、以及熟習此項技術者所眾所周知之其他半導體結構。術語「導體」應理解為包括半導體，且術語「絕緣體」或「電介質」係界定為包括導電性低於稱作導體之材料之任何材料。
本申請案中所使用之術語「水平」係界定為一平面平行於一晶圓或基板之一習用平面或表面，而不管該晶圓或基板之定向如何。術語「垂直」係指代垂直於如上文所界定之水平之一方向。相對於存在於晶圓或基板之頂表面上之習用平面或表面界定諸如「在...上」、「側」(如在「側壁」中)、「高於」、「低於」、「在...上方」及「在...下方」之介詞，而不管該晶圓或基板之定向如何。因此，以下實施方式不應視為具有限制意義，且本發明之範疇僅由隨附申請專利範圍連同歸屬於此等申請專利範圍之等效內容之全部範疇加以界定。
期望提供可按比例調整以增加對高記憶體密度之需求之記憶體胞。亦期望此等方法生產高效且成本低廉。
圖1展示根據本發明之一實施例之形成一記憶體胞之一實例性方法。在隨後圖中展示且在下文更詳細地闡述使用此種方法及其他方法形成之具體胞組態。在操作10中，在一第一類型半導體部分中形成一通道以形成一「U」形部分。在操作20中，在該通道內形成一介電材料，且在操作30中，在該介電材料上方形成一控制線。在操作40中，將一第二類型半導體植入至該「U」形部分之頂部部分中以形成一對經植入區域。操作50敘述在該等經植入區域中之一者上方形成一上部第一類型半導體部分。
根據本發明之實施例之植入並不需要深植入。一植入操作進入至一基板中越深，則對結晶半導體晶格造成損壞的機會越大。因此，較深植入區域可不如具有較少晶格損壞之淺植入區域那樣有效地操作。淺植入通常亦更易於產生。
在一個實例中，第一類型摻雜物為P且第二類型摻雜物為N。其他組態包括第一類型摻雜物為N型且第二類型摻雜物為P型。在一個實例中，形成為「U」形部分之第一類型半導體部分係一P型半導體。在一個實例中，P型半導體係一絕緣體上矽基板之一頂部部分。在一個實例中，第一類型半導體部分係一天然摻雜部分。當使用一基板之一同質P摻雜部分時，可獲得一未損壞之結晶晶格，此可提供較一植入半導體部分更好的效能。本發明中所闡述之方法係用於在無深植入步驟之情況下形成裝置。此等裝置更易於形成，且因來自深摻雜物植入之一較低量的晶格損壞而更可靠。
圖2A展示根據本發明之一實施例之一實例性記憶體裝置100。裝置100包括一閘流體記憶體裝置。與其他記憶體裝置相比較，閘流體裝置具有小實體大小。本文中所闡述之閘流體裝置之實施例並不需要一儲存電容器來儲存一記憶體狀態，此允許極小個別記憶體胞尺寸。此允許記憶體陣列中之較高記憶體密度。
圖2A中之閘流體組態包括串聯耦合之一第一P-N接面130、一第二P-N接面132及一第三P-N接面134。展示一控制線116位於該等P-N接面中之兩者之間。在操作中，當由控制線116啟動時，一信號自一第一傳輸線122行進經過該系列P-N接面且向外行進至一第二傳輸線126。
在一個實例中，在一P型半導體部分中形成一通道以形成一「U」形半導體部分110。將一N型摻雜物植入至「U」形部分110之頂部部分之一曝露表面中以形成第一N區域112及第二N區域114。在一個實例中，第一N區域112經輕摻雜且第二N區域114經重摻雜(N+)。由於第一N區域112及第二N區域114兩者皆形成於P型半導體部分110之一表面上，因此在隨後沈積製程之前無需深植入操作。
展示一介電材料118將控制線116與「U」形P型半導體部分110分開。藉由將控制線116放置於「U」形P型半導體部分110之通道內，一大表面積毗鄰於控制線116。與其中一控制線僅毗鄰於一半導體區域之一個側表面之組態相比，此提供對「U」形P型半導體部分110之啟動之增加之控制。
然後在第一N區域112上方形成一上部第一類型半導體部分121。在所展示之實例中，上部第一類型半導體部分121包括植入於第一N區域112中之一輕摻雜P型區域。此製造方法允許將表面植入上部第一類型半導體部分121，且與深植入相比減小了對晶格之損壞。
在一個實例中，在上部第一類型半導體部分121上方形成一重摻雜P+部分120。在一個實例中，重摻雜P+部分120包括P+多晶矽之一物理沈積。展示一第一傳輸線122形成於第二N區域114上方且展示一第二傳輸線126形成於重摻雜P+部分120上方。在一個實例中，如在隨後實例中更詳細地展示，第一傳輸線122及第二傳輸線126係大致彼此正交且形成一列及行記憶體佈局。
圖2B展示一記憶體陣列200之一部分中之來自圖2A的多個記憶體裝置100。圖2B展示係一基板之一部分之一基底氧化物材料102。在圖2B之實例中，圖案化及蝕刻一SOI基板之一半導體材料，從而留下用於形成「U」形P型半導體部分110及第一N區域112及第二N區域114之半導體材料。展示一介電部分104形成於由該SOI基板形成之該等半導體結構周圍。
在圖2B之實例中，第一傳輸線122包括使用一氮化物頂蓋124電隔離之一金屬導體123。圖2B亦圖解說明經組態為一連續結構之重摻雜P+部分120，該連續結構沿第二傳輸線126之一長度接觸傳輸線126。在一個實例中，重摻雜P+部分120之連續性幫助為第二傳輸線126提供一導電路徑且改良記憶體陣列200之效能。在一個實例中，第二傳輸線126係由一金屬或導電金屬性化合物形成，且充當重摻雜P+部分120上方之一金屬頂蓋以增強第二傳輸線126之導電。
在實例性記憶體陣列200中，毗鄰記憶體裝置100共用一共同第一傳輸線122。在圖3A至圖3C中進一步展示記憶體陣列200之實例性組態。
圖3A展示類似於來自圖2B之陣列200之一記憶體陣列之一示意圖。圖3A展示共用一共同傳輸線320之一第一記憶體裝置310及一第二毗鄰記憶體裝置312。類似地，圖3B展示共用一共同傳輸線322之一第一記憶體裝置310及一第二毗鄰記憶體裝置312。在圖3B中，共同傳輸線322係佈線至該陣列之去往感測電路330的一側。展示一第二共同傳輸線324係佈線至該陣列之去往感測電路332的一相對側。展示圖3B之組態在該陣列之相對側之間交替共同傳輸線。此組態為該陣列之側上之電路提供更多空間，因為每一側僅需與該陣列中之一半記憶體胞介接。
圖3C展示類似於圖3B之交替組態之傳輸線326及328之一交替組態。然而，在圖3C中，在毗鄰記憶體胞310與312之間不共用傳輸線326及328。
圖4展示根據本發明之一實施例之一記憶體裝置400。類似於圖2A之記憶體裝置100，記憶體裝置400包括一閘流體裝置，該閘流體裝置具有串聯耦合之一第一P-N接面430、一第二P-N接面432及一第三P-N接面434。展示一控制線416位於該等P-N接面中之兩者之間，其中一介電材料將控制線416與毗鄰半導體本體分開。
在圖4中，在一P型半導體部分中形成一通道以形成一「U」形半導體部分410。將一N型摻雜物植入至該「U」形部分之頂部部分之一曝露表面中以形成第一N區域412及第二N區域414。在一個實例中，第一N區域412經輕摻雜且第二N區域414經重摻雜(N+)。由於第一N區域412及第二N區域414兩者皆形成於P型半導體部分410之一表面上，因此無需深植入操作。
類似於記憶體裝置100，藉由將控制線416放置於「U」形P型半導體部分410之通道內，一大表面積毗鄰於控制線416。與其中一控制線僅毗鄰於一半導體區域之一個側表面之組態相比，此提供對「U」形P型半導體部分410之啟動之增加之控制。
然後在第一N區域412上方形成一上部第一類型半導體部分420。在一個實例中，重摻雜P+部分420包括P+多晶矽之一物理沈積。展示一第一傳輸線422形成於第二N區域414上方且展示一第二傳輸線426形成於重摻雜P+部分420上方。在一個實例中，第一傳輸線422及第二傳輸線426係大致彼此正交且形成一列及行記憶體佈局。
圖4進一步圖解說明由一導體區域形成之一背閘極440。導體區域之實例包括金屬區域，諸如鈦或鎢或其合金。背閘極440係藉由一介電材料442與「U」形P型半導體部分410分開。圖4之實例性記憶體裝置400操作為一閘流體記憶體胞與一浮體胞之間的一混合。在操作中，使用背閘極440來促進記憶體裝置400之下的電荷儲存。
在一項實施例中，在背閘極440與基板之一基底氧化物材料402之間進一步包括一非晶矽材料444。包含非晶矽材料444係包括於所選實施例中，且用於記憶體裝置400之製作中。
圖5A至圖5C展示用於製成來自圖4之記憶體裝置400之一材料堆疊590之製造步驟。在圖5A中，在一第一主體半導體558上方形成一介電材料552。在一個實例中，第一主體半導體558包括主體P型摻雜矽。然後在介電材料552上方形成一導體區域554。然後在導體區域554上方形成一接合材料556以形成一第一層狀基板550。在一個實例中，接合材料556包括一非晶矽材料，然而本發明並不限於此。端視如下文所論述之第二基板之選擇，其他半導體層或非非晶層(non amorphous layer)亦可用於接合。
圖5B展示一第二基板500。在一個實例中，第二基板500包括具有一介電材料504之一主體矽基板502。在一個實例中，介電材料504包括藉由氧化主體矽502形成之氧化矽。受益於本發明之熟習此項技術者將認識到其他介電組態及基板亦可行。
圖5C展示來自圖5A之經倒裝之第一層狀基板550，且接合材料556係接合至第二基板500之介電材料504。在一個實例中，如圖5A中所圖解說明，將一標記材料560用於將主體P型摻雜矽558組態為圖5C中所展示之組態中。在一個實例中，在主體P型摻雜矽558中之一所期望深度處放置一氫植入物作為標記材料560以界定隨後記憶體裝置製作之一厚度。在第一層狀基板550倒裝且接合至第二基板500之後，薄化背側主體P型摻雜矽558直到偵測到標記材料560。雖然闡述一氫植入物標記作為一實例，但受益於本發明之熟習此項技術者將認識到將介電材料552及導體區域554與主體P型摻雜矽558分開之其他技術亦在本發明之範疇內。舉例而言，其他技術可不使用標記材料。將介電材料552及導體區域554與主體P型摻雜矽558分開之其他實例可包括切割，而無需一薄化製程。
一旦形成材料堆疊590，便可如上文所闡述處理主體P型摻雜矽558以形成諸如來自圖4之記憶體裝置400之記憶體裝置。如圖5A至圖5C中所闡述，單獨處理兩個基板且將接合其等簡化諸如來自圖4之背閘極440之埋入式結構的形成。在一單個基板上進行處理之其他方法可涉及諸如深溝槽沈積或植入之更複雜的操作。如圖5A至5C中所展示之方法簡化裝置製作且提供諸如背閘極440及介電材料552之更多可靠的埋入式結構。
圖6闡述根據本發明之實施例之用於形成記憶體裝置之一材料堆疊600。在一個實例中，類似於圖5A至圖5C中所闡述之實施例，材料堆疊600係由兩個接合之基板形成。在一個實例中，植入包括一P型主體半導體620之一第一基板650以形成一N型區域618。然後在N型區域618上方形成一P+區域616。在一個實例中，將P+區域616物理沈積於經植入N型區域618上方。在其他實施例中，將P+區域616進一步植入至經植入N型區域618中。然後將一導體區域614沈積於P+區域616上方，且在導體區域614上方形成一接合材料612。然後在介面602處將第一基板650接合至一第二基板610。在一個實例中，第二基板610包括位於一主體矽基板上方的氧化矽材料，但本發明並不限於此。材料堆疊600可然後用於製作記憶體裝置，諸如下文所闡述之彼等記憶體裝置。
圖7闡述根據本發明之一實施例之一記憶體裝置700，其由來自圖6之材料堆疊600形成。展示一第一P-N接面710、一第二P-N接面712及一第三P-N接面714串聯耦合。與使用一「U」形部分來摺疊記憶體裝置100之圖2A之記憶體裝置100中所展示之耦合相比，圖7之第一P-N接面710、第二P-N接面712及第三P-N接面714係垂直耦合。如在圖7中，垂直耦合該三個P-N接面提供一減小之區域佔用面積，因此實現較高記憶體陣列密度。
在記憶體裝置700中，第一P-N接面710及第二P-N接面712係由材料堆疊600形成。在一個實例中，第三P-N接面714係藉由在材料堆疊600上方植入區域720形成。雖然使用植入來形成區域720，但替代實施例可使用物理材料沈積或其他適合的方法。
展示一控制線730形成為：橫向位於毗鄰記憶體裝置之間，且垂直位於經垂直耦合之P-N接面中之兩者之間。一介電材料716將控制線730與記憶體裝置700中之交替半導體材料之垂直堆疊分開。展示由材料堆疊600之導體區域614形成之一埋入式傳輸線732。埋入式傳輸線732提供一記憶體陣列中之空間節約及增加之記憶體密度。展示一第二傳輸線734耦合至區域720之一頂部。在操作中，控制線730啟動記憶體裝置700，且偵測到一信號自一個傳輸線垂直流過裝置700且進入至另一個傳輸線中。
圖8展示根據本發明之一實施例之一記憶體裝置800。在一項實施例中，記憶體裝置800係由諸如來自圖6之材料堆疊600之一材料堆疊形成。記憶體裝置800包括一對形成於毗鄰記憶體裝置之間的一溝槽中之控制線810及812。展示一隔離溝槽820分開該對控制線810及812。在圖8之實例中，隔離溝槽820分開交替導電類型半導體材料之垂直柱802之間的N區域801。使一重摻雜(P+)區域803沿與一埋入式傳輸線804平行之一線至少部分地連續。在一項實施例中，重摻雜(P+)區域803有助於沿埋入式傳輸線804之導電。
圖9展示根據本發明之一實施例之一記憶體裝置900。類似於圖8之記憶體裝置800，記憶體裝置900包括一對形成於毗鄰記憶體裝置之間的一溝槽中之控制線910及912。展示一隔離區域920分開交替導電類型半導體材料之垂直柱902。圖9之組態完全分開毗鄰N區域901及重摻雜(P+)區域904。
圖10展示根據本發明之一實施例之一記憶體裝置1000。類似於上文所闡述之記憶體裝置，記憶體裝置1000包括一對形成於毗鄰記憶體裝置之間的一溝槽中之控制線1010及1012。展示一隔離區域1020分開交替導電類型半導體材料之垂直柱1002。使一重摻雜(P+)區域1003沿與一埋入式傳輸線1004平行之一線至少部分地連續。在一項實施例中，重摻雜(P+)區域1003有助於沿埋入式傳輸線1004之導電。與圖8之記憶體裝置800相比，圖10之隔離區域1020回蝕N區域1001以進一步隔離垂直柱1002且移除毗鄰於控制線1010及1012之N區域1001之部分。
圖11展示根據本發明之一實施例之一記憶體裝置1100。類似於上文所闡述之記憶體裝置，記憶體裝置1100包括一對形成於毗鄰記憶體裝置之間的一溝槽中之控制線1110及1112。展示一隔離區域1120分開交替導電類型半導體材料1102之垂直柱。使一重摻雜(P+)區域1103沿與一埋入式傳輸線1104平行之一線至少部分地連續。在一項實施例中，重摻雜(P+)區域1103有助於沿埋入式傳輸線1104之導電。類似於圖10之記憶體裝置1000，圖11之隔離區域1120回蝕N區域1101以進一步隔離垂直柱1102且移除毗鄰於控制線1110及1112之N區域1101之部分。另外，記憶體裝置1100提供一重疊距離1114，其中控制線1110及1112向下延伸於N區域1101之一部分上方。
雖然闡述了本發明之若干個實施例，但以上列表並不意欲包羅無遺。雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，經計算以達成相同目的之任何配置皆可替代所展示之具體實施例。此申請案意欲涵蓋本發明之任何修改或變型。應理解，以上說明意欲具有說明性而非限制性。研究以上說明後，熟習此項技術者將顯而易見以上實施例之組合及其他實施例。
100．．．記憶體裝置
102．．．基底氧化物材料
104．．．介電部分
110．．．「U」形半導體部分
112．．．第一N區域
114．．．第二N區域
116．．．控制線
118．．．介電材料
120．．．重摻雜P+部分
121．．．上部第一類型半導體部分
122．．．第一傳輸線
124．．．氮化物頂蓋
126．．．第二傳輸線
130．．．第一P-N接面
132．．．第二P-N接面
134．．．第三P-N接面
200．．．記憶體陣列
310．．．第一記憶體裝置
312．．．第二毗鄰記憶體裝置
320．．．共同傳輸線
322．．．共同傳輸線
324．．．共同傳輸線
326．．．傳輸線
328．．．傳輸線
330．．．感測電路
332．．．感測電路
400．．．記憶體裝置
402．．．基底氧化物材料
410．．．「U」形半導體部分
412．．．第一N區域
414．．．第二N區域
416．．．控制線
420．．．重摻雜P+部分
422．．．第一傳輸線
426．．．第二傳輸線
430．．．第一P-N接面
432．．．第二P-N接面
434．．．第三P-N接面
440．．．背閘極
442．．．介電材料
444．．．非晶矽材料
500．．．第二基板
502．．．主體矽基板
504．．．介電材料
550．．．第一層狀基板
552．．．介電材料
554．．．導體區域
556．．．接合材料
558．．．體塊型P型摻雜矽
560．．．標記材料
590．．．材料堆疊
600．．．材料堆疊
602．．．介面
610．．．第二基板
612．．．接合材料
614．．．導體區域
616．．．P+區域
618．．．N型區域
620．．．P型主體半導體
650．．．第一基板
700．．．記憶體裝置
710．．．第一P-N接面
712．．．第二P-N接面
714．．．第三P-N接面
716．．．介電材料
720．．．區域
730．．．控制線
732．．．埋入式傳輸線
734．．．第二傳輸線
800．．．記憶體裝置
801．．．N區域
802．．．垂直柱
803．．．重摻雜(P+)區域
804．．．埋入式傳輸線
810．．．控制線
812．．．控制線
820．．．隔離溝槽
900．．．記憶體裝置
901．．．N區域
902．．．垂直柱
904．．．重摻雜(P+)區域
910．．．控制線
912．．．控制線
920．．．隔離區域
1000．．．記憶體裝置
1001．．．N區域
1002．．．垂直柱
1003．．．重摻雜(P+)區域
1004．．．埋入式傳輸線
1010．．．控制線
1012．．．控制線
1020．．．隔離區域
1100．．．記憶體裝置
1101．．．N區域
1102．．．垂直柱
1103．．．重摻雜(P+)區域
1104．．．埋入式傳輸線
1110．．．控制線
1112．．．控制線
1120．．．隔離區域
圖1展示根據本發明之一實施例之一實例性方法之一流程圖。
圖2A展示根據本發明之一實施例之一半導體記憶體裝置。
圖2B展示根據本發明之一實施例之若干個半導體記憶體裝置。
圖3A展示根據本發明之一實施例之記憶體裝置之示意性組態。
圖3B展示根據本發明之一實施例之記憶體裝置之另一個示意性組態。
圖3C展示根據本發明之一實施例之記憶體裝置之另一個示意性組態。
圖4展示根據本發明之一實施例之一半導體記憶體裝置。
圖5A展示根據本發明之一實施例之形成一記憶體裝置之一製造階段。
圖5B展示根據本發明之一實施例之形成一記憶體裝置之另一個製造階段。
圖5C展示根據本發明之一實施例之形成一記憶體裝置之另一個製造階段。
圖6展示根據本發明之一實施例之形成一記憶體裝置之一製造階段。
圖7展示根據本發明之一實施例之一半導體記憶體裝置之一實例性控制線組態。
圖8展示根據本發明之一實施例之一半導體記憶體裝置之另一個實例性組態。
圖9展示根據本發明之一實施例之一半導體記憶體裝置之另一個實例性組態。
圖10展示根據本發明之一實施例之一半導體記憶體裝置之另一個實例性組態。
圖11展示根據本發明之一實施例之一半導體記憶體裝置之另一個實例性組態。
100．．．記憶體裝置
110．．．「U」形半導體部分
112．．．第一N區域
114．．．第二N區域
116．．．控制線
118．．．介電材料
120．．．重摻雜P+部分
121．．．上部第一類型半導體部分
122．．．第一傳輸線
126．．．第二傳輸線
130．．．第一P-N接面
132．．．第二P-N接面
134．．．第三P-N接面
Claims (15)
- 一種製成記憶體裝置之方法，其包含：在一第一類型半導體部分中形成一通道以形成一「U」形部分；在該通道內形成一介電材料；在該介電材料上方形成一控制線；將一第二類型摻雜物植入至該「U」形部分之兩個頂部部分中以在該控制線上方形成一對經植入區域；及在該等經植入區域中之一者上方形成一上部第一類型半導體部分。
- 如請求項1之方法，其中該第一類型半導體部分經P摻雜且該第二類型摻雜物為一N型摻雜物。
- 如請求項2之方法，其中將一第二類型摻雜物植入至該「U」形部分之兩個頂部部分中包括重摻雜(N+)至該「U」形部分之至少一個頂部部分中。
- 如請求項3之方法，其中在該等經植入區域中之一者上方形成一上部第一類型半導體區域包括在該等經植入區域中之一者上方形成一重摻雜(P+)區域。
- 如請求項1之方法，其進一步包括形成耦合至該對經植入區域中之一第二者之一第一傳輸線。
- 如請求項5之方法，其進一步包括形成耦合至該上部第一類型半導體部分之一第二傳輸線。
- 如請求項6之方法，其中大致正交地形成該第一及第二傳輸線。
- 如請求項6之方法，其中形成一第二傳輸線包括形成一第一類型半導體材料且在該第一類型半導體材料上方形成一金屬頂蓋材料。
- 如請求項8之方法，其中形成該第一類型半導體材料包括形成一重摻雜(P+)材料。
- 一種製成記憶體裝置之方法，其包含：在一第一類型半導體部分之下形成藉由一介電材料與其分離之一導體區域；在該第一類型半導體部分中形成一通道以形成一「U」形部分；在該通道內形成一介電材料；在該介電材料上方形成一控制線；將一第二類型摻雜物植入至該「U」形部分之兩個頂部部分中以形成一對經植入區域；及在該等經植入區域中之一者上方形成一上部第一類型半導體部分。
- 如請求項10之方法，其中形成一導體區域包括形成一金屬區域。
- 如請求項10之方法，其中在該第一類型半導體部分之下形成藉由一介電材料與該第一類型半導體部分分開之該導體區域包括：在一第一類型半導體基板上方形成一介電材料；在該介電材料上方形成一導體區域；及將該導體區域倒裝且接合至一第二基板。
- 如請求項12之方法，其中在該第一類型半導體部分之下形成該導體區域進一步包括使用一植入標記薄化該經倒裝第一類型半導體基板。
- 如請求項12之方法，其中將該導體區域倒裝且接合至一第二基板包括將該導體區域倒裝且接合至一矽基板之一經氧化表面材料。
- 如請求項12之方法，其中將該導體區域倒裝且接合至一第二基板包括在該導體區域上方形成一非晶矽材料，且將該非晶矽材料倒裝且接合至一矽基板之一經氧化表面材料。
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