CN116666385A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，该半导体器件包括：在第一层中的至少一个场效应晶体管和在所述至少一个场效应晶体管的横向侧的至少一个PN结器件；以及在第一层下面的第二层中的至少一个背侧供电网络(BSPDN)结构，其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。

Description

半导体器件及其制造方法
技术领域
与本公开的示例实施方式一致的装置和方法涉及形成在半导体器件的背侧减薄工艺中的PN结器件，更具体地，涉及与通过背侧减薄工艺形成的一个或更多个场效应晶体管一起形成的无源器件或PN结器件，在该背侧减薄工艺中背侧供电网络(BSPDN)形成在包括所述晶体管的半导体器件的背侧中。
背景技术
已经引入背侧减薄工艺以解决一个或更多个晶体管(诸如鳍式场效应晶体管(FinFET)和/或纳米片晶体管，也称为多桥沟道场效应晶体管(MBCFET))的后段制程(BEOL)的布线复杂性。通过制造包括所述晶体管的半导体器件的这种工艺，可以在所述晶体管的与所述晶体管的BEOL侧相对的背侧中形成用于向所述晶体管供电的一个或更多个金属图案。由于这些金属图案形成在晶体管的背侧中，所以它们可以被称为BSPDN或BSPDN结构，背侧减薄工艺可以被称为BSPDN工艺。
这里，晶体管的背侧可以是其中形成晶体管的基板的位置。在包括一个或更多个鳍结构和源极/漏极区的前段制程(FEOL)结构从基板外延生长之后，包括例如硅(Si)的基板通过背侧减薄工艺去除。
然而，基板还是一元件：其中可以形成一个或更多个无源器件或PN结器件诸如二极管和垂直PNP晶体管，以完成包括所述晶体管的半导体器件。由于该基板被至少部分去除以提供用于BSPDN结构，所以具有BSPDN结构的半导体器件可能缺乏足够的空间来形成这样的器件。
因此，需要解决以上问题的改进的半导体器件结构及其制造方法。
在本背景技术部分中公开的信息在实现本申请的实施方式之前已经为发明人所知，或者是在实现这里描述的实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
本公开提供一种半导体器件，其包括背侧供电网络(BSPDN)结构，在该结构中无源器件或PN结器件被包括在其中形成晶体管的晶体管层中。
本公开还提供一种包括背侧供电网络(BSPDN)结构的半导体器件，在该结构中无源器件或PN结器件被包括在晶体管层中。
此外，本公开提供了制造这些BSPDN半导体器件的方法。
根据实施方式，提供一种半导体器件，该半导体器件可以包括：在第一层中的至少一个场效应晶体管和在所述至少一个场效应晶体管的横向侧的至少一个PN结器件；以及在第一层下面的第二层中的至少一个BSPDN结构，其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。
根据实施方式，提供一种半导体器件，该半导体器件可以包括：在第一层中的至少一个场效应晶体管；以及在第一层下面的第二层中的至少一个BSPDN结构和在所述至少一个BSPDN结构的横向侧的至少一个PN结器件，其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。
根据实施方式，提供一种制造半导体器件的方法，该方法可以包括：在第二层中的基板之上的第一层中提供至少一个场效应晶体管；在第一层中在所述至少一个场效应晶体管的横向侧形成至少一个PN结器件；以及在第二层中形成至少一个背侧供电网络(BSPDN)结构，所述至少一个BSPDN结构连接到所述至少一个场效应晶体管。
根据实施方式，提供一种制造半导体器件的方法，该方法可以包括：在第二层中的基板之上的第一层中提供至少一个场效应晶体管；在第二层中在基板中形成至少一个PN结器件；以及在第二层中在所述至少一个PN结器件的横向侧形成至少一个BSPDN结构，所述至少一个BSPDN结构连接到所述至少一个场效应晶体管。
附图说明
从以下结合附图的详细描述，本公开的示例实施方式将被更清楚地理解，附图中：
图1示出根据一实施方式的半导体器件的剖视图，该半导体器件包括在背侧供电网络(BSPDN)结构上方的两个晶体管和PN结器件；
图2示出根据一实施方式的半导体器件结构的剖视图，该半导体器件结构包括在BSPDN结构上方的两个晶体管和另一PN结器件；
图3示出根据一实施方式的半导体器件结构的剖视图，该半导体器件结构包括两个晶体管和在BSPDN结构的横向侧的PN结器件；
图4A至图4G示出根据一实施方式的用于制造半导体器件的方法的剖视图，该半导体器件包括在BSPDN结构上方的两个晶体管和PN结器件；
图5示出根据实施方式的参照图4A至图4G描述的方法的流程图；
图6A至图6F示出根据一实施方式的用于制造半导体器件的方法的剖视图，该半导体器件包括两个晶体管和在BSPDN结构的横向侧的PN结器件；
图7示出根据实施方式的参照图6A至图6F描述的方法的流程图；以及
图8是根据一示例实施方式的包括半导体器件的电子装置的示意框图，在该半导体器件中无源器件或PN结器件如图1、图2或图3所示地形成。
具体实施方式
这里描述的实施方式是示例实施方式，因此，本公开不限于此，而可以以各种其它形式实现。在以下描述中提供的每个实施方式不排除与也在这里提供或未在这里提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在不同的示例或实施方式中描述，这些事项也可以被理解为与该不同的示例或实施方式相关或相结合，除非在其描述中另外地提及。此外，应当理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构和功能等同物。此外，这些等同物应当被理解为不仅包括当前公知的等同物，而且包括将来开发的等同物，也就是，被发明来执行相同功能而不管其结构如何的所有装置。例如，形成金属图案、通路或超级通路的一种或多种材料可以不限于这里给出其示例的金属，只要本公开可以应用于其。此外，这里描述的超级通路方案的使用可以不限于半导体器件的BEOL，而是可以应用于不同的结构或器件。
将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“之下”、“在”半导体器件的另一元件“下面”、“在”半导体器件的另一元件“下方”、“连接到”或“联接到”半导体器件的另一元件时，它可以直接在该另一元件之上、直接在该另一元件上方、直接在该另一元件上、直接在该另一元件之下、直接在该另一元件下面、直接在该另一元件下方、直接连接到或联接到另一元件，或者可以存在居间的元件。相反，当半导体器件的一元件被称为“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“之下”、“直接在”半导体器件的另一元件“下面”、“直接在”半导体器件的另一元件“下方”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间的元件。贯穿本公开，相同的数字指代相同的元件。
为便于描述，这里可以使用空间关系术语诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……之下”、“在……下方”、“在……下面”、“上”、“下”、“顶”、“底”等来描述如附图所示的一个元件与另一个(些)元件的关系。将理解，除了附图中绘出的取向之外，空间关系术语旨在涵盖半导体器件在使用或操作中的不同取向。例如，如果附图中的半导体器件被上下翻转或颠倒，则被描述为“在”其它元件“下面”或“下方”的元件将取向“在”在其它元件“之上”，元件的“顶”或“上”表面将是该元件的“底”或“下”表面。因此，例如，根据相应的情况，术语“在……下面”可以涵盖之上和之下两种取向，术语“顶”可以涵盖顶和底两种位置。半导体器件可以另外地取向(旋转90度或处于其它取向)，这里使用的空间关系描述语被相应地解释。
如这里使用的，诸如“……中的至少一个”的表述，当在一列元素之后时，修饰整列元素，而不是修饰该列中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。
还将理解，即使制造装置或结构的特定步骤或操作晚于另一步骤或操作，该步骤或操作也可能晚于该另一步骤或操作进行，除非该另一步骤或操作被描述为在该步骤或操作之后进行。
这里参照剖视图描述了许多实施方式，该剖视图是实施方式(和中间结构)的示意图。照此，由于例如制造技术和/或公差引起的与图示形状的变化是可预期的。因此，实施方式不应被解释为限于这里示出的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，图示为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和通过其进行注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被放大。
为简洁起见，晶体管的一些常规元件(也就是，前段制程(FEOL)结构)和晶体管的连接结构(也就是，后段制程(BEOL)结构和中段制程(MOL)结构)可以在这里被详细描述或在附图中示出，或者可以不被详细描述或在附图中示出。例如，可能没有描述或示出阻挡金属线和蚀刻停止层，该阻挡金属线在通路或金属结构形成于通路孔或沟槽中之前形成在通路孔或沟槽中，该蚀刻停止层形成在两个垂直相邻的层之间。
图1示出根据一实施方式的半导体器件的剖视图，该半导体器件包括在背侧供电网络(BSPDN)结构上方的两个晶体管和PN结器件。
这里应理解，图1(同样地，图2、图3、图4A-图4G和图6A-图6F)示出半导体器件10在沟道宽度方向上的截面，为简明起见，在附图中没有示出两个晶体管100A和100B中的每个的栅极结构。
参照图1，半导体器件10可以包括在两层(也就是，晶体管层TL和背侧层BL)处的多个半导体元件。在晶体管层TL中，第一晶体管100A和第二晶体管100B可以分别形成在第一基板结构105A和第二基板结构105B上。两个晶体管100A和100B可以设置在晶体管层TL中的基本上相同的水平处。
根据一实施方式，半导体器件10可以在晶体管层TL中进一步包括二极管100C，其在晶体管层TL中在第一晶体管100A或第二晶体管100B的横向侧或横向地在这两个晶体管100A和100B之间。根据一实施方式，二极管100C可以形成在第三基板结构106内部，并可以设置为在与两个晶体管100A和100B基本上相同的水平处。在本实施方式中，二极管100C可以掩埋在第三基板结构106中，其第一表面1S暴露于半导体器件10的前面或外部。此外，根据实施方式，不同于二极管100C的另一类型的无源器件或PN结器件可以形成在第三基板结构106中。
第一基板结构105A、第二基板结构105B和第三基板结构106均可以由半导体材料(例如硅(Si))形成，或者可以是绝缘体上硅(SOI)基板的部分。第三基板结构106可以由与形成第一基板结构105A和第二基板结构105B的材料相同或不同的材料形成。根据一实施方式，不同于第一基板结构105A和第二基板结构105B，形成第三基板结构106的材料可以包括非晶硅(a-Si)。根据一实施方式，第一基板结构105A和第二基板结构105B均可以是在初始基板上形成两个晶体管100A和100B并减薄初始基板以形成背侧层BL之后保留的结构，在背侧层BL中将包括一个或更多个BSPDN结构。相比之下，根据一实施方式，第三基板结构106可以与第一基板结构105A和第二基板结构105B分开形成以在其中形成二极管100C。然而，根据一实施方式，第三基板结构106也可以是在初始基板上形成两个晶体管100A和100B以及形成BSPDN结构之后保留的结构。
此外，根据实施方式，尽管没有在附图中示出，但是为了进一步增大器件密度，可以利用基板结构105A和105B以在其中注入额外的无源器件或PN结器件。然而，根据一实施方式，可以去除基板结构105A和105B以防止形成基板结构105A和105B的半导体材料朝向半导体器件10的其它电路元件的不期望扩散。
在所示的实施方式中，第一晶体管100A和第二晶体管100B均可以是纳米片晶体管，然而，在另一些实施方式中，可以使用不同形式的晶体管(例如，鳍型场效应晶体管(FinFET))。晶体管100A和100B中的每个可以包括分别堆叠在第一基板结构105A和第二基板结构105B上方的多个纳米片图案NP。纳米片图案NP可以用作晶体管100A和100B中的每个的沟道结构。纳米片图案NP可以从初始基板外延生长。晶体管100A和100B中的每个还可以包括源极/漏极区S/D，其可以从初始基板和纳米片图案NP外延生长。根据要形成的晶体管100A和100B的类型，源极/漏极区S/D可以掺有一种或更多种p型杂质或n型杂质。p型杂质可以包括硼(B)、镓(Ga)、铟(In)、铝(Al)等，n型杂质可以包括磷(P)、砷(As)和锑(Sb)等。
根据一实施方式，半导体器件10可以进一步包括形成在半导体器件10的背侧处在背侧层BL中的第一BSPDN结构101和第二BSPDN结构102。两个BSPDN结构101和102均可以是金属图案，该金属图案被提供用来分别向两个晶体管100A和100B输送正电压或负电压。为此，根据一实施方式，两个BSPDN结构101和102中的每个的第一表面1S可以通过MOL通路MV连接到形成在两个晶体管100A和100B中的每个的源极/漏极区S/D上的源极/漏极区接触插塞CA，该MOL通路MV可以是形成在晶体管层TL中的通路金属图案。连接到源极/漏极区接触插塞CA的MOL通路MV可以向下延伸到两个BSPDN结构101和102中的每个的第一表面1S。将两个BSPDN结构101和102(其可以是金属图案)在半导体器件10的背侧设置在背侧层BL中的原因至少是为了避免两个晶体管100A和100B的BEOL侧的布线拥塞，如前所讨论的。
两个BSPDN结构101和102、源极/漏极区接触插塞CA和MOL通路MV可以由从铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、钴(Co)、钼(Mo)、钌(Ru)等当中选择的一种或更多种材料形成。然而，根据实施方式，这些连接结构可以由各自不同的材料形成。
两个晶体管100A和100B的在其上形成有纳米片图案NP的有源区可以通过浅沟槽隔离(STI)结构107彼此绝缘并与包括MOL通路MV的其它电路元件绝缘。STI结构107可以由一种或更多种低k材料(诸如硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON))形成，但是不限于此。低k材料可以具有约3.9或更小的介电常数(k值)。
此外，可以在STI结构107上形成第一层间电介质(ILD)结构108，以使第一晶体管100A的源极/漏极区S/D与包括第二晶体管100B的源极/漏极区的其它电路元件绝缘。第一ILD结构108也可以包括与STI结构107的材料相同或相似的一种或更多种低k材料。上述MOL通路MV可以穿透第一ILD结构108和STI结构107以连接到两个BSPDN结构101和102中的每个的第一表面1S。
在本实施方式中，二极管100C(其是无源器件)可以形成在与两个晶体管100A和100B(其是有源器件)基本上相同的水平处，如前所述。根据一实施方式，为了将二极管100C连接到电压源或另一电路元件，可以在二极管100C上形成背侧接触插塞103和BEOL接触插塞104。背侧接触插塞103可以形成在半导体器件10的形成有两个BSPDN结构101和102的背侧处，BEOL接触插塞104可以形成在与半导体器件10的背侧相对的一侧(在该处形成有两个晶体管100A和100B的源极/漏极区接触插塞CA)。这里，BEOL接触插塞104也可以被称为MOL接触插塞。
根据一实施方式，二极管100C的背侧接触插塞103可以连接到在背侧层BL中形成在与两个BSPDN结构101和102基本上相同水平的背侧金属图案105。背侧接触插塞103、BEOL接触插塞104和背侧金属图案105可以由从Cu、Ti、Ta、Al、W、Co、MO、Ru等当中选择的相同材料或不同材料形成。
二极管100C可以包括在第三基板结构106内部的p区域P(阳极)和n区域N(阴极)。根据一实施方式，可以首先通过在第三基板结构106的一部分处掺入一种或更多种p型杂质来形成p区域P，然后可以通过掺入一种或更多种n型杂质而在第三基板结构106的另一部分上形成n区域N，使得p区域P和n区域N可以彼此接触以在第三基板结构106中形成PN结。然而，根据一实施方式，二极管100C可以从初始基板外延生长。
在半导体器件10中，二极管100C可以构造为使得p区域P的第一表面1S和n区域N的第一表面1S可以如图1所示地暴露于半导体器件10的前面或外部，并可以彼此共面。如图1所示，p区域P的第一表面1S和n区域N的第一表面1S也可以与暴露于半导体器件10的前面或外部的第三基板结构106的第一表面1S、第一ILD结构108的第一表面1S、晶体管100A和100B的每个的源极/漏极区接触插塞CA的第一表面1S以及MOL通路MV的第一表面1S共面。然而，二极管100C的p区域P的与第一表面1S相对的第二表面2S可以掩埋在第三基板结构106中。
二极管100C的p区域P的第二表面2S可以通过背侧接触插塞103和背侧金属图案105连接到正电压源，二极管100C的n区域N的第一表面1S可以通过BEOL接触插塞104连接到半导体器件10的另一电路元件(未示出)或另一器件(未示出)。当二极管100C的p区域P的第二表面2S通过背侧接触插塞103和背侧金属图案105连接到正电压源时，背侧金属图案105也可以被称为BSPDN结构。
半导体器件10还可以包括第二ILD结构109，其在半导体器件10的背侧形成在背侧层BL中。第二ILD结构109可以使BSPDN结构101、102和背侧金属图案105彼此绝缘。第二ILD结构109可以由与形成第一ILD结构108的材料相同或不同的一种或更多种材料形成。
根据以上实施方式，半导体器件10可以通过在相对侧(也就是，在半导体器件10的背侧在背侧层BL中)形成BSPDN结构101和102来解决半导体器件10的BEOL侧的布线拥塞。此外，以上实施方式可以使得半导体器件10能够利用在晶体管层TL中(也就是，在半导体器件10的背侧层BL上方)在第一晶体管100A或第二晶体管100B的横向侧或者在两个晶体管100A和100B之间的空间。
尽管以上实施方式针对两个纳米片晶体管和二极管的结构，但是本公开不限于这些实施方式。不同类型的场效应晶体管(诸如FinFET)可以形成为两个晶体管100A和100B中的每个，此外，不同类型的无源器件、PN结器件或双极结型晶体管(诸如PNP晶体管)可以在晶体管层TL中形成在第一晶体管100A或第二晶体管100B的横向侧或在两个晶体管100A和100B之间。
图2示出了根据一实施方式的半导体器件结构的剖视图，该半导体器件结构包括在BSPDN结构上方的两个晶体管和另一PN结器件。
参照图2，根据一实施方式的半导体器件20可以具有与图1的半导体器件10中包括的结构元件相同的结构元件，除了垂直PNP晶体管(vPNP)200C及其连接结构代替半导体器件10中包括的二极管100C及其连接结构。因此，以下关于半导体器件20的描述针对vPNP200C及其连接结构，而关于两个半导体器件10和20中的相同结构元件的重复描述被限制或省略。
与半导体器件10类似，本实施方式的半导体器件20可以包括形成在相应基板结构105A和105B上的第一晶体管100A和第二晶体管100B。然而，在半导体器件20中，vPNP 200C可以在晶体管层TL中设置在第一晶体管100A或第二晶体管200B的横向侧或者横向地设置在两个晶体管100A和100B之间。vPNP 200C可以在与两个晶体管100A和100B基本相同的水平处形成在第三基板结构106中。根据一实施方式，类似于图1所示的二极管100C，vPNP200C可以掩埋在第三基板结构106中，其第一表面1S暴露于半导体器件20的外部。
vPNP 200C可以包括第一p区域P1、第二p区域P2和n区域N。第一p区域P1和第二p区域P2中的每个可以掺有一种或更多种p型杂质，n区域N可以掺有一种或更多种n型杂质。在vPNP 200C中，第一p区域P1和包括在第一p区域P1内部的n区域可以形成PN结，并且n区域N和包括在n区域N中的第二p区域P2可以形成另一PN结。根据一实施方式，类似于半导体器件10的二极管100C，vPNP 200C也可以外延生长在第三基板结构106中，而不是注入在其中。
在vPNP 200C中，两个p区域P1、P2的第一表面1S和n区域N的第一表面1S可以如图2所示地暴露于半导体器件20的前面或外部，并可以彼此共面。如图2所示，两个p区域P1、P2的第一表面1S和n区域N的第一表面1S也可以与暴露于半导体器件20的外部的第三基板结构106的第一表面1S、第一ILD结构108的第一表面1S、晶体管100A和100B中的每个的源极/漏极区接触插塞CA的第一表面1S以及MOL通路MV的第一表面1S共面。然而，第一p区域P1的第二表面2S可以掩埋在基板结构106中。
根据一实施方式，为了将vPNP 200C连接到电压源或另一电路元件，可以在vPNP200C上形成背侧接触插塞203、第一BEOL(或MOL)接触插塞204-1和第二BEOL(或MOL)接触插塞204-2。背侧接触插塞203可以在半导体器件20的形成有两个BSPDN结构101和102的背侧处形成在第一p区域P1的第二表面2S上。第一BEOL接触插塞204-1和第二BEOL接触插塞204-2可以分别形成在第二p区域P2的第一表面1S和n区域N的第一表面1S上。两个BEOL接触插塞204-1和204-2可以设置在与半导体器件20的背侧相对的一侧。
根据一实施方式，形成在vPNP 100C的第一p区域P1的第二表面2S上的背侧接触插塞203可以通过背侧金属图案105连接到正电压源，该背侧金属图案105在背侧层BL中形成在与两个BSPDN结构101和102基本上相同的水平处。形成在第二p区域P2的第一表面1S上的第一BEOL接触插塞204-1可以连接到半导体器件20的另一电路元件(未示出)或另一器件(未示出)。根据一实施方式，形成在n区域N的第一表面1S上的第二BEOL接触插塞204-2可以连接到半导体器件20的又一电路元件(未示出)或又一器件(未示出)。
背侧接触插塞203、两个BEOL接触插塞204-1、204-2和背侧金属图案105可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的相同材料或不同材料形成。
通过在背侧层BL中形成BSPDN结构101和102以及进一步利用在半导体器件20的背侧层BL之上的在第一晶体管100A或第二晶体管100B的横向侧或在两个晶体管100A和100B之间的空间，图2所示的本实施方式也能够防止在半导体器件20的BEOL侧的布线拥塞。
另外，根据下述实施方式，二极管100C或vPNP 200C也可以形成在两个BSPDN结构101和102之间的空间处，也就是，分别形成在半导体器件10或20的背侧层BL中。
图3示出根据一实施方式的半导体器件结构的剖视图，该半导体器件结构包括两个晶体管和在BSPDN结构的横向侧的PN结器件。
参照图3，根据一实施方式的半导体器件30可以具有与包括在图1的半导体器件10中的那些相同的第一晶体管100A和第二晶体管100B及其连接结构。然而，半导体器件30可以在二极管300C、其连接结构以及其中形成二极管300C的第三基板结构306方面不同于半导体器件10。因此，以下关于半导体器件30的描述针对二极管300C、其连接结构和第三基板结构306，而关于包括在两个半导体器件10和30中的相同结构元件的重复描述被限制或省略。
根据一实施方式，与半导体器件10(其中二极管100C可以形成在背侧层BL之上的晶体管层TL中在与两个晶体管100A和100B基本上相同的水平处)相比，半导体器件30可以包括在背侧层BL中在与BSPDN结构101和102基本上相同的水平处的二极管300C。因此，二极管300C可以在背侧层BL中设置在第一BSPDN结构101或第二BSPDN结构102的横向侧或者横向地设置在两个BSPDN结构101和102之间。
本实施方式中的第三基板结构306可以设置在STI结构107的分开的两个部分之间和第二ILD结构109的分开的两个部分之间。第三基板结构306可以是初始基板的在晶体管层TL中形成两个晶体管100A和100B以及在背侧层中形成BSPDN结构101和102之后保留的部分。根据一实施方式，二极管300C可以形成在该第三基板结构306内部。根据一实施方式，二极管300C可以完全掩埋在第三基板结构306中。
与半导体器件10的二极管100C类似，二极管300C也可以包括分别掺有一种或更多种p型杂质和一种或更多种n型杂质的p区域P和n区域N，以形成PN结。可选地，二极管300C可以外延生长在第三基板结构306中。
根据一实施方式，为了将二极管300C连接到电压源或另一电路元件，可以在二极管300C上形成背侧接触插塞303和BEOL(或MOL)通路304。背侧接触插塞303可以在其中形成BSPDN结构101和102的背侧层BL中形成在半导体器件30的背侧的下部处，并且BEOL接触通路304可以在其中形成两个晶体管100A和100B的晶体管层TL中形成在与半导体器件30的背侧相对的一侧。
根据一实施方式，背侧接触插塞303可以形成在二极管300C的p区域P的第二表面2S上以向二极管300C提供正电压。根据一实施方式，背侧接触插塞304的第二表面2S可以与暴露于半导体器件30的外部的第三基板结构306的第二表面2S共面。背侧接触插塞304的第二表面2S也可以与第二ILD结构109的第二表面2S以及BSPDN结构101和102的第二表面2S共面。根据一实施方式，BEOL接触通路304可以形成在包括在p区域P中的n区域N的第一表面1S上以将二极管300C连接到半导体器件30的另一电路元件(未示出)或另一器件(未示出)。在第三基板结构306中，n区域N的第一表面1S可以与p区域P的第一表面1S共面。根据一实施方式，BEOL接触通路304可以穿过第三基板结构306和第一ILD结构108延伸到彼此共面的第一ILD结构108的第一表面1S、源极/漏极区接触插塞CA的第一表面1S和MOL通路MV的第一表面1S的水平。
根据本实施方式的半导体器件30能够至少利用背侧层BL处的空间来形成PN结器件，诸如二极管300C。如可容易确定的，其它PN结型器件(诸如PNP器件)可以类似地设置。
在下文，将描述根据一实施方式的制造半导体器件10和半导体器件30的方法。
图4A至图4G示出根据一实施方式的用于制造半导体器件的方法的剖视图，该半导体器件包括在BSPDN结构上方的两个晶体管和PN结器件。图5示出根据实施方式的参照图4A至4G描述的方法的流程图。
这里应理解，图4A至图4G和图5示出用于制造图1所示的半导体器件10的方法的多个操作，这些操作可以不限于这里呈现的顺序。
参照图4A，可以在基板上在晶体管层处形成半导体器件结构，以包括两个晶体管、其连接结构以及将这两个晶体管彼此隔离的STI结构和第一ILD结构(图5中的S10)。
根据一实施方式，第一晶体管100A和第二晶体管100B可以基于初始基板105S形成在晶体管层TL处，并通过STI结构107和形成在STI结构107上的第一ILD结构108绝缘，从而形成半导体器件结构10S。基板105S可以由诸如Si的半导体材料形成，或者可以是SOI基板。STI结构107和第一ILD结构108可以由一种或更多种低k材料形成，例如SiO、SiN、SiON等，但是这两种结构可以分别由不同的材料形成。
图4A所示的两个晶体管100A和100B中的每个可以包括从基板105S外延生长的多个纳米片图案NP以及从纳米片图案NP和基板105S外延生长的源极/漏极区S/D。图4A还示出第一基板结构105A和第二基板结构105B，它们可以在纳米片图案NP和源极/漏极区S/D从基板105S生长之后保留。
在该操作中，可以在源极/漏极区S/D上形成源极/漏极区接触插塞CA，并且MOL通路MV可以连接到源极/漏极区接触结构CA以向下延伸到基板105S的第一表面1S。源极/漏极区接触插塞CA和MOL通路MV可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的一种或更多种相同的材料或不同的材料形成。
参照图4B，通过蚀刻STI结构和第一ILD结构的在基板上在两个晶体管之间的部分，可以在晶体管层中形成第一沟槽(图5中的S20)。
根据一实施方式，通过蚀刻第一ILD结构108的一部分和在第一ILD结构108下面的STI结构107的一部分以暴露在两个晶体管100A和100B之间的基板105S的第一表面1S，可以在晶体管层TL中形成第一沟槽T1。该第一沟槽T1可以提供一空间，在该空间中，包括二极管的基板结构在随后操作中形成在基板105S的第一表面1S上。用于形成第一沟槽T1的蚀刻操作可以是干法蚀刻，而不限于此。
这里，基板105的第一表面1S可以是在晶体管层TL和背侧层BL之间的边界线，在该晶体管层TL处两个晶体管100A和100B被形成并通过STI结构107和第一ILD结构108彼此隔离，在该背侧层BL处，在随后操作中在被一个或更多个BSPDN结构和额外的ILD结构替换之前，在当前形成基板105S。基板105S的第一表面1S也可以在与接触基板105S的MOL通路MV的第二表面2S相同的水平处。也就是，MOL通路MV可以从源极/漏极区接触插塞CA的水平向下延伸到基板105S的第一表面1S的水平。
参照图4C，可以在两个晶体管之间在第一沟槽中形成用于二极管形成的基板结构(图5中的S30)。
在该操作中，可以通过例如化学气相沉积(CVD)或等离子体增强CVD(PECVD)等在第一沟槽T1中形成第三基板结构106，其可以包括与形成基板105S的材料(诸如a-Si)相同或不同的材料。如将在后面的操作中描述的，可以提供该第三基板结构106以在晶体管层TL中在两个晶体管100A和100B之一的一侧或在两个晶体管100A和100B之间在其中注入二极管。
参照图4D，可以在基板结构中形成二极管并且可以在二极管上形成BEOL接触插塞(图5中的S40)。
根据一实施方式，通过在第三基板结构106内部掺入用于形成p区域P和n区域N的杂质以形成PN结，二极管103C可以被注入在第三基板结构106中。p区域P可以掺有一种或更多种p型杂质(诸如B、Ga、In、Al等)，n区域N可以掺有一种或更多种n型杂质(诸如P、As和Sb等)。因此，二极管103C可以在晶体管层TL中在基本上相同的水平处设置在第一晶体管100A或第二晶体管100B的一侧或者设置在两个晶体管100A和100B之间。
通过这样的形成，p区域P的第二表面2S可以设置在第三基板结构106内部，p区域P的第一表面1S和n区域N的第一表面1S可以暴露于半导体器件结构10S的外部。n区域N的第二表面2S可以设置在p区域P内部。因此，p区域P的第一表面、n区域N的第一表面、第三基板结构106的第一表面、源极/漏极区接触插塞CA的第一表面、MOL通路MV的第一表面和第一ILD结构108的第一表面可以彼此共面以形成半导体器件结构10S的第一表面1S。
此外，可以在n区域N的第一表面1S上形成BEOL接触插塞104以将二极管103C连接到电压源或另一电路元件。BEOL接触插塞104可以由Cu、Ti、Ta、Al、W、Co、Mo、Ru等中的至少一种形成，并且BEOL接触插塞104的形成可以通过例如单镶嵌工艺进行。
参照图4E，在之前操作中获得的半导体器件结构可以上下翻转以在随后的操作中形成BSPDN结构(图5中的S50)。
在该操作中，在图4D所示的操作中获得的半导体器件结构10S可以上下翻转以使基板105S的第二表面2S朝上，从而可以在随后的操作中促进将BSPDN结构形成到半导体器件结构10S。
参照图4F，可以去除半导体器件结构的基板，替代地，可以在背侧层中形成第二ILD结构、第一BSPDN结构和第二BSPDN结构以替代基板，并且可以在第二ILD结构中形成用于形成二极管的背侧金属图案的第二沟槽(图5中的S60)。
根据一实施方式，可以通过例如干法蚀刻、平坦化等去除基板105S，并且第二ILD结构109可以通过例如CVD、PECVD等形成在背侧层BL中。此外，第一BSPDN结构101和第二BSPDN结构102可以通过蚀刻和沉积工艺分别形成在第二ILD结构109中以通过MOL通路MV连接到第一晶体管100A和第二晶体管100B。
BSPDN结构101和102可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的一种或更多种材料形成，第二ILD结构109可以由与形成第一ILD结构108的材料相同或不同的一种或更多种材料形成。
根据一实施方式，尽管在该操作中去除了基板105S，但是基板105S的部分(也就是，第一基板结构105A和第二基板结构105B)可以保留，如图4F所示。然而，本公开不限于此，这些基板结构105A和105B可以在单独的操作中被去除以防止包括在基板结构105A和105B中的半导体材料朝向MOL通路MV或BSPDN结构101和102的不期望的扩散。
此外，在该操作中，可以形成第二沟槽T2以穿透第二ILD结构109和第三基板结构106的一部分，从而暴露二极管103C的p区域P的第二表面2S。
参照图4G，可以在第二沟槽中形成背侧接触插塞和背侧金属图案以完成半导体器件(图5中的S70)。
根据一实施方式，可以通过第二沟槽T2在二极管103C的p区域P的第二表面2S上形成背侧接触插塞103，然后，背侧金属图案105可以填充第二沟槽T2以通过背侧接触插塞103将二极管103C的p区域P连接到电压源。
背侧接触插塞103和背侧金属图案105可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的相同材料或不同材料形成。
在以上实施方式中，背侧接触插塞103和背侧金属图案105可以与其中形成两个BSPDN结构101和102的操作S60分开地在操作S70中形成。然而，根据一实施方式，这些金属图案可以形成在相同的操作(也就是，操作S60)中。
应理解，图4G所示的半导体器件10S可以被再次上下翻转以成为图1所示的半导体器件10。还应理解，图2所示的半导体器件20可以以与上述类似的方法制造。
图6A至图6F示出根据一实施方式的用于制造半导体器件的方法的剖视图，该半导体器件包括两个晶体管和在BSPDN结构的横向侧的PN结器件。图7示出根据实施方式的参照图6A至图6F描述的方法的流程图。
这里应理解，图6A至图6F和图7示出用于制造图3所示的半导体器件30的方法的多个操作，这些操作可以不限于这里呈现的顺序。
参照图6A，可以在基板上在晶体管层处形成半导体器件结构，以包括两个晶体管、其连接结构以及将这两个晶体管彼此隔离的STI结构和第一ILD结构(图7中的S100)。
根据一实施方式，在该操作中提供的半导体器件结构30S可以包括与如图4A所示的半导体器件结构10S中包括的晶体管结构相同的晶体管结构。这些晶体管结构包括在晶体管层TL中的第一晶体管100A、第二晶体管100B、源极/漏极区接触插塞CA、MOL通路MV、STI结构107和第一ILD结构108。因此，下面可以限制或省略其描述。
然而，图6A所示的半导体器件结构30S与图4A所示的半导体器件结构10的不同之处可以在于，STI结构107被基板105S的一部分分割，基板105S的该部分从基板105S的其上形成有STI结构107的第一表面1S的水平突出。通过仅在两个晶体管100A和100B周围的有限区域形成STI结构107，可以出现这种结构差异。因此，在突出部分处的基板105S的第二表面可以接触图6A中的第一ILD结构108的第二表面2S，而MOL通路MV的第二表面2S接触基板105S的第一表面1S，如图6A所示。
参照图6B，可以形成BEOL(或MOL)通路以在晶体管层中的这两个晶体管之间穿透第一ILD结构和基板的上部(图7中的S200)。
根据一实施方式，通过蚀刻第一ILD结构108和在第一ILD结构108下方的基板105S的突出部分，可以在晶体管层TL中形成BEOL(或MOL)通路孔，使得BEOL通路孔的底表面到达基板105S的第一表面1S的水平，该水平与MOL通路MV的第二表面2S的水平相同。
一旦形成BEOL通路孔，从Cu、Ti、Ta、Al、W、Co、Mo、Ru等中选择的一种或更多种材料可以填充在BEOL通路孔中以形成BEOL通路304，该BEOL通路304穿透第一ILD结构108和基板105S的突出部分以到达基板105S的第一表面1S的水平和MOL通路MV的第二表面2S的水平。
如将在后面描述的，BEOL通路304可以连接到将在随后的操作中形成在背侧层BL处的二极管300C。
参照图6C，可以将半导体器件结构上下翻转，并且可以在基板中在背侧层处形成二极管以连接到BEOL通路(图7中的S300)。
根据一实施方式，通过在基板105S内掺入用于形成p区域P和n区域N的杂质以形成PN结，可以将二极管300C注入在基板105S中。p区域P可以掺有一种或更多种p型杂质，n区域N可以掺有一种或更多种n型杂质。
通过在基板105S中这样形成二极管300C，二极管300C可以形成在背侧层BL处，在该处将形成BSPDN结构101和102以分别连接到两个晶体管100A和100B。例如，二极管300C的第一表面1S可以在STI结构107的第二表面2S的水平处。
参照图6D，蚀刻基板以保留它的其中形成二极管的部分，并且形成第二ILD结构以替换基板的被去除部分(图7中的S400)。
在该操作中，从基板105S的第二表面2S蚀刻基板105S以留下基板105S的一部分，其成为第三基板结构306，在其中注入二极管300C，并且可以通过例如CVD、PECVD等将基板105S的被去除部分替换为第二ILD结构109。第二ILD结构109可以由与第一ILD结构108的材料相同或不同的一种或更多种材料形成。
在第二ILD结构109形成时，第二ILD结构109的第一表面可以接触STI结构107的第二表面2S和MOL通路MV的第二表面2S。这里，其中形成第二ILD结构109的层可以是半导体器件结构10S的背侧层。
因此，其中包括二极管300C的第三基板结构306可以横向地插置在分别形成于两个晶体管100A和100B上方的第二ILD结构109的两个部分之间。
参照图6E，可以蚀刻第二ILD结构的两个部分以形成连接到这两个晶体管的第一BSPDN结构和第二BSPDN结构(图7中的S500)。
尽管在之前的操作中获得的第二ILD结构109的所述两个部分设置在STI结构107和MOL通路MV的相应部分的第二表面2S上，但是第二ILD结构109的所述两个部分可以从其第二表面2S被向下蚀刻以在背侧层BL处为两个BSPDN结构101和102提供两个沟槽。
在形成所述两个沟槽之后，可以在所述两个沟槽中形成第一BSPDN结构101和第二BSPDN结构102以分别通过MOL通路MV连接到第一晶体管100A和第二晶体管100B。
两个BSPDN结构101和102可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的一种或更多种材料形成。
参照图6F，形成背侧接触插塞以连接到二极管，从而完成半导体器件(图7中的S600)。
如图6F所示，从第三基板结构306的第二表面2S形成背侧通路孔以暴露第三基板结构306中的二极管300C的p区域P，并且背侧接触插塞303可以形成在背侧通路孔中以将二极管300C连接到电压源。
背侧接触插塞303也可以由从Cu、Ti、Ta、Al、W、Co、Mo、Ru等当中选择的一种或更多种材料形成。
应理解，图6F所示的半导体器件30S可以被再次上下翻转以形成图3所示的半导体器件30。
图8是示出根据一示例实施方式的包括半导体器件的电子装置的示意框图，在该半导体器件中无源器件或PN结器件如图1、图2或图3所示地形成。
参照图8，电子装置4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和缓冲随机存取存储器(RAM)4500。根据实施方式，电子装置4000可以是移动装置，诸如智能手机或平板电脑，而不限于此。
应用处理器4100可以控制移动装置4000的操作。通信模块4200被实现为执行与外部装置的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储器件4400被实现为存储用户数据。存储器件4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)器件等。如上所述，存储器件4400可以执行映射数据和用户数据的缓存。
缓冲RAM 4500可以临时存储用于移动装置4000的处理操作的数据。例如，缓冲RAM4500可以是易失性存储器，诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
尽管没有在图8中示出，但是电子装置4000可以进一步包括至少一个传感器，诸如图像传感器。在这种情况下，根据一实施方式，图1至图3所示的两个晶体管100A和100B可以构成互补金属氧化物半导体(CMOS)器件，并且电子装置4000的图像传感器可以是CMOS图像传感器。这里，第一晶体管100A可以是p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件中的一种，第二晶体管100B也可以是p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件中的一种。二极管100C、103C或300C可以形成CMOS图像传感器的光电二极管。
电子装置4000中的至少一个部件可以包括图1至图3所示的半导体器件10、20和30中的至少一个。
前述内容是对示例性实施方式的说明，将不被解释为对发明构思进行限制。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在本质上不脱离发明构思的情况下，可以对以上实施方式进行许多修改。

Claims (20)

1.一种半导体器件，包括：
在第一层中的至少一个场效应晶体管和在所述至少一个场效应晶体管的横向侧的至少一个PN结器件；以及
在所述第一层下面的第二层中的至少一个背侧供电网络BSPDN结构，
其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。
2.根据权利要求1所述的半导体器件，其中所述至少一个PN结器件在所述第一层中形成在与所述至少一个场效应晶体管基本上相同的水平处。
3.根据权利要求1所述的半导体器件，进一步包括在所述第一层中在所述至少一个场效应晶体管的所述横向侧的第一基板结构，
其中所述至少一个PN结器件形成在所述第一基板结构中。
4.根据权利要求3所述的半导体器件，进一步包括在所述第二层中形成在所述至少一个BSPDN结构周围的层间电介质ILD结构。
5.根据权利要求3所述的半导体器件，其中所述至少一个BSPDN结构包括分别连接到所述至少一个场效应晶体管和所述至少一个PN结器件的多个金属图案，以及
其中所述多个金属图案横向地排列在所述第二层中。
6.根据权利要求1所述的半导体器件，进一步包括：
第一基板结构，在所述第一层中在所述至少一个场效应晶体管的所述横向侧；以及
第二基板结构，基于所述第二基板结构，形成所述至少一个场效应晶体管的沟道结构，
其中所述至少一个PN结器件形成在所述第一基板结构中，以及
其中所述第二基板结构形成在所述第一层中而不延伸到所述第二层。
7.根据权利要求1所述的半导体器件，其中所述至少一个场效应晶体管包括两个场效应晶体管，以及
其中所述至少一个PN结器件在所述第一层中在所述两个场效应晶体管之间。
8.一种半导体器件，包括：
在第一层中的至少一个场效应晶体管；以及
在所述第一层下面的第二层中的至少一个背侧供电网络BSPDN结构和在所述至少一个BSPDN结构的横向侧的至少一个PN结器件，
其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。
9.根据权利要求8所述的半导体器件，进一步包括在所述第二层中在所述至少一个BSPDN结构的所述横向侧的第一基板结构，
其中所述至少一个PN结器件形成在所述第一基板结构中。
10.根据权利要求9所述的半导体器件，进一步包括在所述第二层中形成在所述至少一个BSPDN结构周围的层间电介质ILD结构。
11.根据权利要求8所述的半导体器件，进一步包括：
背侧接触插塞，在所述第二层中将所述至少一个PN结器件连接到所述电压源或另一电路元件；以及
通路金属图案，在所述第一层中将所述至少一个PN结器件连接到所述电压源或另一电路元件。
12.根据权利要求8所述的半导体器件，进一步包括：
第一基板结构，在所述第二层中在所述至少一个BSPDN结构的所述横向侧；以及
第二基板结构，基于所述第二基板结构，形成所述至少一个场效应晶体管的沟道结构，
其中所述至少一个PN结器件形成在所述第一基板结构中，以及
其中所述第二基板结构形成在所述第一层中而不延伸到所述第二层。
13.根据权利要求8所述的半导体器件，其中所述至少一个场效应晶体管包括两个场效应晶体管，以及
其中所述至少一个PN结器件在所述第二层中在所述两个场效应晶体管之间。
14.一种制造半导体器件的方法，所述方法包括：
在第二层中的基板之上的第一层中提供至少一个场效应晶体管；
在所述第一层中在所述至少一个场效应晶体管的横向侧形成至少一个PN结器件；以及
在所述第二层中形成至少一个背侧供电网络BSPDN结构，
其中所述至少一个BSPDN结构连接到所述至少一个场效应晶体管。
15.根据权利要求14所述的方法，进一步包括：
去除所述基板并在所述第二层中形成层间电介质ILD结构；以及
在所述第二层中在所述ILD结构中形成所述至少一个BSPDN结构。
16.根据权利要求15所述的方法，进一步包括：
将所述至少一个BSPDN结构连接到所述至少一个PN结器件。
17.根据权利要求14所述的方法，进一步包括：
在所述基板之上在所述第一层中形成基板结构；以及
在所述基板结构中形成所述至少一个PN结器件。
18.一种制造半导体器件的方法，所述方法包括：
在第二层中的基板之上的第一层中提供至少一个场效应晶体管；
在所述第二层中在所述基板中形成至少一个PN结器件；以及
在所述第二层中在所述至少一个PN结器件的横向侧形成至少一个背侧供电网络BSPDN结构，
其中所述至少一个BSPDN结构连接到所述至少一个场效应晶体管。
19.根据权利要求18所述的方法，进一步包括：
除了在所述第二层中的其中形成所述至少一个PN结器件的部分处之外，去除所述第二层中的所述基板，所述至少一个PN结器件形成在所述基板的所述部分中；以及
在所述第二层中形成层间电介质ILD结构，
其中所述至少一个BSPDN结构形成在所述ILD结构中。
20.根据权利要求19所述的方法，进一步包括：
将所述至少一个BSPDN结构连接到所述至少一个PN结器件。
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