CN116960126A - 具有通路结构的半导体器件及其制造方法 - Google Patents

具有通路结构的半导体器件及其制造方法 Download PDF

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Abstract

提供了一种半导体器件，包括：至少一个晶体管、正面结构和背面结构，正面结构相对于晶体管与背面结构相对设置；以及前通路，形成在晶体管的一侧并将正面结构连接到背面结构，其中前通路形成在由彼此垂直连接的下通路孔和上通路孔形成的通路孔中，以及其中通路孔在其侧表面具有弯曲结构，在该弯曲结构处，下通路孔连接到上通路孔。

Description

具有通路结构的半导体器件及其制造方法
技术领域
与本公开的示例实施方式一致的装置和方法涉及使用牺牲通路结构形成通路结构，该通路结构将半导体器件的正面结构连接至背面配电网络(BSPDN)。
背景技术
已经引入了一种BSPDN，其包括设置在半导体器件(包括一个或更多个晶体管)的背面的埋入式电源轨(BPR)以解决半导体器件的正面的布线复杂性。这里，半导体器件的正面包括一个或更多个晶体管(诸如鳍式场效应晶体管(FinFET)和/或纳米片晶体管(或多桥沟道场效应晶体管(MBCFETTM)))的后段制程(BEOL)结构和中段制程(MOL)结构。
然而，BSPDN在形成通路结构(称为“前通路”)方面存在挑战，该通路结构将BSPDN结构(诸如BPR)与正面结构(诸如中段制程(MOL)结构)连接，例如作为晶体管的源极/漏极区接触插塞，因为纳米级半导体器件中的前通路具有高深宽比，例如1：20。例如，很难图案化和/或蚀刻用于高深宽比前通路的通路孔，并且，即使形成了通路孔，用通路材料填充通路孔也可能是不充分或不完全的，只会在通路孔的底部产生空隙，这可能使形成在其中的前通路的连接性能劣化。
因此，需要一种基于BSPDN的半导体器件结构及其制造方法，该半导体器件结构具有解决以上问题的改进的前通路结构。
背景技术部分中公开的信息在实现本申请的实施方式之前已经为发明人所知，或者是在实现本文所述实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
本公开针对一种半导体器件，其中诸如背面配电网络(BSPDN)结构的背面结构通过改进的前通路结构连接到正面结构，诸如源极/漏极区接触插塞。
根据实施方式，提供一种半导体器件，其包括：至少一个晶体管、正面结构和背面结构，正面结构相对于晶体管与背面结构相对设置；以及前通路，形成在晶体管的一侧，并将正面结构连接到背面结构，其中前通路形成在由彼此垂直连接的下通路孔和上通路孔形成的通路孔中，以及其中通路孔在其侧表面具有弯曲结构，在弯曲结构处，下通路孔连接到上通路孔。
根据一实施方式，正面结构可以是形成在晶体管的源极/漏极区上的源极/漏极区接触插塞，背面结构是BSPDN结构，诸如埋入式电源轨(BPR)。
根据一实施方式，下通路孔的高度和上通路孔的高度可以基本上彼此相等，或者下通路孔可以具有比上通路孔大的深宽比。
根据一实施方式，上前通路的底部宽度可以小于下前通路的顶部宽度。
根据一实施方式，提供一种半导体器件，其包括：至少一个晶体管、正面结构和背面结构，正面结构相对于晶体管与背面结构相对设置；以及前通路，形成在晶体管的一侧并将正面结构连接到背面结构，其中前通路形成在由彼此垂直连接的下通路孔和上通路孔形成的通路孔中，以及其中在下前通路和上前通路之间形成连接表面。
根据一实施方式，连接表面可以包括硅化物层。
根据一实施方式，提供一种制造半导体器件的方法，其可以包括：(a)提供形成在衬底上的至少一个晶体管结构，在至少一个晶体管结构的一侧形成有隔离结构；(b)在晶体管结构上形成辅助层；(c)在晶体管结构的一侧形成初步通路孔，初步通路孔垂直穿透辅助层和隔离结构；(d)去除在晶体管结构的一侧的辅助层，在隔离结构中留下初步通路孔的下部；(e)用牺牲通路结构填充初步通路孔的下部；(f)在晶体管结构上形成隔离层；(g)在晶体管结构的一侧形成穿透隔离结构的上通路孔，以及通过去除牺牲通路结构形成下通路孔；(h)在上通路孔中形成上前通路，以及在下通路孔中形成下前通路；以及(i)在晶体管结构上形成半导体器件的正面结构以连接到上前通路，以及形成半导体器件的背面结构以连接到下前通路。
附图说明
通过以下结合附图的详细说明，本公开的示例实施方式将被更清楚地理解，其中：
图1示出了根据一实施方式的半导体器件的横截面图，在该半导体器件中至少一个晶体管连接至背面电力输送网络(BSPDN)结构中的背面电源轨(BPR)；
图2A至2L示出了根据实施方式的用于制造基于BSPDN的半导体器件的方法的横截面图；
图3示出了根据实施方式的参照图2A至图2L描述的方法的流程图；
图4示出了根据一实施方式的半导体器件的横截面图，在该半导体器件中至少一个晶体管连接至BSPDN结构中的BPR；
图5A至图5F示出了根据实施方式的用于制造包括基于BSPDN的半导体器件的半导体器件的另一种方法的横截面图；
图6示出了根据实施方式的参照图5A至图5F描述的方法的流程图；以及
图7是示出根据一示例实施方式的包括一个或更多个如图1和图4所示的基于BSPDN的半导体器件的电子装置的示意性框图。
具体实施方式
本文所述的实施方式是示例实施方式，因此，本公开不限于此，而是可以以各种其它形式实现。在以下描述中提供的每个实施方式不排除与也在本文提供或未在本文提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在与其不同的示例或实施方式中描述，这些事项也可以被理解为与该不同的示例或实施方式相关或相结合，除非在其描述中另有提及。此外，应理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构和功能等同物。此外，这些等同物应被理解为不仅包括当前众所周知的等同物，而且包括将来要开发的等同物，也就是，被发明来执行相同功能的所有器件，而不管其结构如何。例如，形成金属图案、通路或超级通路的一种或多种材料可以不限于本文给出示例的金属，只要本公开可以应用于其。
将理解，当半导体器件的元件、组件、层、图案、结构、区域等(以下统称为“元件”)被称为“在”半导体的另一元件“之上”、“上方”、“上”、“下方”、“下面”、“之下”、“连接到”或“联接到”半导体器件的另一元件时，其可以直接在该另一元件之上、上方、上、下方、下面、之下、连接到或联接到该另一元件，或可以存在居间元件。相反，当半导体器件的一元件被称为“直接在”半导体器件的另一元件“之上”、“上方”、“上”、“下方”、“下面”、“之下”、“直接连接到”或“直接联接到”半导体的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
为便于描述，本文可以使用空间关系术语，诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“上”、“下”、“顶”、“底”等，来描述一个元件与另外的元件如图中所示的关系。将理解，除了附图中描绘的取向之外，空间关系术语旨在还涵盖半导体器件在使用或操作中的其它不同取向。例如，如果图中的半导体器件被上下翻转或翻转，则被描述为“在”其它元件“下方”或“之下”的元件将被取向为“在”其它元件“上方”，并且元件的“顶”或“上”表面将是该元件的“底”或“下”表面。因此，例如，根据相应的情况，术语“在……下方”能够涵盖上方和下方两种取向，术语“顶”能够涵盖顶部和底部两种位置。半导体器件可以以其它方式取向(旋转90度或其它取向)，并且本文使用的空间关系描述符被相应地解释。
如本文所用，当位于一列元素之前时，诸如“……中的至少一个”的表述修饰整列元素，而不修饰该列中的单个元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a、仅包括b、仅包括c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。
还将理解，即使制造装置或结构的特定步骤或操作晚于另一步骤或操作，该步骤或操作也可以晚于该另一步骤或操作进行，除非该另一步骤或操作被描述为在该步骤或操作之后进行。
本文参照是实施方式(和中间结构)的示意性图示的横截面图描述了许多实施方式。照此，由于例如制造技术和/或公差，与图示形状的变化是可以预期的。因此，除非描述了特定的形状或形式，否则实施方式不应被解释为限于本文所示区域的特定形状，而是将包括例如由制造导致的形状偏差。例如，被示为矩形的注入区通常具有圆化或弯曲的特征和/或在其边缘的注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致掩埋区和通过其进行注入的表面之间的区域中的一些注入。因此，图中示出的区域本质上是示意性的，并且它们的形状不旨在示出器件区域的实际形状，并且不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被放大。
还将理解，术语“晶体管”可以指包括在衬底上的沟道结构、栅极结构和源极/漏极区的半导体器件，而术语“晶体管结构”可以指其中沟道结构、栅极结构和源极/漏极区未在衬底上完成的“晶体管”或中间半导体器件结构。
为简洁起见，晶体管的一些传统元件(也就是，前段制程(FEOL)结构)和晶体管的互连结构(也就是，后段制程(BEOL)结构和中段制程(MOL)结构)可能会或可能不会在本文中详细描述或在附图中显示。例如，在其中填充有金属图案或通路(例如，本公开中的前通路(front via))的沟槽或通路孔中层叠的阻挡金属线、用于形成沟槽或通路孔的蚀刻停止层以及用于接合两层的接合层可能没有在附图中描述或示出。此外，为了简洁起见，也可以省略与本文公开内容无关的隔离层。
图1示出了根据一实施方式的半导体器件的横截面图，在该半导体器件中至少一个晶体管连接到背面电力输送网络(BSPDN)结构中的背面电源轨(BPR)。
这里应理解，图1(以及图2A-2L)显示了在晶体管的源极/漏极区处的在D1方向(其是沟道宽度方向)上的半导体器件的横截面，因此，图中未显示每个晶体管的在源极/漏极区后面围绕沟道结构的栅极结构。垂直于D1方向的D2方向是沟道长度方向，其中沟道(例如纳米片层或鳍结构)在每个晶体管的源极/漏极区域之间延伸。
参照图1，半导体器件10可以包括形成于各自衬底105上的多个晶体管TR1-TR4，其通过浅沟槽隔离(STI)结构115彼此隔离。晶体管TR1-TR4中的每一个都包括在相应衬底105上的沟道结构120和源极/漏极区130。源极/漏极区130连接到作为半导体器件10的设置在其正面的MOL结构的源极/漏极区接触插塞140。沟道结构120在图1中由虚线表示，因为该结构在源极/漏极区130后边。尽管未示出，但是栅极接触插塞可以是或包括在另一MOL结构中。
沟道结构120可以包括多个纳米片沟道层，以将晶体管TR1-TR4形成为本实施方式中的纳米片晶体管，如图1所示。然而，根据一实施方式，沟道结构120可以具有不同的配置，诸如可以将晶体管TR1-TR4形成为鳍式场效应晶体管(FinFET)的一个或更多个垂直鳍结构。
衬底105可以由掺杂或未掺杂的半导体材料(诸如硅(Si))形成。衬底105可以是绝缘体上半导体(SOI)衬底，包括形成在诸如掩埋氧化物(BOX)层的绝缘体层上的半导体材料，这可以促进埋入式电源轨(BPR)的形成。源极/漏极区130可以从衬底105和/或沟道结构120外延生长，因此可以包括与衬底105类似的半导体材料，并且可以掺有杂质，诸如硼(B)、镓(Ga)、铟(In)、铝(Al)、磷(P)、砷(As)、锑(Sb)等。源极/漏极区接触插塞140可以由包括铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、钴(Co)、钼(Mo)、钌(Ru)等中的至少一种的金属或金属化合物形成。STI结构115可以由一种或更多种低κ材料形成，例如硅氧化物(例如，SiO)、硅氮化物(例如，SiN)、硅氮氧化物(例如，SiON)，但不限于此。低κ材料可以具有大约3.9或更小的介电常数(κ值)。
根据一实施方式，半导体器件10还可以包括背面结构，诸如包括多个BPR的背面配电网络(BSPDN)结构，该多个BPR包括BPR 150。半导体器件10还可以包括前通路FV，正或负电压通过该前通路FV被供应到半导体器件的正面结构(front side structure)，例如晶体管TR2的源极/漏极区接触插塞140，如图1所示。虽然未示出，但是电压也可以通过半导体器件10的另一BPR结构和另一前通路被供应到晶体管TR1、TR3和TR4中的至少一个的栅极插塞。BPR 150和前通路FV可以由与上述源极/漏极区接触插塞140相同或相似的材料形成。
根据一实施方式，包含前通路FV的高深宽比通路孔H可以由彼此垂直连接的下通路孔H1和上通路孔H2(也就是，通路孔的下部分和上部分)形成。因此，前通路FV可以由彼此垂直连接的下前通路V1和上前通路V2(也就是，前通路FV的下部分和上部分)形成。
根据一实施方式，下通路孔H1和上通路孔H2中的每一个的深宽比可以约为通路孔H的高深宽比的一半，以便于随后将描述的通路孔蚀刻操作和金属填充操作。然而，根据一实施方式，下通路孔H1可以具有比上通路孔H2低的深宽比。这是因为，如稍后将参照图3在制造半导体器件10的方法中描述的，可以通过应用两个不同的蚀刻操作来形成下通路孔H1，下通路孔H1的宽度或平均宽度可以大于上通路孔H2的宽度或平均宽度。因此，下前通路V1可以具有比上前通路V2更大的宽度或平均宽度，以降低深宽比。此外，两个通路孔H1-H2的高度可以基本上彼此相等，两个通路V1-V2的高度也可以基本上彼此相等。
如稍后将在参照图3的制造半导体器件10的方法的描述中所述，下通路孔H1和上通路孔H2可以在不同步骤中单独形成。因此，即使这两个通路孔垂直连接，通路孔H的侧表面的其中这两个通路孔彼此连接处的部分也可能不像这两个通路孔H1-H2中的每一个的侧表面那样直，而是可能具有弯曲(或台阶)结构E，例如在上通路孔H1的左下边缘和/或右下边缘处。这可能至少是因为通路孔的顶部宽度(或直径)和底部宽度(或直径)可能彼此不同。因此，如图1所示，上通路孔H2的底部宽度BW和下通路孔H1的顶部宽度TW可以彼此不相等。然而，即使底部宽度BW和顶部宽度TW彼此相等或基本相等，也可能在通路孔H的连接表面处形成弯曲结构。
同时，如稍后将在参照图3的制造半导体器件10的方法的描述中所述，下前通路V1和上前通路V2也可以在不同步骤中形成。在这种情况下，根据一实施方式，在这两个通路结构之间可以有连接表面。该连接表面可以是下前通路V1的顶表面和上前通路V2的底表面的组合。
此外，如随后还描述的，与用于相关技术前通路的一个连续形成的通路孔相比，下和上通路孔H1-H2中的每一个具有较低的深宽比。因此，这两个垂直连接的通路孔H1-H2可以比相关技术的通路孔更容易且更简单地形成，此外，可以降低在通路孔H1-H2中产生空隙的风险。
半导体器件10还可以包括BEOL结构，该BEOL结构包括通路V和延伸至D2方向的多条金属线M1。通过各自的通路V分别连接至晶体管TR1和TR4的源极/漏极区接触插塞140的金属线M1可以向半导体器件10的其它电路元件(未示出)发送内部路由信号或从半导体器件10的其它电路元件(未示出)接收内部路由信号。金属线M1和通路V也可以由与形成上述源极/漏极区接触插塞140的材料相同或相似的材料形成。然而，根据一实施方式，这些金属结构，也就是，源极/漏极区接触插塞140、BPR 150、前通路FV、金属线M1和通路V，可以具有不同的金属成分。
第一至第三层间电介质(ILD)层L1-L3可以提供在半导体器件10中。第一ILD层L1可以将晶体管TR1-TR4的源极/漏极区130彼此隔离。第二ILD层L2可以将金属线M1和通路V彼此隔离，第三ILD层L3可以将BPR 150彼此隔离。ILD层L1-L3可以由与形成STI结构115的材料相同或相似的材料形成。
根据一实施方式，半导体器件10还可以包括载体晶片170。载体晶片170可以由可以为半导体器件10提供结构支撑的玻璃、陶瓷、硅等形成。载体晶片170可以基本上没有有源器件(例如，晶体管)或无源器件(例如，PN结器件)。
在图1所示的半导体器件10中，通路孔H和前通路FV被形成以将MOL结构(例如，源极/漏极区接触插塞140)连接至BPR 150。然而，本公开不限于此。根据实施方式，通路孔H和前通路FV也可以形成为将另一BSPDN结构连接到半导体器件10的另一正面结构。
在下文，将描述制造对应于包括前通路FV的半导体器件10的半导体器件的方法。
图2A至图2L示出了根据实施方式的用于制造基于BSPDN的半导体器件的方法的横截面图。图3示出了根据实施方式的参照图2A至图2L描述的方法的流程图。
通过下述参照图2A至图2L和图3的方法制造的基于BSPDN的半导体器件可以是或对应于图1所示的半导体器件10。因此，形成或包括在下面描述的中间或完成的半导体器件结构的各种结构或元件中的材料可以是半导体器件10的那些结构或元件的相同材料，并且下面可以省略其重复描述。下面可以使用用于描述图1中的半导体器件10的相同附图标记。
参照图2A，可以在衬底上形成至少一个纳米片堆叠，在衬底的一侧形成有STI结构(图3中的S10)。
根据一实施方式，包括牺牲层SL和沟道层CL的多个纳米片层可以从衬底105外延生长，并通过例如光刻和蚀刻(干法和/或湿法蚀刻)图案化，以获得多个纳米片堆叠N1-N4。牺牲层SL如此命名是因为这些层将被去除并被将由纳米片堆叠N1-N4中的每一个形成的晶体管的栅极结构取代。如此命名沟道层是因为这些层将形成纳米片堆叠N1-N4中的每一个的沟道结构。例如，牺牲层SL可以由包括35％的Ge和65％的Si的硅锗(SiGe)化合物形成，并且沟道层CL可以由硅(Si)形成。
可以在纳米片堆叠N1-N4之间形成的多个沟槽T中沉积STI结构115。当基于在光刻和蚀刻操作中使用的各个硬掩模结构(未示出)图案化纳米片堆叠N1-N4时，可以形成这些沟槽T。用于形成STI结构115的沉积技术可以是物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、溅射和/或电镀，但不限于此。
参照图2B，可以在纳米片堆叠和STI结构的顶表面上形成第一保护层，用于图案化通路孔的辅助层可以覆盖其上具有保护层的纳米片堆叠和STI结构(图3中的S20)。
根据一实施方式，由硅氮化物(例如，SiN)形成的第一保护层116可以通过例如诸如原子层沉积(ALD)的薄膜沉积技术共形地层叠在纳米片堆叠N1-N4的顶表面和侧表面以及STI结构115的顶表面上。诸如旋涂硬掩模(SOH)结构的辅助层117可以被沉积为覆盖由形成在其上的第一保护层116保护的纳米片堆叠N1-N4和STI结构115，并且被平坦化以促进后续的光刻和蚀刻操作。
根据一实施方式，辅助层117可以包含碳或碳聚合物，其可以使能形成比形成衬底105、ILD层L1-L3或STI结构115的硅、硅氧化物或硅氮化物更精确的高深宽比沟槽或通路孔。
参照图2C，可以蚀刻在该处将形成前通路孔的目标位置处的辅助层、第一保护层和STI结构，以在纳米片堆叠的一侧形成暴露衬底的表面的初步通路孔(图3中的S30)。
根据一实施方式，除了目标位置TP1之外，辅助层117的顶表面可以由硬掩模结构HM1掩蔽，将在该目标位置下方在纳米片堆叠N1-N4当中的所选定的纳米片堆叠N2的一侧形成前通路FV。可以从目标位置TP1处的辅助层117的顶表面通过第一保护层116和STI结构115执行初步蚀刻(例如，干法和/或湿法蚀刻)以到达衬底105的表面TS，从而形成具有高深宽比的初步通路孔PH。
通过该蚀刻操作，初步通路孔PH可以垂直穿透目标位置TP1下方的辅助层117、第一保护层116和STI结构115，并暴露纳米片堆叠N2和N3之间的衬底105的表面TS作为其底表面。此外，初步通路孔PH可以暴露辅助层117、第一保护层116和STI结构115的彼此垂直连接的表面作为其侧表面。STI结构115的暴露表面可以形成在衬底105的表面TS处封闭的下初步通路孔PH1，辅助层117和第一保护层116的暴露表面可以形成连接到下初步通路孔PH1的上初步通路孔PH2。
例如，衬底105的通过初步通路孔PH暴露的表面TS可以与STI结构的底表面共面。
这里，使用碳SOH结构的辅助层117形成的初步通路孔PH，即使其具有高深宽比，与用于前通路的相关技术通路孔相比，也可以采用更精确的通路孔形式。这是因为初步通路孔PH穿透基于碳的辅助层117，该碳基辅助层117使能更容易形成如上所述的高深宽比的通路孔。
参照图2D，可以从其上形成有第一保护层的纳米片堆叠中去除辅助层，以暴露下初步通路孔(图3中的S40)。
根据一实施方式，可以从辅助层117的顶表面剥离用于图案化初步通路孔PH的硬掩模结构HM1，且可以通过(例如)等离子体灰化操作去除辅助层117，该离子体灰化操作对于去除基于碳的掩模结构是可接受的。
当通过该灰化操作去除辅助层117时，其上有第一保护层116的纳米片堆叠N1-N4可以再次暴露。此外，随着辅助层117被去除，除了由第一保护层116的侧表面形成的部分之外的上初步通路孔PH2也可以被去除，仅留下纳米片堆叠N2和N3之间(也就是，在所选纳米片堆叠N2的一侧)的上初步通路孔PH2和下初步通路孔PH1的该部分。
参照图2E，下初步通路孔可以用牺牲通路结构填充并被第二保护层覆盖(图3中的S50)。
根据一实施方式，下初步通路孔PH1可以从其底表面填充牺牲通路结构118直至预定水平，该预定水平可对应于待形成的前通路FV的高度的约一半。例如，在该水平的牺牲通路结构118的顶表面可以稍微低于STI结构115的顶表面或者每个纳米片堆叠N1-N4的最低牺牲层SL的底表面。作为另一示例，在该水平的牺牲通路结构118的顶表面可以在STI结构115的顶表面或每个纳米片堆叠N1-N4的牺牲层S1当中最下面的牺牲层的底表面以下几纳米或更少。
根据一实施方式，牺牲通路结构118可以由相对于STI结构115和衬底105具有蚀刻选择性的材料形成。这是因为牺牲通路结构118是要通过例如湿法蚀刻被去除而不影响与下初步通路孔PH1中的牺牲通路结构118接触的STI结构115和衬底105的结构。例如，牺牲通路结构118可以由硅锗(SiGe)化合物形成。
可以使用PVD、CVD或PECVD(不限于此)在下初步通路孔PH1中沉积蚀刻选择性材料直至预定水平，以形成牺牲通路结构118。根据一实施方式，在蚀刻选择性材料是SiGe化合物的情况下，可以通过从形成下初步通路孔PH1的底表面的衬底105外延生长SiGe化合物来形成牺牲通路结构118。
根据一实施方式，可以在牺牲通路结构118的顶表面上形成第二保护层119，以防止该牺牲通路结构118在下一步骤中执行的外延工艺中向上生长。第二保护层119可以由与形成围绕下初步通路孔PH1中的牺牲通路结构118的侧表面的STI结构115相同的材料形成。然而，第二保护层119可以由仍然可以能够将纳米片堆叠N1-N4彼此隔离的不同材料形成。根据一实施方式，第二保护层119可以通过例如原子层沉积(ALD)形成，但不限于此，使得第二保护层119的顶表面与STI结构115的顶表面和纳米片堆叠N1-N4中的每个的牺牲层SL当中的最下面的牺牲层SL的底表面共面。
参照图2F，可以去除第一保护层，可以在纳米片堆叠处形成源极/漏极区，纳米片堆叠的牺牲层可以由栅极结构替代以形成晶体管，且形成第一ILD层以包围晶体管(图3中的S60)。
根据一实施方式，可以通过例如干法蚀刻(诸如反应离子蚀刻(RIE)，但不限于此)从纳米片堆叠N1-N4和STI结构115的顶表面去除第一保护层116，但不限于此。
此外，在该操作中，可以通过例如从衬底105和/或每个纳米片堆叠的沟道层CL外延生长，在纳米片堆叠N1-N4中的每个的两端形成源极/漏极区130。这里，在牺牲通路结构118由SiGe形成，并且源极/漏极区130从衬底105和/或沟道层CL外延生长的情况下，牺牲通路结构118的SiGe可以倾向于也进一步外延生长。因此，第二保护层119可以在之前的步骤(S50)中形成在牺牲通路结构118上。
牺牲层SL可以通过例如化学氧化物去除(COR)蚀刻被从每个纳米片堆叠去除，并由栅极结构(未显示)替代，使得沟道层CL被栅极结构围绕以形成沟道结构120，从而形成晶体管TR1-TR4。
第一ILD层L1可以通过例如PVD、CVD、PECVD、溅射和/或电镀在晶体管TR1-TR4上形成，以覆盖其源极/漏极区130。根据一实施方式，第一ILD层L1可以形成在辅助层117形成在纳米片堆叠N1-N4上方以图案化初步通路孔PH的相同位置。
参照图2G，可以通过在牺牲通路结构上方的位置处图案化第一ILD层和第二保护层来形成用于上前通路的上通路，可以通过去除牺牲通路结构来形成用于下前通路的下通路孔，从而形成包括下通路孔和上通路孔的通路孔，以用前通路填充(图3中的S70)。
根据一实施方式，第一ILD层L1的顶表面可以由另一硬掩模结构HM2掩蔽，但目标位置TP2除外，该目标位置TP2对应于先前步骤中在辅助层117的顶表面标记的目标位置TP1。蚀刻(例如，干蚀刻和/或湿蚀刻)可以从目标位置TP2处的第一ILD层L1的顶表面，穿过第一ILD层L1、第二保护层119和牺牲通路结构118到达衬底105的表面TS来执行，以形成具有高深宽比的通路孔H，用于形成前通路FV。
根据一实施方式，该步骤中的蚀刻操作可以在两个子步骤进行。在第一子步骤中，可以通过例如诸如反应离子蚀刻(RIE)的干法蚀刻来蚀刻第一ILD层L1和第二保护层119。由于该第一子步骤蚀刻是为了形成用于具有低深宽比的上前通路V2的上通路孔H2，所以与形成用于具有高深宽比的前通路的相关技术的通路孔相比，可以降低图案化难度。
在第二子步骤中，可以通过基于牺牲通路结构118中包含的材料相对于形成下通路孔H1的侧表面和底表面的STI结构115和衬底105中包含的材料的蚀刻选择性的湿法蚀刻去除牺牲通路结构118，形成下前通路V1的下通路孔H1。换句话说，当牺牲通路结构118被湿蚀刻剂或溶剂去除时，STI结构115和衬底105可以保持完整或不受湿蚀刻剂或溶剂影响。例如，当牺牲通路结构118由SiGe形成时，相对于形成衬底105和STI结构115的硅、硅氧化物和/或硅氮化物，乙酸(CH3COOH)、过氧化氢(H2O2)、氢氟酸(HF)或其化合物可以用于湿法蚀刻剂，但不限于此。由于该第二子步骤蚀刻是为了形成也具有低深宽比的下通路孔H1，所以图案化难度可以比形成用于前通路的相关技术的通路孔小得多。
这里，根据一实施方式，下通路孔H1通过在下初步通路孔PH1中应用上述蚀刻(湿法蚀刻)牺牲通路结构118而获得，该下初步通路孔PH1通过先前步骤(S30)中的初步蚀刻形成，下通路孔H1可以具有比下初步通路孔PH1更大的宽度或平均宽度。根据一实施方式，该宽度或平均宽度也可以大于上通路孔H2的宽度。因此，根据一实施方式，下通路孔H1可以具有比上通路孔H2低的深宽比。
此外，由于下和上通路孔H1-H2可以在两个不同的子步骤中单独形成，以形成连接的通路孔H，所以在两个通路孔相接的通路孔H的侧表面的一部分，例如，在上通路孔H1的左下边缘和/或右下边缘，可能存在弯曲(或台阶)结构E。由于这种弯曲结构，上通路孔H2的底部宽度BW和下通路孔H1的顶部宽度TW可能彼此不相等。此外，由于在上一个步骤(S70)中通过在第一ILD层L1之后穿透薄的第二保护层119来形成上通路孔H2，所以下通路孔H1的左上边缘和/或右上边缘可以在未被下通路孔蚀刻去除的第二保护层119之下。
参照图2H，可以用通路材料填充包括下通路孔和上通路孔的通路孔，以获得由纳米片堆叠形成的晶体管的前通路(图3中的S80)。
根据一实施方式，可以从第一ILD层L1的顶表面剥离用于图案化包括下和上通路孔H1-H2的通路孔H的硬掩模结构HM2，且可以在通路孔H中填充通路材料并将其平坦化以获得前通路FV。
通路材料可以通过例如CVD、PVD或PECVD在通路孔H中形成，但不限于此，并被平坦化以在由选定纳米片堆叠N2形成的晶体管T2的一侧形成前通路FV。在通路材料平坦化之后，前通路FV的顶表面可以与围绕晶体管TR1-TR4的第一ILD层L1的顶表面共面。
根据一实施方式，通路材料可以填充在下通路孔H1中以形成下前通路V1，然后可以连续填充在上通路孔H2中以形成上前通路V2。这里，下前通路V1的左上边缘和右上边缘可以形成在第二保护层119下方，该第二保护层119在先前的步骤(S70)中没有被下通路孔蚀刻去除。
由于前通路FV形成于通路孔H中，该通路孔H包括如前一步骤(S70)所述的分开地在两个不同的子步骤中形成的下和上通路孔H1-H2，所以根据本实施方式的前通路FV还可以避免在通路孔H的底部产生空隙的风险，该风险在通路材料填充于前通路的相关技术通路孔中时发生。
此外，根据实施方式，由于下通路孔H1具有比上通路孔H2大的宽度或平均宽度，如前一步骤(S70)所述，所以填充于其中的下前通路V1可以具有比上前通路V2更大的宽度或平均宽度和更高的深宽比。
参照图2I，可以在晶体管上的第一ILD层中图案化用于MOL结构的接触通路孔，以横向暴露前通路，且MOL结构可以形成于接触通路孔中，以连接至前通路(图3中的S90)。
根据一实施方式，可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)对第一ILD层L1进行图案化，以形成分别暴露晶体管TR1-TR4的源极/漏极区130的接触通路孔CH。此时，暴露晶体管TR2的源极/漏极区130的接触通路孔CH也可以形成为横向暴露前通路FV。
可以在每个接触通路孔CH中填充通路材料，以在每个晶体管TR1-TR4的源极/漏极区130上形成源极/漏极区接触插塞140，并将其平面化。这里，填充在暴露晶体管T2的源极/漏极区130的接触通路孔CH中的源极/漏极区接触插塞140可以横向连接到前通路FV。此外，由于填充在接触通路孔CH中的通路材料的平坦化，源极/漏极区接触插塞140的顶表面可以与第一ILD层L1和前通路FV的顶表面共面。
参照图2J，可以在第一ILD层上形成第二ILD层，并且可以在第二ILD层中形成BEOL结构，可以在BEOL结构上形成载体晶片，从而形成中间半导体器件(图3中的S100)。
根据一实施方式，可以通过例如PVD、CVD、PECVD、溅射和/或电镀在第一ILD层L1、前通路FV和源极/漏极区接触插塞140的共面顶表面上形成第二ILD层L2。可以在如此形成的第二ILD层L2上执行单镶嵌操作和/或双镶嵌操作，以在第二ILD层L2中形成包括金属线M1和通路V的BEOL结构。在BEOL结构中，金属线M1和通路V中的一些可以分别连接到晶体管TR1和TR4的源极/漏极区接触插塞140，如图2J所示。
载体晶片170可以结合至包括金属线M1和通路V的BEOL结构的顶表面，以形成中间半导体器件。
参照图2K，可以将前一步骤中获得的中间半导体器件倒置，以向上暴露衬底，且衬底可以被图案化，并由第三ILD层替代(图3中的S110)。
根据一实施方式，可以将前一步骤(S100)中获得的中间半导体器件上下翻转，使得衬底105的背面可以朝上，且载体晶片170可以朝下。
衬底105的至少一部分可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)被图案化，并由ILD材料替代，以形成第三ILD层L3。
图2K显示了部分衬底105保留在STI结构115的部分之间在晶体管TR1-TR4上方。然而，根据一实施方式，衬底105可以被完全去除，以由第三ILD层L3代替。
参照图2L，第三ILD层可以被图案化以形成连接到前通路的BPR，从而形成包括连接到BPR的前通路的基于BSPDN的半导体器件(图3中的S120)。
根据一实施方式，可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)对第三ILD层L3进行图案化，以形成用于BSPDN的多个BPR 150。第三ILD层L3可以被图案化，使得BPR 150中的一个可以垂直形成在前通路FV上方并与其连接。
因此，可以获得包括前通路FV的基于BSPDN的半导体器件10，如图2L所示。该基于BSPDN的半导体器件10可以如图1所示再次上下翻转以用于进一步处理。
同时，以上方法中为前通路FV形成的通路孔H可能因为弯曲结构E而具有不完整的通路结构，弯曲结构E可能形成在上通路孔H2的左下边缘和/或右下边缘，如图2G所示。当在不同的步骤中分别形成下通路孔H1和上通路孔H2时，可能形成弯曲结构E。当通路材料在单个步骤中连续沉积在下通路孔H1和上通路孔H2中以形成单一结构前通路FV时，该弯曲结构E可以防止通路材料完全填充下通路孔H1的左上边缘或右上边缘。因此，下面描述基于BSPDN的半导体器件的替代结构及其制造方法。
图4示出了根据一实施方式的半导体器件的横截面图，在该半导体器件中，至少一个晶体管连接至BSPDN结构中的BPR。
图4所示的半导体器件40可以包括形成半导体器件10的相同结构元件。因此，这里省略了其重复描述，下面仅描述半导体器件40的不同方面。
根据一实施方式，半导体器件40的前通路FV'也可以包括下前通路V1'和上前通路V2'，如图1的半导体器件10所示。然而，除了在不同的步骤中分开形成下通路孔H1'和上通路孔H2'以形成通路孔H'之外，下前通路V1'和上前通路V2'也可以在不同的步骤中形成，这将在下面参照图5A至图5F描述。此外，在下通路孔H1'中填充通路材料的方向可以与在上通路孔H2'中填充通路材料的方向相反。因此，根据一实施方式，连接可以存在或可以形成于上前通路V2'的底表面和下前通路V1'的顶表面之间。
此外，根据一实施方式，硅化物层C可以存在于在通路孔H'中相互接触的上前通路V2'的底表面和下前通路V1'的顶表面之间形成的连接表面处。硅化物层C可以包括钴、钛、钨或其组合，但不限于此。
图5A至图5F示出了根据实施方式的用于制造半导体器件的另一方法的横截面图，该半导体器件包括基于BSPDN的半导体器件。图6示出了根据实施方式的参照图5A至图5F描述的方法的流程图。
通过下述参照图5A至图5F和图6的方法制造的基于BSPDN的半导体器件可以是或对应于图4所示的半导体器件40。因此，形成或包括在下面描述的中间或完成的半导体器件结构的各种结构或元件中的材料可以是半导体器件40的那些结构或元件的相同材料，并且下面可以省略其重复描述。下面可以使用用于描述图4中的半导体器件40的相同附图标记。
此外，制造半导体器件4的方法可以与制造半导体器件10的方法相同或相似，直至参照图2F所述的步骤(图3中的S60)。因此，此后开始制造半导体器件40的方法。
参照图5A，可以在第一ILD层L1中图案化用于上前通路的上通路孔和用于与上通路孔横向连接的MOL结构的接触通路，并且上前通路和MOL结构可以被分别填充在其中，以彼此连接(图6中的S70a)。
根据一实施方式，可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)对第一ILD层L1进行图案化，以形成暴露其下方的初步下通路孔PH1中的牺牲通路结构118的上通路孔H2'，并形成分别暴露晶体管TR1-TR4的源极/漏极区130的接触通路孔CH。此时，暴露晶体管TR2的源极/漏极区130的接触通路孔CH可以形成为横向连接到上通路孔H2'。
通路材料可以被分别填充在上通路孔H2'和接触通路孔CH中，以分别在晶体管TR1-TR4的源极/漏极区130上形成上前通路V2'和源极/漏极区接触插塞140，并进行平坦化。这里，填充在暴露晶体管TR2的源极/漏极区130的接触通路孔CH中的源极/漏极区接触插塞140可以横向连接到上前通路V2'。此外，由于填充在上通路孔H2'和接触通路孔CH中的通路材料的平坦化，上前通路V2'和源极/漏极区接触插塞140的顶表面可以与第一ILD层L1的顶表面共面。
同时，当上通路孔H2'形成并用通路材料填充以形成接触在其下的暴露的牺牲通路结构118的上前通路V2'时，上前通路V2'的底表面和/或暴露的牺牲通路结构118的顶表面可以被硅化，从而在上前通路V2'和牺牲通路结构118之间形成硅化物层C。这种硅化可以发生，因为上前通路V2'可以包括金属或金属化合物，诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、钴(Co)、钼(Mo)、钌(Ru)等，而牺牲通路结构118可以包括硅化合物，诸如SiGe。
参照图5B，可以在第一ILD层上形成第二ILD层，可以在第二ILD层中形成BEOL结构，并且可以在BEOL结构上形成载体晶片，从而形成中间半导体器件(图6中的S80a)。
根据一实施方式，可以通过例如PVD、CVD、PECVD、溅射和/或电镀在第一ILD层L1、上前通路V2'和源极/漏极区接触插塞140的共面顶表面上形成第二ILD层L2。可以在如此形成的第二ILD层L2上执行单镶嵌操作和/或双镶嵌操作，以在第二ILD层L2中形成包括金属线M1和通路V的BEOL结构。在BEOL结构中，金属线M1和通路V中的一些可以分别连接到晶体管TR1和TR4的源极/漏极区接触插塞140，如图5B所示。
载体晶片170可以结合至包括金属线M1和通路V的BEOL结构的顶表面，以形成中间半导体器件。
参照图5C，可以将前一步骤中获得的中间半导体器件上下翻转，以向上暴露衬底，且衬底可以被图案化并由第三ILD层L3替代(图6中的S90a)。
根据一实施方式，可以将前一步骤(S80a)中获得的中间半导体器件上下翻转，使得衬底105的背面可以朝上，且载体晶片170可以朝下。
衬底105的至少一部分可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)被图案化，并由ILD材料替代，以形成第三ILD层L3。
图5C显示了部分衬底105保留在STI结构115的部分之间在晶体管TR1-TR4上方。然而，根据一实施方式，衬底105可以被完全去除，以由第三ILD层L3代替。
参照图5D，可以图案化第三ILD层以形成暴露掩埋在STI结构中的牺牲通路结构的BPR沟槽(图6中的S100a)。
根据一实施方式，可以通过例如光刻和蚀刻(干法和/或湿法蚀刻)图案化第三ILD层L3，以形成多个BPR沟槽BT，使得用于BPR 150的BPR沟槽BT中的一个可以暴露牺牲通路结构118的底表面(现在为翻转后的结构中的顶表面)。
参照图5E，可以通过去除经BPR沟槽暴露的牺牲通路结构来形成下通路孔，从而经其下方的下通路孔暴露上前通路(图6中的S110a)。
根据一实施方式，可以通过基于牺牲通路结构118中包含的材料相对于STI结构115中包含的形成下通路孔H1'的侧表面的材料的蚀刻选择性的湿法蚀刻去除牺牲通路结构118，形成用于下前通路V1'的下通路孔H1'。换句话说，当牺牲通路结构118被湿蚀刻剂或溶剂去除时，STI结构115可以保持完整或者不受湿蚀刻剂或溶剂影响。例如，当牺牲通路结构118由SiGe形成时，可以使用乙酸(CH3COOH)、过氧化氢(H2O2)、氢氟酸(HF)或其化合物用于相对于形成STI结构115的硅氧化物或硅氮化物的湿蚀刻剂。由于该蚀刻操作是为了形成具有低深宽比的下通路孔H1'，所以图案化难度可能比形成用于前通路的相关技术的通路孔小得多。
根据一实施方式，当通过以上蚀刻操作去除牺牲通路结构118时，可以暴露形成在牺牲通路结构118的顶表面(现为底表面)和/或上前通路V2'的底表面上的硅化物层C(如果有)。
此外，根据一实施方式，由于在先前步骤(S30)中应用于下通路孔H1'的初步蚀刻，下通路孔H1'可以具有比下初步通路孔PH1更大的宽度或平均宽度。根据一实施方式，该宽度或平均宽度也可以大于上通路孔H2'的宽度。因此，根据一实施方式，下通路孔H1'可以具有比上通路孔H2'更大的深宽比。
参照图5F，可以分别用下前通路和BPR填充彼此连接的下通路孔和BPR沟槽，从而获得包括连接至BPR的前通路的基于BSPDN的半导体器件(图6中的S120a)。
根据一实施方式，可以用通路材料填充下通路孔H1'，以形成连接至具有硅化物层C(如果有)的在之前形成的上前通路V2'的下前通路V1'，从而形成前通路FV'。连续地，BPR沟槽BT可以用相同的通路材料填充，并且被平坦化以形成BPR 150。可以通过例如CVD、PVD或PECVD将通路材料填充到下通路孔H1'和BPR沟槽BT中。
此外，根据实施方式，如前一步骤(S110a)中描述，由于下通路孔H1'具有比上通路孔H2'更大的宽度或平均宽度，所以填充于其中的下前通路V1'可以具有比上前通路V2'更大的宽度或平均宽度和更大的深宽比。
因此，可以获得包括前通路FV'的基于BSPDN的半导体器件40，如图5F所示，并且其被再次翻转，如图4所示，用于进一步处理。
如上所述，通过在不同步骤分开形成垂直连接的下通路孔和上通路孔以及连续地或在不同步骤填充通路材料，可以获得前通路。因此，可以增加通路图案化(蚀刻工艺)裕度和金属填充裕度。此外，在制造半导体器件的背面结构中，也可以促进前通路覆盖背面，并且可以改善通路金属电阻特性。
图7是根据一示例实施方式的包括一个或更多个如图1和图4所示的基于BSPDN的半导体器件的电子装置的示意性框图。
参照图7，电子装置4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和缓冲随机存取存储器(RAM)4500。根据实施方式，电子装置4000可以是移动装置，诸如智能手机或平板电脑，但不限于此。
应用处理器4100可以控制电子装置4000的操作。通信模块4200被实现为执行与外部装置的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储器件4400被实现为存储用户数据。存储器件4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)器件等。如上所述，存储器件4400可以执行映射数据和用户数据的缓存。
缓冲RAM 4500可以临时存储用于电子装置4000的处理操作的数据。例如，缓冲RAM4500可以是易失性存储器，诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
虽然图7中未显示，但电子装置4000可以进一步包括至少一个传感器，诸如图像传感器。电子装置4000中的至少一个部件可以包括图1和图4所示的一个或多个基于BSPDN的半导体器件10和40。
前述内容是示例性实施方式的说明，不被解释为限制发明构思。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在本质上不脱离发明构思的情况下，在以上实施方式中的许多修改是可能的。

Claims (20)

1.一种半导体器件，包括：
至少一个晶体管、正面结构和背面结构，所述正面结构相对于所述晶体管与所述背面结构相对设置；以及
前通路，形成在所述晶体管的一侧，并将所述正面结构连接到所述背面结构，
其中，所述前通路形成在由彼此垂直连接的下通路孔和上通路孔形成的通路孔中，以及
其中，所述通路孔在其侧表面具有弯曲结构，在所述弯曲结构处，所述下通路孔连接到所述上通路孔。
2.根据权利要求1所述的半导体器件，其中，所述下通路孔的高度和所述上通路孔的高度基本上彼此相等。
3.根据权利要求1所述的半导体器件，其中，所述下通路孔的深宽比大于所述上通路孔的深宽比。
4.根据权利要求1所述的半导体器件，其中，所述上前通路的底部宽度小于所述下前通路的顶部宽度。
5.根据权利要求1所述的半导体器件，其中，所述晶体管是纳米片晶体管或鳍式场效应晶体管(FinFET)，
其中，所述下前通路的顶表面处于与形成在所述晶体管的一侧的浅沟槽隔离(STI)结构的顶表面基本相同的水平或低于所述顶表面的水平，以及
其中，所述上前通路被层间电介质(ILD)结构横向围绕。
6.根据权利要求1所述的半导体器件，其中，所述正面结构是形成在所述晶体管的源极/漏极区上的源极/漏极区接触插塞，以及
其中，所述背面结构是背面配电网络(BSPDN)结构。
7.根据权利要求1所述的半导体器件，其中，连接表面形成在所述下前通路和所述上前通路之间。
8.根据权利要求7所述的半导体器件，其中，所述连接表面包括硅化物层。
9.一种半导体器件，包括：
至少一个晶体管、正面结构和背面结构，所述正面结构相对于所述晶体管与所述背面结构相对设置；以及
前通路，形成在所述晶体管的一侧并将所述正面结构连接到所述背面结构，
其中，所述前通路形成在由彼此垂直连接的下通路孔和上通路孔形成的通路孔中，以及
其中，在所述下前通路和所述上前通路之间形成连接表面。
10.根据权利要求9所述的半导体器件，其中，所述连接表面包括硅化物层。
11.根据权利要求9所述的半导体器件，其中，所述通路孔在其侧表面具有弯曲结构，在所述弯曲结构处，所述下通路孔连接到所述上通路孔。
12.根据权利要求9所述的半导体器件，其中，所述晶体管是纳米片晶体管或鳍式场效应晶体管(FinFET)，
其中，所述下前通路的顶表面处于与形成在所述晶体管的一侧的浅沟槽隔离(STI)结构的顶表面基本相同的水平或低于所述顶表面的水平，以及
其中，所述上前通路被层间电介质(ILD)结构横向围绕。
13.一种制造半导体器件的方法，所述方法包括以下操作：
(a)提供形成在衬底上的至少一个晶体管结构，在所述至少一个晶体管结构的一侧形成有隔离结构；
(b)在所述晶体管结构上形成辅助层；
(c)在所述晶体管结构的一侧形成初步通路孔，所述初步通路孔垂直穿透所述辅助层和所述隔离结构；
(d)去除在所述晶体管结构的一侧的所述辅助层，在所述隔离结构中留下所述初步通路孔的下部；
(e)用牺牲通路结构填充所述初步通路孔的所述下部；
(f)在所述晶体管结构上形成隔离层；
(g)在所述晶体管结构的一侧形成穿透所述隔离结构的上通路孔，以及通过去除所述牺牲通路结构形成下通路孔；
(h)在所述上通路孔中形成上前通路，以及在所述下通路孔中形成下前通路；以及
(i)在所述晶体管结构上形成所述半导体器件的正面结构以连接到所述上前通路，以及形成所述半导体器件的背面结构以连接到所述下前通路。
14.根据权利要求13所述的方法，其中，所述牺牲通路结构至少相对于所述隔离结构具有蚀刻选择性。
15.根据权利要求14所述的方法，其中，所述辅助层包括基于碳的材料。
16.根据权利要求15所述的方法，进一步包括在所述晶体管结构上形成所述隔离结构之前，在所述牺牲通路结构上形成保护层，以及
其中，当穿透所述隔离结构以形成所述上通路孔时，所述保护层也被穿透。
17.根据权利要求13所述的方法，其中，所述正面结构是形成在所述晶体管结构的源极/漏极区上的源极/漏极区接触插塞，以及
其中，所述背面结构是背面配电网络(BSPDN)结构。
18.根据权利要求13所述的方法，其中，操作(g)包括形成向下至所述牺牲通路结构的所述上通路孔，以及通过去除所述牺牲通路结构来连续形成所述下通路孔，从而获得包括彼此连接的所述上通路孔和所述下通路孔的通路孔，以及
其中，在操作(h)中，通路材料被连续沉积在所述下通路孔和所述上通路孔中，以形成前通路，所述前通路包括在所述通路孔中彼此垂直连接的所述下前通路和所述上前通路，以及
其中，在操作(i)中，所述正面结构和所述背面结构通过所述前通路彼此连接。
19.根据权利要求13所述的方法，其中，在操作(g)和(h)中，形成所述上通路孔，并将所述上前通路填充在所述上通路孔中，之后，将通过操作(g)获得的其中形成有所述上前通路的中间半导体器件上下翻转，并且通过去除所述牺牲通路结构来形成所述下通路孔，并将所述下前通路填充在所述下通路孔中。
20.根据权利要求19所述的方法，其中，在操作(g)和(h)中，在所述牺牲通路结构的顶表面或所述上前通路的底表面上形成硅化物层。
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