KR20220009845A - 3 차원 메모리 디바이스 및 방법 - Google Patents

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Abstract

실시 예들에 따르면, 메모리 어레이는 다중 패터닝 공정으로 형성된다. 실시 예에서, 제1 트렌치가 다중 층 스택 내에 형성되고 제1 전도성 물질이 제1 트렌치 내로 퇴적된다. 제1 전도성 물질을 퇴적한 후, 제2 트렌치가 다층 스택 내에 형성되고, 제2 전도성 물질이 제2 트렌치 내로 퇴적된다. 제1 전도성 물질 및 제2 전도성 물질이 에칭된다.

Description

3 차원 메모리 디바이스 및 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 7월 16일에 출원된 미국 가출원 번호 제63/052,508호의 이익을 주장하며, 이에 의해 이 출원은 본 명세서에 참조로 포함된다.
반도체 메모리는 예로서 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 디바이스를 포함하는 전자적 응용을 위한 집적 회로에 사용된다. 반도체 메모리에는 두 가지 주요 범주가 있다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 RAM(Random Access Memory)을 포함하며 이는 두 개의 하위 범주, SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)으로 더 나눌 수 있다. SRAM과 DRAM 둘 다는 전원이 공급되지 않을 때 그들이 저장한 정보를 잃을 것이기 때문에 휘발성이다.
한편, 비휘발성 메모리는 그에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도 및 작은 크기를 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처들이 축척에 따라 그려지지 않는다는 것을 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1은 일부 실시 예에 따른 랜덤 액세스 메모리의 블록도이다.
도 2a 및 2b는 일부 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 3a 내지 도 13d는 일부 실시 예에 따른 메모리 어레이의 제조에서 중간 단계의 다양한 도면이다.
도 14a 및 14b는 일부 다른 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 15a 및 15b는 일부 다른 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 16a 및 16b는 일부 다른 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 17a 및 17b는 일부 다른 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 18a 및 18b는 일부 다른 실시 예에 따른 메모리 어레이의 다양한 도면이다.
도 19a 내지 20b는 일부 다른 실시 예에 따른 메모리 어레이의 제조에서 중간 단계의 다양한 도면이다.
본 개시는 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
다양한 실시 예에 따르면, 메모리 어레이에 대한 워드 라인은 다중 패터닝 공정에 의해 형성되며, 여기서 메모리 어레이에 대한 워드 라인의 제1 부분 및 트랜지스터의 제1 서브 세트는 제1 패터닝 공정에서 형성되고, 메모리 어레이에 대한 워드 라인의 제2 부분 및 트랜지스터의 제2 서브 세트는 후속적으로 제2 패터닝 공정에서 형성된다. 따라서, 메모리 어레이의 열의 종횡비는 개선될 수 있는 한편, 형성 동안 피처의 비틀림 또는 붕괴가 방지된다.
도 1은 일부 실시 예에 따른 랜덤 액세스 메모리(50)의 블록도이다. 랜덤 액세스 메모리(50)는 메모리 어레이(52), 행 디코더(54) 및 열 디코더(56)를 포함한다. 메모리 어레이(52), 행 디코더(54) 및 열 디코더(56)는 각각 동일한 반도체 다이의 일부일 수 있거나, 상이한 반도체 다이들의 일부일 수 있다. 예를 들어, 메모리 어레이(52)는 제1 반도체 다이의 일부일 수 있는 반면, 행 디코더(54) 및 열 디코더(56)는 제2 반도체 다이의 일부일 수 있다.
메모리 어레이(52)는 메모리 셀(58), 워드 라인(62) 및 비트 라인(64)을 포함한다. 메모리 셀(58)은 행과 열로 배열된다. 워드 라인(62) 및 비트 라인(64)은 메모리 셀(58)에 전기적으로 연결된다. 워드 라인(62)은 메모리 셀(58)의 행을 따라 연장되는 전도성 라인이다. 비트 라인(64)은 메모리 셀(58)의 열을 따라 연장되는 전도성 라인이다.
행 디코더(54)는 예를 들어 정적 CMOS 디코더, 의사(pseudo)-NMOS 디코더 등일 수 있다. 동작 중에, 행 디코더(54)는 행에 대한 워드 라인(62)을 활성화함으로써 메모리 어레이(52)의 행에서 원하는 메모리 셀(58)을 선택한다. 열 디코더(56)는 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있고, 라이터 드라이버(write driver), 감지 증폭기, 이들의 조합 등을 포함할 수 있다. 동작 중에, 열 디코더(56)는 선택된 행의 메모리 어레이(52)의 열로부터 원하는 메모리 셀(58)에 대한 비트 라인(64)을 선택하고, 비트 라인(64)을 사용하여 선택된 메모리 셀(58)로부터 데이터를 판독하거나 데이터를 기입한다.
도 2a 및 2b는 일부 실시 예에 따른 메모리 어레이(52)의 다양한 도면이다. 도 2a는 메모리 어레이(52)의 회로도이다. 도 2b는 메모리 어레이(52)의 부분의 3 차원 도면이다.
메모리 어레이(52)는 NOR 플래시 메모리 어레이와 같은 플래시 메모리 어레이; DRAM 또는 SRAM과 같은 고속 메모리 어레이; RRAM 또는 MRAM 등과 같은 비휘발성 메모리 등이다. 각 메모리 셀(58)은 박막 트랜지스터(TFT)(68)를 포함하는 플래시 메모리 셀이다. 각 TFT(68)의 게이트는 각각의 워드 라인(62)에 전기적으로 연결되고, 각 TFT(68)의 제1 소스/드레인 영역은 전기적으로 각각의 비트 라인(64)에 연결되고, 각각의 TFT(68)의 제2 소스/드레인 영역은 (접지에 전기적으로 연결된) 각각의 소스 라인(66)에 전기적으로 연결된다. 메모리 어레이(52)의 동일한 행에 있는 메모리 셀(58)은 공통 워드 라인(62)을 공유하는 반면, 메모리 어레이(52)의 동일한 열에 있는 메모리 셀은 공통 비트 라인(64) 및 공통 소스 라인(66)을 공유한다.
메모리 어레이(52)는 인접하는 워드 라인(62) 사이에 위치된 유전체 층(72)을 갖는 다수의 배열된 전도성 라인(예를 들어, 워드 라인(62))을 포함한다. 워드 라인(62)은 하부 기판의 주요 표면에 평행한 제1 방향(D1)으로 연장된다(도 2b에는 도시되지 않았지만, 도 3a 내지 21b와 관련하여 아래에서 더 자세히 논의된다). 워드 라인(62)은 하부 워드 라인(62)이 상부 워드 라인(62)의 끝점보다 길고 측면으로 연장되도록 계단 배열을 가질 수 있다. 예를 들어, 도 2b에서, 워드 라인(62)의 다중 적층된 층은 최상단 워드 라인(62A)이 최단 라인이고 최하단 워드 라인(62B)이 최장 라인인 것으로 도시된다. 워드 라인(62)의 각각의 길이는 하부 기판을 향해 연장하는 방향으로 증가한다. 이러한 방식으로, 각각의 워드 라인(62)의 부분은 메모리 어레이(52) 위에서 액세스 가능할 수 있고, 따라서 전도성 컨택이 각 워드 라인(62)의 노출된 부분까지 형성될 수 있다.
메모리 어레이(52)는 비트 라인(64) 및 소스 라인(66)과 같은 다수의 배열된 전도성 라인을 더 포함한다. 비트 라인(64) 및 소스 라인(66)은 제1 방향(D1) 및 하부 기판의 주요 표면에 수직인 제2 방향(D2)으로 연장된다. 유전체 층(74)이 비트 라인(64)과 소스 라인(66)의 인접한 것들 사이에 배치되고 이들을 분리시킨다. 각 메모리 셀(58)의 경계는 교차하는 워드 라인(62)과 함께 비트 라인(64)과 소스 라인(66)의 쌍에 의해 정의된다. 유전체 플러그(76)는 비트 라인(64)과 소스 라인(66)의 인접한 쌍 사이에 배치되고 이들을 분리시킨다. 도 2a 및 2b는 소스 라인(66)에 대한 비트 라인(64)의 특정 배치를 도시하고 있지만, 비트 라인(64) 및 소스 라인(66)의 배치는 다른 실시 예에서 뒤집어질 수 있다는 것을 인식해야 한다.
메모리 어레이(52)는 강유전체 스트립(84) 및 반도체 스트립(82)을 더 포함한다. 강유전체 스트립(84)은 워드 라인(62)과 접촉한다. 반도체 스트립(82)은 강유전체 스트립(84)과 유전체 층(74) 사이에 배치된다.
반도체 스트립(82)은 메모리 셀(58)의 TFT(68)를 위한 채널 영역을 제공한다. 예를 들어, (예를 들어, 대응하는 TFT(68)의 각각의 문턱 전압(Vth)보다 높은) 적절한 전압이 대응하는 워드 라인(62)을 통해 인가될 때, 워드 라인(62)과 교차하는 반도체 스트립(82)의 영역은 전류가 비트 라인(64)으로부터 소스 라인(66)으로(예를 들어, 방향(D1)으로) 흐르도록 허용할 수 있다.
강유전체 스트립(84)은 강유전체 스트립(84)을 가로 질러 적절한 전압 차를인가함으로써 2 개의 상이한 방향 중 하나로 분극될 수 있는 데이터 저장 층이다. 강유전체 스트립(84)의 특정 영역의 분극 방향에 따라, 대응하는 TFT(68)의 문턱 전압은 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 강유전체 스트립(84)의 영역이 제1 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 강유전체 스트립(84)의 영역이 제2 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 높은 문턱 전압을 가질 있다. 두 문턱 전압 사이의 차이는 문턱 전압 시프트라고 할 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(58)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 적도록) 만든다. 따라서, 메모리 어레이(52)는 또한 강유전체 랜덤 액세스 메모리(FERAM) 어레이로 지칭될 수 있다.
특정 메모리 셀(58)에 대한 쓰기 동작을 수행하기 위해, 쓰기 전압이 메모리 셀(58)에 대응하는 강유전체 스트립(84)의 영역에 걸쳐 인가된다. 쓰기 전압은 예를 들어 적절한 전압을 메모리 셀(58)에 대응하는 워드 라인(62), 비트 라인(64) 및 소스 라인(66)에 인가함으로써 인가될 수 있다. 강유전체 스트립(84)의 영역에 걸쳐 쓰기 전압을 인가함으로써, 강유전체 스트립(84)의 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 TFT(68)의 대응하는 문턱 전압은 낮은 문턱 전압에서 높은 문턱 전압으로(또는 그 반대로) 스위칭될 수 있고, 따라서 디지털 값이 메모리 셀(58)에 저장될 수 있다. 워드 라인(62) 및 비트 라인(64)이 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 기입될 수 있다.
특정 메모리 셀(58)에 대한 읽기 동작을 수행하기 위해, 읽기 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 메모리 셀(58)에 대응하는 워드 라인(62)에 인가된다. 강유전체 스트립(84)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(58)의 TFT(68)는 턴온될 수 있거나 턴온되지 않을 수 있다. 그 결과, 비트 라인(64)은 소스 라인(66)을 통해 (예를 들어, 접지로) 방전되거나 방전되지 않을 수 있고, 따라서 메모리 셀(58)에 저장된 디지털 값이 결정될 수 있다. 워드 라인(62)과 비트 라인(64)이 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 그로부터 판독될 수 있다.
도 3a 내지 도 15b는 일부 실시 예에 따른 메모리 어레이(52)의 제조에서 중간 단계의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 메모리 어레이(52)의 3 차원 도면이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b 및 15b는 도 12a의 기준 단면 B-B를 따라 도시된 단면도이다.
도 3a 및 3b에서, 기판(102)이 제공된다. 기판(102)은 (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체 층 상에 형성된 반도체 물질의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시 예에서, 기판(102)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)은 유전체 물질을 포함할 수 있다. 예를 들어, 기판(102)은 유전체 기판일 수 있거나, 반도체 기판 상에 유전체 층을 포함할 수 있다. 유전체 기판에 허용 가능한 유전체 물질은 실리콘 산화물과 같은 산화물; 질화 규소과 같은 질화물; 탄화 규소과 같은 탄화물; 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 일부 실시 예에서, 기판(102)은 탄화 규소로 형성된다.
다층 스택(104)이 기판(102) 위에 형성된다. 다층 스택(104)은 교번하는 제1 유전체 층(104A) 및 제2 유전체 층(104B)을 포함한다. 제1 유전체 층(104A)은 제1 유전체 물질로 형성되고, 제2 유전체 층(104B)은 제2 유전체 물질로 형성된다. 유전체 물질은 각각 기판(102)의 후보 유전체 물질로부터 선택될 수 있다. 예시된 실시 예에서, 다층 스택(104)은 제1 유전체 층(104A)의 5 개 층 및 제2 유전체 층(104B)의 4 개 층을 포함한다. 다층 스택(104)은 임의의 수의 제1 유전체 층(104A) 및 제2 유전체 층(104B)을 포함할 수 있다는 것을 이해해야 한다.
다층 스택(104)은 후속 처리에서 패터닝될 것이다. 이와 같이, 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 유전체 물질은 모두 기판(102)의 에칭으로부터 높은 에칭 선택비를 갖는다. 패터닝된 제1 유전체 층(104A)은 후속적으로 형성되는 TFT를 분리하는데 사용될 것이다. 패터닝된 제2 유전체 층(104B)은 희생 층(또는 더미 층)이며, 이는 후속 처리에서 제거되고 TFT 용 워드 라인으로 대체될 것이다. 이와 같이, 제2 유전체 층(104B)의 제2 유전체 물질은 또한 제1 유전체 층(104A)의 제1 유전체 물질의 에칭으로부터 높은 에칭 선택비를 갖는다. 기판(102)이 탄화 규소로 형성되는 실시 예에서, 제1 유전체 층(104A)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 제2 유전체 층(104B)은 질화 규소과 같은 질화물로 형성될 수 있다. 서로 허용 가능한 에칭 선택비를 갖는 유전체 물질의 다른 조합이 또한 사용될 수 있다.
다층 스택(104)의 각 층은 화학 기상 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 각 층의 두께는 약 15 nm 내지 약 90 nm 범위일 수 있다. 일부 실시 예에서, 제1 유전체 층(104A)은 제2 유전체 층(104B)과 상이한 두께로 형성된다. 예를 들어, 제1 유전체 층(104A)은 제1 두께(T1)로 형성될 수 있고, 제2 유전체 층(104B)은 제2 두께(T2)로 형성될 수 있으며, 제2 두께(T2)는 제1 두께(T1)보다 약 0 % 내지 약 100 % 작다. 다층 스택(104)은 약 1000 nm 내지 약 10000 nm 범위의 전체 높이(H1)(예를 들어, 약 2000 nm)를 가질 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 도 4a 내지 11b는 트렌치가 다층 스택(104)에서 패터닝되고 TFT가 트렌치에 형성되는 공정을 도시한다. 구체적으로, TFT를 형성하기 위해 다중 패터닝 공정이 사용된다. 다중 패터닝 공정은 이중 패터닝 공정, 4 중 패터닝 공정 등일 수 있다. 도 4a 내지 11b는 이중 패터닝 공정을 예시한다. 이중 패터닝 공정에서, 제1 트렌치(106)(도 4a 및 4b 참조)는 제1 에칭 공정으로 다층 스택(104)에서 패터닝되고, TFT의 제1 서브 세트에 대한 컴포넌트가 제1 트렌치(106)에 형성된다. 그 후 제2 트렌치(120)(도 8a 및 8b 참조)는 제2 에칭 공정으로 다층 스택(104)에서 패터닝되고, TFT의 제2 서브 세트가 제2 트렌치(120)에 형성된다. 다중 패터닝 공정으로 TFT를 형성하면 각 패터닝 공정이 낮은 패턴 밀도로 수행되며, 이는 메모리 어레이(52)가 충분한 메모리 셀 밀도를 가지도록 허용하면서 결함을 감소시키는 데 도움이 될 수 있는 한편, 종횡비가 너무 높아져 구조적 불안정성 문제를 야기하는 것을 방지하는 데 또한 도움이 된다.
추가적으로, 위에서 논의된 실시 예는 라인 공정의 프론트 엔드에서 메모리 어레이(52)가 기판(102)(예를 들어, 반도체 기판) 위에 직접 형성되는 것을 예시하지만, 이는 예시를 위한 것이며 실시 예를 제한하려는 의도가 아니다. 오히려, 메모리 어레이(52)는 라인 공정의 프론트 엔드 또는 라인 공정의 백 엔드로 형성될 수 있고, 내장형 메모리 어레이 또는 독립형 구조로서 형성될 수 있다. 메모리 어레이(52)의 임의의 적절한 형성이 이용될 수 있으며, 이러한 모든 형성은 실시 예의 범위 내에 포함되도록 전적으로 의도된다.
도 4a 및 4b에서, 제1 트렌치(106)는 다층 스택(104)에 형성된다. 예시된 실시 예에서, 제1 트렌치(106)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출시킨다. 다른 실시 예에서, 제1 트렌치(106)는 다층 스택(104)의 모든 층은 아닌 일부 층을 통해 연장될 수 있다. 제1 트렌치(106)는 다층 스택(104)에 대해 선택적인 에칭 공정(예를 들어, 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 유전체 물질을 기판(102)의 물질보다 빠른 속도로 에칭함)과 같은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등과 같은 임의의 허용 가능한 에칭 공정 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 기판(102)이 탄화 규소로 형성되고, 제1 유전체 층(104A)이 실리콘 산화물로 형성되고, 제2 유전체 층(104B)이 질화 규소로 형성되는 실시 예에서, 제1 트렌치(106)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다.
다층 스택(104)의 일부는 제1 트렌치(106)의 각 쌍 사이에 배치된다. 다층 스택(104)의 각 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W1)(예를 들어, 약 240 nm)을 가질 수 있고, 도 3a 및 3b와 관련하여 논의된 높이(H1)를 갖는다. 또한, 다층 스택(104)의 각 부분은 약 50 nm 내지 약 200 nm 범위에 있을 수 있는 분리 거리(S1)(예를 들어, 약 80 nm) 만큼 분리된다. 다층 스택(104)의 각 부분의 종횡비(AR)는 다층 스택(104)의 부분의 가장 좁은 피처의 폭에 대한 높이(H1)의 비율이며, 폭은 이 처리 단계에서 폭(W1)이다. 일부 실시 예에 따르면, 제1 트렌치(106)가 형성될 때, 다층 스택(104)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다.약 5 미만의 종횡비로 다층 스택(104)의 각 부분을 형성하는 것은 메모리 어레이(52)가 충분한 메모리 셀 밀도를 갖도록 허용하지 않을 수 있다. 약 15를 초과하는 종횡비로 다층 스택(104)의 각 부분을 형성하는 것은 후속 처리에서 다층 스택(104)의 비틀림 또는 붕괴를 야기할 수 있다.
도 5a 및 5b에서, 제1 트렌치(106)는 제1 측벽 리세스(110)를 형성하도록 확장된다. 구체적으로, 제1 트렌치(106)에 의해 노출된 제2 유전체 층(104B)의 측벽의 부분들은 제1 측벽 리세스(110)로부터 리세싱된다. 제2 유전체 층(104B)의 측벽은 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 제1 측벽 리세스(110)는 제2 유전체 층(104B)의 물질에 대해 선택적인 것(예를 들어, 제2 유전체 층(104B)의 물질을 제1 유전체 층(104A) 및 기판(102)의 물질보다 더 빠른 속도로 선택적으로 에칭함)과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 기판(102)이 탄화 규소로 형성되고, 제1 유전체 층(104A)이 실리콘 산화물로 형성되고, 제2 유전체 층(104B)이 질화 규소로 형성되는 실시 예에서, 제1 트렌치(106)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 그러나, 건식 선택적 에칭과 같은 임의의 적절한 에칭 공정도 또한 이용될 수 있다.
형성 후, 제1 측벽 리세스(110)는 제1 유전체 층(104A)의 측벽을 지나 연장되는 깊이(D3)를 갖는다. 제1 측벽 리세스(110)가 원하는 깊이(D3)에 도달한 후에 제1 측벽 리세스(110)의 에칭을 중지하기 위해 시간 제한(timed) 에칭 공정이 사용될 수 있다. 예를 들어, 인산이 제2 유전체 층(104B)을 에칭하는데 사용될 때, 제1 측벽 리세스(110)가 약 10 nm 내지 약 60 nm 범위의 깊이(D3)(예를 들어, 약 40nm)를 갖도록 할 수 있다. 제1 측벽 리세스(110)를 형성하는 것은 제2 유전체 층(104B)의 폭을 감소시킨다. 이전 예를 계속하면, 제2 유전체 층(104B)은 에칭 후 약 50 nm 내지 약 450 nm 범위의 폭(W2)(예를 들어, 약 160 nm)을 가질 수 있다. 위에서 언급한 바와 같이, 다층 스택(104)의 각 부분의 종횡비(AR)는 다층 스택(104)의 부분의 가장 좁은 피처의 폭에 대한 높이(H1)의 비율이며, 폭은 이 처리 단계에서 폭(W2)이다. 따라서, 제1 측벽 리세스(110)를 형성하는 것은 다층 스택(104)의 각 부분의 종횡비를 증가시킨다. 일부 실시 예에 따르면, 제1 측벽 리세스(110)를 형성한 후, 다층 스택(104)의 각 부분의 종횡비는 위에서 논의된 범위, 예를 들어 약 5 내지 약 15의 범위에 유지된다. 따라서 (위에서 논의된) 이러한 종횡비의 이점은 여전히 달성될 수 있다.
도 6a 및 6b에서, 제1 전도성 피처(112A)는 제1 측벽 리세스(110)에 형성되어 제1 트렌치(106)를 충진하고/하거나 과잉충진하고, 따라서 제2 유전체 층(104B)의 제1 부분들을 교체하기 위한 공정을 완료한다. 제1 전도성 피처(112A)는 각각 시드 층, 글루(glue) 층, 장벽 층, 확산 층 및 충진 층 등과 같은 하나 이상의 층을 포함할 수 있다. 일부 실시 예에서, 제1 전도성 피처(112A)는 각각 시드 층(112AS)(또는 글루 층) 및 메인 층(112AM)을 포함하지만, 다른 실시 예에서는 시드 층(112AS)이 생략될 수 있다. 각각의 시드 층(112AS)은 제1 측벽 리세스(110) 내에 위치된 대응하는 메인 층(112AM)의 물질의 3 개의 측면(예를 들어, 상부 표면, 측벽 및 하부 표면)을 따라 연장된다. 시드 층(112AS)은 질화 티타늄, 질화 탄탈럼, 티타늄, 탄탈럼, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합, 이들의 산화물 또는 이와 유사한 것과 같은 후속 퇴적된 물질의 성장을 돕거나 접착을 돕는데 이용될 수 있는 제1 전동성 물질로 형성된다. 메인 층(112AM)은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 이들의 합금 등과 같은 금속과 같은 제2 전도성 물질로 형성될 수 있다. 시드 층(112AS)의 물질은 제1 유전체 층(104A)의 물질에 대한 우수한 접착성을 갖는 물질이고, 메인 층(112AM)의 물질은 시드 층(112AS)의 물질에 대한 우수한 접착성을 갖는 물질이다. 제1 유전체 층(104A)이 실리콘 산화물과 같은 산화물로 형성되는 실시 예에서, 시드 층(112AS)은 티타늄 질화물로 형성될 수 있고 메인 층(112AM)은 텅스텐으로 형성될 수 있다. 시드 층(112AS) 및 메인 층(112AM)은 각각 화학 기상 증착(CVD), 원자 층 증착(ALD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
일단 제1 트렌치(106)를 충진하고/하거나 과잉충진하기 위해 제1 전도성 피처(112A)가 퇴적되었으면, 제1 트렌치(106) 외부의 과잉 물질을 제거하기 위해 제1 전도성 피처(112A)가 평탄화될 수 있으며, 제1 전도성 피처(112A)의 평탄화 후에 제1 전도성 피처(112A)는 제1 트렌치(106)의 상부 부분에 완전히 걸쳐 있다. 실시 예에서, 제1 전도성 피처(112A)는 예를 들어 화학적 기계적 평탄화(CMP) 공정을 사용하여 평탄화될 수 있다. 그러나, 연삭(grinding) 공정과 같은 임의의 적절한 평탄화 공정도 또한 이용될 수 있다.
도 7a 및 7b에서, 제2 트렌치(120)가 다층 스택(104)에 형성된다. 예시된 실시 예에서, 제2 트렌치(120)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출시킨다. 다른 실시 예에서, 제2 트렌치(120)는 다층 스택(104)의 전체 층은 아닌 일부 층을 통하여 연장된다. 제2 트렌치(120)는 다층 스택(104)에 선택적인 에칭 공정(예를 들어, 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 유전체 물질을 기판(102)의 물질보다 빠른 속도로 에칭함)과 같이 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에칭은 임의의 허용 가능한 에칭 공정일 수 있고, 일부 실시 예에서, 도 4a 및 4b와 관련하여 논의된 제1 트렌치(106)를 형성하는 데 사용되는 에칭과 유사할 수 있다.
다층 스택(104)의 부분이 각각의 제2 트렌치(120)와 제1 트렌치(106) 사이에 배치된다. 다층 스택(104)의 각 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W3)을 가질 수 있고, 도 3a 및 3b와 관련하여 논의된 높이(H1)를 갖는다. 또한, 다층 스택(104)의 각 부분은 약 50 nm 내지 약 200 nm의 범위에 있을 수 있는 분리 거리(S2) 만큼 분리된다. 다층 스택(104)의 각 부분의 종횡비(AR)는 다층 스택(104)의 부분의 가장 좁은 피처의 폭에 대한 높이(H1)의 비율이며, 폭은 이 처리 단계에서 폭(W3)이다. 일부 실시 예에 따르면, 제2 트렌치(120)가 형성될 때, 다층 스택(104)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 다층 스택(104)의 각 부분을 형성하는 것은 메모리 어레이(52)가 충분한 메모리 셀 밀도를 갖도록 허용하지 않을 수 있다. 약 15보다 큰 종횡비로 다층 스택(104)의 각 부분을 형성하는 것은 후속 처리에서 다층 스택(104)의 비틀림 또는 붕괴를 야기할 수 있다.
도 8a 및 8b에서, 제2 트렌치(120)는 제2 측벽 리세스(124)를 형성하도록 확장된다. 구체적으로, 제2 유전체 층(104B)의 나머지 부분은 제2 측벽 리세스(124)를 형성하기 위해 제거된다. 따라서 제2 측벽 리세스(124)는 제1 전도성 피처(112A)의 부분, 예를 들어 시드 층(112AS)을 노출시키거나, 시드 층(112AS)이 존재하지 않는 실시 예에서 메인 층(112AM)을 노출시킨다. 제2 측벽 리세스(124)는 제2 유전체 층(104B)의 물질에 대해 선택적인 것(예를 들어, 제2 유전체 층(104B)의 물질을 제1 유전체 층(104A) 및 기판(102)의 물질보다 빠른 속도로 선택적으로 에칭함)과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다. 에칭은 임의의 허용 가능한 에칭 공정일 수 있고, 일부 실시 예에서, 도 5a 및 5b와 관련하여 논의된 제1 측벽 리세스(110)를 형성하는 데 사용되는 에칭과 유사할 수 있다. 형성 후, 제2 측벽 리세스(124)는 제1 유전체 층(104A)의 측벽을 지나 연장되는 깊이(D4)를 갖는다. 일부 실시 예에서, 깊이(D4)는 도 5a 및 5b와 관련하여 논의된 깊이(D3)과 유사하다. 다른 실시 예에서, 깊이(D4)는 도 5a 및 5b와 관련하여 논의된 깊이(D3)와 상이하다(예를 들어, 더 크거나 더 작다).
도 9a 및 9b에서, 제2 전도성 피처(112B)는 제2 측벽 리세스(124)에 형성되고 제2 트렌치(120)를 충진하고/하거나 과잉충전하여, 제2 유전체 층(104B)의 제2 부분을 교체하기 위한 공정을 완료하고, 이는 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 내부 층(예를 들어, 글루 층 또는 시드 층)이 워드 라인(112) 내에 매립되는 결과를 초래한다. 제2 전도성 피처(112B)는 제1 전도성 피처(112A)의 동일한 후보 물질 그룹으로부터 선택된 물질로 형성될 수 있으며, 제1 전도성 피처(112A)의 물질을 형성하기 위한 동일한 후보 방법 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)는 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 일부 실시 예에서, 제2 전도성 피처(112B)는 각각 시드 층(112BS) 및 메인 층(112BM)을 포함하지만, 다른 실시 예에서는 시드 층(112BS)이 생략될 수 있다. 제2 전도성 피처(112B)의 시드 층(112BS) 및 메인 층(112BM)은 각각 제1 전도성 피처(112A)의 시드 층(112AS) 및 메인 층(112AM)과 유사한 두께를 가질 수 있다. 일부 실시 예에서, 시드 층(112AS) 및 시드 층(112BS)은 유사한 물질로 형성되고, 이 경우, 시드 층(112AS) 및 시드 층(112BS)은 그 사이에 식별 가능한 계면이 존재하지 않도록 형성 중에 병합될 수 있다. (아래에서 더 논의되는) 다른 실시 예에서, 시드 층(112AS) 및 시드 층(112BS)은 상이한 물질로 형성되고, 이 경우 시드 층(112AS) 및 시드 층(112BS)은 그 사이에 식별 가능한 계면이 존재하도록 형성 동안 병합되지 않을 수 있다.
일단 제2 트렌치(120)를 충진하고/하거나 과잉충진하기 위해 제2 전도성 피처(112B)가 퇴적되었으면, 제2 트렌치(120) 외부의 과잉 물질을 제거하기 위해 제2 전도성 피처(112B)가 평탄화될 수 있으며, 제2 전도성 피처(112B)의 평탄화 후에 제2 전도성 피처(112B)가 제2 트렌치(120)의 상부 부분에 완전히 걸쳐 있다. 실시 예에서, 제2 전도성 피처(112B)는 예를 들어, 화학적 기계적 평탄화(CMP) 공정을 사용하여 평탄화될 수 있다. 그러나, 연삭 공정과 같은 임의의 적절한 평탄화 공정도 또한 이용될 수 있다.
제1 전도성 피처(112A) 및 제2 전도성 피처(112B)는 집합적으로 메모리 어레이(52)의 워드 라인(112)으로 지칭된다. 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 인접한 쌍은 서로 물리적으로 접촉하고 있으며 서로 전기적으로 결합된다. 따라서, 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 각 쌍은 단일 워드 라인(112)으로서 기능한다.
도 10a-10b는 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 과잉 부분을 제거하고 제2 유전체 층(104B)을 노출시키기 위한 에치 백(etch back) 공정을 도시한다. 실시 예에서 에치 백 공정은 예를 들어 이방성 에칭 공정을 사용하여 수행될 수 있다. 그러나, 임의의 적절한 에칭 공정이 이용될 수 있다.
실시 예에서, 에치 백 공정은 제1 유전체 층(104A)에 의해 덮이지 않은 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 물질이 제거될 때까지 수행된다. 이와 같이, 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 나머지 물질은 제1 유전체 층(104A)의 나머지 부분과 유사한 폭(예를 들어, 80 nm)을 갖는다. 그러나 임의의 적절한 치수가 사용될 수 있다.
추가적으로, 도 10b에서 명확하게 볼 수 있는 바와 같이, 워드 라인(112) 내의 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)는 각각 약 40 nm와 같이 서로 동일한 폭을 가질 수 있다. 추가적으로, 시드 층(예를 들어, 시드 층(112AS 및 112BS))은 "H" 형상을 가질 수 있고 또한 제1 전도성 피처(112A) 및 제2 전도성 피처(112B)의 상부 및 하부를 따라 두께(T3) 및 워드 라인(112) 내에 매립된 두께(T4)를 가질 수 있고, 여기서 시드 층(112AS 및 112BS)은 각각의 시드 층(112AS 및 112BS)이 두께에 기여하도록 병합된다. 실시 예에서 두께(T3)는 약 1 Å 내지 약 100 Å일 수 있는 반면, 두께(T4)는 약 2 Å 내지 약 200 Å일 수 있다. 그러나, 임의의 적절한 두께가 사용될 수 있다.
도 10c는 워드 라인(112) 내의 제1 전도성 피처(112A)가 워드 라인(112) 내의 제2 전도성 피처(112B)와 상이한 폭을 가질 수 있는 다른 실시 예를 도시한다. 예를 들어, 실시 예에서 제2 트렌치(120)가 (예를 들어, 마스크의 의도적인 오정렬에 의해) 두 개의 제1 트렌치(106) 사이의 중간 지점으로부터 오프셋되어 형성될 수 있다. 이와 같이, 워드 라인(112)은 전체적으로 동일한 폭을 가질 수 있지만, 제2 측벽 리세스(124)는 제1 측벽 리세스(110)보다 더 큰 폭을 가질 수 있으며, 이는 워드 라인(112) 내의 제2 전도성 피처(112B)가 제1 전도성 피처(112A)보다 큰 폭을 갖도록 초래한다. 예를 들어, 제1 전도성 피처(112A)는 약 10 Å 내지 약 500 Å의 폭(W4)을 가질 수 있는 반면, 제2 전도성 피처(112B)는 약 15 Å 내지 약 1000 Å의 더 큰 폭(W5)을 가질 수 있다. 그러나, 임의의 적절한 폭이 사용될 수 있다.
도 11a-11b는 TFT 필름 스택이 제1 트렌치(106) 및 제2 트렌치(120)에 형성되는 것을 도시한다. 구체적으로, 2 개의 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)이 제1 트렌치(106) 및 제2 트렌치(120) 각각에 형성된다. 이 실시 예에서, 제1 트렌치(106) 및 제2 트렌치(120)에 다른 층이 형성되지 않는다. (아래에서 더 논의되는) 다른 실시 예에서 추가 층이 제1 트렌치(106) 및 제2 트렌치(120)에 형성된다.
강유전체 스트립(114)은 하프늄 산화 지르코늄(HfZrO); 하프늄 알루미늄 산화물(HfAlO), 지르코늄 산화물(ZrO); 란탄(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 등과 같은 디지털 값을 저장하기 위한 허용 가능한 강유전체 물질로 형성된 데이터 저장 스트립이다. 강유전체 스트립(114)의 물질은 ALD, CVD, 물리 기상 증착(PVD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
반도체 스트립(116)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO), 폴리실리콘, 비정질 실리콘 등과 같은 TFT의 채널 영역을 제공하기 위한 허용 가능한 반도체 물질로 형성된다. 반도체 스트립(116)의 물질은 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
유전체 층(118)은 유전체 물질로 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물 및 알루미늄 산화물과 같은 산화물; 질화 규소와 같은 질화물; 탄화 규소와 같은 탄화물; 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합 등을 포함한다. 유전체 층(118)의 물질은 ALD, CVD, 유동성 CVD(flowable CVD, FCVD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 강유전체 층은 다층 스택(104) 및 제1 트렌치(106)에(예를 들어, 제1 전도성 피처(112A)의 측벽 및 제1 유전체 층(104A)의 측벽 상에) 컨포멀하게 퇴적될 수 있다. 그 다음, 반도체 층이 강유전체 층 상에 컨포멀하게 퇴적될 수 있다. 그 다음, 반도체 층은 반도체 층의 수평 부분을 제거하기 위해 이방성 에칭될 수 있고, 따라서 강유전체 층이 노출된다. 그 다음, 유전체 층은 반도체 층의 나머지 수직 부분 및 강유전체 층의 노출된 부분 상에 컨포멀하게 퇴적될 수 있다. 그 후 평탄화 공정은 다층 스택(104) 위의 과잉 물질을 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 제1 트렌치(106)에 남아 있는 강유전체 층, 반도체 층 및 유전체 층의 부분은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 형성한다. 평탄화 공정은 다층 스택(104), 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)의 상부 표면이 평탄화 공정 후에 (공정 변화 내에서) 동일 평면이 되도록 다층 스택(104)을 노출시킨다.
도 12a 및 12b에서, 유전체 플러그(132)가 유전체 층(118) 및 반도체 스트립(116)을 통해 형성된다. 유전체 플러그(132)는 인접한 TFT 사이에 배치될 격리 열이며, 인접한 TFT를 물리적 및 전기적으로 분리할 것이다. 예시된 실시 예에서, 유전체 플러그(132)는 강유전체 스트립(114)을 통해 연장되지 않는다. 강유전체 스트립(114)의 상이한 영역은 독립적으로 분극될 수 있고, 따라서 강유전체 스트립(114)은 인접한 영역이 물리적 및 전기적으로 분리되지 않은 경우에도 값을 저장하는 기능을 할 수 있다. 다른 실시 예에서, 유전체 플러그(132)는 또한 강유전체 스트립(114)을 통해 형성된다. 유전체 플러그(132)는 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 임의의 나머지 부분을 통해 더 연장된다.
유전체 플러그(132)를 형성하기 위한 예로서, 유전체 플러그(132)를 위한 개구는 유전체 층(118) 및 반도체 스트립(116)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 그 다음 하나 이상의 유전체 물질(들)이 개구에 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물과 같은 산화물; 질화 규소와 같은 질화물; 탄화 규소와 같은 탄화물; 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 유전체 물질(들)은 ALD, CVD 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 일부 실시 예에서, 실리콘 산화물 또는 질화 규소가 개구에 퇴적된다. 그 후 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉 유전체 물질(들)을 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 나머지 유전체 물질(들)은 개구에서 유전체 플러그(132)를 형성한다.
도 12a 및 12b는 비트 라인(134) 및 소스 라인(136)이 유전체 층(118)을 통해 형성되는 것을 추가로 예시한다. 비트 라인(134) 및 소스 라인(136)은 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 임의의 나머지 부분을 통해 더 연장된다. 비트 라인(134) 및 소스 라인(136)은 TFT의 소스/드레인 영역으로서 작용한다. 비트 라인(134) 및 소스 라인(136)은 쌍으로 형성된 전도성 열이며, 각각의 반도체 스트립(116)은 대응하는 비트 라인(134) 및 대응하는 소스 라인(136)과 접촉한다. 각 TFT는 비트 라인(134), 소스 라인(136), 워드 라인(112), 및 워드 라인(112)과 교차하는 반도체 스트립(116) 및 강유전체 스트립(114)의 영역을 포함한다. 각각의 유전체 플러그(132)는 TFT의 비트 라인(134)과 다른 TFT의 소스 라인(136) 사이에 배치된다. 다시 말해서, 비트 라인(134) 및 소스 라인(136)은 각각의 유전체 플러그(132)의 반대 측면에 배치된다. 따라서, 각각의 유전체 플러그(132)는 인접한 TFT를 물리적 및 전기적으로 분리한다.
비트 라인(134) 및 소스 라인(136)을 형성하는 예로서, 비트 라인(134) 및 소스 라인(136)을 위한 개구는 유전체 층(118)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 구체적으로, 개구는 유전체 플러그(132)의 반대 측면 상에 형성된다. 그 다음, 하나 이상의 전도성 물질(들), 예를 들어 글루 층 및 벌크 전도성 물질이 개구 내에 형성된다. 허용 가능한 전도성 물질은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금, 질화 티타늄, 질화 탄탈럼, 이들의 조합 등과 같은 금속을 포함한다. 전도성 물질(들)은 ALD 또는 CVD와 같은 허용 가능한 퇴적 공정, 전기 도금 또는 무전해 도금과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 일부 실시 예에서, 텅스텐은 개구에 퇴적된다. 그 후 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉 전도성 물질(들)을 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 나머지 전도성 물질(들)은 개구에서 비트 라인(134) 및 소스 라인(136)을 형성한다.
도 13a, 13b, 13c 및 13d에서, 인터커넥트 구조(140)가 중간 구조 위에 형성되고, 도 13b는 도 13a의 구조의 단면도를 도시하고, 도 13c는 제1 금속 라인(164) 레벨에서의 도 13a의 구조의 평면도를 도시하고, 도 13d는 금속 배선 패턴(142) 레벨에서의 도 13a의 구조의 평면도를 도시한다. 인터커넥트 구조(140)의 일부 피처만이 설명의 명확성을 위해 도 13a에 도시되어 있다. 인터커넥트 구조(140)는 예를 들어, 유전체 물질(144)에 금속 배선 패턴(142)을 포함할 수 있다. 유전체 물질(144)은 LK(low-k) 또는 ELK(extra low-K) 유전체 물질의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함할 수 있다. 금속 배선 패턴(142)은 하나 이상의 유전체 층에 형성된 금속 인터커넥트(예를 들어, 금속 라인 및 비아)일 수 있다. 인터커넥트 구조(140)는 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다.
도시된 특정 실시 예에서, 인터커넥트 구조(140)의 금속 배선 패턴(142)은 비트 라인(134) 및 소스 라인(136)에 접촉하는 제1 비아(162)(예를 들어, via0), 제1 금속 라인(164)(예를 들어, 제1 상부 금속 라인), 제2 비아(166)(예를 들어, via1), 및 제2 금속 라인(168)(예를 들어, 제2 상부 금속 라인)을 포함한다. 이들 각각은 (명확성을 위해 도 13a에 별도로 도시되지 않은) 유전체 물질(144)의 부분을 퇴적하고, 유전체 물질(144)의 부분 내에 패턴을 형성하고, 패턴을 하나 이상의 전도성 물질로 충진하고, 유전체 물질(144)로 전도성 물질을 평탄화함으로써 형성될 수 있다. 그러나, 임의의 적절한 수의 비아 및 전도성 라인이 이용될 수 있으며, 이러한 모든 연결 층은 실시 예의 범위 내에 포함되도록 전적으로 의도된다.
일부 실시 예에서, 금속 배선 패턴(142)은 (비트 라인(134)에 전기적으로 결합되는) 비트 라인 인터커넥트(142b) 및 (소스 라인(136)에 전기적으로 결합되는) 소스 라인 인터커넥트(142S)를 포함한다. 인접한 비트 라인(134)은 상이한 비트 라인 인터커넥트(142b)에 연결되고, 이는 공통 워드 라인(112)이 활성화될 때 인접한 비트 라인(134)의 단락을 방지하는 데 도움이 된다. 유사하게, 인접한 소스 라인(136)은 상이한 소스 라인 인터커넥트(142S)에 연결되고, 이는 공통 워드 라인(112)이 활성화될 때 인접한 소스 라인(136)의 단락을 방지하는 데 도움이 된다.
도 13c에서 볼 수 있는 바와 같이, 인터커넥트 구조(140)의 금속 배선 패턴(142) 내의 제1 비아(162)는 비트 라인(134) 및 소스 라인(136)에 전기적으로 결합된다. 이 실시 예에서, 비트 라인(134) 및 소스 라인(136)은 엇갈린 레이아웃으로 형성되고, 여기서 인접한 비트 라인(134) 및 인접한 소스 라인(136)은 제1 방향(D1)을 따라 서로 측 방향으로 오프셋된다(도 2b 참조). 따라서, 각 워드 라인(112)은 유전체 플러그(132)와 비트 라인(134) 또는 소스 라인(136) 중 하나 사이에 측 방향으로 배치된다. 비트 라인(134)에 연결된 제1 비아(162) 및 소스 라인(136)에 연결된 제1 비아(162)는 각각 제2 방향(D2)을 따라(도 2b 참조), 예를 들어 메모리 어레이(52)의 열을 따라 연장된다. 비트 라인(134)에 연결된 제1 비아(162)는 메모리 어레이(52)의 열을 따라 비트 라인(134) 중 교번하는 것들에 연결된다. 소스 라인 인터커넥트(142S)에 연결된 제1 비아(162)는 메모리 어레이(52)의 열을 따라 소스 라인(136) 중 교번하는 것들에 연결된다. 비트 라인(134)과 소스 라인(136)을 측면으로 오프셋하는 것은 메모리 어레이(52)의 열을 따라 측면 인터커넥트에 대한 필요성을 제거하고, 따라서 비트 라인(134) 및 소스 라인(136)에 대한 상부 금속 배선 패턴(142)이 직선 전도성 세그먼트가 되도록한다. 다른 실시 예에서, 비트 라인(134) 및 소스 라인(136)은 엇갈린 레이아웃으로 형성되지 않을 수 있고, 대신에 측면 상호 연결이 인터커넥트 구조(140)에서 달성된다.
특히, 도 13d는 상부 금속 배선 패턴(142)(예를 들어, 제2 금속 라인(168)) 내의 직선 전도성 세그먼트를 도시한다. 알 수 있는 바와 같이, 하부 연결이 엇갈린 형성으로 형성되었기 때문에, 비트 라인 인터커넥트(142b) 및 소스 라인 인터커넥트(142S)는 측면 상호 연결을 필요로 하지 않고 직선 형성으로 배치될 수 있다. 이러한 정렬은 금속 배선 층의 라인 밀도를 크게 증가시킨다.
도 14a 및 14b는 일부 다른 실시 예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 14a는 메모리 어레이(52)의 3 차원 도면이고, 도 14b는 도 12a의 기준 단면 B-B와 유사한 단면을 보여주는 단면도이다.
이 실시 예에서, 강유전체 스트립(114)은 생략되고 데이터 저장 스트립인 복수의 유전체 층(150)으로 대체되어 NOR 플래시 어레이의 생성을 허용한다. 구체적으로, 제1 유전체 층(150A)은 기판(102) 상에 형성되고 워드 라인(112)의 측벽과 접촉한다. 제2 유전체 층(150B)은 제1 유전체 층(150A) 상에 형성된다. 제2 유전체 층(150B) 상에 제3 유전체 층(150C)이 형성된다. 제1 유전체 층(150A), 제2 유전체 층(150B) 및 제3 유전체 층(150C)은 각각 유전체 물질로 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물과 같은 산화물; 질화 규소와 같은 질화물; 탄화 규소와 같은 탄화물; 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 일부 실시 예에서, 제1 유전체 층(150A) 및 제3 유전체 층(150C)은 제1 유전체 물질(예를 들어, 실리콘 산화물과 같은 산화물)로 형성되고, 제2 유전체 층(150B)은 상이한 제2 유전체 물질(예를 들어, 질화 규소와 같은 질화물)로 형성된다. 유전체 물질(들)은 ALD, CVD 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 예를 들어, 제1 유전체 층(150A), 제2 유전체 층(150B) 및 제3 유전체 층(150C)은 강유전체 스트립(114)에 대해 위에서 논의된 것과 유사한 방식으로 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다.
도 15a 및 15b는 일부 다른 실시 예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 15a는 메모리 어레이(52)의 3 차원 도면이고, 도 15b는 도 12a의 기준 단면 B-B와 유사한 단면을 보여주는 단면도이다.
이 실시 예에서, 전도성 스트립(160)은 강유전체 스트립(114)과 반도체 스트립(116) 사이에 형성된다. 전도성 스트립(160)의 형성은 반도체 스트립(116)의 형성 동안 강유전체 스트립(114) 상의 층간 산화물의 형성을 방지하거나 감소시키는 것을 돕는다. 층간 산화물의 형성을 피하거나 감소시키는 것은 메모리 어레이(52)의 수명을 증가시킬 수 있다.
전도성 스트립(160)은 루테늄, 텅스텐, 질화 티타늄, 질화 탄탈럼, 몰리브덴 등과 같은 금속으로 형성될 수 있다. 전도성 스트립(160)의 전도성 물질(들)은 ALD 또는 CVD와 같은 허용 가능한 퇴적 공정, 전기 도금 또는 무전해 도금과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 전도성 스트립(160)의 두께는 약 1 nm 내지 약 20 nm 범위일 수 있다. 전도성 스트립(160)은 반도체 스트립(116)과 유사한 방식으로 형성될 수 있고, 반도체 스트립(116)의 형성 중에 형성될 수 있다. 유전체 플러그(132)는 전도성 스트립(160)을 통해 형성될 수 있거나 형성되지 않을 수 있다.
도 16a 및 16b는 일부 다른 실시 예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 16a는 메모리 어레이(52)의 3 차원 도면이고, 도 16b는 도 12a의 기준 단면 B-B와 유사한 단면을 보여주는 단면도이다.
이 실시 예에서, 시드 층(112AS) 및 시드 층(112BS)은 전체 저항률을 낮추는 것을 돕기 위해 상이한 물질로 형성된다. 예를 들어, 시드 층(112AS)은 제1 글루 물질(예를 들어, 질화 티타늄)로 형성될 수 있고, 시드 층(112BS)은 상이한 저항률을 갖는 제2 글루 물질(예를 들어, 질화 탄탈럼)로 형성될 수 있다. 이와 같이, 시드 층(112AS) 및 시드 층(112BS)은 형성 중에 병합되지 않아서 서로 분리되고 구별될 수 있다.
도 17a 및 17b는 일부 다른 실시 예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 17a는 메모리 어레이(52)의 3 차원 도면이고, 도 17b는 도 17a의 기준 단면 B-B를 따라 도시된 단면도이다.
이 실시 예에서, 인터커넥트 구조(140)의 금속 배선 패턴(142)은 소스 라인 인터커넥트(142S)만을 포함한다. 또 다른 인터커넥트 구조(170)는 인터커넥트 구조(140)로부터 기판(102)의 반대 쪽에 형성된다. 인터커넥트 구조(170)는 인터커넥트 구조(140)와 유사한 방식으로 형성될 수 있다. 인터커넥트 구조(170)는 예를 들어, 유전체 물질(170)로 된 금속 배선 패턴(172)을 포함할 수 있다. 전도성 비아(180)가 기판(102) 및 강유전체 스트립(114)을 통해 형성되어 금속 배선 패턴(172)을 비트 라인(134) 및/또는 소스 라인(136)에 전기적으로 결합시킬 수 있다. 예를 들어, 금속 배선 패턴(172)은 (전도성 비아(180)에 의해 소스 라인(136)에 전기적으로 결합된) 비트 라인 인터커넥트(172B)를 포함한다.
또한, 이 실시 예에서, 비트 라인(134) 및 소스 라인(136)은 엇갈린 레이아웃으로 형성되지 않으므로, 인접한 비트 라인(134) 및 인접한 소스 라인(136)은 제1 방향(D1)을 따라 서로 측면으로 정렬된다(도 2b 참조). 따라서, 각 워드 라인(112)은 한 쌍의 비트 라인(134) 또는 한 쌍의 소스 라인(136) 사이에 측 방향으로 배치된다. 비트 라인(134) 및 소스 라인(136)은 엇갈린 레이아웃으로 형성되지 않기 때문에, 소스 라인 인터커텍트(142S)의 서브 세트에 대한 측면 상호 연결이 인터커넥트 구조(140)에서 달성되고, 비트 라인 인터커넥트(172B)의 서브 세트에 대한 측면 상호 연결은 인터커넥트 구조(170)에서 달성된다. 예를 들어, 소스 라인 인터커넥트(142S)는 인터커넥트 구조(140)의 중간 레벨에서 형성된 직선 전도성 세그먼트이다. 소스 라인 인터커넥트(142S)의 제1 서브 세트와 소스 라인(136) 사이의 측면 인터커넥트(146)는 소스 라인 인터커넥트(142S)보다 인터커넥트 구조체(140)의 더 낮은 레벨에 형성된다. 소스 라인 인터커넥트(142S)의 제2 서브 세트와 소스 라인(136) 사이의 직선 인터커넥트(148)는 소스 라인 인터커넥트(142S)보다 인터커넥트 구조(140)의 더 낮은 레벨에 형성된다. 유사하게, 비트 라인 인터커넥트(172B)는 인터커넥트 구조(170)의 중간 레벨에 형성된 직선 전도성 세그먼트이다. 비트 라인 인터커넥트(172B)의 제1 서브 세트와 비트 라인(134) 사이의 측면 인터커넥트(176)는 비트 라인 인터커넥트(172B)보다 인터커넥트 구조(170)의 더 낮은 레벨에서 형성된다. 비트 라인 인터커넥트(172B)의 제2 서브 세트와 비트 라인(134) 사이의 직선 인터커넥트(178)는 비트 라인 인터커넥트(172B)보다 인터커넥트 구조(140)의 더 낮은 레벨에 형성된다.
인터커넥트 구조(140, 170)의 레이아웃은 다른 실시 예에서 뒤집힐 수 있다는 것을 인식해야 한다. 예를 들어, 인터커넥트 구조(140)의 금속 배선 패턴(142)은 비트 라인 인터커넥트를 포함할 수 있고, 인터커넥트 구조(170)의 금속 배선 패턴(172)은 소스 라인 인터커넥트를 포함할 수 있다.
도 18a 내지 20b는 일부 다른 실시 예에 따른 메모리 어레이(52)의 제조에서 중간 단계의 다양한 도면이다. 메모리 어레이(52)의 부분이 도시되어있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 표시되지 않았다. 도 18a 및 19a는 메모리 어레이(52)의 3 차원 도면이다. 도 18b 및 19b는도 19a의 기준 단면 B-B를 따라 도시된 단면도이다. 도 20a 및 20b는 메모리 어레이(52)의 부분에 대한 평면도이다.
도 18a 및 18b에서, 도 13a 및 13b와 관련하여 설명된 것과 유사한 구조가 얻어지지만, 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)은 이 처리 단계에서 형성되지 않는다. 대신에, 제1 트렌치(106)(도 4a 및 4b 참조) 및 제2 트렌치(120)(도 8a 및 8b 참조)는 각각 유전체 층(192)으로 충진된다. 유전체 층(192)은 유전체 물질로 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물과 같은 산화물; 질화 규소와 같은 질화물; 탄화 규소와 같은 탄화물; 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 유전체 물질(들)은 ALD, CVD 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 일부 실시 예에서, 실리콘 산화물은 제1 트렌치(106) 및 제2 트렌치(120)에 퇴적된다. 평탄화 공정은 최상부 제1 유전체 층(104A) 위의 과잉 유전체 물질을 제거하기 위해 다양한 층에 적용될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 예를 들어, 유전체 층(192)을 형성하기 위해 제1 트렌치(106)가 충진된 후에 제1 평탄화 공정이 수행될 수 있고, 유전체 층(192)을 형성하기 위해 제2 트렌치(120)가 충진된 후에 제2 평탄화 공정이 수행될 수 있다.
도 19a 및 19b에서, TFT 필름 스택은 유전체 층(192)을 통해 연장하여 형성된다. TFT 필름 스택은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 포함한다. 비트 라인(134) 및 소스 라인(136)은 그 후 적어도 유전체 층(118)을 통해 형성된다.
강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 개구는 유전체 층(192)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 강유전체 층은 유전체 층(192)을 통해 개구에 컨포멀하게 퇴적될 수 있다. 그 후 반도체 층이 강유전체 층 상에 컨포멀하게 퇴적될 수 있다. 그 다음, 반도체 층은 반도체 층의 수평 부분을 제거하기 위해 이방성 에칭될 수 있고, 따라서 강유전체 층을 노출시킨다. 그 다음, 유전체 층은 반도체 층의 나머지 수직 부분 및 강유전체 층의 노출된 부분 상에 컨포멀하게 퇴적될 수 있다. 그 다음, 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉 물질을 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 유전체 층(192)을 통해 개구에 남아 있는 강유전체 층, 반도체 층 및 유전체 층의 부분은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 형성한다. 평탄화 공정은 최상부 제1 유전체 층(104A), 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)의 상부 표면이 평탄화 공정 후에 (공정 변동 내에서) 동일 평면에 있도록 최상부 제1 유전체 층(104A)을 노출시킨다.
비트 라인(134) 및 소스 라인(136)을 형성하기 위한 예로서, 비트 라인(134) 및 소스 라인(136)을 위한 개구는 유전체 층(118) 및 선택적으로 또한 강유전체 스트립(114) 및 반도체 스트립(116)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 구체적으로, 개구는 유전체 층(118)의 나머지 부분의 측면에 대향하도록 형성된다. 일부 실시 예에서, 개구는 유전체 층(118)을 통해서만 연장되므로, 비트 라인(134) 및 소스 라인(136)은 (도 19a에 도시된 바와 같이) 유전체 층(118)을 통하여만 연장된다. 일부 실시 예에서, 개구는 또한 강유전체 스트립(114) 및 반도체 스트립(116)을 통해 연장되어, 비트 라인(134) 및 소스 라인(136)이 또한 강유전체 스트립(114) 및 반도체 스트립(116)을 통해 연장된다. 그 후 하나 이상의 전도성 물질(들)이 개구에 형성된다. 허용 가능한 전도성 물질은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속을 포함한다. 전도성 물질(들)은 ALD 또는 CVD와 같은 허용 가능한 퇴적 공정, 전기 도금 또는 무전해 도금과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 일부 실시 예에서, 텅스텐이 개구에 퇴적된다. 그 후 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉 전도성 물질(들)를 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치 백 공정, 이들의 조합 등일 수 있다. 나머지 전도성 물질(들)은 개구에서 비트 라인(134) 및 소스 라인(136)을 형성한다. 그 다음, 인터커넥트가 위에서 논의된 것과 유사한 기술을 사용하여 비트 라인(134) 및 소스 라인(136) 위에(또는 아래에) 형성될 수 있어서, 비트 라인(134) 및 소스 라인(136)은 비트 라인 인터커넥트 및 소스 라인 인터커넥트에 각각 결합될 수 있다.
워드 라인(112)을 형성하기 위해 전술한 공정을 이용함으로써, 워드 라인(112)은 흔들리거나 심지어 붕괴될 가능성이 감소된 상태로 형성될 수 있다. 특히, 두 개의 개별 에칭 공정을 사용하고 그 후 에칭 공정 사이에 트렌치를 충진함으로써 공정의 어느 지점에서든 나머지 구조의 폭은 흔들림과 붕괴를 방지하는 데 도움이 되는 충분한 구조적 지지를 제공할 만큼 충분히 넓게 유지된다. 또한 이러한 감소는 추가 마스크 없이 저렴한 비용으로 달성될 수 있다.
일 실시 예에 따르면, 반도체 디바이스를 제조하는 방법은 교번하는 유전체 층과 희생 층을 포함하는 다층 스택 내에 제1 트렌치를 에칭하는 단계; 상기 제1 트렌치를 충진하기 위해 제1 전도성 물질을 퇴적하는 단계; 상기 제1 전도성 물질을 퇴적한 후, 상기 다층 스택 내에 제2 트렌치를 에칭하는 단계; 상기 제2 트렌치를 충진하기 위해 제2 전도성 물질을 퇴적하는 단계; 및 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 포함한다. 실시 예에서, 상기 제1 전도성 물질을 퇴적하는 단계는 제1 시드 층 및 제1 벌크 전도성 물질을 퇴적한다. 실시 예에서, 상기 제2 전도성 물질을 퇴적하는 단계는 상기 제1 시드 층과 물리적으로 접촉하는 제2 시드 층을 퇴적한다. 실시 예에서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 시드 층 및 상기 제2 시드 층은 두 개의 유전체 층 사이의 형상을 가지며, 상기 형상은 "H" 형상이다. 실시 예에서, 방법은 상기 제2 트렌치를 에칭하기 전에 상기 제1 전도성 물질을 평탄화하는 단계를 더 포함하고, 상기 제1 전도성 물질을 평탄화한 후, 상기 제1 전도성 물질은 상기 제1 트렌치의 상부 부분에 완전히 걸쳐 있다. 실시 예에서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 전도성 물질은 상기 제2 전도성 물질보다 더 큰 폭을 갖는다. 실시 예에서, 방법은 제1 전도성 물질 및 제2 전도성 물질을 에칭한 후, 강유전체 물질을 상기 제1 트렌치 및 상기 제2 트렌치 내로 퇴적하는 단계; 채널 물질을 상기 제1 트렌치 내로 퇴적하는 단계; 및 상기 채널 물질을 퇴적한 후 유전체 물질을 상기 제1 트렌치 내로 퇴적하는 단계를 더 포함한다.
다른 실시 예에 따르면, 반도체 디바이스를 제조하는 방법은 제1 유전체 물질 및 희생 물질의 교번 스택을 형성하는 단계; 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및 상기 제1 워드 라인의 제1 부분을 형성한 후에, 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제2 부분을 형성하는 단계를 포함하고, 상기 제1 워드 라인의 제1 부분을 형성하는 단계는: 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 트렌치를 에칭하는 단계; 상기 제1 트렌치 내에 노출된 상기 희생 물질의 부분들을 리세싱함으로써 제1 리세스를 형성하는 단계; 및 상기 제1 트렌치를 충진하기 위하여 제1 전도성 물질을 상기 제1 리세스 내로 퇴적하는 단계를 포함하고, 상기 제1 워드 라인의 제2 부분을 형성하는 단계는: 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제2 트렌치를 에칭하는 단계; 상기 희생 물질의 나머지를 제거함으로써 제2 리세스를 형성하는 단계; 및 상기 제2 트렌치를 충진하기 위하여 제2 전도성 물질을 상기 제2 리세스 내로 퇴적하는 단계를 포함한다. 실시 예에서, 방법은 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 더 포함한다. 실시 예에서, 방법은 상기 제1 트렌치 내에 강유전체 물질을 퇴적하는 단계; 및 상기 제1 트렌치 내에 강유전체 물질에 인접한 채널 물질을 퇴적하는 단계를 더 포함한다. 실시 예에서, 방법은 상기 채널 물질을 에칭하는 단계; 및 상기 채널 물질의 제1 부분 및 상기 채널 물질의 제2 부분을 분리하기 위해 상기 제1 트렌치 내에 유전체 물질을 퇴적하는 단계를 더 포함한다. 실시 예에서, 상기 제1 전도성 물질을 퇴적하는 단계는 제1 시드 층을 퇴적하는 단계를 포함한다. 실시 예에서, 상기 제2 전도성 물질을 퇴적하는 단계는 상기 제1 시드 층과 물리적으로 접촉하는 제2 시드 층을 퇴적하는 단계를 포함하고, 상기 제1 시드 층과 상기 제2 시드 층의 결합된 두께는 상기 제1 유전체 물질의 부분에 인접한 상기 제1 시드 층의 두께보다 크다. 실시 예에서, 상기 제1 리세스는 상기 제2 리세스보다 더 작은 폭을 갖는다.
또 다른 실시 예에 따르면, 반도체 디바이스는 기판으로부터 멀리 연장되는 강유전체 물질; 상기 강유전체 물질의 제1 측 상에 위치된 채널 물질; 상기 제1 측의 반대편에 있는 상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제1 유전체 물질; 상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제2 유전체 물질; 상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 상기 강유전체 물질의 제2 측으로부터 멀리 연장되고, 제1 벌크 물질 및 제1 시드 층을 포함하는 제1 전도성 물질; 및 상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 제1 전도성 물질로부터 멀리 연장되고 제2 벌크 물질 및 제2 시드 층을 포함하는 제2 전도성 물질을 포함하고, 상기 제2 시드 층은 상기 제1 시드 층과 물리적으로 접촉하고, 상기 제2 전도성 물질은 상기 제1 전도성 물질보다 더 큰 폭을 갖는다. 실시 예에서, 상기 제1 시드 층 및 상기 제2 시드 층은 "H" 형상을 갖는다. 실시 예에서, 반도체 디바이스는 상기 제2 전도성 물질과 물리적으로 접촉하는 제2 강유전체 물질을 더 포함한다. 실시 예에서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질은 집합적으로 약 80 nm의 폭을 갖는다. 실시 예에서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질은 메모리 셀의 워드 라인의 일부이다. 실시 예에서 상기 메모리 셀은 3 차원 메모리 어레이의 일부이다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 이러한 등가 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
<부 기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
교번하는(alternating) 유전체 층과 희생 층을 포함하는 다층 스택 내에 제1 트렌치를 에칭하는 단계;
상기 제1 트렌치를 충진(fill)하기 위해 제1 전도성 물질을 퇴적하는 단계;
상기 제1 전도성 물질을 퇴적한 후, 상기 다층 스택 내에 제2 트렌치를 에칭하는 단계;
상기 제2 트렌치를 충진하기 위해 제2 전도성 물질을 퇴적하는 단계; 및
상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 제1 전도성 물질을 퇴적하는 단계는 제1 시드(seed) 층 및 제1 벌크(bulk) 전도성 물질을 퇴적하는 것인 반도체 디바이스 제조 방법.
3. 제2항에 있어서, 상기 제2 전도성 물질을 퇴적하는 단계는 상기 제1 시드 층과 물리적으로 접촉하는 제2 시드 층을 퇴적하는 것인 반도체 디바이스 제조 방법.
4. 제3항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 시드 층 및 상기 제2 시드 층은 상기 유전체 층 중 두 개의 유전체 층 사이에서 "H" 형상을 가지는 것인 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 제2 트렌치를 에칭하기 전에 상기 제1 전도성 물질을 평탄화하는 단계를 더 포함하고, 상기 제1 전도성 물질을 평탄화한 후, 상기 제1 전도성 물질은 상기 제1 트렌치의 상부 부분에 완전히 걸쳐 있는 것인 반도체 디바이스 제조 방법.
6. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 전도성 물질은 상기 제2 전도성 물질보다 더 큰 폭을 갖는 것인 반도체 디바이스 제조 방법.
7. 제1항에 있어서,
상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 트렌치 및 상기 제2 트렌치 내로 강유전체 물질을 퇴적하는 단계;
상기 제1 트렌치 내로 채널 물질을 퇴적하는 단계; 및
상기 채널 물질을 퇴적한 후, 상기 제1 트렌치 내로 유전체 물질을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
8. 반도체 디바이스를 제조하는 방법에 있어서,
제1 유전체 물질 및 희생 물질의 교번 스택(alternating stack)을 형성하는 단계;
제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및
상기 제1 워드 라인의 제1 부분을 형성한 후에, 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제2 부분을 형성하는 단계
를 포함하고,
상기 제1 워드 라인의 제1 부분을 형성하는 단계는,
제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 트렌치를 에칭하는 단계;
상기 제1 트렌치 내에 노출된 상기 희생 물질의 부분들을 리세싱함으로써 제1 리세스를 형성하는 단계; 및
상기 제1 트렌치를 충진하기 위하여 상기 제1 리세스 내로 제1 전도성 물질을 퇴적하는 단계를 포함하고,
상기 제1 워드 라인의 제2 부분을 형성하는 단계는,
제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제2 트렌치를 에칭하는 단계;
상기 희생 물질의 나머지를 제거함으로써 제2 리세스를 형성하는 단계; 및
상기 제2 트렌치를 충진하기 위하여 상기 제2 리세스 내로 제2 전도성 물질을 퇴적하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
9. 제8항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
10. 제9항에 있어서,
상기 제1 트렌치 내에 강유전체 물질을 퇴적하는 단계; 및
상기 제1 트렌치 내에 강유전체 물질에 인접한 채널 물질을 퇴적하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
11. 제10항에 있어서,
상기 채널 물질을 에칭하는 단계; 및
상기 채널 물질의 제1 부분 및 상기 채널 물질의 제2 부분을 격리하기 위해 상기 제1 트렌치 내에 유전체 물질을 퇴적하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
12. 제8항에 있어서, 상기 제1 전도성 물질을 퇴적하는 단계는 제1 시드 층을 퇴적하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제2 전도성 물질을 퇴적하는 단계는 상기 제1 시드 층과 물리적으로 접촉하는 제2 시드 층을 퇴적하는 단계를 포함하고,
상기 제1 시드 층과 상기 제2 시드 층의 결합된 두께는 상기 제1 유전체 물질의 부분에 인접한 상기 제1 시드 층의 두께보다 큰 것인 반도체 디바이스 제조 방법.
14. 제8항에 있어서, 상기 제1 리세스는 상기 제2 리세스보다 더 작은 폭을 갖는 것인 반도체 디바이스 제조 방법.
15. 반도체 디바이스에 있어서,
기판으로부터 멀리 연장되는 강유전체 물질;
상기 강유전체 물질의 제1 측 상에 위치된 채널 물질;
상기 제1 측의 반대편에 있는 상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제1 유전체 물질;
상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제2 유전체 물질;
상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 상기 강유전체 물질의 제2 측으로부터 멀리 연장되고, 제1 벌크 물질 및 제1 시드 층을 포함하는 제1 전도성 물질; 및
상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 제1 전도성 물질로부터 멀리 연장되고 제2 벌크 물질 및 제2 시드 층을 포함하는 제2 전도성 물질을 포함하고,
상기 제2 시드 층은 상기 제1 시드 층과 물리적으로 접촉하고, 상기 제2 전도성 물질은 상기 제1 전도성 물질보다 더 큰 폭을 갖는 것인 반도체 디바이스.
16. 제15항에 있어서, 상기 제1 시드 층 및 상기 제2 시드 층은 "H" 형상을 갖는 것인 반도체 디바이스.
17. 제15항에 있어서, 상기 제2 전도성 물질과 물리적으로 접촉하는 제2 강유전체 물질을 더 포함하는 것인 반도체 디바이스.
18. 제15항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질은 집합적으로 약 80 nm의 폭을 갖는 것인 반도체 디바이스.
19. 제15항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질은 메모리 셀의 워드 라인의 일부인 것인 반도체 디바이스.
20. 제19항에 있어서, 상기 메모리 셀은 3 차원 메모리 어레이의 일부인 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    교번하는(alternating) 유전체 층과 희생 층을 포함하는 다층 스택 내에 제1 트렌치를 에칭하는 단계;
    상기 제1 트렌치를 충진(fill)하기 위해 제1 전도성 물질을 퇴적하는 단계;
    상기 제1 전도성 물질을 퇴적한 후, 상기 다층 스택 내에 제2 트렌치를 에칭하는 단계;
    상기 제2 트렌치를 충진하기 위해 제2 전도성 물질을 퇴적하는 단계; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 전도성 물질을 퇴적하는 단계는 제1 시드(seed) 층 및 제1 벌크(bulk) 전도성 물질을 퇴적하는 것인 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 제2 전도성 물질을 퇴적하는 단계는 상기 제1 시드 층과 물리적으로 접촉하는 제2 시드 층을 퇴적하는 것인 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 시드 층 및 상기 제2 시드 층은 상기 유전체 층 중 두 개의 유전체 층 사이에서 "H" 형상을 가지는 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제2 트렌치를 에칭하기 전에 상기 제1 전도성 물질을 평탄화하는 단계를 더 포함하고, 상기 제1 전도성 물질을 평탄화한 후, 상기 제1 전도성 물질은 상기 제1 트렌치의 상부 부분에 완전히 걸쳐 있는 것인 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 전도성 물질은 상기 제2 전도성 물질보다 더 큰 폭을 갖는 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서,
    상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭한 후, 상기 제1 트렌치 및 상기 제2 트렌치 내로 강유전체 물질을 퇴적하는 단계;
    상기 제1 트렌치 내로 채널 물질을 퇴적하는 단계; 및
    상기 채널 물질을 퇴적한 후, 상기 제1 트렌치 내로 유전체 물질을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 유전체 물질 및 희생 물질의 교번 스택(alternating stack)을 형성하는 단계;
    제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및
    상기 제1 워드 라인의 제1 부분을 형성한 후에, 제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 워드 라인의 제2 부분을 형성하는 단계
    를 포함하고,
    상기 제1 워드 라인의 제1 부분을 형성하는 단계는,
    제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제1 트렌치를 에칭하는 단계;
    상기 제1 트렌치 내에 노출된 상기 희생 물질의 부분들을 리세싱함으로써 제1 리세스를 형성하는 단계; 및
    상기 제1 트렌치를 충진하기 위하여 상기 제1 리세스 내로 제1 전도성 물질을 퇴적하는 단계를 포함하고,
    상기 제1 워드 라인의 제2 부분을 형성하는 단계는,
    제1 유전체 물질 및 희생 물질의 상기 교번 스택 내에 제2 트렌치를 에칭하는 단계;
    상기 희생 물질의 나머지를 제거함으로써 제2 리세스를 형성하는 단계; 및
    상기 제2 트렌치를 충진하기 위하여 상기 제2 리세스 내로 제2 전도성 물질을 퇴적하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질을 에칭하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판으로부터 멀리 연장되는 강유전체 물질;
    상기 강유전체 물질의 제1 측 상에 위치된 채널 물질;
    상기 제1 측의 반대편에 있는 상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제1 유전체 물질;
    상기 강유전체 물질의 제2 측으로부터 멀리 연장되는 제2 유전체 물질;
    상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 상기 강유전체 물질의 제2 측으로부터 멀리 연장되고, 제1 벌크 물질 및 제1 시드 층을 포함하는 제1 전도성 물질; 및
    상기 제1 유전체 물질과 상기 제2 유전체 물질 사이에서 제1 전도성 물질로부터 멀리 연장되고 제2 벌크 물질 및 제2 시드 층을 포함하는 제2 전도성 물질을 포함하고,
    상기 제2 시드 층은 상기 제1 시드 층과 물리적으로 접촉하고, 상기 제2 전도성 물질은 상기 제1 전도성 물질보다 더 큰 폭을 갖는 것인 반도체 디바이스.
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