KR20160060850A - 메모리 장치 및 그 형성방법 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 77
- 238000003860 storage Methods 0.000 claims abstract description 71
- 230000000903 blocking effect Effects 0.000 claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims description 170
- 238000000034 method Methods 0.000 claims description 57
- 239000000945 filler Substances 0.000 claims description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 229910052582 BN Inorganic materials 0.000 claims description 5
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 464
- 238000002955 isolation Methods 0.000 description 43
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 230000008569 process Effects 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 17
- 102100024165 G1/S-specific cyclin-D1 Human genes 0.000 description 14
- 101000980756 Homo sapiens G1/S-specific cyclin-D1 Proteins 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 11
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 229910000449 hafnium oxide Inorganic materials 0.000 description 10
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- 102100021569 Apoptosis regulator Bcl-2 Human genes 0.000 description 7
- 108091012583 BCL2 Proteins 0.000 description 7
- 230000010365 information processing Effects 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052723 transition metal Inorganic materials 0.000 description 6
- 150000003624 transition metals Chemical class 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 101000937642 Homo sapiens Malonyl-CoA-acyl carrier protein transacylase, mitochondrial Proteins 0.000 description 4
- 101000590830 Homo sapiens Monocarboxylate transporter 1 Proteins 0.000 description 4
- 101000577115 Homo sapiens Monocarboxylate transporter 2 Proteins 0.000 description 4
- 102100034068 Monocarboxylate transporter 1 Human genes 0.000 description 4
- 102100025272 Monocarboxylate transporter 2 Human genes 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- -1 tungsten) Chemical compound 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 206010010144 Completed suicide Diseases 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OQNXPQOQCWVVHP-UHFFFAOYSA-N [Si].O=[Ge] Chemical compound [Si].O=[Ge] OQNXPQOQCWVVHP-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011370 conductive nanoparticle Substances 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
메모리 장치가 개시된다. 메모리 장치는 기판, 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고 기판을 노출하는 수직 홀을 갖는 스택, 수직 홀의 하부에 제공되는 바닥부 및 수직 홀의 측벽 상의 수직부를 포함하고 내부 홀을 갖는 활성 기둥, 활성 기둥과 게이트 전극들 사이의 전하저장막, 전하저장막과 게이트 전극들 사이의 블로킹 절연막, 전하저장막과 활성 기둥 사이의 터널 절연막, 내부 홀을 채우는 충진 절연막, 및 충진 절연막과 활성 기둥 사이의 고정 전하막을 포함하고, 고정 전하막은 바닥부 상으로 연장하고 수직부는 바닥부보다 두껍다.
Description
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 3차원 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 3차원 비휘발성 메모리 장치의 형성 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치가 개시된다. 일 측면에서, 메모리 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택; 상기 수직 홀의 하부에 제공되는 바닥부 및 상기 수직 홀의 측벽 상의 수직부를 포함하고, 내부 홀을 갖는 활성 기둥; 상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막; 상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막; 상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막; 상기 내부 홀을 채우는 충진 절연막; 및 상기 충진 절연막과 상기 활성 기둥 사이의 고정 전하막을 포함하고, 상기 고정 전하막은 상기 바닥부 상으로 연장하고, 상기 수직부는 상기 바닥부보다 두꺼울 수 있다.
일 예로, 상기 활성 기둥은 실리콘 또는 게르마늄을 포함하고, 상기 충진 절연막은 실리콘 산화막을 포함할 수 있다. 상기 고정 전하막은 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막 중의 적어도 하나를 포함할 수 있다. 상기 고정 전하막은 실리콘 질화막, 보론 질화막, 불순물이 도핑된 실리콘막, 불순물이 도핑된 실리콘 산화막 및 알루미늄 질화막 중의 적어도 하나를 포함할 수 있다.
일 예로, 상기 고정 전하막과 상기 활성 기둥 사이에 제공되고, 상기 고정 전하막과 다른 제 1 버퍼 절연막을 더 포함할 수 있다. 상기 제 1 버퍼 절연막은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
일 예로, 상기 고정 전하막과 상기 충진 절연막 사이에 제공되고, 상기 고정 전하막 및 상기 충진 절연막과 다른 제 2 버퍼 절연막을 더 포함할 수 있다. 상기 제 2 버퍼 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 제 2 버퍼 절연막은 상기 충진 절연막과 식각 선택비를 가질 수 있다. 상기 제 2 버퍼 절연막은 실리콘 산화막이고, 상기 충진 절연막보다 큰 습식 식각율을 가질 수 있다.
일 예로, 상기 수직 홀의 하부에 제공되고, 상기 기판에 접촉하는 하부 반도체 패턴을 더 포함할 수 있다. 상기 수직 홀에 노출된 상기 기판은 제 1 함몰부를 갖고, 상기 하부 반도체 패턴은 상기 제 1 함몰부에 삽입될 수 있다. 상기 하부 반도체 패턴의 상부면은 제 2 함몰부를 갖고, 상기 활성 기둥의 상기 바닥부는 상기 제 2 함몰부에 삽입될 수 있다. 상기 하부 반도체 패턴의 상부면은 상기 게이트 전극들 중의 최하부의 게이트 전극의 상부면 보다 높게 배치될 수 있다.
일 예로, 상기 충진 절연막은 불순물을 함유하는 실리콘 산화막을 포함할 수 있다. 상기 충진 절연막은 BSG, PSG 또는 BPSG일 수 있다.
다른 측면에서, 메모리 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택; 상기 수직 홀 내에 제공되고, 내부 홀을 갖는 활성 기둥; 상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막; 상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막; 상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막; 및 상기 내부 홀을 채우는 충진 절연막을 포함하고, 상기 활성 기둥은 상기 충진 절연막에 인접한 제 1 반도체 패턴, 및 상기 제 1 반도체 패턴과 상기 터널 절연막 사이의 제 2 반도체 패턴을 포함하고, 상기 제 2 반도체 패턴의 불순물 농도는 상기 제 1 반도체 패턴의 것과 다를 수 있다.
일 예로, 상기 활성 기둥은 P형의 불순물을 함유하고, 상기 제 1 반도체 패턴의 불순물 농도는 상기 제 2 반도체 패턴의 것보다 높을 수 있다.
다른 측면에서, 메모리 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택; 상기 수직 홀 내에 제공되고, 내부 홀을 갖는 활성 기둥; 상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막; 상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막; 상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막; 및 상기 내부 홀을 채우는 충진 절연막을 포함하고, 상기 활성 기둥은 상기 충진 절연막에 인접한 제 1 반도체 패턴, 및 상기 제 1 반도체 패턴과 상기 터널 절연막 사이의 제 2 반도체 패턴을 포함하고, 상기 제 2 반도체 패턴은 상기 제 1 반도체 패턴의 것과 다른 물질을 포함할 수 있다.
일 예로, 상기 제 2 반도체 패턴은 게르마늄막이고, 상기 제 1 반도체 패턴은 실리콘막일 수 있다. 상기 제 1 및 제 2 반도체 패턴들은 실리콘 게르마늄을 포함하고, 상기 제 2 반도체 패턴의 게르마늄 농도는 상기 제 1 반도체 패턴의 것보다 높을 수 있다.
일 예로, 상기 장치는 상기 스택 아래의 상기 기판 내에 제공되고, 한 쌍의 활성 기둥들을 결합하는 수평 리세스부를 더 포함하고, 상기 한 쌍의 활성 기둥들은 상기 수평 리세스부를 통하여 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 채널로 사용되는 반도체 기둥과 충진 절연막 사이의 게면 특성이 향상될 수 있다. 나아가, 채널 전류가 충진 절연막에 인접한 부분으로 흐르는 것을 줄일 수 있다. 이에 따라, 3차원 비휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 개념에 의한 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4a는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치의 사시도이다.
도 4b는 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이다.
도 4c는 도 4b의 I-I'선에 따른 단면도이다.
도 4d는 도 4c의 "A"의 확대도이다.
도 4e는 도 4d의 "B"의 확대도이다.
도 5a 내지 도 12a는 본 발명의 일 실시예들에 따른 반도체 장치의 형성방법에 관한 것으로 도 5b의 I-I'선에 대응되는 단면도들이다.
도 5b 내지 도 12b는 각각 도 5a 내지 도 12a의 "A" 부분의 확대도들이다.
도 13a 내지 13d는 도 4c의 "A"의 확대도들이다.
도 14는 본 발명의 개념에 의한 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 15a는 본 발명의 개념에 의한 다른 실시예들에 따른 반도체 장치의 단면도이다.
도 15b는 도 15a의 "A"의 확대도이다.
도 16a 내지 도 21a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법의 일 예를 설명하는 단면도들이다.
도 16b 내지 도 21b는 각각 도 16a 내지 도 21a의 "A" 부분의 확대도들이다.
도 22a 내지 도 24a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법의 다른 예를 설명하는 에 관한 단면도들이다.
도 22b 내지 도 24b는 각각 도 22a 내지 도 24a의 "A" 부분의 확대도들이다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 개념에 의한 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4a는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치의 사시도이다.
도 4b는 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이다.
도 4c는 도 4b의 I-I'선에 따른 단면도이다.
도 4d는 도 4c의 "A"의 확대도이다.
도 4e는 도 4d의 "B"의 확대도이다.
도 5a 내지 도 12a는 본 발명의 일 실시예들에 따른 반도체 장치의 형성방법에 관한 것으로 도 5b의 I-I'선에 대응되는 단면도들이다.
도 5b 내지 도 12b는 각각 도 5a 내지 도 12a의 "A" 부분의 확대도들이다.
도 13a 내지 13d는 도 4c의 "A"의 확대도들이다.
도 14는 본 발명의 개념에 의한 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 15a는 본 발명의 개념에 의한 다른 실시예들에 따른 반도체 장치의 단면도이다.
도 15b는 도 15a의 "A"의 확대도이다.
도 16a 내지 도 21a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법의 일 예를 설명하는 단면도들이다.
도 16b 내지 도 21b는 각각 도 16a 내지 도 21a의 "A" 부분의 확대도들이다.
도 22a 내지 도 24a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법의 다른 예를 설명하는 에 관한 단면도들이다.
도 22b 내지 도 24b는 각각 도 22a 내지 도 24a의 "A" 부분의 확대도들이다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제 1 내지 제 3 방향들(D1, D2, D3)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제 3 방향(D3)으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 개념에 의한 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이(10)를 나타내는 간략 회로도이다. 도 3을 참조하면, 본 실시예에 따른 반도체 장치는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 4a는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치의 사시도이다. 도 4b는 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이다. 도 4c는 도 4b의 I-I'선에 따른 단면도이다. 도 4d는 도 4c의 "A"의 확대도이다. 도 4e는 도 4d의 "B"의 확대도이다.
도 4a 내지 도 4e를 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 기판(110) 상에 게이트 스택들(GL)이 제공될 수 있다. 기판(110)과 게이트 스택들(GL) 사이에 버퍼 유전막(122)이 제공될 수 있다. 버퍼 유전막(122)은 실리콘 산화막일 수 있다.
게이트 스택들(GL)은 제 1 방향(D1)으로 연장할 수 있다. 게이트 스택들(GL)은, 제 1 방향으로 연장하는 분리 트렌치(141)에 의하여, 제 1 방향에 교차하는(예를 들어, 직교하는) 제 2 방향(D2)으로 서로 이격될 수 있다. 게이트 스택들(GL)은 절연 패턴들(125), 및 절연 패턴들(125) 사이의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 기판(110) 상에 순차적으로 적층된 제 1 내지 제 6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(122)은 절연 패턴들(125)에 비하여 얇을 수 있다. 게이트 전극들(G1 ~ G6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
게이트 스택들(GL)은 게이트 전극들(G1 ~ G6)을 관통하고, 기판(110)을 노출하는 수직 홀들(121)을 가질 수 있다. 도 4b에 도시된 바와 같이 수직 홀들(121)은 지그재그로 배열될 수 있다. 그러나, 수직 홀들(121)의 배열은 한정되지 않고 다양하게 변형될 수 있다.
하부 반도체 패턴들(132)이 수직 홀들(121)의 하부에 제공되어, 기판(110)과 접촉할 수 있다. 하부 반도체 패턴들(132)의 상부면은 최하부에 있는 제 1 게이트 전극(G1)의 상부면 보다 높을 수 있다. 하부 반도체 패턴들(132)의 하부면은 기판(110)의 상부면 보다 낮을 수 있다. 즉, 하부 반도체 패턴들(132)의 하부는 기판(110)의 제 1 함몰부(R1)로 삽입될 수 있다. 하부 반도체 패턴들(132)은 실리콘 또는 실리콘게르마늄을 포함할 수 있다. 하부 반도체 패턴들(132)과 제 1 게이트 전극(G1) 사이에 게이트 절연막(GOX)(예를 들어, 실리콘 산화막 또는 실리콘게르마늄 산화막)이 배치될 수 있다.
복수 개의 활성 기둥들(130)이 수직 홀들(121) 내에 배치되어, 게이트 전극들(G1 ~ G6)과 결합될 수 있다. 활성 기둥들(130)은 하부 반도체 패턴들(132) 상에 형성될 수 있다. 활성 기둥들(130)은 하부 반도체 패턴들(132)을 통하여 기판(110)에 전기적으로 연결될 수 있다. 이와는 달리, 하부 반도체 패턴들(132) 없이, 활성 기둥들(130)은 기판(110)에 직접 연결될 수 있다.
활성 기둥들(130)은 기판(110)으로부터 위로 연장되는(즉, 제 3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 활성 기둥들(130)의 일단들은 하부 반도체 패턴들(132)에 연결되고, 이들의 타단들은 제 2 방향(D2)으로 연장하는 비트 라인들(BL)에 연결될 수 있다. 활성 기둥들(130)은 MOS 트랜지스터의 채널로 기능할 수 있다. 활성 기둥들(130)의 각각은 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)을 포함할 수 있다. 제 1 반도체 패턴(134)은 수직 홀들(121)의 측벽 상에 배치될 수 있다. 제 2 반도체 패턴(136)은 제 1 반도체 패턴(134)의 측벽 상에 배치될 수 있다. 제 2 반도체 패턴(136)은 하부 반도체 패턴(132)의 상부면과 접촉할 수 있다. 제 2 반도체 패턴(136)의 하부는 하부 반도체 패턴(132)의 상부면에 형성된 제 2 함몰부(R2)로 연장할 수 있다. 활성 기둥들(130)의 각각은 수직 홀들(121)의 측벽 상의 수직부(130a) 및 수직 홀들(121)의 바닥면 상의 바닥부(130b)을 포함할 수 있다. 수직부(130a)는 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)의 일부를 포함할 수 있다. 바닥부(130b)는 제 2 반도체 패턴(136)의 다른 일부를 포함할 수 있다. 바닥부(130b)는 하부 반도체 패턴(132)의 상부면에 접촉할 수 있다. 바닥부(130b)는 하부 반도체 패턴(132)의 상부면에 형성된 제 2 함몰부(R2)로 연장할 수 있다.
활성 기둥들(130)의 각각은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)으로, 내부 홀(131)을 가질 수 있다. 활성 기둥들(130)의 내부 홀들(131)은 충진 절연막(139)으로 채워질 수 있다. 충진 절연막(139)은 실리콘 산화막으로 형성될 수 있다. 활성 기둥들(130)의 일단 상에 도전 패턴들(128)이 제공될 수 있다. 도전 패턴들(128)에 접하는 활성 기둥들(130)의 부분은 드레인 영역일 수 있다.
게이트 전극들(G1 ~ G6)과 활성 기둥들(130) 사이에, 정보저장 요소(S)가 제공될 수 있다. 정보저장 요소(S)는 게이트 전극에 인접한 블로킹 절연막(BCL), 활성 기둥들(130)에 인접한 터널 절연막(TL), 및 이들 사이의 전하 저장막(CL)을 포함할 수 있다.
블로킹 절연막(BCL)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막일 수 있다. 블로킹 절연막(BCL)은 제 1 블로킹 절연막(BCL1) 및 제 2 블로킹 절연막(BCL2)을 포함할 수 있다. 예를 들면, 제 1 블로킹 절연막(BCL1) 및 제 2 블로킹 절연막(BCL2)은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 블로킹 절연막(BCL)의 적어도 일부(예를 들어, 제 1 블로킹 절연막(BCL1))는 절연 패턴들(125)과 활성 기둥들(130) 사이로 연장할 수 있다. 이와는 달리, 블로킹 절연막(BCL)의 다른 일부(예를 들어, 제 2 블로킹 절연막(BCL2))는 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이로 연장할 수 있다.
전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 전하 저장막(CL)은 절연 패턴들(125)과 활성 기둥들(130) 사이로 연장할 수 있다. 다른 실시예에서, 전하 저장막(CL)의 적어도 일부는 게이트간 절연 패턴들(125)과 게이트 전극 사이로 연장할 수 있다.
터널 절연막(TL)은 실리콘 산화막을 포함할 수 있다. 터널 절연막(TL)의 에너지 밴드갭은, 전하 저장막(BCL)으로부터 멀어질 수 록, 감소하다 증가할 수 있다. 터널 절연막(TL)은 전하 저장막(CL) 상에 순차적으로 적층된 제 1 터널 절연막(TL1), 제 2 터널 절연막(TL2) 및 제 3 터널 절연막(TL3)을 포함할 수 있다. 제 3 터널 절연막(TL3)의 에너지 밴드갭은 제 2 터널 절연막(TL2)의 것보다는 클 수 있다. 제 3 터널 절연막(TL3)의 에너지 밴드갭은 제 1 터널 절연막(TL1)의 것보다 작을 수 있다. 제 1 내지 제 3 터널 절연막들(TL1, TL2, TL3)은 실리콘 산화막을 포함할 수 있다. 터널 절연막(TL)은 5 ~ 20atom%의 질소를 함유할 수 있다. 제 2 터널 절연막(TL2) 및 제 3 터널 절연막(TL3)은 제 1 터널 절연막(TL1) 보다 높은 농도로 질소를 함유할 수 있다. 제 2 터널 절연막(TL2)의 질소 농도는 제 3 터널 절연막(TL3)의 것보다 높을 수 있다. 제 1 터널 절연막(TL1)은 전하 저장막(CL)보다 매우 낮은 농도의 질소를 함유할 수 있다.
제 1 터널 절연막(TL1)의 에너지 밴드갭은 전하저장막(CL)의 것보다 매우 클 수 있다. 이로써, 프로그램으로 전하저장막(CL)에 트랩된 전자들이 전하저장막(CL)에 보존되는 데 유리하다.
나아가, 활성 기둥들(130)과 터널 절연막(TL) 사이의 계면에 질소 원자들이 풍부하기 때문에, 활성 기둥들의 실리콘막과 터널 절연막(TL) 사이의 계면에 생성되는 댕글링 본드를 감소시킬 수 있다.
터널 절연막(TL)은 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 더 포함할 수 있다. 고유전막(미도시)은, 예를 들어, 제 2 터널 절연막(TL2)와 제 3 터널 절연막(TL3) 사이에 배치될 수 있다.
활성 기둥들(130)을 통하여 흐르는 전류는 충진 절연막(139)에 인접할 수 있다. 이러한 경우, 활성 기둥들(130)과 충진 절연막(139)의 계면 특성에 따라, 전류 특성에 차이가 발생할 수 있다. 따라서, 활성 기둥들(130)을 통하여 흐르는 전류가 활성 기둥들(130)과 충진 절연막(139)의 계면에 의한 영향을 조절하는 기술이 필요하다. 이하에서, 이러한 기술의 실시예들이 설명된다.
일 실시예에 따르면, 할성 기둥들(130)과 충진 절연막(139) 사이에 고정 전하막(138)이 배치될 수 있다. 일 예로, 고정 전하막(138)은 음의 고정전하를 가질 수 있다. 이러한 경우, 고정 전하막(138)은 알루미늄 산화막, 알루미늄 질화막 또는 알루미늄 산질화막을 포함할 수 있다. 음의 고정전하는 전류가 활성 기둥들(130)과 충진 절연막(139)의 계면으로부터 멀어져 흐르게 하여, 전술한 계면의 영향이 줄어들 수 있다. 메모리 장치의 리텐션 특성이 향상될 수 있다. 나아가, 음의 고정전하는 채널의 임계전압을 상승시킬 수 있을 것이다.
음의 고정전하에 의한 임계전압의 변화가 너무 큰 문제가 발생할 수 있다. 이를 위하여, 제 1 버퍼 절연막(137a)이 고정 전하막(138)과 활성 기둥들(130) 사이에 제공될 수 있다. 제 1 버퍼 절연막(137a)은 고정 전하막(138)과 다른 물질을 포함할 수 있다. 제 1 버퍼 절연막(137a)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 제 1 버퍼 절연막(137a)은 임계전압이 과도하게 변화되는 것을 조절할 수 있다. 게다가, 제 1 버퍼 절연막(137a)은 고정 전하막(138)과 활성 기둥들(130) 사이의 스트레스를 완화할 수 있다. 실리콘 질화막은 고정 전하막(138)으로부터 활성 기둥들(130)으로 산소가 확산하는 것을 방지할 수 있다.
추가적으로, 제 2 버퍼 절연막(137b)이 고정 전하막(138)과 충진 절연막(139) 사이에 제공될 수 있다. 제 2 버퍼 절연막(137b)은 고정 전하막(139) 및 충진 절연막(138)과 다른 포함할 수 있다. 제 2 버퍼 절연막(137b)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 제 2 버퍼 절연막(137b)은 충진 절연막(139)과 식각 선택비를 갖는 물질(예를 들면, 실리콘 산화막이고, 충진 절연막보다 큰 습식 식각율을 갖는)일 수 있다. 제 2 버퍼 절연막(137b)은 충진 절연막(139)과 고정 전하막(138) 사이에 발생할 수 있는 스트레스를 완화할 수 있다.
이와는 달리, 다른 예로, 고정 전하막(138)은 양의 고정전하를 가질 수 있다. 이러한 경우, 고정 전하막(138)은 하프늄 산화막, 실리콘 질화막, 보론 질화막, 탄소 도핑된 실리콘막(SiC) 또는 보론 도핑된 실리콘막을 포함할 수 있다. 양의 고정전하는 채널의 임계전압을 감소시킬 수 있을 것이다.
이러한 경우, 고정 전하막(138)과 활성 기둥들(130) 사이의 제 1 버퍼 절연막(137a)은 임계전압이 과도하게 변화되는 것을 조절하고, 고정 전하막(138)과 활성 기둥들(130) 사이의 스트레스를 완화할 수 있을 뿐만 아니라, 고정 전하막(138)의 원소가 활성 기둥들(130)으로 확산하는 것을 방지할 수 있다. 예를 들어, 실리콘 질화막은 보론 질화막의 보론, 탄소 도핑된 실리콘막의 탄소 또는 보론 도핑된 실리콘막의 보론이 활성 기둥들(130)으로 확산하는 것을 방지할 수 있다.
추가적으로, 전술한 제 2 버퍼 절연막(137b)이 고정 전하막(138)과 충진 절연막(139) 사이에 제공될 수 있다.
다른 실시예에 따르면, 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)의 물질이 조절될 수 있다. 일 예로, 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)은 제 1 도전형의 불순물 이온이 도핑된 실리콘막일 수 있다. 제 1 반도체 패턴(134)의 불순물 이온 농도는 제 2 반도체 패턴(136)의 것과 다를 수 있다. 예를 들어, 제 1 반도체 패턴(134)의 불순물 이온 농도는 제 2 반도체 패턴(136)의 것보다 낮을 수 있다. 이에 따라, 전류는 활성 기둥들(130)과 충진 절연막(139)의 계면으로부터 멀고 터널 절연막(TL)에 인접한 활성 기둥들(130)의 부분(즉, 제 1 반도체 패턴(134))을 통하여 흐르게 될 수 있다. 이에 따라, 전술한 계면의 영향이 줄어들고, 메모리 장치의 리텐션 특성이 향상될 수 있다. 나아가, 채널의 임계전압이 감소될 수 있다. 다른 예로, 제 1 반도체 패턴(134)는 제 2 반도체 패턴(136)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)은 실리콘 게르마늄 및 실리콘막을 각각 포함할 수 있다. 예를 들어, 제 1 반도체막(134) 및 제 2 반도체막(136)은 게르마늄을 함유하는 실리콘막을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(134)의 게르마늄 농도는 제 2 반도체 패턴(136)의 것보다 높을 수 있다. 이에 따라, 전류는 활성 기둥들(130)과 충진 절연막(139)의 계면으로부터 멀고 터널 절연막(TL)에 인접한 활성 기둥들(130)의 부분(즉, 제 1 반도체 패턴(134))을 통하여 흐르게 될 수 있다. 이에 따라, 전술한 계면의 영향이 줄어들고, 메모리 장치의 리텐션 특성이 향상될 수 있다.
또 다른 실시예에 따르면, 충진 절연막(139)은 불순물 이온을 함유할 수 있다. 충진 절연막(139)은 예를 들어, BSG, PSG 또는 BPSG일 수 있다. 충진 절연막(139)에 함유된 불순물 이온은 전술한 고정전하막(138)과 유사한 효과를 유도할 수 있다.
본 발명의 개념에서, 전술한 실시예들에 따른 기술들이 결합되어 사용될 수 있음은 자명할 것이다.
비트 라인들(BL)과 공통 소오스 라인들(CSL) 사이에 플래시 반도체 장치의 복수 개의 셀 스트링들(CSTR)이 제공된다.(도 3 참조) 하나의 셀 스트링은, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수개의 메모리 셀들(MCT)을 포함할 수 있다. 선택 트랜지스터들(SST, GST) 및 복수개의 메모리 셀들(MCT)은 하나의 활성 기둥들(130)에 제공된다. 제 1 게이트 전극(G1)은 접지 선택 트랜지스터(GST)의 접지 선택 라인(GSL)일 수 있다. 제 2 내지 제 5 게이트 전극들(G2 ~ G5)은 복수개의 메모리 셀들(MCT)의 워드 라인들(WL1 ~ WLn)일 수 있다. 제 6 게이트 전극(G6)은 스트링 선택 트랜지스터(SST)의 스트링 선택 게이트 라인(SSL)일 수 있다.
게이트 스택들(GL) 사이에, 제 1 방향(D1)으로 신장하는 분리 트렌치(141)가 제공될 수 있다. 공통 소스 영역들(142)이 분리 트렌치(141)에 노출된 기판(110)에 제공된다. 공통 소스 영역들(142)은, 서로 이격되어, 기판(110) 내에서 제 1 방향(D1)으로 연장할 수 있다. 공통 소스 영역들(142)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 소자분리 패턴(145)이 공통 소스 영역들(142) 상에 제공되어, 분리 트렌치(141)를 채울 수 있다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 공통 접촉층들(미도시)이 소자분리 패턴(145)과 공통 소스 영역들(142) 사이에 제공될 수 있다. 공통 접촉층들(미도시)은 금속-반도체 화합물층일 수 있다. 공통 접촉층들(미도시)은, 예를 들어 금속 실리사이드막일 수 있다. 게이트 스택들(GL)의 측벽 상에 절연 스페이서(143)가 제공될 수 있다. 절연 스페이서(143)는 게이트 스택들(GL)의 측벽과 소자분리 패턴(145) 사이에 제공될 수 있다. 절연 스페이서(143)는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다.
스트래핑 플러그들(140)이 소자분리 패턴(145)을 관통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다. 스트래핑 플러그들(140)은 제 1 방향(D1)을 따라 배열될 수 있다. 스트래핑 플러그들(140)과 소자분리 패턴(145) 사이에 배리어막(148)이 제공될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)과 공통 소스 영역들(142) 사이에 공통 접촉층들(미도시)이 제공될 수 있다.
스트래핑 라인(160)이 소자분리 패턴(145) 상에 제공되어, 제 1 방향(D1)으로 연장할 수 있다. 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제 1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 스트래핑 라인(160) 상에 제공되어, 제 2 방향(D2)으로 연장할 수 있다. 비트 라인들(BL)은 제 2 콘택들(164)을 경유하여 활성 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제 2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
공통 소스 라인(CSL)이 스트래핑 라인(160) 상에 제공되어, 제 2 방향(D2)으로 연장할 수 있다. 공통 소스 라인(CSL)은 제 3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제 3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예들에 따른 메모리 장치를 형성하는 방법이 설명된다. 도 5a 내지 도 12a는 본 발명의 일 실시예들에 따른 반도체 장치의 형성방법에 관한 것으로 도 5b의 I-I'선에 대응되는 단면도들이고, 도 5b 내지 도 12b는 도 5a 내지 도 12a의 "A" 부분의 확대도들이다.
도 5a 및 도 5b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
버퍼 유전막(122)이 기판(110) 상에 형성될 수 있다. 버퍼 유전막(122)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(122)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 예비 게이트 스택(120)이 버퍼 유전막(122) 상에 형성될 수 있다. 예비 게이트 스택(120)은 버퍼 유전막(122) 상에 교대로 적층된 희생막들(123) 및 절연막들(124)을 포함할 수 있다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(122) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 6a 및 도 6b를 참조하여, 예비 게이트 스택(120)을 관통하여, 기판(110)을 노출하는 수직 홀들(121)이 형성된다. 수직 홀들(121)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다. 수직 홀들(121)의 형성 공정에 의하여, 기판(110)이 리세스되어 제 1 함몰부(R1)를 형성할 수 있다.
도 7a 및 도 7b를 참조하여, 수직 홀들(121)의 하부에 하부 반도체 패턴(132)이 형성될 수 있다. 하부 반도체 패턴(132)은 선택적 에피택시 성장(SEG)을 통하여 형성될 수 있다. 하부 반도체 패턴(132)은 제 1 함몰부(R1)을 채우고 기판(110)의 상부면으로부터 돌출될 수 있다. 하부 반도체 패턴(132)의 상부면은 최하부의 희생막의 상부면과 그 다음 최하부의 희생막의 하부면 사이의 높이에 배치될 수 있다. 하부 반도체 패턴(132)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
수직 홀들(121) 내에 제 1 블로킹 절연막(BCL1)이 형성될 수 있다. 제 1 블로킹 절연막(BCL1)은 원자층 증착 방법으로 형성될 수 있다. 제 1 블로킹 절연막(BCL1)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 제 1 블로킹 절연막(BCL1)은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다.
전하 저장막(CL)이 제 1 블로킹 절연막(BCL1) 상에 형성된다. 전하 저장막(CL)은 원자층 증착 방법으로 형성될 수 있다. 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 제 1 블로킹 절연막(BCL1)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
터널 절연막(TL)이 전하 저장막(CL) 상에 형성된다. 터널 절연막(TL)은 제1 터널 절연막(TL1), 제 2 터널 절연막(TL2) 및 제 3 터널 절연막(TL3)을 포함할 수 있다. 터널 절연막(TL)을 형성하는 공정이 보다 상세하게 설명된다.
먼저, 전하 저장막(CL) 상에 제 1 예비 터널 절연막(미도시), 제 2 예비 절연막(미도시) 및 제 3 예비 터널 절연막(미도시)이 순차적으로 형성될 수 있다. 예비 터널 절연막들의 에너지 밴드갭은, 전하 저장막(CL)으로부터 멀어질 수록, 감소할 수 있다. 예비 터널 절연막들은 질소를 함유하는 실리콘 산화막일 수 있다. 실리콘 산화막에 함유된 질소의 농도는 제 1 예비 터널 절연막, 제 2 예비 터널 절연막 및 제 3 예비 터널 절연막의 순서로, 증가할 수 있다.
이후, 열처리 공정이 수행될 수 있다. 열처리 공정은 산화처리일 수 있다. 열처리 공정은, 예를 들어 산화 분위기에서 수행될 수 있다. 열처리 공정은, 예를 들어 N2O, 또는 NO 가스 분위기에서의 열처리 공정일 수 있다. 열처리 공정은, 예를 들어 라디컬 산화 공정 또는 플라즈마 산화 공정일 수 있다. 열처리 온도는 750 ~ 950℃일 수 있다. 이에 따라, 제 2 예비 터널 절연막 보다 제 3 예비 터널 절연막으로의 산소의 공급이 많아질 수 있다.
이에 따라, 전하 저장막(CL) 상에 순차적으로 형성된 제 1 터널 절연막(TL1), 제 2 터널 절연막(TL2) 및 제 3 터널 절연막(TL3)이 형성될 수 있다. 전술한 열처리 공정에 의하여, 제 1 터널 절연막(TL1)의 질소 농도는 제 2 터널 절연막(TL2), 및 제 3 터널 절연막(TL3) 보다 작을 수 있다. 제 3 터널 절연막(TL3)의 질소 농도는 제 2 터널 절연막(TL2)의 질소 농도 보다 작을 수 있다. 질소 농도의 조절에 의하여, 터널 절연막(TL)의 에너지 밴드갭은, 전하 저장막(CL)으로부터 멀어질 수록, 감소하다 증가할 수 있다. 즉, 제 3 터널 절연막(TL3)의 에너지 밴드갭은 제 2 터널 절연막(TL2)의 것보다는 크고, 제 1 터널 절연막(TL1)의 것보다 작을 수 있다.
이러한 공정에 의하여, 전하저장막(CL)에 인접하는 제 1 터널 절연막(TL1)의 질소 농도는 전하저장막(CL)의 것보다 매우 낮을 수 있다. 제 1 터널 절연막(TL1)의 에너지 밴드갭은 전하저장막(CL)의 것보다 매우 클 수 있다. 이로써, 프로그램으로 트랩된 전자들이 전하저장막(CL)에 보존되는 데 유리하다.
나아가, 활성 기둥들(도 4c의 130 참조)과 터널 절연막(TL) 사이의 계면에 질소 원자들이 풍부하기 때문에, 활성 기둥들(130)과 터널 절연막(TL) 사이의 계면에 생성되는 댕글링 본드를 감소시킬 수 있다. 본 발명의 개념에 따른 리버스형 터널 절연막 형성 공정에 의한 터널 절연막(TL)과 활성 기둥들(130) 사이의 계면 특성이 향상될 수 있다. 이로써, 본 발명의 개념에 따른 리버스형 터널 절연막 형성 공정에 의한 터널 절연막(TL)의 리텐션(retention) 및 내구성(endurance) 특성이 향상될 수 있다. 이러한 열처리 공정은 전하저장막(CL)의 결함을 치유할 수 있다.
제 1 블로킹 절연막(BCL1), 전하 저장막(CL) 및 터널 절연막(TL)은 하부 반도체 패턴(132) 및 제 1 스택(120)의 상부면 상으로 연장할 수 있다.
수직 홀들(121) 내의 터널 절연막(TL) 상에 활성 기둥들(130)이 형성된다. 활성 기둥들(130)의 형성방법이 보다 구체적으로 설명된다.
먼저, 터널 절연막(TL) 상에 제 1 반도체막(133)이 형성될 수 있다. 제 1 반도체막(133)은 하부 반도체 패턴(132) 및 제 1 스택(120)의 상부면 상으로 연장할 수 있다.
이어서, 도 8a 및 도 8b를 참조하여, 제 1 반도체막(133)을 이방성 식각하여, 수직 홀들(131)의 측벽 상에 스페이서형의 제 1 반도체 패턴(134)이 형성될 수 있다. 제 1 반도체 패턴(134)은 하부 반도체 패턴(132)을 노출할 수 있다. 이방성 식각 공정에 의하여, 하부 반도체 패턴(132)의 상부면에 제 2 함몰부(R2)가 형성될 수 있다.
제 1 반도체 패턴(134) 상에 제 2 반도체막(135)이 형성될 수 있다. 제 2 반도체막(135)은 제 2 함몰부(R2) 및 제 1 스택(120)의 상부면 상으로 연장할 수 있다. 제 2 반도체막(135)의 하부는 하부 반도체 패턴(132)의 상부면에 형성된 제 2 함몰부(R2)에 삽입될 수 있다.
제 1 및 제 2 반도체막들(133, 135)은 CVD 또는 ALD 방법으로 형성될 수 있다. 일 예로, 제 1 반도체막(133) 및 제 2 반도체막(135)은 제 1 도전형의 불순물 이온이 도핑된 실리콘막일 수 있다. 제 1 반도체막(133)의 불순물 이온 농도는 제 2 반도체막(135)의 것과 다를 수 있다. 예를 들어, 제 1 반도체막(133)의 불순물 이온 농도는 제 2 반도체막(135)의 것보다 낮을 수 있다. 다른 예로, 제 1 반도체막(133) 및 제 2 반도체막(135)은 다른 물질을 포함할 수 있다. 예를 들어, 제 1 반도체막(133) 및 제 2 반도체막(135)은 실리콘 게르마늄 및 실리콘막을 각각 포함할 수 있다. 예를 들어, 제 1 반도체막(133) 및 제 2 반도체막(135)은 게르마늄을 함유하는 실리콘막을 포함할 수 있다. 예를 들어, 제 1 반도체막(133)의 게르마늄 농도는 제 2 반도체막(135)의 것보다 높을 수 있다.
제 2 반도체막(135)은 수직 홀들(121)을 완전히 채우지 않도록 형성되어, 제 2 반도체막(135)의 내벽에 의하여 정의된 내부 홀들(131)이 형성될 수 있다.
도 9a, 도 9b 및 도 4e를 참조하여, 제 1 버퍼 절연막(137a)이 제 2 반도체막(135) 상에 형성될 수 있다. 제 1 버퍼 절연막(137a)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
고정 전하막(138)이 제 1 버퍼 절연막(137a) 상에 형성될 수 있다. 일 예로, 고정 전하막(138)은 음의 고정전하를 가질 수 있다. 이러한 경우, 고정 전하막(138)은 알루미늄 산화막, 알루미늄 질화막 또는 알루미늄 산질화막을 포함할 수 있다. 다른 예로, 고정 전하막(138)은 양의 고정전하를 가질 수 있다. 이러한 경우, 고정 전하막(138)은 하프늄 산화막, 실리콘 질화막, 보론 질화막, 탄소 도핑된 실리콘막(SiC) 또는 보론 도핑된 실리콘막을 포함할 수 있다.
제 2 버퍼 절연막(137b)이 고정 전하막(138) 상에 추가로 형성될 수 있다. 제 2 버퍼 절연막(137b)은 고정 전하막(139)과 다른 포함하 수 있다. 제 2 버퍼 절연막(137b)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
충진 절연막(139)이 제 2 버퍼 절연막(137b) 상에 형성되어, 활성 기둥들(130)의 내부 홀들(131)을 채울 수 있다. 충진 절연막(139)은 실리콘 산화막으로 형성될 수 있다. 충진 절연막(139)은 불순물을 함유할 수 있다. 충진 절연막(139)은 예를 들어, BSG, PSG 또는 BPSG일 수 있다.
전술한 제 2 버퍼 절연막(137b)은 충진 절연막(139)과 식각 선택비를 갖는 물질(예를 들면, 실리콘 산화막이고, 충진 절연막보다 큰 습식 식각율을 갖는)일 수 있다. 제 2 버퍼 절연막(137b)은 충진 절연막(139)과 고정 전하막(138) 사이에 발생할 수 있는 스트레스를 완화할 수 있다. 나아가, 제 2 버퍼 절연막(137b)은 충진 절연막(139)에 함유된 불순물 이온이 활성 기둥들(138)로 확산하는 것을 방지할 수 있다.
제 2 반도체막(135), 버퍼 절연막들(137a, 137b), 고정 전하막(138), 및 충진 절연막(139)은 평탄화되어, 예비 게이트 스택(120)의 최상층의 절연막이 노출되도록 할 수 있다. 제 2 반도체막(135)은 제 2 반도체 패턴(136)이 된다. 이에 따라, 내부 홀들(131)이 충진 절연막(139)으로 채워진, 실린더 형의 활성 기둥들(130)이 형성될 수 있다. 활성 기둥들(130)의 각각은 제 1 반도체 패턴(134), 및 제 1 반도체 패턴(134) 상의 제 2 반도체 패턴(136)을 포함할 수 있다.
도 10a 및 도 10b를 참조하여, 활성 기둥들(130)의 상부가 리세스되어, 예비 게이트 스택(120)의 최상층의 절연막보다 낮게 될 수 있다. 활성 기둥들(130)이 리세스된 수직 홀들(121) 내에 도전 패턴들(128)이 형성될 수 있다. 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(128) 및 수직 기둥들(130)의 윗부분에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 제 2 도전형은 예를 들면 N형일 수 있다.
버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제 1 방향으로 연장되고 기판(110)을 노출하는, 분리 트렌치(141)가 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
도 11a 및 도 11b를 참조하여, 분리 트렌치(141)에 노출된 희생막들(123)을 선택적으로 제거하여 게이트 영역(126)을 형성한다. 게이트 영역(126)은 희생막들(123)이 제거된 영역에 해당되고, 수직 기둥들(130) 및 절연 패턴들(125)에 의하여 한정된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 게이트 영역(126)에 의하여 제 1 블로킹 절연막(BCL1)의 일부분 및 하부 반도체 패턴(132)의 일 부분이 노출될 수 있다.
도 12a 및 도 12b를 참조하여, 게이트 영역(126)에 노출된 하부 반도체 패턴(132)을 열산화하여 게이트 산화막(GOX)(예를 들어, 실리콘 산화막, 실리콘게르마늄 산화막)을 형성할 수 있다. 이어서, 제 2 블로킹 절연막(BCL2)이 게이트 영역(126)에 노출된 절연 패턴들(125) 및 제 1 블로킹 절연막(BCL1) 상에 형성될 수 있다. 제 2 블로킹 절연막(BCL2)은 실리콘 산화막 또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 이에 따라, 블로킹 절연막(BCL)은 순차적으로 적층된 제 1 블로킹 절연막(BCL1) 및 제 2 블로킹 절연막(BL2)을 포함할 수 있다. 예를 들면, 제 1 블로킹 절연막(BCL1)은 실리콘 산화막이고, 제 2 블로킹 절연막(BCL2)은 실리콘 산화막, 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 블로킹 절연막(BCL)은 원자층 증착 방법으로 형성될 수 있다.
분리 트렌치(141)를 통하여, 리세스 영역(126) 내에 도전막(미도시)이 형성된다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다.
이어서, 리세스 영역(126)의 외부(즉, 분리 트렌치(141))에 형성된 도전막이 제거된다. 이에 따라, 리세스 영역(126)의 내에 게이트 전극들(G1 ~ G6)이 형성된다. 분리 트렌치(141)에 형성된 도전막이 제거되어 반도체 기판(110)이 노출될 수 있다.
도 4a 내지 도 4e를 다시 참조하여, 노출된 반도체 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(142)이 형성될 수 있다.
분리 트렌치(141)의 측벽에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
분리 트렌치(141)를 채우는 소자분리 패턴(145)이 형성된다. 소자분리 패턴(145)은 제1 방향으로 연장한다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 소자분리 패턴(145)은 최상층의 절연 패턴들(125)과 동일 레벨의 상부면을 가질 수 있다.
소자분리 패턴(145) 내에 스트래핑 플러그들(140)이 형성될 수 있다. 소자분리 패턴(145)과 스트래핑 플러그들(140) 사이에 배리어막(148)이 형성될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)은 공통 접촉층들(미도시)을 통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다.
제 1 콘택들(162)이 형성되어, 스트래핑 플러그들(140)과 연결될 수 있다. 제 1 콘택들(162) 상에 스트래핑 라인(160)이 제공되어, 제 1 콘택들(162)을 연결할 수 있다. 스트래핑 라인(160)은 제 1 방향(D1)으로 연장할 수 있다. 이에 따라, 스트래핑 라인(160)은 제 1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제 1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제 2 콘택들(164)이 형성되어, 활성 기둥들(130)과 연결될 수 있다. 비트 라인들(BL)이 제 2 콘택들(164) 상에 형성되어, 제 2 콘택들(164)을 연결할 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장할 수 있다. 이에 따라, 비트 라인들(BL)은 제 2 콘택들(164)을 경유하여 활성 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제 2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제 3 콘택들(166)이 스트래핑 라인(160) 상에 형성되어, 스트래핑 라인(160)과 연결될 수 있다. 공통 소스 라인(CSL)이 제 3 콘택들(166) 상에 형성되어, 제 3 콘택들(166)을 연결할 수 있다. 이에 따라, 공통 소스 라인(CSL)은 제 3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제 3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
도 4d를 참조하여 설명된 바와 같이, 터널 절연막(TL), 전하 저장막(CL) 및 블로킹 절연막(BCL)의 모두는 제 2 내지 제 6 게이트 전극들(G2 ~ G6)과 활성 기둥들(130) 사이에 배치된다. 나아가, 터널 절연막(TL), 전하 저장막(CL) 및 블로킹 절연막(BCL)을 포함하는 정보저장 요소(S)의 구조는 전술한 실시예들에 한정되지 않는다. 이하, 정보저장 요소(S)에 대한 다양한 실시예들이 설명된다. 도 13a 내지 13d는 도 4c의 "A"의 확대도들이다.
일 예로, 도 13a를 참조하여, 터널 절연막(TL), 전하 저장막(CL) 및 블로킹 절연막(BCL) 모두는 절연 패턴들(125)과 활성 기둥들(130) 사이로 연장할 수 있다. 이와는 달리, 도 13b를 참조하여, 블로킹 절연막(BCL)이 절연 패턴들(125)과 제 2 내지 제 6 게이트 전극들(G2 ~ G6) 사이로 연장할 수 있다. 블로킹 절연막(BCL)은 절연 패턴들(125)과 활성 기둥들(130) 사이에 제공되지 않는다. 이와는 달리, 도 13c를 참조하여, 전하 저장막(CL) 및 블로킹 절연막(BCL)이 절연 패턴들(125)과 제 2 내지 제 6 게이트 전극들(G2 ~ G6) 사이로 연장할 수 있다. 전하 저장막(CL) 및 블로킹 절연막(BCL)은 절연 패턴들(125)과 활성 기둥들(130) 사이에 제공되지 않는다. 이와는 달리, 도 13d를 참조하여, 터널 절연막(TL), 전하 저장막(CL) 및 블로킹 절연막(BCL) 모두가 절연 패턴들(125)과 제 2 내지 제 6 게이트 전극들(G2 ~ G6) 사이로 연장할 수 있다. 터널 절연막(TL), 전하 저장막(CL) 및 블로킹 절연막(BCL) 모두가 절연 패턴들(125)과 활성 기둥들(130) 사이에 제공되지 않는다.
도 14는 본 발명의 개념에 의한 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 14를 참조하면, 본 실시예들에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 비트 라인들(BL)은 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 정보저장 요소를 포함할 수 있다.
비트 라인들(BL)의 각각에 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.
도 15a는 본 발명의 개념에 의한 다른 실시예들에 따른 반도체 장치의 단면도이다. 도 15b는 도 15a의 "A"의 확대도이다. 본 발명의 일 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 15a 및 도 15b를 참조하면, 본 실시예의 반도체 장치는 기판(110) 상의 비트 라인들(BL), 기판(110)과 비트 라인들(BL) 사이의 게이트 스택(GL), 게이트 스택(GL)과 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 게이트 스택(GL)을 관통하는 복수개의 활성 기둥들(130)을 포함할 수 있다. 활성 기둥들(130)의 각각은 비트 라인들(BL)과 공통 소스 라인(CSL)을 연결할 수 있다. 게이트 스택(GL)과 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다. 기판(110)과 게이트 스택들(GL) 사이에 버퍼 유전막(122)이 제공될 수 있다. 버퍼 유전막(122)은 실리콘 산화막일 수 있다.
게이트 스택(GL)은 제 1 방향(D1)으로 연장할 수 있다. 게이트 스택(GL)은 복수개로, 제 1 방향으로 연장하는 분리 트렌치(141)에 의하여, 제 1 방향에 교차하는(예를 들어, 직교하는) 제 2 방향(D2)으로 서로 이격될 수 있다. 게이트 스택(GL)은 절연 패턴들(125), 및 절연 패턴들(125) 사이의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(122)은 절연 패턴들(125)에 비하여 얇을 수 있다.
게이트 전극들은 기판(110) 상에 차례로 수직적으로(제 3 방향 D3) 적층될 수 있다. 게이트 전극들은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들(WL)은 기판(110) 상에 순차적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 분리 트렌치(141)에 의하여 제 2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(110)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(110)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 분리 트렌치(141)에 의하여 제 2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(145)이 제공될 수 있다. 소자 분리 패턴(145)은 제 1 방향(D1)으로 연장되는 라인 형태일 수 있다. 소자 분리 패턴(145)은 분리 트렌치(141)를 채우는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
복수개의 활성 기둥들(130)은 게이트 스택(GL)을 관통할 수 있다. 활성 기둥들(130)은 평면적 관점에서 제 1 방향(D1)을 따라 배열될 수 있다.
활성 기둥들(130)의 각각은 게이트 스택(GL)를 관통하는 수직 부분들(VP) 및 게이트 스택(GL) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 게이트 스택(GL)를 관통하는 수직 홀들(121) 내에 제공될 수 있다. 수평 부분(HP)은 기판(110) 상부의 수평 리세스부(R3) 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 부분들(VP) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HP)은 기판(110)과 게이트 스택(GL) 사이에 제공되어 수직 부분들(VP)을 연결할 수 있다.
보다 구체적으로, 활성 기둥들(130)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 제1 수직 부분(VP1)은 비트 라인들(BL) 중 어느 하나에 연결되고, 제2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제1 수직 부분(VP1) 및 제2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(130)의 각각은 게이트 스택(GL)을 관통하여 기판(110)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 부분(VP)에서 반도체 패턴은 수직 홀들(121)의 내벽을 덮을 수 있다. 수평 부분(HP)에서 반도체 패턴은 수평 리세스부(R3)의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴은 일 실시예들에서 설명된 제 1 반도체 패턴(134) 및 제 2 반도체 패턴(136)을 포함할 수 있다.
활성 기둥들(130)의 각각은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)으로, 내부 홀(131)을 가질 수 있다. 활성 기둥들(130)의 내부 홀들(131)은 충진 절연막(139)으로 채워질 수 있다. 충진 절연막(139)은 실리콘 산화막으로 형성될 수 있다.
활성 기둥들(130)과 게이트 사이에 개재되는 정보저장 요소(S)가 제공될 수 있다. 게이트 절연막(GOX)이 활성 기둥들(130)과 기판(110) 사이에 제공될 수 있다. 게이트 절연막(GOX)은 실리콘 산화막일 수 있다.
본 발명의 다른 실시예들에서, 활성 기둥들(130), 충진 절연막(139) 및 정보저장 요소(S)는 전술한 본 발명의 일 실시예들에서의 것들과 유사할 수 있다. 예를 들어, 활성 기둥들(130)과 충진 절연막(139) 사이에 고정 전하막(138)이 제공될 수 있다. 추가적으로, 제 1 버퍼 절연막(137a)이 고정 전하막(138)과 활성 기둥들(130) 사이에 제공될 수 있다. 제 2 버퍼 절연막(137b)이 고정 전하막(138)과 충진 절연막(139) 사이에 제공될 수 있다. (도 4e 참조) 이에 따라, 활성 기둥들(130), 충진 절연막(139), 고정 전하막(138), 버퍼 절연막들(137a, 137b) 및 정보저장 요소(S)의 다양할 조합 및 변형이 가능할 수 있다.
본 발명의 다른 실시예들에 따른 메모리 장치를 형성하는 방법의 일 예가 설명된다. 도 16a 내지 도 21a는 본 발명의 다른 실시예들에 따른 반도체 장치에 관한 단면도들이고, 도 16b 내지 도 21b는 도 16a 내지 도 21a의 "A" 부분의 확대도들이다. 설명의 간결함을 위해 앞서 설명된 일 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 16a 및 도 16b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(110) 내에 매몰 희생 패턴(112)이 형성된 후, 예비 게이트 스택(120)이 기판(110) 상에 형성될 수 있다.
매몰 희생 패턴(112)는 예비 게이트 스택(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 매몰 희생 패턴(112)은 예를 들어, 실리콘 질화막, 실리콘 산질화막, 게르마늄막 또는 실리콘 게르마늄막일 수 있다. 매몰 희생 패턴들(112)은 섬 모양을 가지면서 2차원적으로 배열될 수 있다. 예비 게이트 스택(120)은 기판 상에 순차적으로 적층된 교대로 적층된 희생막들(123) 및 절연막들(124)을 포함할 수 있다. 예비 게이트 스택(120)의 형성 전에 버퍼 유전막(122)이 형성될 수 있다.
도 17a 및 도 17b를 참조하여, 예비 게이트 스택(120)을 관통하여 매몰 희생 패턴(112)의 상부면을 노출시키는 수직 홀들(121)을 형성할 수 있다. 노출된 매몰 희생 패턴(112)을 선택적으로 제거하여 수평 리세스부(R3)를 형성한다. 수직 홀들(121)은 하나의 매몰 희생 패턴(112) 상에 두 개씩 형성될 수 있다. 이에 따라, 도시된 것처럼, 하나의 수평 리세스부(R3) 및 그 상부에 형성되는 한 쌍의 수직 홀들(121)은 "U" 자 모양의 단면을 가질 수 있다.
도 18a 및 도 18b를 참조하여, 수평 리세스부(R3) 및 수직 홀들(121)의 내벽을 덮는 활성 기둥들(130)을 형성한다. 활성 기둥들(130)은 도시된 것처럼 수평 리세스부(R3) 및 수직 홀들(121)을 완전히 채우지 않도록 형성될 수 있다. 활성 기둥들(130)의 내부 홀(131) 내에 충진 절연막(139)이 채워질 수 있다. 활성 기둥들(130)의 형성 전에 정보저장 요소(S)가 형성될 수 있다. 나아가, 이 보다 전에, 수평 리세스부(R3) 상에 게이트 절연막(GOX)가 형성될 수 있다. 게이트 절연막(GOX)은 기판(110)을 열처리하여 형성될 수 있다. 활성 기둥들(130)의 형성 전에 정보저장 요소(S)가 형성될 수 있다.
활성 기둥들(130), 충진 절연막(139), 고정 전하막(138), 버퍼 절연막(137a, 137b) 및 정보저장 요소(S)는 도 7a 내지 도 9b를 참조하여 설명된 방법으로 형성될 수 있다. 그러나, 도 8a 및 도 8b의 이방성 식각 공정은 수행되지 않을 수 있다.
도 19a 및 도 19b를 참조하여, 예비 게이트 스택(120)을 패터닝하여 수평 리세스부(R3)를 가로지르는 분리 트렌치(141)를 형성한다. 분리 트렌치(141)는 하나의 수평 리세스부(R3)에 연결되는 한 쌍의 수직 홀들(121) 사이에 형성될 수 있다. 분리 트렌치(141)의 형성에 의하여, 절연막(124)이 패터닝되어 절연 패턴(125)을 형성할 수 있다.
도 20a 및 도 20b를 참조하여, 분리 트렌치(141)에 의해 노출된 희생막들(123)을 선택적으로 제거하여, 게이트 영역들(126)을 형성한다.
도 21a 및 도 21b를 참조하여, 분리 트렌치(141)를 통하여 게이트 영역들(126) 내에 도전 패턴들(미도시)을 형성한다. 도전 패턴들은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전 패턴들의 형성 전에 제 2 블로킹 절연막(BCL2)이 형성될 수 있다. 도전 패턴들 중의 최상부를 패터닝하여 스트링 선택 라인(SSL)을 정의할 수 있다. 이에 따라, 스트링 선택 라인(SSL)에 옆으로 이격된 접지 선택 라인(GSL)이 정의될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 아래의 도전 패턴들은 워드 라인들(WL)일 수 있다. 분리 트렌치(141) 내에 소자분리 패턴(145)이 채워질 수 있다.
도 15a 및 도 15b를 다시 참조하여, 활성 기둥들(130)에 접속하는 패드(PAD) 및 공통 소오스 라인(CSL)이 형성될 수 있다. 이 후, 패드들(PAD)에 접속하는 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL) 각각과 패드(PAD) 사이에는 도전성 플러그(PLG)가 배치될 수 있다.
본 발명의 다른 실시예들에 따른 메모리 장치를 형성하는 방법의 다른 예가 설명된다. 도 22a 내지 도 24a는 본 발명의 다른 실시예들에 따른 반도체 장치에 관한 단면도들이고, 도 22b 내지 도 24b는 도 22a 내지 도 24a의 "A" 부분의 확대도들이다. 설명의 간결함을 위해 앞서 설명된 일 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 22a 및 도 22b를 참조하여, 기판(110)이 제공된다. 기판(110) 내에 매몰 희생 패턴(112)이 형성될 수 있다. 기판(110)과 매몰 희생 패턴(112) 상에 버퍼 유전막(122)이 형성될 수 있다. 버퍼 유전막(122)은 실리콘 산화막일 수 있다. 버퍼 유전막(122) 상에 예비 게이트 스택(120)이 형성될 수 있다.
매몰 희생 패턴(112)는 예비 게이트 스택(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 매몰 희생 패턴들(112)은 섬 모양을 가지면서 2차원적으로 배열될 수 있다.
예비 게이트 스택(120)은 절연막들(123) 및 절연막들(123) 사이의 도전막들(127)을 포함할 수 있다. 절연막들(123)은 실리콘 산화막일 수 있다. 도전막들(127)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
도 23a 및 도 23b를 참조하여, 매몰 희생 패턴들(112)을 노출하는 분리 트렌치(141)가 형성될 수 있다. 분리 트렌치(141)는 제 1 방향에 교차하는 제 2 방향(D2)으로 연장할 수 있다. 분리 트렌치(141)를 채우는 소자분리 패턴(145)이 형성될 수 있다. 소자분리 패턴(145)은 실리콘 산화막일 수 있다.
도 24a 및 도 24b를 참조하여, 예비 게이트 스택(120)을 관통하여 매몰 희생 패턴(112)의 상부면을 노출시키는 수직 홀들(121)을 형성할 수 있다. 노출된 매몰 희생 패턴(112)을 선택적으로 제거하여 수평 리세스부(R3)를 형성한다. 수직 홀들(121)은 하나의 매몰 희생 패턴(112) 상에 두 개씩 형성될 수 있다. 이에 따라, 도시된 것처럼, 하나의 수평 리세스부(R3) 및 그 상부에 형성되는 한 쌍의 수직 홀들(121)은 "U" 자 모양의 단면을 가질 수 있다.
도 15a 및 도 15b를 다시 참조하여, 도 18a 및 도 18b를 참조하여 설명된 방법으로 활성 기둥들(130), 정보저장 요소(S) 및 충진 절연막(139)이 형성될 수 있다. 고정 전하막(138) 및 버퍼 절연막들(137a, 137b)이 추가적으로 형성될 수 있다.
이후, 전술할 일 예의 방법으로 스트링 선택 라인(SSL), 접지선택 라인(GSL), 공통 소스라인(CSL), 패드(PAD), 및 비트 라인(BL)이 형성될 수 있다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 메모리 장치를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 27은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 시스템(1310)이 장착된다. 플래시 메모리 시스템(1310)은 플래시 메모리(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 플래시 메모리(1311)는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 포함할 수 있다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.
Claims (20)
- 기판;
상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택;
상기 수직 홀의 하부에 제공되는 바닥부 및 상기 수직 홀의 측벽 상의 수직부를 포함하고, 내부 홀을 갖는 활성 기둥;
상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막;
상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막;
상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막;
상기 내부 홀을 채우는 충진 절연막; 및
상기 충진 절연막과 상기 활성 기둥 사이의 고정 전하막을 포함하고, 상기 고정 전하막은 상기 바닥부 상으로 연장하고, 상기 수직부는 상기 바닥부보다 두꺼운 메모리 장치. - 청구항 1에 있어서,
상기 활성 기둥은 실리콘 또는 게르마늄을 포함하고, 상기 충진 절연막은 실리콘 산화막을 포함하는 메모리 장치. - 청구항 2에 있어서,
상기 고정 전하막은 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막 중의 적어도 하나를 포함하는 메모리 장치. - 청구항 2에 있어서,
상기 고정 전하막은 실리콘 질화막, 보론 질화막, 불순물이 도핑된 실리콘막, 불순물이 도핑된 실리콘 산화막 및 알루미늄 질화막 중의 적어도 하나를 포함하는 메모리 장치. - 청구항 2에 있어서,
상기 고정 전하막과 상기 활성 기둥 사이에 제공되고, 상기 고정 전하막과 다른 제 1 버퍼 절연막을 더 포함하는 메모리 장치. - 청구항 5에 있어서,
상기 제 1 버퍼 절연막은 실리콘 산화막 및/또는 실리콘 질화막을 포함하는 메모리 장치. - 청구항 2에 있어서,
상기 고정 전하막과 상기 충진 절연막 사이에 제공되고, 상기 고정 전하막 및 상기 충진 절연막과 다른 제 2 버퍼 절연막을 더 포함하는 메모리 장치. - 청구항 7에 있어서,
상기 제 2 버퍼 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함하는 메모리 장치. - 청구항 1에 있어서,
상기 수직 홀의 하부에 제공되고, 상기 기판에 접촉하는 하부 반도체 패턴을 더 포함하는 메모리 장치. - 청구항 9에 있어서,
상기 수직 홀에 노출된 상기 기판은 제 1 함몰부를 갖고, 상기 하부 반도체 패턴은 상기 제 1 함몰부에 삽입된 메모리 장치. - 청구항 9에 있어서,
상기 하부 반도체 패턴의 상부면은 제 2 함몰부를 갖고, 상기 활성 기둥의 상기 바닥부는 상기 제 2 함몰부에 삽입된 메모리 장치. - 청구항 1에 있어서,
상기 충진 절연막은 불순물을 함유하는 실리콘 산화막을 포함하는 메모리 장치. - 청구항 12에 있어서,
상기 충진 절연막은 BSG, PSG 또는 BPSG인 메모리 장치. - 기판;
상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택;
상기 수직 홀 내에 제공되고, 내부 홀을 갖는 활성 기둥;
상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막;
상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막;
상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막; 및
상기 내부 홀을 채우는 충진 절연막을 포함하고,
상기 활성 기둥은 상기 충진 절연막에 인접한 제 1 반도체 패턴, 및 상기 제 1 반도체 패턴과 상기 터널 절연막 사이의 제 2 반도체 패턴을 포함하고, 상기 제 2 반도체 패턴의 불순물 농도는 상기 제 1 반도체 패턴의 것과 다른 메모리 장치. - 청구항 14에 있어서,
상기 활성 기둥은 P형의 불순물을 함유하고,
상기 제 1 반도체 패턴의 불순물 농도는 상기 제 2 반도체 패턴의 것보다 높은 메모리 장치. - 청구항 14에 있어서,
상기 충진 절연막과 상기 활성 기둥 사이의 고정 전하막을 더 포함하는 메모리 장치. - 기판;
상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 상기 기판을 노출하는 수직 홀을 갖는 스택;
상기 수직 홀 내에 제공되고, 내부 홀을 갖는 활성 기둥;
상기 활성 기둥과 상기 게이트 전극들 사이의 전하저장막;
상기 전하저장막과 상기 게이트 전극들 사이의 블로킹 절연막;
상기 전하저장막과 상기 활성 기둥 사이의 터널 절연막; 및
상기 내부 홀을 채우는 충진 절연막을 포함하고,
상기 활성 기둥은 상기 충진 절연막에 인접한 제 1 반도체 패턴, 및 상기 제 1 반도체 패턴과 상기 터널 절연막 사이의 제 2 반도체 패턴을 포함하고, 상기 제 2 반도체 패턴은 상기 제 1 반도체 패턴의 것과 다른 물질을 포함하는 메모리 장치. - 청구항 17에 있어서,
상기 제 2 반도체 패턴은 게르마늄막이고, 상기 제 1 반도체 패턴은 실리콘막인 메모리 장치. - 청구항 18에 있어서,
상기 제 1 및 제 2 반도체 패턴들은 실리콘 게르마늄을 포함하고,
상기 제 2 반도체 패턴의 게르마늄 농도는 상기 제 1 반도체 패턴의 것보다 높은 메모리 장치. - 청구항 18에 있어서,
상기 스택 아래의 상기 기판 내에 제공되고, 한 쌍의 활성 기둥들을 결합하는 수평 리세스부를 더 포함하고,
상기 한 쌍의 활성 기둥들은 상기 수평 리세스부를 통하여 서로 연결되는 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140162643A KR20160060850A (ko) | 2014-11-20 | 2014-11-20 | 메모리 장치 및 그 형성방법 |
| US14/845,541 US20160148947A1 (en) | 2014-11-20 | 2015-09-04 | Memory devices and methods of manufacturing the same |
| CN201510810436.1A CN105633089A (zh) | 2014-11-20 | 2015-11-20 | 存储器装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140162643A KR20160060850A (ko) | 2014-11-20 | 2014-11-20 | 메모리 장치 및 그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160060850A true KR20160060850A (ko) | 2016-05-31 |
Family
ID=56010985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140162643A KR20160060850A (ko) | 2014-11-20 | 2014-11-20 | 메모리 장치 및 그 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20160148947A1 (ko) |
| KR (1) | KR20160060850A (ko) |
| CN (1) | CN105633089A (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180021948A (ko) * | 2016-08-22 | 2018-03-06 | 삼성전자주식회사 | 반도체 장치 |
| US10388661B2 (en) | 2016-12-19 | 2019-08-20 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| KR20200008512A (ko) * | 2018-07-16 | 2020-01-28 | 한양대학교 산학협력단 | c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 |
| WO2020027532A1 (ko) * | 2018-07-30 | 2020-02-06 | 한양대학교 산학협력단 | 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층 및 알루미늄 산화막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 |
| KR20200062673A (ko) * | 2018-11-27 | 2020-06-04 | 삼성전자주식회사 | 수직형 메모리 장치의 제조 방법 |
| US11444100B2 (en) | 2018-06-08 | 2022-09-13 | Industry-University Cooperation Foundation Hanyang University | Vertical memory device with tri-layer channel |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160365445A1 (en) * | 2015-06-12 | 2016-12-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US9761599B2 (en) * | 2015-08-17 | 2017-09-12 | Micron Technology, Inc. | Integrated structures containing vertically-stacked memory cells |
| US9543319B1 (en) * | 2015-11-19 | 2017-01-10 | Macronix International Co., Ltd. | Vertical channel structure |
| KR102535100B1 (ko) * | 2016-02-23 | 2023-05-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102629466B1 (ko) * | 2016-09-21 | 2024-01-26 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| KR102636463B1 (ko) * | 2016-10-05 | 2024-02-14 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20180046964A (ko) * | 2016-10-28 | 2018-05-10 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US9991277B1 (en) * | 2016-11-28 | 2018-06-05 | Sandisk Technologies Llc | Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof |
| WO2018101941A1 (en) * | 2016-12-01 | 2018-06-07 | Intel Corporation | Device isolation by fixed charge |
| WO2018111250A1 (en) | 2016-12-14 | 2018-06-21 | Intel Corporation | Subfin leakage suppression using fixed charge |
| JP2018157035A (ja) * | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置、およびその製造方法 |
| KR102395987B1 (ko) * | 2017-04-05 | 2022-05-10 | 삼성전자주식회사 | 수직 적층 메모리 소자 |
| KR102385568B1 (ko) * | 2017-07-13 | 2022-04-12 | 삼성전자주식회사 | 수직형 메모리 장치 |
| CN107507833A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
| US10541361B2 (en) * | 2017-11-30 | 2020-01-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic random access memory and manufacturing method thereof |
| JP2019145614A (ja) * | 2018-02-19 | 2019-08-29 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2019165134A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR20190122431A (ko) * | 2018-04-20 | 2019-10-30 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US10593730B1 (en) * | 2018-10-10 | 2020-03-17 | Micron Technology, Inc. | Three-dimensional memory array |
| CN109742084B (zh) * | 2018-11-23 | 2020-12-18 | 长江存储科技有限责任公司 | 电子设备、三维存储器及其制作方法 |
| CN111968991A (zh) * | 2019-01-18 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器件的源极接触结构及该存储器件的制造方法 |
| WO2021237403A1 (en) * | 2020-05-25 | 2021-12-02 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
| US11532640B2 (en) | 2020-05-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a three-dimensional memory |
| KR20210151373A (ko) * | 2020-06-05 | 2021-12-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| US11404091B2 (en) | 2020-06-19 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array word line routing |
| US11647634B2 (en) * | 2020-07-16 | 2023-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11355516B2 (en) | 2020-07-16 | 2022-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11423966B2 (en) | 2020-07-30 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
| JP2022043897A (ja) * | 2020-09-04 | 2022-03-16 | キオクシア株式会社 | 半導体記憶装置 |
| KR20220050679A (ko) * | 2020-10-16 | 2022-04-25 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR20220144147A (ko) * | 2021-04-19 | 2022-10-26 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| CN116053204B (zh) * | 2023-03-13 | 2023-07-18 | 北京超弦存储器研究院 | 半导体结构及其制备方法、存储器及电子设备 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055424A (en) * | 1989-06-29 | 1991-10-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating ohmic contacts on semiconducting diamond |
| US5176790A (en) * | 1991-09-25 | 1993-01-05 | Applied Materials, Inc. | Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal |
| JP5356005B2 (ja) * | 2008-12-10 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101624980B1 (ko) * | 2009-06-19 | 2016-05-27 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| JP2011198806A (ja) * | 2010-03-17 | 2011-10-06 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US9536970B2 (en) * | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| KR101160185B1 (ko) * | 2010-04-26 | 2012-06-26 | 서울대학교산학협력단 | 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 |
| KR101623546B1 (ko) * | 2010-05-28 | 2016-05-23 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101699515B1 (ko) * | 2010-09-01 | 2017-02-14 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR101792778B1 (ko) * | 2010-10-26 | 2017-11-01 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
-
2014
- 2014-11-20 KR KR1020140162643A patent/KR20160060850A/ko not_active Application Discontinuation
-
2015
- 2015-09-04 US US14/845,541 patent/US20160148947A1/en not_active Abandoned
- 2015-11-20 CN CN201510810436.1A patent/CN105633089A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180021948A (ko) * | 2016-08-22 | 2018-03-06 | 삼성전자주식회사 | 반도체 장치 |
| US10388661B2 (en) | 2016-12-19 | 2019-08-20 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| US10910400B2 (en) | 2016-12-19 | 2021-02-02 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| US11444100B2 (en) | 2018-06-08 | 2022-09-13 | Industry-University Cooperation Foundation Hanyang University | Vertical memory device with tri-layer channel |
| KR20200008512A (ko) * | 2018-07-16 | 2020-01-28 | 한양대학교 산학협력단 | c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 |
| WO2020027532A1 (ko) * | 2018-07-30 | 2020-02-06 | 한양대학교 산학협력단 | 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층 및 알루미늄 산화막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 |
| KR20200013431A (ko) * | 2018-07-30 | 2020-02-07 | 한양대학교 산학협력단 | 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층 및 알루미늄 산화막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 |
| KR20200062673A (ko) * | 2018-11-27 | 2020-06-04 | 삼성전자주식회사 | 수직형 메모리 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105633089A (zh) | 2016-06-01 |
| US20160148947A1 (en) | 2016-05-26 |
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