KR20180021948A - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들과, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층과, 상기 게이트 전극들과 상기 채널층 사이에 배치되는 게이트 유전층과, 상기 채널층의 내부의 적어도 일부를 충진하는 충진 절연층과, 상기 채널층과 상기 충진 절연층 사이에 배치되며 고유전율 물질 또는 금속을 포함하는 전하 고정층(charge fixing layer)과, 상기 전하 고정층으로부터 물리적으로 분리되도록 상기 충진 절연층 상에 배치되며 상기 채널층과 연결되는 도전 패드를 포함하는 반도체 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치는 높은 집적도가 요구된다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 3차원(예, 수직) 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 채널 특성을 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 기술적 사상에 따른 일 실시예는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들과, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층과, 상기 게이트 전극들과 상기 채널층 사이에 배치되는 게이트 유전층과, 상기 채널층의 내부의 적어도 일부를 충진하는 충진 절연층과, 상기 채널층과 상기 충전 절연층 사이에 배치되며 고유전율 물질 또는 금속을 포함하는 전하 고정층(charge fixing layer)과, 상기 전하 고정층으로부터 물리적으로 분리되도록 상기 충진 절연층 상에 배치되며 상기 채널층과 연결되는 도전 패드를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 기술적 사상에 따른 일 실시예는, 기판 상에 교대로 적층된 도전층들 및 층간 절연층들을 포함하며, 적층방향으로 관통하는 홀을 갖는 적층 구조체와, 상기 홀 내에 배치되며, 상기 게이트 전극들에 인접한 순서로 배치된 게이트 유전층, 채널층 및 전하 고정층을 포함하는 수직 구조체와, 상기 수직 구조체 상에 배치되며, 상기 채널층과 연결되는 도전 패드를 포함하며, 상기 전하 고정층은 음의 전하를 축적가능한 물질을 포함하며, 상기 도전 패드로부터 물리적으로 분리된 반도체 장치를 제공할 수 있다.
본 실시예에 따르면, 채널층의 인접한 영역에 전하 고정층을 도입하여 전기적인 관점에서 채널층의 유효 두께를 감소시킬 수 있다. 스윙(swing) 및 전류 특성과 같은 채널 특성을 개선할 수 있다. 채널층의 물리적 두께의 과도한 감소에 따른 채널 끊김 등의 불량을 방지할 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 개략 사시도이다.
도3은 도2에 도시된 반도체 장치에서 "A" 영역을 확대하여 나타내는 단면도이다.
도4는 도2에 도시된 반도체 장치에서 "B" 영역을 확대하여 나타내는 단면도들이다.
도5는 본 발명의 일 실시예에 채용된 전하 고정층에 의한 채널 축소(scale down) 효과를 설명하기 위한 개략도이다.
도6a 및 도6b는 본 발명의 일 실시예에 채용가능한 게이트 유전층의 다른 예를 설명하기 위한 단면도들이다.
도7 내지 도24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다.
도25는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 개략 사시도이다.
도26은 도25에 도시된 "C" 영역을 확대하여 나타내는 단면도이다.
도27은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 개략 사시도이다.
도28은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이며, 도2에 도시된 반도체 장치(100)에 포함된 3차원 구조 메모리 셀 어레이의 등가회로로 이해할 수 있다.
도1을 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn), 메모리 셀 트랜지스터들(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)은 메모리 셀 트랜지스터들(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 트랜지스터(MCn)의 드레인 단자에 연결될 수 있다.
도1을 참조하면, 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n개의 메모리 셀 트랜지스터들(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다.
도2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이들을 나타내는 개략 사시도이다.
도2을 참조하면, 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조체를 포함하며, 상기 적층 구조체는 수직한 방향으로 형성된 채널홀들(CH)을 포함한다.
상기 채널홀들(CH) 내부에는 수직 구조체가 제공된다. 상기 수직 구조체는 상기 게이트 전극들(130)에 인접한 순서로 배치되는 게이트 유전층(160), 채널층(150) 및 전하 고정층(charge fixing layer: 175)을 포함할 수 있다.
본 실시예에서, 상기 채널층(150)의 일면은 게이트 유전체층(160)과 접하고, 상기 채널층(150)의 타면은 전하 고정층(175)에 접할 수 있다. 본 실시예에 채용된 전하 고정층(175)은 채널층(150)의 유효 두께가 감소되도록 음의 전하를 축적가능한 물질을 포함할 수 있다. 이에 대해서는 도3을 참조하여 상세히 설명하기로 한다.
도2에 도시된 반도체 장치(100)에서, 하나의 채널층(150)은 하나의 메모리 셀 스트링을 구성할 수 있다. 복수의 메모리 셀 스트링들은 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 IV족 반도체(예, 실리콘, 실리콘-게르마늄), Ⅲ-Ⅴ 화합물 반도체 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층일 수 있다.
도1 및 도2를 참조하면, 게이트 전극들(131-138: 130)이 채널층(150) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 연장되어 워드 라인들(WL1~ WLn)을 형성할 수 있다.
메모리 셀 트랜지스터들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열된 것으로 예시되어 있으나, 이에 한정되지 않는다. 반도체 장치(100)의 용량에 따라서 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예를 들어, 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 30개 이상일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 텅스텐(W)과 같은 금속이거나 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 상기 금속 실리사이드 물질은, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다.
확산 방지층(diffusion barrier)(171)은 게이트 전극들(130)을 둘러싸도록 배치될 수 있다. 예를 들어, 확산 방지층(171)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층들(160)은 게이트 전극들(130)과 채널층들(150) 사이에 배치될 수 있다. 도4에 도시된 바와 같이, 본 실시예에 채용된 게이트 유전층(160)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다. 터널링층(162), 전하 저장층(164) 및 블록킹층(166)은 채널층(150)과 같이 수직방향으로 형성될 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 두께 비율은 도면에 도시된 것에 의해 한정되지 않으며 다양하게 변화될 수 있다.
터널링층(162)은 F-N 방식으로 전하(예를 들어, 전자)를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(162)은 예를 들어 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예를 들어, 전하 저장층(164)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함하는 절연층을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 금속 또는 반도체의 미세 입자들이며, 절연층은 실리콘 질화물일 수 있다.
블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다.
채널층들(150)은 게이트 전극들(130) 및 층간 절연층들(120)을 관통하는 채널홀(CH)을 따라 기판(101)의 상면에 실질적으로 수직방향(z 방향)으로 연장될 수 있다. 또한, 채널층(150)은 채널홀(CH)의 종횡비가 증가할 경우에 기판(101)에 가까울수록 폭이 좁아지는 형상일 수 있다. 채널층들(150)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널층들(150)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 도전층(107)을 사이에 두고 인접하는 채널층들(150)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널층(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 진성(intrinsic) 반도체 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
본 실시예에 채용된 채널층(150)은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 채널층(150)의 내부는 제1 절연층(182, 또는 "충진 절연층"이라고도 함)에 의해 채워질 수 있다.
본 실시예에 채용된 전하 고정층(175)은 채널층(150)과 제1 절연층(182) 사이에 배치된다. 전하 고정층(175)은 채널층(150)의 인접한 영역에서 이동중인 전하가 플로팅(floating)되도록 동일한 극성의 전하를 축적가능한 물질로 이루어질 수 있다. 그 결과, 전하 고정층(175)에 의해 채널층(150)의 유효 두께는 감소될 수 있다. 도5는 전하 고정층(175)에 의한 유효 채널 두께의 감소 효과를 설명하기 위한 개략도이다.
도5를 참조하면, 전하 고정층(175)은 채널층(150)을 기준으로 게이트 유전층(160)의 반대에 위치한다. 채널층(150)을 통해 음의 전하(즉, 전자)가 이동되나, 전하 고정층(175)에 축적된 음의 전하는 채널층(150)의 인접 영역에서 이동중인 전자를 플로팅시킬 수 있다. 이러한 셀프 플로팅(self-floating)에 의해 채널층의 유효 두께(te)는 실제 물리적인 두께(tp)보다 감소될 수 있다. 일부 실시예에서, 채널층(150)이 다결정 실리콘일 경우에 그레인 바운더리(GB)에 전자가 트랩될 수 있으나, 전하 고정층(175)에 의해 트랩된 전자도 효과적으로 플로팅시킬 수도 있다.
이와 같이, 채널층(150)의 유효 두께(te)를 낮춤으로써 스윙(swing) 및 전류 특성뿐만 아니라 문턱 전압도 효과적으로 개선할 수 있다. 실제 물리적 두께(tp)를 얇게 형성하지 않아도 유효 채널 두께(te)의 감소 효과를 얻을 수 있으므로, 채널층(150)을 극히 작은 두께로 형성할 때에 끊김과 같은 불량을 현저히 감소시킬 수 있다. 따라서, 트리밍(trimming) 후 채널층(150)의 물리적 두께를 끊김 불량을 대비한 마진을 고려하여 설계하더라도(예, 60Å이상), 전하 고정층(175)에 의해 유효 두께(te)를 40∼60Å으로 감소시킬 수 있다. 예를 들어, 60∼130Å 두께의 채널층(150)을 형성하여도, 전기적 관점에서는 40Å 또는 그 이하 수준의 낮은 유효 두께를 가질 수 있다.
전하 고정층(175)은 음 고정 전하(negative fixed charge) 효과를 제공하는 물질이 사용될 수 있으며, 이러한 물질로는 고유전율 물질 또는 금속을 포함할 수 있다. 예를 들어, 고유전율 물질로는, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy) 중 어느 하나를 포함할 수 있다. 일부 실시예에서, Al2O3, HfO2, La2O3, LaAlxOy, LaHfxOy, HfAlxOy 중 어느 하나를 포함할 수 있다. 예를 들어, 금속으로는, 알루미늄, 하프늄 및 란탄 중 적어도 하나를 포함할 수 있다.
전하 고정층(175)의 상단은 게이트 전극들(130) 중 최상위 게이트 전극(138)(예, SST)보다 높은 레벨에 위치할 수 있다. 도4에 도시된 바와 같이, 전하 고정층(175)의 상단과 최상위 게이트 전극(138)의 상단 사이의 거리(d2)는 확보하여 최상위 채널 영역에서도 채널 두께의 감소 효과를 안정적으로 기대할 수 있다. 상기 거리(d2)는 적어도 100Å일 수 있다.
도2에 도시된 바와 같이, 전하 고정층(175)은 상기 게이트 전극들(130)에 대응되는 영역들이 모두 커버되도록 상기 채널층(150)의 표면 상에 연속적으로 배치될 수 있다.
본 실시예에 채용된 전하 고정층(175)은 도전 패드(192)와 접촉하지 않도록 도전 패드(192)로부터 물리적으로 분리될 수 있다. 도4에 도시된 바와 같이, 전하 고정층(175)과 도전 패드(192)는 제1 절연층(182)에 의해 분리될 수 있다. 전하 고정층(175)에 함유된 원소는, 도전 패드(192)를 위한 물질의 증착을 방해할 수 있다. 예를 들어, 도전 패드(192)를 위한 다결정 실리콘 증착시에 Al과 같은 전하 고정층(175)에 함유된 금속 원소에 의해 다결정 실리콘 성장을 잘 이루어지지 않을 수 있다. 이를 방지하기 위해서 전하 고정층(175)은 제1 절연층(182)에 의해 커버될 수 있다.
전하 고정층(175)이 도전 패드(192)보다 낮은 레벨에 위치하도록 선택적 에칭이 적용될 수 있다. 이를 위해서, 전하 고정층(175)의 표면에 마스크 역할을 위한 절연막(181)이 추가될 수 있다(도13 내지 도16의 공정). 상기 절연막(181)은 상기 전하 고정층(175)과 에칭선택비를 갖는 절연물질일 수 있다. 예를 들어, 상기 절연막(181)은 실리콘 산화물(SiO2)일 수 있다. 절연막(181)이 제1 절연층(182)과 동일한 물질로 이루어질 수 있다. 이 경우, 도2에 도시된 바와 같이, 상기 제1 절연층(182)이 채널층(150)의 내부 전체를 충전하는 경우에는 최종 결과물에서 구별되지 않을 수 있다.
에피택셜층(140)은 채널층(150)과 기판(101) 사이에 배치되며, 채널층(150)과 기판(101)에 접촉할 수 있다. 채널층(150)은 에피택셜층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 에피택셜층(140)은 기판(101)의 리세스 영역(R) 상에 배치될 수 있다. 본 실시예에서, 에피택셜층(140)은 리세스 영역(R)을 채우고 기판(101)의 상면보다 높이 연장될 수 있다. 예를 들어, 에피택셜층(140)의 상면의 높이는 최하부의 게이트 전극(131)의 상면보다 높고 게이트 전극(132)의 하면보다 낮을 수 있다. 에피택셜층(140)의 상면은 중심부가 볼록한 경사진 면을 가질 수 있다. 에피택셜층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 반도체 물질층일 수 있다. 에피택셜층(140)은 불순물이 도핑되거나 또는 도핑되지 않은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
상기 메모리 셀 스트링의 상단에서, 도전 패드(192)가 제1 절연층(182) 상에 배치되어 전하 고정층(175)과는 분리되고 채널층(150)과 전기적으로 연결될 수 있다. 예를 들어, 도전 패드(192)는 도핑된 다결정 실리콘을 포함할 수 있다. 도전 패드(192)는 스트링 선택 트랜지스터(SST)(도1 참조)의 드레인 영역으로 작용할 수 있다. 도전 패드(192)는 콘택 플러그(194)를 통해 비트 라인(195)과 전기적으로 연결될 수 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 불순물 영역(105)이 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 불순물 영역(105)은 x 방향으로 채널층(150) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 불순물 영역(105)는 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역으로 작용할 수 있다.
불순물 영역(105) 상에는 도전층(107)이 불순물 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 도전층(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전층(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 도전층(107)은 제2 절연층(184)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
본 실시예에 따른 반도체 장치는 다양하게 변경될 수 있다. 예를 들어, 게이트 유전체층은 다른 형태로 적용될 수 있다. 도6a 및 도6b는 본 발명의 일 실시예에 채용가능한 게이트 유전층의 다양한 예를 설명하기 위한 단면도들이다.
도6a을 참조하면, 게이트 유전층(160a)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164)과, 제1 및 제2 블록킹층(166a1, 166a2)이 적층된 구조를 가질 수 있다.
게이트 유전층(160a)은 도4에 도시된 구조와 달리, 제1 및 제2 블록킹층(166a1, 166a2)을 포함하며, 제1 블록킹층(166a1)은 채널층(150)과 같이 수직으로 연장되고, 제2 블록킹층(166a2)은 게이트 전극층(133) 및 확산 방지층(170)을 둘러싸도록 배치될 수 있다. 예를 들어, 제2 블록킹층(166a2)은 제1 블록킹층(166a1)보다 고유전율을 가지는 물질을 포함할 수 있다.
도6b를 참조하면, 게이트 유전층(160b)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162b), 전하 저장층(164b) 및 블록킹층(166b)이 적층된 구조를 가질 수 있다. 본 실시예의 게이트 유전층(160b)은 도4에 도시된 구조와 달리, 터널링층(162b), 전하 저장층(164b) 및 블록킹층(166b)이 모두 게이트 전극층(133) 및 확산 방지층(171)을 둘러싸도록 배치될 수 있다.
도7 내지 도24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다. 도7 내지 도24는, 도2에 도시된 반도체 장치를 x-z로 절개한 단면도로 이해할 수 있다.
도7을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 희생층(110)은 층간 절연층(120)과는 에칭 선택성을 갖는 다른 물질로서, 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
본 실시예와 같이, 층간 절연층들(120)의 두께는 서로 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 또한, 층간 절연층들(122,127)은 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(120) 및 희생층들(110)의 두께 및/또는 개수는 본 실시예와 달리 다양하게 변경될 수 있다.
도8을 참조하면, 희생층들(110) 및 층간 절연층들(120)을 관통하는 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 채널홀들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각함으로써 형성할 수 있다. 일부 실시예에서, 채널홀들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예를 들어, 채널홀들(CH)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다.
도9를 참조하면, 채널홀들(CH) 하부의 리세스 영역(R) 상에 에피택셜층(140)을 형성할 수 있다.
에피택셜층(140)은 리세스 영역(R1) 내의 기판(101)을 시드(seed)로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층(140)은 단일층으로 이루어지거나, 다른 조건으로 성장되거나 조성이 다른 복수의 층으로 이루어질 수 있다.
에피택셜층(140)은 불순물로 도핑될 수도 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
에피택셜층(140)의 상면은 기판(101)에 인접한 희생층(111)의 상면보다 높게 형성될 수 있다. 그리고, 에피택셜층(140)의 상면은 기판(101)에서 멀어지는 방향으로 볼록하게 형성될 수 있다. 다만, 성장 조건 등에 따라, 에피택셜층(140)은 거의 평평한 상면을 가질 수도 있다.
도10을 참조하면, 채널홀들(CH) 내에 게이트 유전층(160) 및 희생 반도체막(151)을 형성할 수 있다.
게이트 유전층(160)은 채널홀들(CH)의 측벽, 에피택셜층(140)의 상면 및 층간 절연층(129)의 상면에 균일한 두께로 형성될 수 있다. 본 실시예에서, 게이트 유전층(160)은 블록킹층(166), 전하 저장층(164), 및 터널링층(162)을 순차적으로 증착함으로써 형성될 수 있다. 희생 반도체막(151)은 게이트 유전층(160) 상에 균일한 두께로 형성될 수 있다. 희생 반도체막(151)은 다결정 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 예를 들어, 희생 반도체막(151)은 다결정 실리콘일 수 있다. 게이트 유전층(160) 및 희생 반도체막(151)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다.
도11을 참조하면, 채널홀들(CH) 내에서 게이트 유전층(160)의 일부 영역을 에피택셜층(140)을 노출시킬 수 있다.
에피택셜층(140)의 노출된 영역은 후속 공정에서 채널층(150)과의 접속영역으로 제공될 수 있다. 본 공정에서, 희생 반도체막(151)을 이방성 식각하여 게이트 유전층(160)의 측벽에 배치된 희생 스페이서층(151')를 얻을 수 있다. 이어, 희생 스페이서층(151')을 식각 마스크로 이용하여 노출된 게이트 유전층(160)을 이방성 식각하여 선택적으로 제거할 수 있다. 한편, 이방성 식각하는 동안에, 희생 스페이서층(151')에 의해 게이트 유전층(160)은 채널홀(CH)의 측벽에 잔류할 수 있다. 게이트 유전층(160)을 식각할 때, 에피택셜층(140)도 부분적으로 식각될 수도 있다.
도12을 참조하면, 희생 스페이서층(151')을 제거한 후에 채널홀들(CH) 내의 게이트 유전층(160) 상에 채널층(150)을 형성할 수 있다.
희생 스페이서층(151')은 게이트 유전층(160)이 손상되지 않도록 선택적으로 제거될 수 있다. 채널층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다. 본 공정에서 채널층(150)은 최상위 층간 절연층 상면에도 형성될 수 있으나, 후속 공정에서 제거될 것이다. 채널층(150)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널층(150)은 에피택셜층(140)에 연결될 수 있다.
채널층(150)이 다결정질 실리콘으로 이루어진 경우, 채널층(150)의 끊어짐을 방지하기 위해, 채널층(150)은 원하는 최종 두께보다 두껍게 형성한 후에, 트리밍(trimming) 공정을 통해 원하는 최종 두께로 조절될 수 있다. 상기 트리밍 공정은 SC1 용액과 같은 용액을 이용하여 정밀하게 수행될 수 있다. SC1 용액은 탈이온수(deionized water), NH4OH 및 H2O2가 5: 1: 1 비율로 혼합된 용액일 수 있다.
도13을 참조하면, 채널층(150) 상에 전하 고정층(175)을 형성할 수 있다.
전하 고정층(175)은 채널층(150)의 인접한 영역에서 이동중인 전하가 플로팅되도록 동일한 전하를 축적할 수 있는 물질로 이루어질 수 있다. 앞서 예시된 바와 같이, 전하 고정층(175)은 고유전율 물질 또는 금속일 수 있다. 전하 고정층(175)은 채널층(150)과 유사한 공정으로 형성될 수 있다. 예를 들어, 전하 고정층(175)은 원자층 증착 또는 화학 기상 증착을 사용하여 형성될 수 있다. 이에 한정되지는 않았으나, 전하 고정층(175)의 두께는 10∼200Å일 수 있다. 전하 고정층(175)은 채널층(150) 표면 상에 연속적으로 형성될 수 있다. 또한, 채널층(150)의 유효 두께의 변화에 영향을 주므로, 그 감소의 폭이 거의 일정하도록 채널층(150)의 표면에 걸쳐 비교적 균일한 두께로 형성될 수 있다.
도14를 참조하면, 전하 고정층(175) 상에 절연막(181)을 형성할 수 있다.
본 공정에서 형성된 절연막(181)은 전하 고정층(175)의 상단의 일부를 제거하기 위한 마스크로 사용될 수 있다. 구체적으로, 갭필(gap fill) 공정에 앞서 전하 고정층(175)은 도전 패드(도2의 192)와 물리적으로 분리되도록 채널홀(CH) 상단으로부터 일부 영역을 제거할 수 있으며, 이러한 선택적인 제거공정에서 절연막(181)은 마스크로 사용될 수 있다(도15 및 도16 참조). 따라서, 절연막(181)은 전하 고정층(175)과 에칭 선택성이 높은 물질이 사용될 수 있다. 예를 들어, 절연막(181)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 절연막(181)은 원자층 증착 또는 화학 기상 증착을 사용하여 형성될 수 있다.
도15를 참조하면, 채널홀(CH) 내부에 위치한 절연막(181)의 상단 부분을 선택적으로 식각하여 제거할 수 있다.
본 식각 공정에서 적층 구조체(또는 최상위 층간 절연층(129)) 상에 위치한 부분과 함께 채널홀(CH) 내부에 위치한 절연막(181)의 상단 부분을 선택적으로 제거할 수 있다. 절연막(181)의 선택적 제거에 의해, 전하 고정층(175)의 제거될 부분이 노출되며, 전하 고정층(175)의 나머지 부분(각 채널영역에 관련된 부분)은 잔류한 절연막(181)에 의해 보호될 수 있다. 본 식각 공정에서 얻어진 절연막(181)의 상단은 채널홀(CH) 내부에서 최상위 희생층(118)(최종 SSL 라인)보다 일정한 간격(d0)만큼 높은 레벨에 위치할 수 있다. 상기 절연막(181)의 상단은 후속 전하 고정층(175)의 식각 공정에서 오버 에칭될 부분을 고려하여 최종 전하 고정층(175)의 원하는 상단 레벨보다 높게 위치할 수 있다.
도16을 참조하면, 절연막(181)을 마스크로 이용하여 전하 고정층(175)의 상단을 제거할 수 있다.
본 식각 공정에서, 절연막(181)을 마스크로 이용하여 적층 구조체(또는 최상위 층간 절연층(129)) 상에 위치한 부분과 함께 채널홀(CH) 내부에 위치한 절연막(175)의 상단 부분을 선택적으로 제거할 수 있다. 이로써, 후속 공정에서 전하 고정층(175)은 도전 패드(도2의 192)와 물리적으로 분리될 수 있다. 또한, 절연막(181)은 전하 고정층(175)의 채널영역에 관련된 부분이 식각 과정에서 손상되지 않도록 보호할 수 있다.
본 실시예에서는, 절연막(181)의 상단으로부터 전하 고정층(175)의 일부 영역이 오버 에칭될 수 있다. 즉, 전하 고정층(175)의 상단 레벨은 절연막(181)의 상단 레벨보다 낮게 위치할 수 있다.
본 식각 공정에서 얻어진 전하 고정층(175)의 상단은 채널홀(CH) 내부에서 최상위 희생층(118)(최종 SSL 라인)보다 일정한 간격(d1)만큼 높은 레벨에 위치할 수 있다. 이와 같이, 잔류한 전하 고정층(175)은 후속 공정에서 형성된 게이트 전극들에 관련된 채널영역들을 커버하도록 형성될 수 있다. 여기서, 각 영역들이 충분히 커버되도록 상기 간격(d1)은 100Å 이상이 되도록 식각 공정을 제어할 수 있다.
도17 및 도18을 참조하면, 채널층(150)의 내부가 충전되도록 제1 절연층(182)을 형성할 수 있다.
제1 절연층 형성공정은, 제1 절연층을 위한 절연물질(182')을 채널층(150)의 내부가 충분히 충전되도록 증착하고(도17 참조), 에치백(etch-bak)을 사용하여 채널홀(CH)의 상단의 일부 영역(e)을 개방시키는 과정(도18 참조)으로 수행될 수 있다. 개방된 상단 영역(e)은 도전 패드(도20의 192)가 형성될 영역으로 제공될 수 있다. 제1 절연층(182)는 실리콘 산화물일 수 있다. 본 실시예와 같이, 제1 절연층(182)은 절연막(181)과 동일한 물질일 경우에 제1 절연층(182)과 절연막(181)이 구분되지 않을 수 있다. 물론, 제1 절연층(182)을 절연막(181)과 다른 물질로 형성할 경우에는 최종 결과물에서도 두 층이 구분될 수 있다.
도19 및 도20을 참조하면, 제1 절연층(182) 상에 도전 패드(192)를 형성할 수 있다.
도전패드 형성공정은 채널홀의 개방된 상단 영역(e)이 충전되도록 도전 물질(181)을 충분히 형성하고(도19 참조), 에치백 또는 연마공정을 사용하여 적층 구조체(또는 최상위 층간 절연층(129)) 상에 위치한 도전 물질(192') 부분을 제거하는 과정(도20 참조)으로 수행될 수 있다. 상기 도전 물질(192')(또는 도전패드(192))은 도핑된 다결정 실리콘을 포함할 수 있다. 본 실시예에서는, 도전 패드(192)는 제1 절연층(182)에 의해 일정한 간격(d2)으로 전하 고정층(175)과 분리될 수 있다. 따라서, 전하 고정층(175)을 구성하는 원소(예, Al)으로 인한 다결정 실리콘 성장의 저하를 방지할 수 있다.
도21을 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층 구조체를 소정 간격으로 분리하는 제1 개구부(OP1)를 형성할 수 있다.
본 공정에 앞서, 제1 개구부(OP1)의 형성 전에, 최상부의 층간 절연층(129) 및 도전 패드(192) 상에 추가로 보호 절연층(145)을 형성할 수 있다. 보호 절연층(145)는 후속의 공정 동안 도전 패드(192) 및 채널층(150)의 손상을 방지할 수 있다. 제1 개구부(OP1)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 이방성 식각함으로써 형성될 수 있다. 제1 개구부(OP1)는 y 방향(도2 참조)으로 연장되는 트렌치 구조로 형성될 수 있다. 제1 개구부(OP1)는 채널층들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
도22를 참조하면, 제1 개구부(OP1)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있다.
본 희생층 제거 공정에 의해, 층간 절연층들(120) 사이에 정의되는 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 제2 에피택셜층(144)의 일부 측벽들이 노출될 수 있다.
도23을 참조하면, 확산 방지층(170) 및 게이트 전극(130)을 측면 개구부들(LP) 내에 형성할 수 있다.
먼저, 제1 개구부(OP1) 및 측면 개구부들(LP)에 의해 노출되는 게이트 유전층(160), 층간 절연층(120) 및 기판(101)을 덮도록 확산 방지층(170)을 형성하고 게이트 전극(130)이 측면 개구부들(LP)을 매립할 수 있다. 확산 방지층(170)은 도전성 물질이면서 게이트 전극(130)과 다른 물질층임을 고려하여 서로 구별되게 도시하였으나, 기능상으로 확산 방지층(170)을 게이트 전극(130)의 일부로 이해할 수도 있을 것이다. 다른 실시예에서, 확산 방지층(170)을 생략할 수 있다. 게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 확산 방지층(170)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
다음으로, 측면 개구부들(LP) 내에만 확산 방지층(170) 및 게이트 전극(130)이 배치되도록, 제1 개구부(OP1) 내에 형성된 확산 방지층(170) 및 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제2 개구부(OP2)를 형성할 수 있다.
도24를 참조하면, 제2 개구부(OP2) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 도전층(107) 및 제2 절연층(184)을 형성할 수 있다.
제2 개구부(OP2)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)를 형성하고, 제2 개구부(OP2)의 측벽에 제2 절연층(184)과 도전층(107)을 순차적으로 형성할 수 있다. 다른 실시예에서, 불순물 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있다. 불순물 영역(105)은 불순물 농도가 서로 다른 영역을 포함하도록 구성될 수도 있다. 다음으로, 도전 패드(192)에 연결되는 콘택 플러그(194)를 더 형성하고, 콘택 플러그(194)에 접속되는 비트 라인(195)이 형성될 수 있다(도2 참조). 상기 비트 라인은 x 방향으로 배열된 도전 패드들(190)을 연결하며 연장될 수 있다.
도25는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 개략 사시도이다. 도26은 도25에 도시된 "C" 영역을 확대하여 나타내는 단면도이다.
도25에 도시된 반도체 장치(100A)는 채널층의 내부에 빈 공간(V)이 존재하는 것만을 제외하고 도2에 도시된 반도체 장치(100)와 유사한 구조를 가질 수 있다. 앞선 실시예에서 설명된 동일하건 유사한 부호는 동일하거나 유사한 부재를 나타내며, 설명의 간소화를 위하여 아래의 설명에서는 생략하거나 간략하게 설명될 수 있다.
도25 및 도26을 참조하면, 제1 절연층(182)은 앞선 실시예와 달리 채널층(150)의 내부 중 일부만 충진할 수 있다. 구체적으로, 제1 절연층(182)은 채널층(150)의 내부 중 상기 도전 패드(192)와 인접한 일부 영역(Ⅰ)에 충전되고, 상기 채널층(150)의 내부 중 하부 영역(Ⅱ)에 빈 공간(V)이 존재할 수 있다.
본 실시예에서는, 도26에 도시된 바와 같이, 빈 공간(V)이 위치한 채널층(150)의 하부 영역(Ⅱ)에서는 채널층(150) 표면에 전하 고정층(175) 외에도 전하 고정층(175) 상에 절연막(181)이 배치된 것을 확인할 수 있다. 제1 절연층(182)과 동일한 물질로 구성되는 경우에 갭필된 상부 영역(Ⅰ)에서는 절연막(181)을 확인하기 어려우나, 빈 공간(V)이 위치한 하부 영역(Ⅱ)에서는 전하 고정층(175) 상에 마스크로 사용된 절연막(181)이 확인될 수 있다.
도27은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도27을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다. 여기서, 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다.
셀 영역(CELL)은, 기판(101'), 기판(101')의 상면에 수직한 방향으로 배치된 복수의 채널층들(150) 및 채널층들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 채널층(150)의 하부에서 기판(101') 상에 배치된 에피택셜층(140), 채널층(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 불순물 영역(105) 상에 배치되는 도전층(107) 및 채널층(150) 상부의 도전 패드(192)를 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도2에 도시된 구조와 유사한 구조로 이해할 수 있으며, 도2에서 설명된 부분을 참조할 수 있다. 물론, 셀 영역(CELL)은 도2에 도시된 구조에 한정되지 않으며, 다양한 다른 실시예(예, 도25)에 따른 셀 영역(CELL) 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자 분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자(230)는 다양한 형태의 전계 효과 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 불순물 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244,246,248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 주변 영역 절연층(244)은 복수의 회로 소자(230) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 일 실시예에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101')이 그 상부에 형성되어 셀영역(CELL)이 제조될 수 있다. 기판(101')은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101')은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 서로 전기적으로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치(100D)는 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 배치되므로 소형화된 장치의 구현이 가능하다.
도28은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치를 나타내는 블록도이다.
도28을 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 예를 들어, 제어기(3100)는 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 불순물 영역
107: 도전층 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 에피택셜층 150: 채널층
160: 게이트 유전층 162: 터널링층
164: 전하 저장층 166: 블록킹층
170: 확산 방지층 175: 전하 고정층
181: 절연막 182: 제1 절연층
184: 제2 절연층 192: 도전 패드
194: 콘택 플럭그 195: 비트 라인

Claims (10)

  1. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층;
    상기 게이트 전극들과 상기 채널층 사이에 배치되는 게이트 유전층;
    상기 채널층의 내부의 적어도 일부를 충진하는 충진 절연층;
    상기 채널층과 상기 충진 절연층 사이에 배치되며 고유전율 물질 또는 금속을 포함하는 전하 고정층(charge fixing layer); 및
    상기 전하 고정층으로부터 물리적으로 분리되도록 상기 충진 절연층 상에 배치되며 상기 채널층과 연결되는 도전 패드;를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전하 고정층의 상단은 상기 게이트 전극들 중 최상위 게이트 전극보다 높은 레벨에 위치하는 반도체 장치.
  3. 제2항에 있어서,
    상기 전하 고정층의 상단과 상기 최상위 게이트 전극의 상단 사이의 거리는 100Å이상인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 충진 절연층은 상기 채널층의 내부 중 상기 도전 패드와 인접한 일부 영역에 충전되고, 상기 채널층의 내부 중 하부 영역에 빈 공간을 존재하는 반도체 장치.
  5. 제4항에 있어서,
    상기 채널층의 하부 영역에 위치한 상기 전하 고정층 상에 배치된 절연막을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 전하 고정층은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판과 상기 채널층 사이에 배치되며, 상기 채널층과 상기 기판에 접촉하는 에피택셜층을 더 포함하는 반도체 장치.
  8. 기판 상에 교대로 적층된 게이트 전극들 및 층간 절연층들을 포함하며, 적층방향으로 관통하는 홀을 갖는 적층 구조체;
    상기 홀 내에 배치되며, 상기 게이트 전극들에 인접한 순서로 배치된 게이트 유전층, 채널층 및 전하 고정층을 포함하는 수직 구조체; 및
    상기 수직 구조체 상에 배치되며, 상기 채널층과 연결되는 도전 패드;를 포함하며,
    상기 전하 고정층은 음의 전하를 축적 가능한 물질을 포함하며 상기 도전 패드로부터 물리적으로 분리된 반도체 장치.
  9. 제8항에 있어서,
    상기 채널층의 내부의 적어도 일부를 충진하는 충진 절연층을 더 포함하며,
    상기 전하 고정층과 상기 도전 패드는 상기 충진 절연층에 의해 분리되는 반도체 장치.
  10. 제9항에 있어서,
    상기 채널층의 내부에서 상기 기판에 인접한 하부 영역에 빈 공간을 존재하며, 상기 채널층의 하부 영역에 위치한 상기 전하 고정층 상에 배치된 절연막을 더 포함하는 반도체 장치.
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