CN110678982B - 新颖的3d nand存储器件及其形成方法 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括从衬底的一侧延伸的沟道结构。所述沟道结构具有侧壁和底部区域。所述沟道结构包括设置于所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层。所述沟道结构还包括沿所述沟道结构的侧壁在所述沟道层之上并且在所述顶部沟道触点之上形成的高k层。

Description

新颖的3D NAND存储器件及其形成方法
背景技术
随着集成电路中的器件的关键尺寸缩小到了常用存储单元技术的极限，设计者一直在寻找用于对多个平面的存储单元进行堆叠以实现更高的存储容量并且实现更低的每位成本的技术。
本公开涉及非易失性存储器件，并且更具体而言，涉及其中沟道结构沿竖直方向延伸的竖直型3D NAND存储器件。在电子产品的尺寸可以逐渐降低的同时，可能要求这些产品以更高的容量执行数据处理。相应地，可以提高电子产品中使用的半导体存储器件的集成度。一种提高半导体存储器件的集成度的方法可以涉及具有竖直结构而非平面晶体管结构的非易失性存储器件。
与平面晶体管结构相比，3D NAND存储器件的竖直结构需要更加关键并且复杂的制造工艺。随着3D NAND存储器件向具有更多的存储单元层的配置变迁以在较低的每位成本下实现较高密度，对结构及其制造方法的改进变得越来越有挑战性。例如，随着更多的存储单元层被引入，控制3D NAND存储器件中的存储单元的初始阈值电压(Uvvt)是有挑战性的。
发明内容
一种3D NAND存储器件可以包括多个存储单元串。每个存储单元串可以具有通过多个绝缘层相互分开的多条字线，其中，所述绝缘层和所述字线设置在衬底之上，并且交替堆叠，以使所述字线通过所述绝缘层相互隔开。每个存储单元串还可以具有从衬底竖直延伸穿过字线和绝缘层的沟道结构。所述沟道结构具有侧壁和底部区域。所述沟道结构包括设置于所述沟道结构的底部区域的底部沟道触点。
在所述沟道结构中，阻挡层(又称为栅极电介质层)沿所述沟道结构的侧壁形成，并且进一步覆盖底部沟道触点的部分。电荷捕集层形成在阻挡层之上。电荷捕集层具有沿沟道结构的侧壁形成的侧部以及设置在底部沟道触点之上的底部。隧穿层形成在电荷捕集层之上。隧穿层具有沿沟道结构的侧壁设置的侧部以及处于底部沟道触点之上的底部。此外，沟道层沿沟道结构的侧壁形成在隧穿层之上。沟道层进一步延伸穿过阻挡层的底部、电荷捕集层的底部和隧穿层的底部以便接触底部沟道触点。
在一些实施例中，沟道层由高质量的薄多晶硅(Si)构成。多晶Si可以引起负Uvvt。Uvvt可以是在操作任何循环测试之前的存储器串中的存储单元的初始阈值电压。可以通过调整多晶Si的厚度来调节存储单元的Uvvt。然而，由于经调整的多晶Si厚度的原因，诸如Ion(导通电流)、SS(亚阈值斜率)的一系列参数可能受到影响。在本公开中，高k层被布置在沟道结构中的沟道层之上。高k层可以引起多个电偶极子的形成，所述多个电偶极子又可以影响存储单元的Uvvt。高k层可以由提供正电偶极子并且提高Uvvt的第一材料构成，或者可以由提供负电偶极子并且降低Uvvt的第二材料构成。可以基于高k层相应地调整存储单元的Uvvt。
根据本公开的一方面，提供了一种半导体器件。所述半导体器件包括从衬底的一侧延伸的沟道结构。所述沟道结构具有侧壁和底部区域。所述沟道结构包括设置于所述底部区域处的底部沟道触点、以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层。所述底部沟道触点延伸到衬底中，以使沟道结构耦合至衬底。所述沟道结构还包括沿沟道结构的侧壁并且在所述顶部沟道触点之上形成于所述沟道层之上的高k层。
在本公开中，所述高k层可以包括提高所述半导体器件的初始阈值电压(Uvvt)的第一材料以及降低所述半导体器件的初始阈值电压的第二材料。此外，所述高k层的提高的厚度引起所述半导体器件的初始阈值电压(Uvvt)的较大变化。所述第一材料可以包括HfO2和Al2O3，并且所述第二材料可以包括La2O3和Y2O3。
所公开的半导体器件还可以包括沿沟道结构的侧壁形成并且进一步覆盖底部沟道触点的第一部分的阻挡层、以及形成于所述阻挡层之上的电荷捕集层。电荷捕集层具有沿沟道结构的侧壁的侧部以及处于底部沟道触点之上的底部。所述半导体器件进一步具有形成于电荷捕集层之上的隧穿层。所述隧穿层具有沿沟道结构的侧壁的侧部以及处于底部沟道触点之上的底部。所述沟道层被设置在隧穿层之上并且进一步延伸穿过阻挡层的底部、电荷捕集层的底部和隧穿层的底部，以便接触底部沟道触点的第二部分。
在一些实施例中，阻挡层可以沿沟道结构的侧壁形成并且进一步覆盖底部沟道触点的第一顶表面。电荷捕集层可以形成于阻挡层之上。电荷捕集层可以具有沿所述沟道结构的侧壁设置的侧部以及处于所述底部沟道触点的所述第一顶表面之上的底部。隧穿层可以形成于电荷捕集层之上，其中，隧穿层具有沿沟道结构的侧壁设置的侧部以及处于底部沟道触点的第一顶表面之上的底部。沟道层可以被设置在隧穿层之上，延伸穿过阻挡层的底部和电荷捕集层的底部，并且进一步延伸到底部沟道触点中，以便接触底部沟道触点的第二顶表面。
在一些实施例中，电介质层可以形成在所述沟道层之上并且沿所述沟道结构的侧壁，其中，所述高k层被设置在所述电介质层之上，以使所述电介质层被设置在所述高k层和所述沟道层之间。在一些实施例中，沿所述沟道结构的侧壁形成的所述高k层的侧部通过所述电介质层与所述沟道层隔开，并且处于所述底部沟道触点之上的所述高k层的底部与所述沟道层接触。
所公开的半导体器件还包括被设置在所述高k层之上并且进一步被所述沟道层包围的顶部沟道触点。在所公开的半导体器件中，多条字线和多个绝缘层被设置在衬底之上。所述多条字线和所述多个绝缘层交替堆叠，以使所述多条字线通过所述多个绝缘层相互隔开。所述沟道结构延伸穿过所述多条字线和所述多个绝缘层。
根据另一方面，公开了一种用于形成半导体器件的方法。在所公开的方法中，多条字线和多个绝缘层被形成在衬底之上。所述多条字线和所述多个绝缘层交替堆叠，以使所述多条字线通过所述多个绝缘层相互隔开。之后在字线和绝缘层中形成沟道开口。沟道开口延伸穿过所述字线和所述绝缘层并且进一步延伸到所述衬底中，其中，所述沟道开口具有侧壁和暴露所述衬底的底部区域。
接下来，底部沟道触点形成在沟道开口的底部区域处。所述底部沟道触点是沿沟道开口的侧壁形成的并且进一步延伸到衬底中。阻挡层之后沿所述沟道开口的侧壁形成并且形成在所述底部沟道触点之上，其中，所述阻挡层具有沿所述沟道开口的侧壁的侧部以及覆盖所述底部沟道触点的底部。电荷捕集层形成在阻挡层之上。所述电荷捕集层具有沿沟道开口的侧壁的侧部以及设置在底部沟道触点之上的底部。隧穿层形成在电荷捕集层之上，其中所述隧穿层具有沿所述沟道开口的侧壁的侧部以及处于所述底部沟道触点之上的底部。
因此，形成了延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部以暴露所述底部沟道触点的底部开口。沟道层形成在所述隧穿层之上并且穿过所述底部开口，使得所述沟道层延伸穿过所述阻挡层、所述电荷捕集层和所述隧穿层，以接触所述底部沟道触点。高k层形成在所述沟道层之上，其中，所述高k层可以被设置为沿所述沟道开口的侧壁并且在底部沟道触点之上。
在一些实施例中，电介质层可以沿沟道开口的侧壁形成在沟道层之上，并且高k层可以形成在所述电介质层之上，使得所述电介质层被设置在所述高k层和所述沟道层之间。在一些实施例中，沿所述沟道开口的侧壁形成的所述高k层的侧部通过所述电介质层与所述沟道层隔开，并且处于所述底部沟道触点之上的所述高k层的底部与所述沟道层接触。
根据本公开的又一方面，公开了一种3D NAND存储器件。所述存储器件具有衬底、设置在所述衬底之上的多条字线和多个绝缘层。所述多条字线和所述多个绝缘层交替堆叠，以使所述多条字线通过所述多个绝缘层相互隔开。所述存储器件还具有从衬底延伸穿过所述多条字线和所述多个绝缘层的沟道结构。所述沟道结构具有侧壁和底部区域。所述沟道结构还包括设置于所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层。所述沟道结构还包括沿沟道结构的侧壁形成于所述沟道层之上并且形成在所述顶部沟道触点之上的高k层。
附图说明
通过结合附图阅读下述详细描述，本发明的各个方面将得到最佳的理解。应当指出，根据本行业的标准实践，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1是根据一些实施例的示例性3D NAND存储器件的截面图。
图2A是根据一些实施例的所公开的3D NAND存储器件中的示例性沟道结构的第一截面图。
图2B是根据一些实施例的所公开的3D NAND存储器件中的示例性沟道结构的第二截面图。
图2C是根据一些实施例的所公开的3D NAND存储器件中的示例性沟道结构的第三截面图。
图3是根据一些实施例的相关3D NAND存储器件中的示例性沟道结构的截面图。
图4是根据一些实施例的示例性3D NAND存储器件中的沟道结构中的能量带隙的示意图。
图5(a)是根据一些实施例的示例性3D NAND存储器件中的沟道结构的第一能带图。
图5(b)是根据一些实施例的在引入正电偶极子时示例性3D NAND存储器件中的沟道结构的第二能带图。
图5(c)是根据一些实施例的在引入负电偶极子时示例性3D NAND存储器件中的沟道结构的第三能带图。
图6A是根据一些实施例的在高k栅极电介质/SiO2界面处的正电偶极子的能带图。
图6B是根据一些实施例的在高k栅极电介质/SiO2界面处的负电偶极子的能带图。
图7A到图13B是根据一些实施例的制造3D NAND存储器件的各种示例性中间步骤的截面图和俯视图。
图14是根据一些实施例的用于制造3D NAND存储器件的过程的流程图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非意在构成限制。例如，下文的描述中的处于第二特征之上或上的第一特征的形成可以包括其中第一特征和第二特征被形成为可以直接接触的特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复使用附图标记和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其他取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
图1是根据本公开的一些实施例的3D NAND存储器件100的截面图。存储器件100可以具有衬底102。多条字线112a-112f可以形成于衬底102之上。此外，多个绝缘层114a-114i被设置于衬底102之上。字线112和绝缘层114交替堆叠，使得字线112通过绝缘层114相互隔开。
存储器件100还可以具有多个沟道结构。例如，在存储器件100中包括四个沟道结构104-110。在存储器件100中，形成多个存储单元串。存储单元串中的每者可以是基于相应的沟道区和字线而形成的。应当指出，图1只是示例，并且根据技术要求，存储器件100可以包括任何数量的字线、绝缘层和沟道结构。存储器件100还可以包括图1未示出的其他部件，诸如公共源极区、位线、字线触点等。
仍然参考图1，沟道结构可以包括沟道层。在相关存储器件中，沟道层由高质量的薄多晶硅(Si)构成。多晶Si可以引起存储器件100的负Uvvt(又称为初始阈值电压)。在本公开中，高k层被布置在沟道结构中的沟道层之上。高k层可以引起多个电偶极子的形成，所述多个电偶极子又可能影响存储器件的Uvvt。为了简单和清楚起见，后续部分中的讨论基于沟道结构104。
图2A是示例性沟道结构104的第一截面图，其提供了沟道结构104的第一配置。如图2A所示，沟道结构104从衬底102的一侧102a竖直伸出。沟道结构104进一步延伸穿过字线112和绝缘层114。沟道结构104可以具有带有侧壁104a和底部区域104b的圆柱形状。当然，其他形状也是可能的。沟道结构104形成为垂直于衬底102，并且通过设置于沟道结构104的底部区域104b的底部沟道触点116与衬底102电耦合。
沟道结构104还包括沟道层124、隧穿层122、电荷捕集层120和阻挡层(又称为栅极电介质层、栅极势垒层)118。阻挡层118沿沟道结构104的侧壁104a形成并且覆盖底部沟道触点116的第一部分116a。阻挡层118可以与字线112a-112f和绝缘层114a-114i直接接触。电荷捕集层120形成于阻挡层118之上。电荷捕集层120具有沿侧壁104a的侧部以及处于底部沟道触点116之上的底部。隧穿层122形成于电荷捕集层120之上。隧穿层122具有沿侧壁104a的侧部以及处于底部沟道触点116之上的底部。
沟道层124具有沿隧穿层122形成的侧部并且具有延伸穿过设置于底部沟道触点116之上的隧穿层122、电荷捕集层120和阻挡层118的底部的T形底部。沟道层124的T形底部进一步设置于底部沟道触点116的第二部分116b之上，使得沟道层124与底部沟道触点116接触。此外，隧穿层122、电荷捕集层120和阻挡层118可以在沟道结构104中形成“L形足”配置。L形足配置可以包括沿沟道结构的侧壁104a形成的侧部以及设置于底部沟道触点116之上的底部。
沟道结构104还可以包括形成于沟道层124之上的高k层126。如图2A所示，高k层126可以具有沿侧壁104a的侧部以及处于底部沟道触点116之上的底部。在沟道结构104中，沟道绝缘层128形成于高k层126之上，以填充沟道结构104。沟道结构104还可以包括沿沟道层124布置并且设置于高k层126和沟道绝缘层128之上的顶部沟道触点130。在一些实施例中，顶部沟道触点130位于字线112f上方，以防止顶部沟道触点130和字线112f之间的任何电学干扰。在一些实施例中，栅极电介质层(未示出)进一步形成于字线112a和底部沟道触点116之间。栅极电介质层(未示出)可以位于绝缘层114a和绝缘层114b之间，并且具有包围底部沟道触点116的环形形状。
图2B是沟道结构104的第二截面图，其提供了沟道结构104的第二配置。与图2A中的沟道结构104的第一截面图相比，电介质层132沿沟道结构104的侧壁104a形成于沟道层124之上。于是，高k层126设置于电介质层132之上，使得电介质层132布置在高k层126和沟道层124之间。在一些实施例中，整个高k层126通过电介质层132与沟道层124隔开，这可以在图12A和图12B中示出。在一些实施例中，如图2B中所示，高k层126的仅部分通过电介质层132与沟道层124分开。例如，如图2B中所示，高k层的沿侧壁104a形成的侧部通过电介质层132与沟道层124隔开，并且处于底部沟道触点之上的高k层126的底部与沟道层124接触。
图2C是示例性沟道结构104的第三截面图，其提供了沟道结构104的第三配置。与图2A中的沟道结构104的第一截面图相比，沟道层124和高k层126具有延伸到底部沟道触点116中的U形底部。如图2C所示，阻挡层118、电荷捕集层120和隧穿层122被布置在底部沟道触点116的第一顶表面116a之上。阻挡层118和电荷捕集层120可以具有呈“L形足”配置的底部。沟道层124和高k层126延伸穿过阻挡层118的底部、电荷捕集层120的底部和隧穿层122的底部，进一步延伸到底部沟道触点116中，并且被设置在底部沟道触点116的第二顶表面116b之上。如图2C所示，第二顶表面116b被设置在第一顶表面116a下方。
在图2A和图2B的实施例中，阻挡层118由SiO2构成。在另一个实施例中，阻挡层118可以包括多个层，诸如SiO2和Al2O3。在实施例中，电荷捕集层120可以由SiN构成。在另一个实施例中，电荷捕集层120可以包括多层配置，例如SiN/SiON/SiN多层配置。在一些实施例中，隧穿层122可以包括多层配置，例如SiO/SiON/SiO多层配置。在图2A和图2B的实施例中，沟道层124经由炉内低压化学气相沉积(CVD)工艺由多晶硅构成。沟道绝缘层128和电介质层132可以由SiO2或者其他适当电介质材料构成。顶部沟道触点116和底部沟道触点130可以由多晶硅构成。
在一些实施例中，通过使用具有导电性、低电阻、简单制作和不与相邻部件发生反应的特性的材料直接形成图2A-图2C所示的字线112。例如，字线112可以由多晶硅构成。在一些实施例中，可以首先通过使用牺牲层来构成字线112。可以去除牺牲层并且利用高K材料和金属层代替牺牲层。牺牲层可以由能够提供选择性蚀刻的材料构成。选择性蚀刻可以指在不蚀刻绝缘层114的情况下蚀刻牺牲层112。此外，所述材料不与绝缘层114发生反应，并且在后续的高温处理期间几乎对应力没有影响。可以制作牺牲层的示例性材料可以是SiN、SiON或者SiCN等。高K材料可以由氧化铝或氧化铪等构成。金属层可以由钨(W)、钌、钴或者其他适当导电材料构成。绝缘层114可以由SiO2或者其他适当电介质材料构成。在一些实施例中，根据工艺要求，绝缘层114h可以具有与其他绝缘层不同的密度或质量。
仍然参考图2A-图2C，沟道结构104可以具有圆柱形状。然而，本公开不限于此，并且沟道结构104可以形成为其他形状，诸如方柱形状、椭圆柱形状或者任何其他适当形状。
图3是在其中提供了沟道结构200的相关3D NAND存储器件的截面图。与图2A或图2B中的沟道结构104相比，沟道结构200不具有形成于沟道层224之上的高k层。如上文所提及的，沟道层224由高质量的薄多晶硅(Si)构成。多晶Si可以引起相关存储器件的负Uvvt。可以通过调整多晶Si的厚度来调节存储器件的Uvvt。然而，由于经调整的多晶Si厚度的原因，诸如Ion(导通电流)、SS(亚阈值电压)的一系列参数可能受到影响。
在本公开中，高k层(例如，高k层126)被布置在沟道结构中的沟道层之上。高k层可以引起多个电偶极子的形成，所述多个电偶极子又可能影响存储单元的Uvvt。高k层可以由提供正电偶极子并且提高Uvvt的第一材料构成，或者可以由提供负电偶极子并且降低存储器件的Uvvt的第二材料构成。在一些实施例中，第一材料可以包括HfO2或Al2O3等。第二材料可以包括La2O3或Y2O3等。此外，高k层的提高的厚度引起存储器件的初始阈值电压(Uvvt)的较大变化。在引入第一材料的高k层时，可以提高Uvvt。因此，为了满足相同的目标阈值电压，需要较少数量的电荷，这又相应地提高了存储器件的编程速度。此外，降低了数据保持期间的能带弯曲。降低的能带弯曲能够削弱电荷逃逸能力并且改善数据保持。在引入第二材料的高k层时，能够降低Uvvt，并且能够提高擦除速度，这又会缩短擦除应力时间，并改善耐用性特点和3K(即，3000次循环)保持。
图4示出了在引入高k层时在沟道结构中的能量带隙的变化，其中，高k层由第一材料构成。如图4所示，在引入高k层之前，沟道结构(例如，沟道结构104)可以具有隧穿层的带隙401、电荷捕集层的带隙402、阻挡层的带隙403和字线的带隙404。应当指出，带隙401-404具有不同带隙，因为隧穿层、电荷捕集层、阻挡层和字线具有不同材料特性。还是在图4中，在引入了高k层时，隧穿层的带隙401变成了具有较小能带弯曲的带隙401’。类似地，阻挡层的带隙403由于第一材料的高k层而变成了具有较小能带弯曲的带隙403’。如上文所提及的，降低的能带弯曲能够削弱电荷逃逸能力并且改善数据保持。
图5(a)-图5(b)是示出了电偶极子对沟道结构中的金属栅极(例如，存储器件中的字线)的有效功函数的影响的能带图。图5(a)是在未引入电偶极子时处于平衡态的能带图。图5(b)是当在高k层和SiO2层(例如，阻挡层、栅极电介质层)的界面处引入了正电偶极子502时处于平衡态的能带图。如图5(b)所示，实线506是金属栅极的费米能级，并且虚线504是在引入了正电偶极子之后的金属栅极的费米能级。图5(c)是当在高k层和SiO2层的界面处引入了负电偶极子508时处于平衡态的能带图。如图5(c)所示，实线510是金属栅极的费米能级，并且虚线512是在引入了负电偶极子之后的金属栅极的费米能级。引入电偶极子等价于改变金属栅极的有效功函数，这又改变了存储器件的Uvvt。
图6A是在高k栅极电介质/SiO2界面处的正电偶极子的能带图。图6A是在高k栅极电介质/SiO2界面处的正电偶极子的能带图。图6B是在高k栅极电介质/SiO2界面处的负电偶极子的能带图。在图6A-图6B中，qΔ1是Ef，HK和φCNL，HK之间的差，其中，Ef，HK是高k层的费米能级，并且φCNL，HK是高k层的电荷电中性能级(CNL)。此外，qΔ3是φCNL，SiO2和Ef，SiO2之间的差，其中，Ef，SiO2是SiO2的费米能级，并且φCNL，SiO2是SiO2的CNL。此外，qΔ2是Ef，SiO2和Ef，HK之间的能量差。在图6A和图6B中，Ev指示价带，并且Ec指示导带。根据图6A和图6B，可以通过方程(1)描述电偶极子对Uvvt的影响：
VFB＝ψg-ψSi+ΔDipole (1)
其中，VFB是指示Uvvt的平带条件下的栅极电压，ψg是栅极(又称为存储器件100中的字线)的功函数，ψSi是沟道层的功函数，并且ΔDipole是通过电偶极子引入的电压增量。可以通过方程(2)描述ΔDipole：
Figure GDA0002762088690000101
其中，φCNL，HK是高k层的电中性能级(CNL)，
Figure GDA0002762088690000102
是SiO2的CNL，并且q是电力或电荷的量。
如方程(1)中所示，当ΔDipole为正时，VFB提高。诸如HfO2或Al2O3的第一材料能够产生正的ΔDipole。当ΔDipole为负时，VFB下降。诸如La2O3或Y2O3的第二材料能够产生负的ΔDipole。此外，高k层的提高的厚度能够引入更多的电偶极子，这引起更大的VFB变化。
图7A到图13B是根据一些实施例的制造3D NAND存储器件的各种中间步骤的截面图和俯视图。如图7A所示，通过各种各样的半导体加工技术制备半导体结构300，所述技术例如是光刻、化学气相沉积(CVD)、物理气相沉积(PVD)、干法蚀刻、湿法蚀刻、扩散、原子层沉积(ALD)、化学机械平面化(CMP)、离子注入、计量学操作或者其他适当技术。半导体结构300具有衬底102。衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI氧化物半导体。衬底102可以是体块晶片或者外延层。在图7A的实施例中，衬底102是可以包括Si、Ge或SiGe的IV族半导体。
半导体结构300还包括多条字线112a-112g以及使字线相互分开的多个绝缘层114a-114i。沟道开口150被形成为穿过多条字线和多个绝缘层，并且进一步延伸到衬底102中。沟道开口150可以具有侧壁104a以及暴露衬底102的底部区域104b。沟道开口150可以是通过图案化工艺形成的，其中，可以通过光刻工艺在掩模层(未示出)中形成图案，并且后续蚀刻工艺将该图案转移到字线和绝缘层中，以形成沟道开口150。
仍然参考图7A，可以在沟道开口150的底部区域104b处形成底部沟道触点116。底部沟道触点可以是沿沟道开口150的侧壁104a形成的并且进一步延伸到衬底102中。可以施加诸如CVD工艺、扩散工艺、外延生长工艺或其他适当工艺的任何适当工艺来形成底部沟道触点。底部沟道触点116可以由掺杂有n型掺杂剂的Si构成。
阻挡层118可以是沿沟道开口的侧壁以及在底部沟道触点116之上形成的。阻挡层118具有沿沟道开口150的侧壁104a的侧部以及覆盖底部沟道触点116的底部。电荷捕集层120可以形成于阻挡层118之上。电荷捕集层120具有沿沟道开口150的侧壁的侧部以及处于底部沟道触点之上的底部。隧穿层122可以形成于电荷捕集层之上。隧穿层122也具有沿沟道开口150的侧壁104a的侧部以及处于底部沟道触点116之上的底部。
之后，可以通过蚀刻工艺形成底部开口104c。底部开口104c延伸穿过阻挡层118的底部、电荷捕集层120的底部和隧穿层122的底部，以暴露底部沟道触点116。接下来，可以将沟道层124沉积到沟道开口150中。沟道层124可以沿沟道开口150的侧壁形成于隧穿层122之上。沟道层124进一步穿过底部开口104c，使得沟道层124延伸穿过阻挡层118的底部、电荷捕集层120的底部和隧穿层122的底部，以接触底部沟道触点116。沟道层124还可以在形成期间覆盖字线112g的顶表面。可以施加诸如CVD工艺、扩散工艺和ALD工艺的任何适当工艺来形成沟道层124。
在一些实施例中，为了沉积沟道层124，可以首先在隧穿层122之上形成虚设沟道层或保护沟道层(未示出)。虚设沟道层可以具有沿沟道开口的侧壁的侧部以及处于底部沟道层之上的底部。可以施加后续穿孔蚀刻步骤以形成延伸穿过阻挡层的底部、电荷捕集层的底部、隧穿层的底部和虚设沟道层的底部的底部开口。穿孔蚀刻步骤还可以在底部开口的形成期间蚀刻虚设沟道层的侧部。之后可以在虚设沟道层之上沉积沟道层124。
在一些实施例中，可以在沉积沟道层124之后施加退火工艺。退火工艺可以改善沟道层124的结晶，并且降低沟道层的电阻率。
图7B是在形成沟道层124之后的半导体结构300的俯视图。图7B是沿平行于图7A中的衬底的方向从线A-A’获得的。
在图8A中，可以沿沟道开口的侧壁在沟道层124之上沉积高k层126。高k层126进一步穿过底部开口104c，以使高k层126可以设置于底部沟道触点116之上。高k层126还可以沉积于字线112g的顶表面之上。高k层126可以包括第一材料和第二材料，所述第一材料包括HfO2或Al2O3等，所述第二材料包括La2O3或Y2O3等。高k层126可以是通过CVD工艺、扩散工艺、ALD工艺、PVD工艺或其他适当工艺形成的。图8B是在形成高k层126之后的沿平行于图8A中的衬底的方向从线B-B’获得的俯视图。
在图9A中，接下来可以沉积沟道绝缘层128，以填充到沟道开口150中。可以施加诸如CMP工艺或深蚀刻工艺的表面平面化工艺，以从字线112g的顶表面去除任何多余的绝缘层128、多余的沟道层124和多余的高k层126。图9B是在完成表面平面化工艺时的俯视图。
在图10A中，可以形成顶部开口(未示出)，以去除沟道绝缘层128的部分和高k层126的部分。顶部开口可以沿沟道层124形成，并延伸到绝缘层114i和绝缘层114g之间的位置中。为了形成顶部开口，可以将掩模层(未示出)设置在字线112g(参考图9)和沟道绝缘层128之上。可以通过光刻工艺形成图案，并且之后通过蚀刻工艺将所述图案转移到绝缘层128中，以形成顶部开口。此外，可以沉积导电层(未示出)，以填充顶部开口。导电层可以是钨、铜、钌、钴、铝或者其他适当导电材料。导电层可以是通过CVD工艺、PVD工艺、扩散工艺、电镀工艺或其他适当工艺形成的。接下来，可以施加诸如CMP工艺或者深蚀刻工艺的表面平面化以去除任何多余的导电层。表面平面化可以进一步去除字线112g并停在绝缘层114i上。导电层保留在顶部开口中，并且变成顶部沟道触点130。
在完成表面平面化之后，形成与图2A中的沟道结构104类似的沟道结构104。如图10A所示，图10A中的沟道结构104具有与图2A中的沟道结构104类似的配置。例如，沟道结构104延伸穿过字线112a-112f以及绝缘层114a-114i。沟道结构104具有延伸到衬底102中的底部沟道结构116。高k层126沿沟道结构的侧壁104a形成于沟道层124之上，并且被进一步设置在底部沟道触点116之上。图10B是沟道结构104的俯视图。
图11A-图12B示出了形成图2B中所示的沟道结构104的中间步骤。返回参考图7A，在形成沟道层124之后，可以将电介质层132沉积到沟道开口150中，使得电介质层132形成于沟道层124之上。在实施例中，电介质层132是选择性地沿沟道层124的侧壁形成的，并且电介质层132不覆盖底部开口104c。之后，高k层126被形成于电介质层132之上并且进一步穿过底部开口104c。因此，电介质层132被设置在高k层126和沟道层124之间。此外，如图11A所示，高k层126的沿沟道开口150的侧壁104a的侧部通过电介质层132与沟道层124分开，并且处于底部沟道触点116之上的高k层126的底部与沟道层124接触。
在另一个实施例中，如图12A所示，电介质层132可以沿侧壁104a形成于沟道层124之上，并且进一步穿过底部开口104c。相应地，整个高k层126通过电介质层132与沟道层124隔开。
仍然在图11A和图12A中，沟道绝缘层128可以被沉积在沟道开口150中，并且可以施加后续表面平面化工艺以去除任何多余的沟道绝缘层128、多余的高k层126和多余的沟道层124。图11B和图12B是在完成了表面平面化工艺时的俯视图。
在图13A中，与图10A类似，可以形成顶部开口(未示出)。顶部开口去除了沟道绝缘层128的部分、电介质层132的部分和高k层126的部分。可以形成导电层(未示出)以填充顶部开口。施加表面平面化以去除任何多余的导电层，并且进一步去除字线112g。在完成表面平面化时，形成与图2B中的沟道结构104类似的沟道结构104。
应当指出，为了制作图2C所示的沟道结构，可以将图7A所示的顶部开口104c形成为进一步延伸到底部沟道触点116中。相应地，阻挡层118、电荷捕集层120和隧穿层122被布置在底部沟道触点116的第一顶表面116a之上。接下来，隧穿层124可以被形成在隧穿层122之上并且穿过底部开口104c。相应地，隧穿层124延伸穿过阻挡层118的底部和电荷捕集层120的底部，并且进一步延伸到底部沟道触点116中，以使沟道层124设置于底部沟道触点116的第二顶表面116b之上。
图14是根据一些实施例的用于制造3D NAND存储器件的过程1400的流程图。过程1400开始于步骤1404，其中可以形成沟道开口。沟道开口可以延伸穿过形成于衬底之上的多条字线和多个绝缘层。沟道开口可以具有延伸到衬底中的侧壁和底部区域。可以在沟道开口的底部区域处形成底部沟道触点。可以沿侧壁并且在底部沟道触点之上将阻挡层、电荷捕集层和隧穿层顺次沉积到沟道开口中。可以形成底部开口，并且沟道层可以沿侧壁形成在隧穿层之上，并且进一步穿过底部开口。在一些实施例中，可以如参考图7A-图7B所例示的执行步骤1404。
之后，过程1400进行至步骤1406，其中，在隧穿层之上形成高k层。在第一示例中，高k层沿沟道开口的侧壁形成于沟道层之上，并且进一步延伸穿过底部开口，使得高k层被进一步设置在底部沟道触点之上。在一些实施例中，可以如参考图8A-图8B所例示的执行步骤1406。
在第二示例中，可以首先将电介质层形成于沟道层之上，并且之后将高k层形成在电介质层之上。电介质层可以是选择性地沿沟道开口的侧壁形成的，或者电介质层可以是沿沟道开口的侧壁形成的并进一步延伸穿过顶部开口。在一些实施例中，可以如参考图11A-12B所例示的执行第二示例中的步骤1406。
过程1400进行至步骤1408，其中，形成沟道绝缘层以填充沟道开口。第一示例中的步骤1408可以是图9A-图9B中所例示的，并且第二示例中的步骤1408可以是图11A-图12B中所例示的。
在步骤1410中，可以形成顶部沟道触点。顶部沟道触点可以是通过首先形成顶部开口而形成的。顶部开口是通过去除沟道绝缘层的部分、高k层的部分和电介质层的部分而形成的。之后将导电层沉积在顶部开口中，并且施加表面平面化工艺以去除任何多余的导电层。第一示例中的步骤1410可以是图10A-图10B中所例示的，并且第二示例中的步骤1410可以是图13A-图13B中所例示的。在步骤1410完成时，形成了3D NAND存储器件中的沟道结构。
应当指出，可以在过程1400之前、期间和之后提供附加步骤，并且对于过程1400的附加实施例，可以对本文描述的步骤中的一些进行替换、删除或者以不同顺序执行。在后续的工艺步骤中，可以在半导体器件100之上形成各种附加互连结构(例如，具有导电线和/过孔的金属化层)。这样的互连结构使半导体器件100与其他接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的附加器件特征。
文中描述的各种实施例提供了相对于相关示例的几种优势。例如，在相关示例中，可以通过调整多晶Si的厚度来调节存储器件的Uvvt。然而，由于经调整的多晶Si厚度的原因，诸如Ion(导通电流)、SS(亚阈值斜率)的一系列参数可能受到影响。在本公开中，高k层被布置在沟道结构中的沟道层之上。高k层可以引起多个电偶极子的形成，所述多个电偶极子又可能影响存储器件的Uvvt。高k层可以包括提供正电偶极子并且提高Uvvt的第一材料，并且可以包括提供负电偶极子并且降低半导体器件的初始阈值电压的第二材料。基于沟道层之上所引入的高k层，能够调整存储器件的Uvvt。
前文概述了几个实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当认识到，他们可以容易地使用本公开作为基础来设计或者修改其他的工艺过程和结构，以实行与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到，这样的等价构造不脱离本公开的精神和范围，而且他们可以在本文中做出各种变化、替换和更改，而不脱离本公开的精神和范围。

Claims (17)

1.一种半导体器件，包括：
从衬底的一侧延伸的沟道结构，所述沟道结构具有侧壁和底部区域，所述沟道结构还包括设置于所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层；以及
高k层，沿所述沟道结构的所述侧壁形成于所述沟道层之上并且形成于顶部沟道触点之下，
其中，所述高k层的提高的厚度能够引入更多的电偶极子，引起所述半导体器件的初始阈值电压(Uvvt)的平带条件下的栅极电压(VFB)的更大变化，
其中，所述高k层包括提高所述半导体器件的所述初始阈值电压的第一材料以及降低所述半导体器件的所述初始阈值电压的第二材料。
2.根据权利要求1所述的器件，其中，所述沟道结构还包括：
阻挡层，沿所述沟道结构的所述侧壁形成并且进一步覆盖所述底部沟道触点的第一部分；
在所述阻挡层之上形成的电荷捕集层，所述电荷捕集层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点之上的底部；以及
在所述电荷捕集层之上形成的隧穿层，所述隧穿层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点之上的底部，
其中，所述沟道层被设置在所述隧穿层之上并且进一步延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部，以便接触所述底部沟道触点的第二部分。
3.根据权利要求2所述的器件，其中，所述第一材料包括HfO2和Al2O3，并且所述第二材料包括La2O3和Y2O3。
4.根据权利要求1所述的器件，其中，所述沟道结构还包括：
形成在所述沟道层之上并且沿所述沟道结构的所述侧壁的电介质层，其中，所述高k层被设置在所述电介质层之上，以使所述电介质层被设置在所述高k层和所述沟道层之间。
5.根据权利要求4所述的器件，其中，沿所述沟道结构的所述侧壁形成的所述高k层的侧部通过所述电介质层与所述沟道层隔开，并且处于所述底部沟道触点之上的所述高k层的底部与所述沟道层接触。
6.根据权利要求1所述的器件，其中，所述沟道结构还包括：
阻挡层，沿所述沟道结构的所述侧壁形成并且进一步覆盖所述底部沟道触点的第一顶表面；
在所述阻挡层之上形成的电荷捕集层，所述电荷捕集层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点的所述第一顶表面之上的底部；以及
在所述电荷捕集层之上形成的隧穿层，所述隧穿层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点的所述第一顶表面之上的底部，
其中，所述沟道层被设置在所述隧穿层之上，延伸穿过所述阻挡层的底部和所述电荷捕集层的底部，并且进一步延伸到所述底部沟道触点中，以便接触所述底部沟道触点的第二顶表面，所述第二顶表面被设置在所述底部沟道触点的所述第一顶表面下方。
7.根据权利要求1所述的器件，还包括：
被设置在所述衬底之上的多条字线；以及
被设置在所述衬底之上的多个绝缘层，所述多条字线和所述多个绝缘层交替堆叠，以使所述多条字线通过所述多个绝缘层相互隔开，所述沟道结构延伸穿过所述多条字线和所述多个绝缘层。
8.一种用于形成半导体器件的方法，包括：
形成从衬底的一侧延伸的沟道结构，所述沟道结构具有侧壁和底部区域，所述沟道结构还包括设置于所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层；以及
在顶部沟道触点之下并且沿所述沟道结构的所述侧壁在所述沟道层之上形成高k层，
其中，所述高k层的提高的厚度能够引入更多的电偶极子，引起所述半导体器件的初始阈值电压(Uvvt)的平带条件下的栅极电压(VFB)的更大变化，
其中，所述高k层包括提高所述半导体器件的所述初始阈值电压的第一材料以及降低所述半导体器件的所述初始阈值电压的第二材料。
9.根据权利要求8所述的方法，还包括：
形成被设置在所述衬底之上的多条字线；以及
形成被设置在所述衬底之上的多个绝缘层，所述多条字线和所述多个绝缘层交替堆叠，以使所述多条字线通过所述多个绝缘层相互隔开。
10.根据权利要求9所述的方法，其中，形成所述沟道结构包括：
形成延伸穿过所述多条字线和所述多个绝缘层并且进一步延伸到所述衬底中的沟道开口，所述沟道开口具有侧壁和暴露所述衬底的底部区域；
在所述沟道开口的所述底部区域处形成所述底部沟道触点，所述底部沟道触点沿所述沟道开口的所述侧壁形成并且进一步延伸到所述衬底中；
沿所述沟道开口的所述侧壁并且在所述底部沟道触点之上形成阻挡层，所述阻挡层具有沿所述沟道开口的所述侧壁的侧部以及覆盖所述底部沟道触点的底部；
在所述阻挡层之上形成电荷捕集层，所述电荷捕集层具有沿所述沟道开口的所述侧壁的侧部以及处于所述底部沟道触点之上的底部；
在所述电荷捕集层之上形成隧穿层，所述隧穿层具有沿所述沟道开口的所述侧壁的侧部以及处于所述底部沟道触点之上的底部；
形成延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部以暴露所述底部沟道触点的底部开口；以及
在所述隧穿层之上并且穿过所述底部开口形成所述沟道层，使得所述沟道层延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部，并接触所述底部沟道触点。
11.根据权利要求10所述的方法，还包括：
形成所述底部开口，所述底部开口延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部并进一步延伸到所述底部沟道触点中，使得所述阻挡层、所述电荷捕集层和所述隧穿层被布置在所述底部沟道触点的第一顶表面之上；以及
在所述隧穿层之上并且穿过所述底部开口形成所述沟道层，所述沟道层延伸穿过所述阻挡层的底部和所述电荷捕集层的底部并且进一步延伸到所述底部沟道触点中，使得所述沟道层设置于所述底部沟道触点的第二顶表面之上，所述第二顶表面被设置在所述底部沟道触点的所述第一顶表面下方。
12.根据权利要求10所述的方法，还包括：
沿所述沟道开口的所述侧壁在所述沟道层之上形成电介质层；以及
在所述电介质层之上形成所述高k层，使得所述电介质层被设置在所述高k层和所述沟道层之间。
13.根据权利要求12所述的方法，其中，沿所述沟道开口的所述侧壁形成的所述高k层的侧部通过所述电介质层与所述沟道层隔开，并且处于所述底部沟道触点之上的所述高k层的底部与所述沟道层接触。
14.一种3D NAND存储器件，包括：
衬底；
被设置在所述衬底之上的多条字线；
被设置在所述衬底之上的多个绝缘层，所述多条字线和所述多个绝缘层交替堆叠，使得所述多条字线通过所述多个绝缘层相互隔开；
从所述衬底延伸穿过所述多条字线和所述多个绝缘层的沟道结构，所述沟道结构具有侧壁和底部区域，所述沟道结构还包括被设置在所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层；以及
在顶部沟道触点之下并且沿所述沟道结构的所述侧壁在所述沟道层之上形成的高k层，
其中，所述高k层的提高的厚度能够引入更多的电偶极子，引起所述3D NAND存储器件的初始阈值电压(Uvvt)的平带条件下的栅极电压(VFB)的更大变化，
其中，所述高k层包括提高所述3D NAND存储器件的所述初始阈值电压的第一材料以及降低所述3D NAND存储器件的所述初始阈值电压的第二材料。
15.根据权利要求14所述的器件，其中，所述沟道结构还包括：
阻挡层，沿所述沟道结构的所述侧壁形成并且进一步覆盖所述底部沟道触点的第一部分，所述底部沟道触点的第二部分不被所述阻挡层覆盖；
在所述阻挡层之上形成的电荷捕集层，所述电荷捕集层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点之上的底部；以及
在所述电荷捕集层之上形成的隧穿层，所述隧穿层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点之上的底部，
其中，所述沟道层被设置在所述隧穿层之上并且进一步延伸穿过所述阻挡层的底部、所述电荷捕集层的底部和所述隧穿层的底部，以便接触所述底部沟道触点的所述第二部分。
16.根据权利要求14所述的器件，其中，所述沟道结构还包括：
阻挡层，沿所述沟道结构的所述侧壁形成并且进一步覆盖所述底部沟道触点的第一顶表面；
在所述阻挡层之上形成的电荷捕集层，所述电荷捕集层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点的所述第一顶表面之上的底部；以及
在所述电荷捕集层之上形成的隧穿层，所述隧穿层具有沿所述沟道结构的所述侧壁设置的侧部以及处于所述底部沟道触点的所述第一顶表面之上的底部，
其中，所述沟道层被设置在所述隧穿层之上，延伸穿过所述阻挡层的底部和所述电荷捕集层的底部，并进一步延伸到所述底部沟道触点中，以便接触所述底部沟道触点的第二顶表面，所述第二顶表面被设置在所述底部沟道触点的所述第一顶表面下方。
17.根据权利要求14所述的器件，其中，所述沟道结构还包括：
在所述沟道层之上并且沿所述沟道结构的所述侧壁形成的电介质层，其中：
所述高k层设置在所述电介质层之上，使得所述电介质层被设置在所述高k层和所述沟道层之间；并且
沿所述沟道结构的所述侧壁形成的所述高k层的侧部通过所述电介质层与所述沟道层隔开，并且处于所述底部沟道触点之上的所述高k层的底部与所述沟道层接触。
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