CN109616473B - 一种三维存储器及其制备方法 - Google Patents

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Abstract

本发明公开了一种三维存储器及其制备方法。其中，所述制备方法包括以下步骤：在沟道通孔的底部形成下选择管沟道层；在所述下选择管沟道层上形成导电层；所述导电层与所述下选择管沟道层导电连接；在所述沟道通孔内形成存储区沟道层，所述存储区沟道层与所述导电层导电连接。

Description

一种三维存储器及其制备方法
技术领域
本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
在三维存储器的内部结构中，存储区沟道层一边与存储器位线(BL)相连接，另一边与下选择管沟道层相连接，从而形成了载流子移动的关键通道，直接影响存储器的擦除与编写速度。随着三维存储器存储叠层越来越高，存储区沟道层的长度随之增长，本领域中对沟道结构整体的串联电阻产生了更高的要求。存储区沟道层与下选择管沟道层之间的导电接触对沟道结构的串联电阻有着重要影响，二者接触不良将导致沟道电阻值偏高，甚至导通失败。因此，存储区沟道层与下选择管沟道层之间的良好接触成为三维存储器下一代工艺的重要挑战。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器的制备方法，所述方法包括以下步骤：
在沟道通孔的底部形成下选择管沟道层；
在所述下选择管沟道层上形成导电层；所述导电层与所述下选择管沟道层导电连接；
在所述沟道通孔内形成存储区沟道层，所述存储区沟道层与所述导电层导电连接。
上述方案中，所述下选择管沟道层通过外延生成而形成。
上述方案中，所述形成导电层的步骤具体包括：
在所述沟道通孔内形成膜层，所述膜层覆盖所述沟道通孔的侧壁，所述膜层至少暴露出所述下选择管沟道层的上表面；
在所述下选择管沟道层的被所述膜层暴露的上表面上形成所述导电层。
上述方案中，所述膜层为疏水性膜层。
上述方案中，所述形成膜层的步骤具体包括：
将底部形成有所述下选择管沟道层的所述沟道通孔浸入到膜层前躯体溶液中；或者在所述沟道通孔的侧壁涂覆膜层前躯体溶液，形成所述膜层。
上述方案中，所述膜层前躯体溶液的溶质包括CH3(CH2)xCH2SiCl3；其中，x的取值为6～10中的至少之一。
上述方案中，所述膜层前躯体溶液的溶剂包括多氯硅烷或者乙醇。
上述方案中，所述形成膜层的步骤还包括：
对所述沟道通孔内的所述膜层前躯体溶液进行烘烤。
上述方案中，所述烘烤的温度为50～150摄氏度。
上述方案中，所述方法还包括：
采用湿法刻蚀工艺，去除形成在所述下选择管沟道层的上表面的膜层，使得所述膜层至少暴露出所述下选择管沟道层的上表面。
上述方案中，在形成所述导电层的步骤之前，所述方法还包括：
对所述下选择管沟道层的被所述膜层暴露的上表面进行亲水性处理。
上述方案中，所述导电层通过原子层沉积工艺形成。
上述方案中，所述导电层的材料选自电阻率小于所述存储区沟道层电阻率的材料。
上述方案中，所述导电层的材料包括金属硅化物或者金属氮化物。
上述方案中，所述方法还包括：在形成所述导电层之后，去除所述膜层。
上述方案中，通过高温处理方法去除所述膜层。
上述方案中，所述导电层与所述下选择管沟道层导电连接处的接触面积，大于所述导电层与所述存储区沟道层导电连接处的接触面积。
上述方案中，所述导电层的下表面与所述下选择管沟道层接触；
所述存储区沟道层与所述导电层的上表面接触；或者，
所述存储区沟道层穿过所述导电层，且不低于所述导电层的下表面；或者，
所述存储区沟道层穿过所述导电层和下选择管沟道层的表层。
本发明实施例还提供了一种三维存储器，包括位于沟道通孔底部的下选择管沟道层以及位于所述沟道通孔内的存储区沟道层，所述三维存储器还包括：
导电层，所述导电层与所述存储区沟道层导电连接，所述导电层还与所述下选择管沟道层导电连接。
上述方案中，所述导电层与所述下选择管沟道层导电连接处的接触面积，大于所述导电层与所述存储区沟道层导电连接处的接触面积。
上述方案中，所述导电层的下表面与所述下选择管沟道层接触；
所述存储区沟道层与所述导电层的上表面接触；或者，
所述存储区沟道层穿过所述导电层，且不低于所述导电层的下表面；或者，
所述存储区沟道层穿过所述导电层和下选择管沟道层的表层。
上述方案中，所述导电层的材料选自电阻率小于所述存储区沟道层电阻率的材料。
上述方案中，所述导电层的材料包括金属硅化物或者金属氮化物。
上述方案中，所述下选择管沟道层为外延层。
上述方案中，所述三维存储器还包括沟道通孔；所述下选择管沟道层、所述存储区沟道层以及所述导电层均位于所述沟道通孔内。
上述方案中，所述存储区沟道层沿所述沟道通孔的轴向延伸，所述存储区沟道层的底部与下选择管沟道层相接触。
本发明实施例所提供的三维存储器及其制备方法，通过增设导电层，并且所述导电层一方面与所述存储区沟道层导电连接，另一方面还与所述下选择管沟道层导电连接。如此，改善了存储区沟道层与下选择管沟道层之间的导电接触性能，降低了沟道结构整体的串联电阻。此外，在所述三维存储器的制备方法中，通过利用膜层，尤其是疏水性膜层，调节了导电层的形成区域，工艺简单，可靠性高。
附图说明
图1为相关技术中三维存储器结构剖面示意图；
图2为图1中三维存储器结构的局部放大示意图；
图3为本发明实施例提供的三维存储器的制备方法的流程示意图；
图4至图11为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
附图标记说明：
100、200-三维存储器；
10、20-半导体衬底；
11、21-叠层结构；211-第一材料层；112-第二材料层；
12、22-下选择管沟道层；
23-膜层；
24-导电层；
15、25-功能层；251-阻挡层；252-存储层；253-隧穿层；
16、26-存储区沟道层；
27-保护层。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了相关技术中三维存储器的结构。其中，三维存储器100可以包括：半导体衬底10；叠层结构11，形成在所述半导体衬底10上；沟道通孔CH，通过刻蚀所述叠层结构11而形成；所述沟道通孔CH贯穿所述叠层结构11，并且暴露所述半导体衬底10；下选择管沟道层12，形成在沟道通孔CH底部；功能层15，形成在所述沟道通孔CH的侧壁以及沟道通孔CH底部的所述下选择管沟道层12上；存储区沟道层16，形成在所述功能层15上。在三维存储器中，存储区沟道层16需要与下选择管沟道层12相接触(如图中圆形虚线框所示)，从而连接沟道通孔顶端的位线BL与所述下选择管沟道层12，形成三维存储器中载流子移动的通道。因此，在所述功能层15形成后，需要对功能层15的底部进行刻蚀，去除功能层15底部的材料，形成暴露所述下选择管沟道层12上表面的开口结构K；如此，在后续沉积存储区沟道层16时才能使得存储区沟道层16与下选择管沟道层12形成接触。然而，在实际制备过程中，由于存储区沟道层16在CH底部沉积不均匀或者下选择管沟道层12表面被弱氧化等问题，经常造成存储区沟道层16与下选择管沟道层12接触变差，甚至阻断的情况，极大地影响了三维存储器的工作性能。
例如，参考图2。图2为图1中三维存储器结构的沟道通孔底部结构放大示意图。由于受到沟道通孔CH的关键尺寸(CD，Critical Dimension)以及功能层15底部厚度的限制，在形成所述开口结构K后，所述下选择管沟道层12的暴露面积十分有限。而且，如图所示，所述功能层15的底部具有沿CH径向向内凸出的部分(功能层15在CH底部靠近开口结构K的部分)，这一部分被称为L foot；由于L foot结构的存在，在CH内形成存储区沟道层16时，所述存储区沟道层16在CH底部沉积均匀性较差，从而容易导致与下选择管沟道层12接触不良，造成沟道结构整体的串联电阻偏高，甚至导通失败，影响存储器编擦速度等多个参数。
基于此，本发明实施例提供了一种三维存储器的制备方法。
图3示出了该三维存储器的制备方法的流程示意图。所述方法包括以下步骤：
步骤101、在沟道通孔的底部形成下选择管沟道层；
步骤102、在所述下选择管沟道层上形成导电层；所述导电层与所述下选择管沟道层导电连接；
步骤103、在所述沟道通孔内形成存储区沟道层，所述存储区沟道层与所述导电层导电连接。
下面结合图4至图11中三维存储器的制备过程中的器件结构剖面示意图，对本发明再作进一步详细的说明。
首先，请参考图4。在一实施例中，在步骤101之前，所述方法还包括：提供基底结构，在所述基底结构内形成所述沟道通孔CH。
所述基底结构包括：半导体衬底20；所述半导体衬底20，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在所述半导体衬底20上形成有由第一材料层211和第二材料层212交替堆叠的叠层结构21。这里，所述第一材料层211可以为介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质层；第二材料层212可以为牺牲层，例如可以由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成。本实施例中，第一材料层211可以由SiO2形成，第二材料层212可以由SiN形成，从而形成的叠层结构21为NO叠层。第一材料层和第二材料层可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，第一材料层和第二材料层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。
接下来，刻蚀所述叠层结构21，形成所述沟道通孔CH。所述沟道通孔CH贯穿所述叠层结构21，并暴露所述半导体衬底20。所述沟道通孔CH可以通过干法刻蚀工艺形成。在一实施例中，所述沟道通孔CH的孔径从顶部到底部逐渐减小。
接下来，请参考图5。执行步骤101，在沟道通孔CH的底部形成下选择管沟道层22。
在一实施例中，所述下选择管沟道层22通过在所述半导体衬底20上选择性外延生成而形成；因此，所述下选择管沟道层22也可以称为外延层(SEG)。所述外延层可以为外延生长的单晶硅，也可以为其它合适的半导体材料。
接下来，执行步骤102，在所述下选择管沟道层上形成导电层；所述导电层与所述下选择管沟道层导电连接。
在一实施例中，所述形成导电层的步骤具体包括：在所述沟道通孔内形成膜层，所述膜层覆盖所述沟道通孔的侧壁，所述膜层至少暴露出所述下选择管沟道层的上表面；在所述下选择管沟道层的被所述膜层暴露的上表面上形成所述导电层。
请参考图6。在一实施例中，先在所述沟道通孔CH内形成所述膜层23。可以理解地，所述膜层23至少覆盖所述沟道通孔CH的侧壁，以保护所述沟道通孔CH的侧壁在后续形成导电层的步骤中，侧壁表面不会形成有导电层，从而避免最终形成的三维存储器中栅极金属短路。此时，在所述下选择管沟道层22的表面上也可以形成有所述膜层23。
具体地，可以通过将底部形成有所述下选择管沟道层22的所述沟道通孔CH浸入到膜层前躯体溶液中；或者在所述沟道通孔CH的侧壁涂覆膜层前躯体溶液，从而形成所述膜层23。所述前躯体溶液可以为自组装溶液；在对所述沟道通孔CH执行浸入或涂覆处理后，所述膜层自组装形成在CH表面。
所述膜层23的材料优选为导电层难以在其表面形成的材料；在一实施例中，所述膜层23为疏水性膜层。此外，所述膜层23的材料还可以进一步优选为在同一条件下，相比于导电层材料更容易被去除的材料。
在一实施例中，所述膜层前躯体溶液的溶质包括CH3(CH2)xCH2SiCl3；其中，x的取值为6～10中的至少之一。CH3(CH2)xCH2SiCl3具体可以称为x烷基三氯代硅烷；例如，当x取值为6时，所述膜层前躯体溶液的溶质包括六烷基三氯代硅烷。所述膜层前躯体溶液的溶剂为有机溶剂，具体可以包括多氯硅烷或者乙醇等。
在一实施例中，所述形成膜层23的步骤还包括：对所述沟道通孔CH内的所述膜层前躯体溶液进行烘烤。所述烘烤的温度为50～150摄氏度，并可以进一步优选为100摄氏度。通过烘烤步骤，使得所述膜层前躯体溶液固定在所述沟道通孔CH内，形成所述涂层23；并且增加了涂层23的致密度。
接下来，请参考图7。所述方法还包括：采用湿法刻蚀工艺，去除形成在所述下选择管沟道层22的上表面的膜层23，使得所述膜层23至少暴露出所述下选择管沟道层22的上表面。应当理解，所述下选择管沟道层22的上表面优选为全部暴露，从而后续形成的导电层可以与所述下选择管沟道层具有更大的接触面积；在一实施例中，所述下选择管沟道层22被暴露的区域大于后续形成开口结构K的区域，如此，保证开口结构K形成后，导电层至少有保留。
在一实施例中，所述湿法刻蚀工艺可以具体为采用酸溶液进行刻蚀。在所述湿法刻蚀步骤中，所述下选择管沟道层22的上表面也可以少量被去除。
在一实施例中，在形成所述导电层的步骤之前，所述方法还包括：对所述下选择管沟道层22的被所述膜层23暴露的上表面进行亲水性处理。从而增强所述下选择管沟道层22上表面的亲水性，进一步使得所述导电层容易形成在所述下选择管沟道层22上表面上，而难以形成在所述膜层23的表面上。
接下来，请参考图8，形成导电层24。
在一实施例中，所述导电层24通过原子层沉积(ALD)工艺形成。所述导电层24的材料选自电阻率小于后续将形成的所述存储区沟道层电阻率的材料。在本发明的一实施例中，所述导电层24的材料包括金属硅化物或者金属氮化物；具体地，可以包括TiN、TaN等低扩散率，同时比存储区沟道层材料(如单晶硅)阻值更低的材料。其中，金属硅化物是指过渡金属与硅生成的硬质化合物。所述导电层24的材料可以为非金属材料。当采用ALD工艺形成所述导电层时，疏水性的膜层难以吸附导电层前躯体气源，因此，导电层更倾向于形成在所述下选择管沟道层的被暴露的亲水性上表面。
接下来，请参考图9。所述方法还包括：在形成所述导电层24之后，去除所述膜层23。
具体地，可以通过高温处理方法去除所述膜层23。
在去除所述膜层23之前，如果所述膜层23的表面沉积了少量导电层材料，可以增加一步湿法清洗的步骤；即，所述方法还包括：在形成所述导电层24之后，湿法清洗所述膜层23的表面；然后，通过高温处理方法去除所述膜层23。其中，在湿法清洗的过程中，所述下选择管沟道层22上的导电层24可以由少量损失。
在一实施例中，在高温处理后，还可以增加湿法清洗的步骤；从而彻底去除所述膜层的残留物。
在去除所述膜层23后，所述方法还可以包括：对所述沟道通孔CH的侧壁表面进行亲水性处理。从而，改善所述沟道通孔CH的侧壁表面状态，有利于后续结构在CH表面形成。所述亲水性处理可以通过湿法预处理实现。
接下来，请参考图10，在所述沟道通孔CH内形成功能层25。
所述功能层25可以包括沿所述沟道通孔CH径向向内的方向依次设置的阻挡层251、存储层252以及隧穿层253。上述阻挡层-存储层-隧穿层中的各层可以是单一材料，也可以是复合层。具体地，所述功能层25可以为ONO叠层、AONO叠层或者其他合适的栅极叠层结构。在一实施例中，所述形成功能层25的过程可以具体包括：在所述沟道通孔CH内沉积一层高k介质层(如Al2O3层)，所述高k介质层可以具有相对较薄的厚度；在所述高k介质层上沉积氧化物层(如SiO2层)；所述高k介质层和所述氧化物层共同组成复合型电荷阻挡层251；继续在所述氧化物层上沉积存储层252；在一实施例中，所述存储层252具体可以为电荷俘获层；所述存储层252的材料可以为氮化物(如SiN层)；在所述存储层252上沉积隧穿层253；所述阻挡层251、存储层252、隧穿层253共同起到控制存储器件电荷存储功能的作用，因此，所述功能层25可以为所述三维存储器的存储器层。所述功能层25可以使用化学气相沉积(CVD)或ALD方法沉积形成。
接下来，请参考图11。刻蚀所述功能层25，暴露所述导电层24或者所述下选择管沟道层22；在所述导电层24或者所述下选择管沟道层22的被暴露的表面上，形成所述存储区沟道层26。
如此，在本发明实施例中，所述导电层24的下表面与所述下选择管沟道层22接触；所述存储区沟道层26与所述导电层24的上表面接触；或者，所述存储区沟道层26穿过所述导电层24，且不低于所述导电层24的下表面；或者，所述存储区沟道层26穿过所述导电层24和下选择管沟道层22的表层。
可以理解，虽然图11中示出了刻蚀所述功能层25，形成开口结构K，暴露出所述下选择管沟道层22的表面，形成的所述存储区沟道层26底部与所述下选择管沟道层22相接触；但是，本发明实施例并不排除开口结构K仅暴露所述导电层24的情况。在这种情况下，形成的存储区沟道层26的底部仅与所述导电层24相接触，并通过导电层24将电流传输至下选择管沟道层22；此时，由于导电层24的导电性能高于存储区沟道层26的导电性能，从而降低了沟道结构串联阻值，改善了存储区沟道层26与选择管沟道层22之间的导电连接性能；不仅如此，当所述导电层24的形成面积大于所述开口结构K的面积时，通过所述导电层24间接扩大了存储区沟道层26与选择管沟道层22之间导电连接面积，进一步降低了接触面阻值。因此，这种情况也可以解决本发明所要解决的技术问题。
在图11所示的实施例中，所述导电层24与所述下选择管沟道层22导电连接处的接触面积，大于所述导电层24与所述存储区沟道层26导电连接处的接触面积。
最后，所述方法还可以包括：在所述存储区沟道层26上形成保护层27；所述保护层27的材料例如为SiO2；该保护层27可以将沟道通孔CH的空余部分填满。如此，完成了所述三维存储器的制备。
基于上述方法，本发明实施例还提供了一种三维存储器200。
请继续参考图11。所述三维存储器200，包括位于沟道通孔底部的下选择管沟道层22以及位于所述沟道通孔内的存储区沟道层26，还包括：
导电层24，所述导电层24与所述存储区沟道层26导电连接，所述导电层24还与所述下选择管沟道层22导电连接。
在一实施例中，所述导电层24与所述下选择管沟道层22导电连接处的接触面积，大于所述导电层24与所述存储区沟道层26导电连接处的接触面积。
在一实施例中，所述导电层24的下表面与所述下选择管沟道层22接触；
所述存储区沟道层26与所述导电层24的上表面接触；或者，
所述存储区沟道层26穿过所述导电层24，且不低于所述导电层24的下表面；或者，
所述存储区沟道层26穿过所述导电层24和下选择管沟道层22的表层。
在一实施例中，所述导电层24的材料选自电阻率小于所述存储区沟道层26电阻率的材料。
在一实施例中，所述导电层24的材料包括金属硅化物或者金属氮化物。
在一实施例中，所述下选择管沟道层22为外延层。
在一实施例中，所述三维存储器200还包括沟道通孔CH；所述下选择管沟道层22、所述存储区沟道层26以及所述导电层24均位于所述沟道通孔CH内。
在一实施例中，所述存储区沟道层26沿所述沟道通孔CH的轴向延伸，所述存储区沟道层26的底部与下选择管沟道层22相接触。
另外，需要说明的是，上述实施例提供的三维存储器的结构与三维存储器的制备方法实施例属于同一构思，其具体实现过程以及其它详细结构详见方法实施例，这里不再赘述。本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (25)

1.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：
在沟道通孔的底部形成下选择管沟道层；
在所述沟道通孔内、所述下选择管沟道层上形成导电层；所述导电层与所述下选择管沟道层导电连接；
在所述沟道通孔内形成存储区沟道层，所述存储区沟道层与所述导电层导电连接。
2.根据权利要求1所述的方法，其特征在于，所述下选择管沟道层通过外延生成而形成。
3.根据权利要求1所述的方法，其特征在于，所述形成导电层的步骤具体包括：
在所述沟道通孔内形成膜层，所述膜层覆盖所述沟道通孔的侧壁，所述膜层至少暴露出所述下选择管沟道层的上表面；
在所述下选择管沟道层的被所述膜层暴露的上表面上形成所述导电层。
4.根据权利要求3所述的方法，其特征在于，所述膜层为疏水性膜层。
5.根据权利要求3所述的方法，其特征在于，所述形成膜层的步骤具体包括：
将底部形成有所述下选择管沟道层的所述沟道通孔浸入到膜层前躯体溶液中；或者在所述沟道通孔的侧壁涂覆膜层前躯体溶液，形成所述膜层。
6.根据权利要求5所述的方法，其特征在于，所述膜层前躯体溶液的溶质包括CH3(CH2)xCH2SiCl3；其中，x的取值范围为6～10。
7.根据权利要求5所述的方法，其特征在于，所述膜层前躯体溶液的溶剂包括多氯硅烷或者乙醇。
8.根据权利要求5所述的方法，其特征在于，所述形成膜层的步骤还包括：
对所述沟道通孔内的所述膜层前躯体溶液进行烘烤。
9.根据权利要求8所述的方法，其特征在于，所述烘烤的温度为50～150摄氏度。
10.根据权利要求3所述的方法，其特征在于，所述方法还包括：
采用湿法刻蚀工艺，去除形成在所述下选择管沟道层的上表面的膜层，使得所述膜层至少暴露出所述下选择管沟道层的上表面。
11.根据权利要求3所述的方法，其特征在于，在形成所述导电层的步骤之前，所述方法还包括：
对所述下选择管沟道层的被所述膜层暴露的上表面进行亲水性处理。
12.根据权利要求1所述的方法，其特征在于，所述导电层通过原子层沉积工艺形成。
13.根据权利要求1所述的方法，其特征在于，所述导电层的材料选自电阻率小于所述存储区沟道层电阻率的材料。
14.根据权利要求1所述的方法，其特征在于，所述导电层的材料包括金属硅化物或者金属氮化物。
15.根据权利要求3所述的方法，其特征在于，所述方法还包括：
在形成所述导电层之后，去除所述膜层。
16.根据权利要求15所述的方法，其特征在于，通过高温处理方法去除所述膜层。
17.根据权利要求1所述的方法，其特征在于，所述导电层与所述下选择管沟道层导电连接处的接触面积，大于所述导电层与所述存储区沟道层导电连接处的接触面积。
18.根据权利要求1所述的方法，其特征在于，所述导电层的下表面与所述下选择管沟道层接触；
所述存储区沟道层与所述导电层的上表面接触；或者，
所述存储区沟道层穿过所述导电层，且不低于所述导电层的下表面；或者，
所述存储区沟道层穿过所述导电层和下选择管沟道层的表层。
19.一种三维存储器，包括位于沟道通孔底部的下选择管沟道层以及位于所述沟道通孔内的存储区沟道层，其特征在于，所述三维存储器还包括：
位于所述沟道通孔内的导电层，所述导电层与所述存储区沟道层导电连接，所述导电层还与所述下选择管沟道层导电连接。
20.根据权利要求19所述的三维存储器，其特征在于，所述导电层与所述下选择管沟道层导电连接处的接触面积，大于所述导电层与所述存储区沟道层导电连接处的接触面积。
21.根据权利要求19所述的三维存储器，其特征在于，所述导电层的下表面与所述下选择管沟道层接触；
所述存储区沟道层与所述导电层的上表面接触；或者，
所述存储区沟道层穿过所述导电层，且不低于所述导电层的下表面；或者，
所述存储区沟道层穿过所述导电层和下选择管沟道层的表层。
22.根据权利要求19所述的三维存储器，其特征在于，所述导电层的材料选自电阻率小于所述存储区沟道层电阻率的材料。
23.根据权利要求19所述的三维存储器，其特征在于，所述导电层的材料包括金属硅化物或者金属氮化物。
24.根据权利要求19所述的三维存储器，其特征在于，所述下选择管沟道层为外延层。
25.根据权利要求19所述的三维存储器，其特征在于，所述存储区沟道层沿所述沟道通孔的轴向延伸，所述存储区沟道层的底部与下选择管沟道层相接触。
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CN101944481A (zh) * 2009-07-09 2011-01-12 中芯国际集成电路制造(上海)有限公司 栅极制造方法
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
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