JP7480190B2 - ３次元メモリデバイスおよびその製造方法 - Google Patents

３次元メモリデバイスおよびその製造方法 Download PDF

Info

Publication number
JP7480190B2
JP7480190B2 JP2021575436A JP2021575436A JP7480190B2 JP 7480190 B2 JP7480190 B2 JP 7480190B2 JP 2021575436 A JP2021575436 A JP 2021575436A JP 2021575436 A JP2021575436 A JP 2021575436A JP 7480190 B2 JP7480190 B2 JP 7480190B2
Authority
JP
Japan
Prior art keywords
layer
opening
trapping
forming
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021575436A
Other languages
English (en)
Other versions
JP2022538396A (ja
Inventor
チグアン・ワン
レイ・ジン
アン・ジャン
ジャンウェイ・ル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022538396A publication Critical patent/JP2022538396A/ja
Application granted granted Critical
Publication of JP7480190B2 publication Critical patent/JP7480190B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/04—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/04—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material
    • C23C28/042—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material including a refractory ceramic layer, e.g. refractory metal oxides, ZrO2, rare earth oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/40—Coatings including alternating layers following a pattern, a periodic or defined repetition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/40—Coatings including alternating layers following a pattern, a periodic or defined repetition
    • C23C28/42—Coatings including alternating layers following a pattern, a periodic or defined repetition characterized by the composition of the alternating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Description

本開示は、メモリデバイスおよびその製造方法に関し、より具体的には、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難でコストがかかるようになる。結果として、平面的なメモリセルに関するメモリ密度は、上限に接近する。
３次元（３Ｄ）メモリアーキテクチャは、平面的なメモリセルの密度限界に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。従来の３Ｄメモリアーキテクチャにおいて、メモリストリングが、半導体基板の上の複数の層スタック構造体を貫通するチャネルホールの中に形成されている。エピタキシャル構造体が、メモリストリングのチャネル層と半導体基板とを電気的に接続するために、それぞれのチャネルホールの底部に形成されている。しかし、スタック構造体の中の層の量が増加するにつれて、および、スタック構造体の中のそれぞれの層が、より高いストレージ密度のために、より薄くなるにつれて、いくつかの問題は深刻になり、３Ｄメモリデバイスの電気的性能および製造歩留まりに影響を与える。したがって、３Ｄメモリデバイスの構造および／または製造プロセスは、３Ｄメモリデバイスの電気的性能および／または製造歩留まりを改善するために修正されなければならない。
３次元（３Ｄ）メモリデバイスおよびその製造方法が、本開示において提供される。トラッピング層の上側部分の厚さは、３Ｄメモリデバイスの電気的性能を改善するために、トラッピング層の下側部分の厚さよりも大きい。
本開示の一実施形態によれば、３Ｄメモリデバイスの製造方法が提供される。製造方法は、以下のステップを含む。交互の誘電体スタックが、基板の上に形成される。開口部が、基板の厚さ方向に交互の誘電体スタックを貫通して形成される。ブロッキング層が、開口部の側壁部の上に形成される。トラッピング層が、開口部の中に形成され、トラッピング層は、ブロッキング層の上に形成される。トラッピング層は、下側部分と、下側部分の上方に配設されている上側部分とを含む。水平方向における上側部分の厚さは、水平方向における下側部分の厚さよりも大きい。
いくつかの実施形態において、水平方向における下側部分の厚さに対する水平方向における上側部分の厚さの比は、１．５以下である。
いくつかの実施形態において、トラッピング層の下側部分は、基板の厚さ方向にトラッピング層の上側部分と基板との間に配設されている。
いくつかの実施形態において、水平方向は、基板の厚さ方向に直交している。
いくつかの実施形態において、開口部の上部幅は、開口部の底部幅よりも大きい。
いくつかの実施形態において、トラッピング層の厚さは、下側部分から上側部分に向けて徐々に増加されている。
いくつかの実施形態において、ブロッキング層の形成方法は、以下のステップを含む。ベース層が、開口部の側壁部の上に形成される。酸化プロセスが、ベース層に対して実施され、ベース層は、酸化プロセスによって酸化され、ブロッキング層になる。
いくつかの実施形態において、３Ｄメモリデバイスの製造方法は、以下のステップをさらに含む。トンネリング層が、開口部の中に形成される。トンネリング層は、開口部の中のトラッピング層の上に形成される。半導体層が、開口部の中に形成される。半導体層は、基板の厚さ方向に細長くなっており、半導体層は、水平方向に、トンネリング層、トラッピング層、およびブロッキング層によって取り囲まれている。
いくつかの実施形態において、３Ｄメモリデバイスの製造方法は、開口部の中に充填層を形成するステップをさらに含む。充填層は、水平方向に、半導体層、トンネリング層、トラッピング層、およびブロッキング層によって取り囲まれている。
いくつかの実施形態において、交互の誘電体スタックは、基板の厚さ方向に交互に積層されている誘電体層および犠牲層を含み、３Ｄメモリデバイスの製造方法は、半導体層を形成するステップの後に、交互の導電性／誘電体スタックを形成するように、犠牲層を導電性層と置換するステップをさらに含む。
いくつかの実施形態において、トラッピング層の下側部分の材料組成は、トラッピング層の上側部分の材料組成とは異なっている。
いくつかの実施形態において、トラッピング層の下側部分の一部は、トラッピング層の下側部分の厚さを低減させるために除去される。
本開示の一実施形態によれば、３Ｄメモリデバイスが提供される。３Ｄメモリデバイスは、基板と、交互の導電性／誘電体スタックと、開口部と、ブロッキング層と、トラッピング層とを含む。交互の導電性／誘電体スタックは、基板の上に配設されている。開口部は、基板の厚さ方向に交互の導電性／誘電体スタックを貫通している。ブロッキング層は、開口部の中に配設されており、開口部の側壁部の上に配設されている。トラッピング層は、開口部の中に配設されており、ブロッキング層の上に配設されている。トラッピング層は、下側部分と、下側部分の上方に配設されている上側部分とを含む。水平方向における上側部分の厚さは、水平方向における下側部分の厚さよりも大きい。
いくつかの実施形態において、水平方向における下側部分の厚さに対する水平方向における上側部分の厚さの比は、１．５以下である。
いくつかの実施形態において、トラッピング層の下側部分は、基板の厚さ方向にトラッピング層の上側部分と基板との間に配設されている。
いくつかの実施形態において、水平方向は、基板の厚さ方向に直交している。
いくつかの実施形態において、開口部の上部幅は、開口部の底部幅よりも大きい。
いくつかの実施形態において、トラッピング層の厚さは、下側部分から上側部分に向けて徐々に増加されている。
いくつかの実施形態において、３Ｄメモリデバイスは、半導体層およびトンネリング層をさらに含む。半導体層は、開口部の中に配設されており、基板の厚さ方向に細長い。半導体層は、水平方向にトラッピング層によって取り囲まれている。トンネリング層は、半導体層とトラッピング層との間に配設されている。
いくつかの実施形態において、トラッピング層の下側部分の材料組成は、トラッピング層の上側部分の材料組成とは異なっている。
本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。
本発明のこれらのおよび他の目的は、さまざまな図および図面に図示されている好適な実施形態の以下の詳細な説明を読んだ後に、間違いなく当業者に明らかになることとなる。
添付の図面は、本明細書に組み込まれ、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、当業者が本開示を作製および使用することを可能にする役割を果たす。
本開示の一実施形態による３次元（３Ｄ）メモリデバイスを図示する概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図２の後に続くステップにおける概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図３の後に続くステップにおける概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図４の後に続くステップにおける概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図５の後に続くステップにおける概略図である。 本開示の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図６の後に続くステップにおける概略図である。 本開示の別の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図である。 本開示のさらに別の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図である。 本開示のさらに別の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図９の後に続くステップにおける概略図である。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。当業者は、本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
さまざまな要素、構成要素、領域、層、および／またはセクションを説明するために、第１の、第２のなどの用語が本明細書で使用され得るが、これらの要素、構成要素、領域、層、および／またはセクションは、これらの用語によって限定されるべきではないということが理解されることとなる。これらの用語は、１つの要素、構成要素、領域、層、および／またはセクションを別のものから区別するためだけに使用されている。したがって、下記に議論されている第１の要素、構成要素、領域、層、またはセクションは、本開示の教示から逸脱することなく、第２の要素、構成要素、領域、層またはセクションと呼ばれ得る。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
「形成する」という用語、または、「配設する」という用語は、材料の層を物体に適用する挙動を説明するために以降で使用されている。そのような用語は、それに限定されないが、熱膨張、スパッタリング、蒸発、化学蒸着、およびエピタキシャル成長、電気めっきなどを含む、任意の可能な層形成技法を説明することを意図している。
図１を参照されたい。図１は、本開示の実施形態による３次元（３Ｄ）メモリデバイスを図示する概略図である。図１に示されているように、この実施形態では、３Ｄメモリデバイス１００が提供される。３Ｄメモリデバイス１００は、基板１０と、交互の導電性／誘電体スタックＳ２と、開口部（たとえば、図１に示されている第１の開口部ＯＰ１など）と、ブロッキング層２２と、トラッピング層２４とを含む。交互の導電性／誘電体スタックＳ２は、基板１０の上に配設されている。第１の開口部ＯＰ１は、基板１０の厚さ方向（たとえば、図１に示されている垂直方向Ｄ１など）に交互の導電性／誘電体スタックＳ２を貫通する。ブロッキング層２２は、第１の開口部ＯＰ１の中に配設されており、第１の開口部ＯＰ１の側壁部の上に配設されている。トラッピング層２４は、第１の開口部ＯＰ１の中に配設されており、ブロッキング層２２の上に配設されている。トラッピング層２４は、下側部分２４Ａおよび上側部分２４Ｂを含み、トラッピング層２４の上側部分２４Ｂは、垂直方向Ｄ１にトラッピング層２４の下側部分２４Ａの上方に配設されている。水平方向Ｄ２における上側部分２４Ｂの厚さ（たとえば、図１に示されている第２の厚さＴＫ２など）は、水平方向Ｄ２における下側部分２４Ａの厚さ（たとえば、図１に示されている第１の厚さＴＫ１など）よりも大きい。トラッピング層２４の下側部分２４Ａは、垂直方向Ｄ１にトラッピング層２４の上側部分２４Ｂと基板１０との間に配設され得る。いくつかの実施形態において、ブロッキング層２２は、第１の開口部ＯＰ１の内側側壁部の上にコンフォーマルに配設され得、トラッピング層２４は、３Ｄメモリデバイス１００の電気的性能を改善するために、異なる厚さ分布によってブロッキング層２２の上に配設され得る。
いくつかの実施形態において、水平方向Ｄ２は、基板１０の上部表面に平行とすることが可能であり、水平方向Ｄ２は、基板１０の厚さ方向（たとえば、垂直方向Ｄ１）に直交することが可能である。いくつかの実施形態において、３Ｄメモリデバイス１００は、トンネリング層２６および半導体層３０をさらに含むことが可能である。トンネリング層２６は、第１の開口部ＯＰ１の中に配設されており、トラッピング層２４の上にコンフォーマルに配設され得る。半導体層３０は、第１の開口部ＯＰ１の中に配設されており、垂直方向Ｄ１に実質的に細長くなっていることが可能である。半導体層３０は、水平方向Ｄ２に、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって取り囲まれ得る。トンネリング層２６は、半導体層３０とトラッピング層２４との間に配設され得、トラッピング層２４は、トンネリング層２６とブロッキング層２２との間に配設され得る。いくつかの実施形態において、半導体層３０、トンネリング層２６、トラッピング層２４、およびブロッキング層２２は、垂直方向Ｄ１に交互の導電性／誘電体スタックＳ２を貫通するＮＡＮＤストリングの部分と見なされ得るが、それに限定されない。いくつかの実施形態において、第１の開口部ＯＰ１は、垂直方向Ｄ１に細長い円筒形状を有することが可能であり、半導体層３０、トンネリング層２６、トラッピング層２４、およびブロッキング層２２は、第１の開口部ＯＰ１の中心から第１の開口部ＯＰ１の側壁部に向けて、半径方向にこの順序で配置され得る。したがって、上記に説明されている第１の厚さＴＫ１および第２の厚さＴＫ２は、水平方向Ｄ２にブロッキング層２２とトンネリング層２６との間に挟まれている下側部分２４Ａの厚さ、および、水平方向Ｄ２にブロッキング層２２とトンネリング層２６との間に挟まれている上側部分２４Ｂの厚さと見なされ得る。
いくつかの実施形態において、交互の導電性／誘電体スタックＳ２は、垂直方向Ｄ１に交互に積層されている誘電体層１２および導電性層５０を含むことが可能である。交互の導電性／誘電体スタックＳ２の中の導電性層５０のうちの少なくともいくつかは、メモリユニットの中のゲート構造体として使用され得、メモリユニットは、導電性層５０によって水平方向Ｄ２に取り囲まれているブロッキング層２２の一部、トラッピング層２４の一部、トンネリング層２６の一部、および、半導体層３０の一部を含むことが可能である。換言すれば、３Ｄメモリデバイス１００は、垂直方向Ｄ１に積層された複数のメモリユニットを含むことが可能である。
いくつかの実施形態において、第１の開口部ＯＰ１の上部幅は、第１の開口部ＯＰ１の底部幅よりも大きくなっていることが可能である。換言すれば、第１の開口部ＯＰ１は、相対的に大きい上側部分および相対的に小さい下側部分を備えた円筒形状を有することが可能である。相対的に下側の導電性層５０によって取り囲まれているブロッキング層２２、トラッピング層２４、トンネリング層２６、および半導体層３０の体積は、第１の開口部ＯＰ１の形状に起因して、相対的に上側の導電性層５０によって取り囲まれているブロッキング層２２、トラッピング層２４、トンネリング層２６、および半導体層３０の体積よりも小さくなっていることが可能であり、下側メモリユニットの電気的特性は、上側メモリユニットの電気的特性とは異なっていることが可能である。たとえば、下側メモリユニットの初期閾値電圧（Ｖｔ）シフトは相対的に悪く、マージンは相対的に狭く、下側メモリユニットのプログラミング／消去の変化は、それに応じて、上側メモリユニットのものよりも悪い。下側メモリユニットの保持特性（たとえば、電荷捕獲能力など）は、下側メモリユニットの中のトラッピング層２４の厚さを低減させることによって改善され得る。その理由は、比較的に少ない捕獲された電荷が下側メモリユニットに必要とされるからである。したがって、３Ｄメモリデバイス１００の全体的な電気的性能は、相対的に厚い上側部分および相対的に薄い下側部分を有するトラッピング層２４によって改善され得る。いくつかの実施形態において、トラッピング層２４の厚さは、下側部分２４Ａから上側部分２４Ｂに向けて徐々に増加され得るが、本開示は、これに限定されない。いくつかの実施形態において、水平方向Ｄ２における下側部分２４Ａの第１の厚さＴＫ１に対する水平方向Ｄ２における上側部分２４Ｂの第２の厚さＴＫ２の比は、１．２５から２の範囲にあることが可能である。その理由は、トラッピング層２４の下側部分２４Ａの第１の厚さＴＫ１が、必要な機能を提供するために特定の範囲に依然として維持されなければならないからである。
いくつかの実施形態において、トラッピング層２４の下側部分２４Ａの材料組成は、下側メモリユニットの保持特性をさらに改善するために、トラッピング層２４の上側部分２４Ｂの材料組成とは異なっていることが可能である。たとえば、トラッピング層２４が窒化ケイ素を含むときには、トラッピング層２４の下側部分２４Ａにおけるシリコンに対する窒素の比（Ｎ／Ｓｉ）は、トラッピング層２４を形成するプロセスを修正することによって、トラッピング層２４の上側部分２４Ｂにおけるものよりも低くなっていることが可能であるが、それに限定されない。いくつかの実施形態において、トラッピング層２４を形成するための炉内プロセスのプロセスパラメータは、異なるＮ／Ｓｉ比を有するトラッピング層２４を形成するために修正され得る。たとえば、シラン（ＳｉＨ４）を導入する時間、および／または、窒素（Ｎ２）パージの時間は、相対的に低いＮ／Ｓｉ比（たとえば、約１．０５～１．１５）を有する下側部分２４Ａ、および、相対的に高いＮ／Ｓｉ比（たとえば、約１．２３）を有する上側部分２４Ｂを形成するために修正され得るが、それに限定されない。
いくつかの実施形態において、３Ｄメモリデバイス１００は、エピタキシャル層２０、充填層３２、導電性構造体３４、およびキャップ層４０をさらに含むことが可能である。エピタキシャル層２０は、第１の開口部ＯＰ１の底部に配設され得、エピタキシャル層２０の一部は、基板１０の中に配設され得る。いくつかの実施形態において、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分は、垂直方向Ｄ１に積層され、エピタキシャル層２０の上に配設され得る。したがって、エピタキシャル層２０は、垂直方向Ｄ１にブロッキング層２２と基板１０との間に配設され得る。いくつかの実施形態において、第２の開口部ＯＰ２が、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分を、垂直方向Ｄ１に貫通することが可能であり、エピタキシャル層２０の一部を露出させることが可能である。半導体層３０は、エピタキシャル層２０に接触するために、エピタキシャル層２０と直接的に電気的に接続されるために、第２の開口部ＯＰ２の中に部分的に配設され得るが、それに限定されない。いくつかの実施形態において、エピタキシャル層２０は、ＮＡＮＤメモリ構造体の中の底部選択ゲート（ＢＳＧ）トランジスターのチャネル構造体と見なされ得、半導体層３０は、エピタキシャル層２０を介して、基板１０の中のドープされたウェル（図示せず）に電気的に接続され得るが、それに限定されない。充填層３２は、第１の開口部ＯＰ１の中に配設されており、水平方向Ｄ２に半導体層３０によって取り囲まれ得る。１つまたは複数の空隙Ｖが、充填層３２の中に配設され得るが、それに限定されない。導電性構造体３４は、第１の開口部ＯＰ１の中に配設され、充填層３２の上方に配設され得、導電性構造体３４は、半導体層３０と直接的に接続され得るが、それに限定されない。キャップ層４０は、垂直方向Ｄ１に、交互の導電性／誘電体スタックＳ２、ブロッキング層２２、トラッピング層２４、トンネリング層２６、半導体層３０、および導電性構造体３４を覆うことが可能である。いくつかの実施形態において、ビットライン構造体（図示せず）が、導電性構造体３４を介してＮＡＮＤストリングに電気的に接続されるように、キャップ層４０を貫通することが可能であるが、それに限定されない。
図２～図７および図１を参照されたい。図２～図７は、この実施形態における、３Ｄメモリデバイスの製造方法を図示する概略図である。図３は、図２の後に続くステップにおける概略図であり、図４は、図３の後に続くステップにおける概略図であり、図５は、図４の後に続くステップにおける概略図であり、図６は、図５の後に続くステップにおける概略図であり、図７は、図６の後に続くステップにおける概略図であり、図１は、図７の後に続くステップにおける概略図と見なされ得る。３Ｄメモリデバイス１００の製造方法は、それに限定されないが、以下のステップを含むことが可能である。図２に示されているように、基板１０が提供され、交互の誘電体スタックＳ１が基板１０の上に形成され得る。いくつかの実施形態において、基板１０は、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、または、それらの任意の適切な組み合わせを含むことが可能である。いくつかの実施形態において、交互の誘電体スタックＳ１は、垂直方向Ｄ１に交互に積層されている複数の誘電体層１２および複数の犠牲層１４を含むことが可能であるが、それに限定されない。交互の誘電体スタックＳ１の中の誘電体層１２および犠牲層１４は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含む、誘電材料を含むことが可能である。後続のプロセスにおいて必要とされるエッチング選択性を提供するために、誘電体層１２の材料組成は、犠牲層１４の材料組成とは異なっていることが可能である。たとえば、誘電体層１２のそれぞれは、酸化ケイ素層とすることが可能であり、犠牲層１４のそれぞれは、窒化ケイ素層とすることが可能であるが、それに限定されない。いくつかの実施形態において、交互の誘電体スタックＳ１の中の誘電体層１２および犠牲層１４の合計数は、３２または６４とすることが可能であるが、それに限定されない。
その後に、第１の開口部ＯＰ１が、基板１０の厚さ方向（すなわち、垂直方向Ｄ１）に交互の誘電体スタックＳ１を貫通して形成される。いくつかの実施形態において、３Ｄメモリデバイスの上面図における第１の開口部ＯＰ１の形状は、円形、長方形、または、他の適切な閉じた形状とすることが可能である。いくつかの実施形態において、複数の第１の開口部ＯＰ１が、フォトリソグラフィックプロセスによって形成され得、基板１０の一部が、第１の開口部ＯＰ１によって露出され得、基板１０の一部が、第１の開口部ＯＰ１を形成するステップによって除去され得る。したがって、第１の開口部ＯＰ１の底部表面は、垂直方向Ｄ１に基板１０の上部表面よりも低くなっていることが可能であるが、それに限定されない。いくつかの実施形態において、上記に説明されているフォトリソグラフィックプロセスのエッチング特性、交互の誘電体スタックＳ１の中の誘電体層１２および犠牲層１４の合計数、交互の誘電体スタックＳ１の厚さ、ならびに／または、第１の開口部ＯＰ１の高いアスペクト比に起因して、第１の開口部ＯＰ１の上部幅Ｗ２は、第１の開口部ＯＰ１の底部幅Ｗ１よりも大きくなっていることが可能である。換言すれば、第１の開口部ＯＰ１の側壁部ＳＷは傾斜され得、第１の開口部ＯＰ１の側壁部ＳＷと基板１０の上部表面との間の傾斜角度は、９０度でなくてもよいが、それに限定されない。
図２～図４に示されているように、エピタキシャル層２０が、第１の開口部ＯＰ１の中に形成され得、次いで、ブロッキング層２２が、垂直方向Ｄ１にエピタキシャル層２０の上方に形成され得、第１の開口部ＯＰ１の側壁部ＳＷの上に形成され得る。いくつかの実施形態において、エピタキシャル層２０は、選択エピタキシャル成長（ＳＥＧ）プロセスによって第１の開口部ＯＰ１の中に形成されたポリシリコン層とすることが可能であり、エピタキシャル層２０は、第１の開口部ＯＰ１によって露出された基板１０の表面において成長することが可能であるが、それに限定されない。エピタキシャル層２０は、他の適切なエピタキシャル材料を含むことが可能であり、および／または、いくつかの実施形態において、他の適切なプロセスによって形成され得る。追加的に、ブロッキング層２２の形成方法は、第１の開口部ＯＰ１の側壁部ＳＷの上にベース層２１を形成すること、および、ベース層２１に対して酸化プロセス９１を実施することを含むことが可能であり、ベース層２１は、酸化プロセス９１によって酸化され、ブロッキング層２２になることが可能である。ベース層２１は、窒化物層（たとえば、窒化ケイ素層など）または他の適切な誘電材料を含むことが可能であり、ベース層２１は、堆積プロセス（たとえば、原子層堆積（ＡＬＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、または他の適切なフィルム形成プロセスなど）によって形成され得る。酸化プロセス９１は、インサイチュ蒸気発生（ＩＳＳＧ： ｉｎ－ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）プロセス、熱酸化プロセス、または他の適切な酸化アプローチを含むことが可能である。したがって、ブロッキング層２２は、酸化物層を含むことが可能であるが、それに限定されない。しかし、本開示におけるブロッキング層２２の形成方法は、上記に説明されている方法に限定されず、他の適切なアプローチおよび／または他の適切なブロッキング材料も、本開示におけるブロッキング層２２を形成するために使用され得る。たとえば、いくつかの実施形態において、ブロッキング層２２は、堆積プロセス（たとえば、ＡＬＤプロセスなど）によって、エピタキシャル層２０および第１の開口部ＯＰ１の側壁部ＳＷの上に直接的に形成された酸化物層を含むことが可能である。いくつかの実施形態において、ベース層２１は、酸化物層と、酸化物層の上に配設されている窒化物層とを含むことが可能であり、ベース層２１の中の窒化物層は、ブロッキング層２２を形成するために酸化プロセス９１によって酸化され得る。
図５に示されているように、次いで、トラッピング層２４が、第１の開口部ＯＰ１の中に形成され、トラッピング層２４が、ブロッキング層２２の上に形成される。トラッピング層２４は、下側部分２４Ａと、垂直方向Ｄ１に下側部分２４Ａの上方に配設されている上側部分２４Ｂとを含み、水平方向Ｄ２における上側部分２４Ｂの第２の厚さＴＫ２は、水平方向Ｄ２における下側部分２４Ａの第１の厚さＴＫ１よりも大きくなっていることが可能である。いくつかの実施形態において、トラッピング層２４は、堆積プロセス（たとえば、ＡＬＤプロセス、ＣＶＤプロセス、または他の適切なフィルム形成プロセスなど）によって形成され得、トラッピング層２４は、それに限定されないが、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含む、材料の１つまたは複数のフィルムを含むことが可能である。トラッピング層２４の下側部分２４Ａは、垂直方向Ｄ１にトラッピング層２４の上側部分２４Ｂと基板１０との間に位置し得る。いくつかの実施形態において、ブロッキング層２２は、第１の開口部ＯＰ１の側壁部の上にコンフォーマルに形成され得、トラッピング層２４は、トラッピング層２４を形成するための堆積プロセスのプロセスパラメータを修正することによって、異なる厚さ分布によってブロッキング層２２の上に形成され得るが、それに限定されない。いくつかの実施形態において、異なる厚さ分布を有するトラッピング層２４は、他の適切なアプローチによっても形成され得る。いくつかの実施形態において、特に、異なる厚さ分布を有するトラッピング層２４が、堆積プロセスのプロセスパラメータを修正することによって形成されるときには、トラッピング層２４の厚さは、下側部分２４Ａから上側部分２４Ｂに向けて徐々に増加され得るが、それに限定されない。
図６に示されているように、その後に、トンネリング層２６が、第１の開口部ＯＰ１の中に形成され得、トンネリング層２６は、第１の開口部ＯＰ１の中のトラッピング層２４の上に形成され得る。いくつかの実施形態において、トンネリング層２６は、堆積プロセス（たとえば、ＡＬＤプロセス、ＣＶＤプロセス、または他の適切なフィルム形成プロセスなど）によって形成され得、トンネリング層２６は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。
図６および図７に示されているように、第２の開口部ＯＰ２が、垂直方向Ｄ１に、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分を貫通して形成され、エピタキシャル層２０の一部を露出させることが可能である。半導体層３０が、第２の開口部ＯＰ２を形成するステップの後に、第１の開口部ＯＰ１の中に形成され得る。半導体層３０は、垂直方向Ｄ１に細長くなっていることが可能であり、半導体層３０は、水平方向Ｄ２に、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって取り囲まれ得る。半導体層３０は、トンネリング層２６の上に部分的に形成され得、エピタキシャル層２０と接触して直接的に電気的に接続されるように、第２の開口部ＯＰ２の中に部分的に形成され得る。
充填層３２および導電性構造体３４が、半導体層３０を形成するステップの後に形成され得る。充填層３２は、水平方向Ｄ２に、半導体層３０、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって取り囲まれ得る。いくつかの実施形態において、半導体層３０は、アモルファスシリコン、ポリシリコン、または他の適切な半導体材料を含むことが可能であり、充填層３２は、酸化物または他の適切な絶縁材料を含むことが可能であるが、それに限定されない。導電性構造体３４が、充填層３２の上方の凹部の上に形成され得、導電性構造体３４は、ポリシリコンまたは他の適切な導電性材料を含むことが可能である。いくつかの実施形態において、トンネリング層２６は、電子電荷（電子または正孔）をトンネリングするために使用され得る。半導体層３０からの電子または正孔は、トンネリング層２６を通ってトラッピング層２４にトンネルすることが可能であり、トラッピング層２４は、メモリ動作のための電子電荷（電子または正孔）を貯蔵するために使用され得るが、それに限定されない。
図７および図１に示されているように、その後に、交互の誘電体スタックＳ１の中の犠牲層１４が、導電性層５０と置換され得、交互の導電性／誘電体スタックＳ２を形成するようになっている。換言すれば、導電性層５０は、半導体層３０を形成するステップの後に形成され得る。いくつかの実施形態において、キャップ層４０は、犠牲層１４を導電性層５０と置換するステップの前に交互の誘電体スタックＳ１を覆って形成され得るが、それに限定されない。導電性層５０は、それに限定されないが、タングステン、コバルト、銅、アルミニウム、ドープトシリコン、ポリシリコン、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。キャップ層４０は、酸化物層（たとえば、酸化ケイ素層など）または他の適切な絶縁材料を含むことが可能である。いくつかの実施形態において、ゲート誘電体層（図示せず）は、水平方向Ｄ２に導電性層５０とブロッキング層２２との間に形成され得るが、それに限定されない。
以下の説明は、本開示の異なる実施形態を詳述することとなる。説明を簡単化するために、以下の実施形態のそれぞれの中の同一の構成要素は、同一の記号によってマークされている。実施形態同士の間の違いをより理解しやすくするために、以下の説明は、異なる実施形態の間の相違点を詳述することとなり、同一の特徴は、冗長に説明されないこととなる。
図８および図６～図７を参照されたい。図８は、本開示の別の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図６は、図８の後に続くステップにおける概略図と見なされ得る。図８および図６～図７に示されているように、いくつかの実施形態において、ブロッキング層２２の一部、トラッピング層２４の一部、および、トンネリング層２６の一部は、第１の開口部ＯＰ１の外側に形成され得る。プロセス（たとえば、化学的な機械的な研磨プロセスなど）が、半導体層３０を形成するステップの前に、第１の開口部ＯＰ１の外側のブロッキング層２２の一部、トラッピング層２４の一部、および、トンネリング層２６の一部を除去するように実施され得る。いくつかの実施形態において、第１の開口部ＯＰ１の外側のブロッキング層２２の一部、第１の開口部ＯＰ１の外側のトラッピング層２４の一部、および、第１の開口部ＯＰ１の外側のトンネリング層２６の一部は、また、いくつかの考慮事項にしたがって、異なるステップによって除去され得る。たとえば、第１の開口部ＯＰ１の外側のブロッキング層２２の一部は、トラッピング層２４を形成するステップの前に除去され得、第１の開口部ＯＰ１の外側のトラッピング層２４の一部は、トンネリング層２６を形成するステップの前に除去され得るが、それに限定されない。しかし、トラッピング層２４および／またはブロッキング層２２のフィルム品質に対する除去ステップ（たとえば、ＣＭＰプロセスなど）の影響は、同じ除去ステップによって、第１の開口部ＯＰ１の外側のブロッキング層２２の一部、トラッピング層２４の一部、および、トンネリング層２６の一部を除去することによって低減され得る。
図９および図１０を参照されたい。図９および図１０は、本開示のさらに別の実施形態による、３Ｄメモリデバイスの製造方法を図示する概略図であり、図１０は、図９の後に続くステップにおける概略図である。図９に示されているように、トラッピング層２４は、ブロッキング層２２の上にコンフォーマルに形成され得、トラッピング層２４がブロッキング層２２の上に形成されたばかりのときに、水平方向Ｄ２における上側部分２４Ｂの第２の厚さＴＫ２は、水平方向Ｄ２における下側部分２４Ａの第１の厚さＴＫ１に実質的に等しくなっていることが可能である。図９および図１０に示されているように、トラッピング層２４の下側部分２４Ａの一部は、トラッピング層２４の下側部分２４Ａの第１の厚さＴＫ１を低減させるために除去され得る。いくつかの実施形態において、マスク層６０が、トラッピング層２４の上側部分２４Ｂを覆って形成され得、トラッピング層２４の下側部分２４Ａを薄くするためにパターニングされたもの６０を形成するステップの後に、エッチングプロセス９２が、トラッピング層２４の下側部分２４Ａに対して実施され得る。いくつかの実施形態において、エッチングプロセス９２は、トラッピング層２４の下側部分２４Ａを薄くすることができる等方性エッチングプロセス（たとえば、ウェットエッチングプロセスなど）または他の適切なアプローチを含むことが可能である。マスク層６０は、エッチングプロセス９２の後に、および、上記に説明されているトンネリング層を形成するステップの前に除去され得る。いくつかの実施形態において、マスク層６０は、エッチングプロセス９２の前に、トラッピング層２４の上側部分２４Ｂおよびトラッピング層２４の下側部分２４Ａを覆って形成され得、下側部分２４Ａの上に形成されたマスク層６０の部分は、マスク層６０のステップカバレッジを修正することによって、上側部分２４Ｂの上に形成されたマスク層６０の部分よりも薄くなっていることが可能である。下側部分２４Ａの上に形成された相対的に薄いマスク層６０は、エッチングプロセス９２によってエッチングおよび除去され得、上側部分２４Ｂの上に形成された相対的に厚いマスク層６０は、エッチングプロセス９２の間にトラッピング層２４の上側部分２４Ｂを覆ったままとすることが可能であり、トラッピング層２４の下側部分２４Ａの一部は、下側部分２４Ａの上に形成されたマスク層６０がエッチングプロセス９２によって除去された後に、トラッピング層２４の下側部分２４Ａの第１の厚さＴＫ１を低減させるために除去され得る。
上記の説明を要約するために、本開示による３Ｄメモリデバイスおよびその製造方法において、トラッピング層の上側部分の厚さは、３Ｄメモリデバイスの電気的性能を改善するために、トラッピング層の下側部分の厚さよりも大きくなっている。下側メモリユニットの保持特性（たとえば、電荷捕獲能力など）は、下側メモリユニットの中のトラッピング層の厚さを低減させることによって改善され得る。その理由は、比較的に少ない捕獲された電荷が下側メモリユニットに必要とされるからである。したがって、３Ｄメモリデバイス１００の全体的な電気的性能は、相対的に厚い上側部分および相対的に薄い下側部分を有するトラッピング層によって改善され得る。
当業者は、本発明の教示を保ちながら、デバイスおよび方法の多数の修正例および代替例が作製され得るということに容易に気付くこととなる。したがって、上記の開示は、添付の特許請求の範囲の境界および境界線によってのみ限定されるものと解釈されるべきである。
１０ 基板
１２ 誘電体層
１４ 犠牲層
２０ エピタキシャル層
２１ ベース層
２２ ブロッキング層
２４ トラッピング層
２４Ａ 下側部分
２４Ｂ 上側部分
２６ トンネリング層
３０ 半導体層
３２ 充填層
３４ 導電性構造体
４０ キャップ層
５０ 導電性層
６０ マスク層
９１ 酸化プロセス
９２ エッチングプロセス
１００ ３Ｄメモリデバイス
Ｄ１ 垂直方向
Ｄ２ 水平方向
ＯＰ１ 第１の開口部
ＯＰ２ 第２の開口部
Ｓ１ 交互の誘電体スタック
Ｓ２ 交互の導電性／誘電体スタック
ＳＷ 側壁部
ＴＫ１ 第１の厚さ
ＴＫ２ 第２の厚さ
Ｗ１ 底部幅
Ｗ２ 上部幅

Claims (17)

  1. 基板と、
    前記基板の上に配設されている交互の導電性／誘電体スタックと、
    前記基板の上に配設されているエピタキシャル層と、
    前記エピタキシャル層の上に配設されており、前記交互の導電性／誘電体スタックによって取り囲まれているブロッキング層と、
    前記ブロッキング層の上に配設されており、前記ブロッキング層によって取り囲まれて、窒化ケイ素を含むトラッピング層と、
    前記トラッピング層の上に配設されており、前記トラッピング層によって取り囲まれているトンネリング層と、
    前記エピタキシャル層の上に前記エピタキシャル層と接触して配設されている半導体層であって、前記半導体層は、前記トンネリング層の上に部分的に配設されており、前記トンネリング層によって取り囲まれている、半導体層と
    を備え、
    前記トラッピング層は、
    水平方向の部分と、
    垂直方向の部分とを含み、前記水平方向の部分は、前記半導体層と接触しており、
    前記垂直方向の部分は、
    下側部分と、
    前記下側部分の上方に配設されている上側部分であって、水平方向における前記上側部分の厚さは、前記水平方向における前記下側部分の厚さよりも大きい、上側部分と
    を含み、
    前記下側部分におけるシリコンに対する窒素の比（Ｎ／Ｓｉ）は、前記上側部分におけるシリコンに対する窒素の比（Ｎ／Ｓｉ）よりも低くなっている、３次元（３Ｄ）メモリデバイス。
  2. 前記トラッピング層および前記エピタキシャル層は、所定の距離に配設されている、請求項１に記載の３Ｄメモリデバイス。
  3. 前記トラッピング層および前記エピタキシャル層は、前記ブロッキング層によって分離されている、請求項１に記載の３Ｄメモリデバイス。
  4. 前記トラッピング層は、断面視においてＬ字形状を含む、請求項１に記載の３Ｄメモリデバイス。
  5. 前記半導体層は、前記水平方向の部分を介して前記トラッピング層を貫通している、請求項１に記載の３Ｄメモリデバイス。
  6. 前記水平方向における前記下側部分の前記厚さに対する、前記水平方向における前記上側部分の前記厚さの比は、１．２５から２の範囲にある、請求項１に記載の３Ｄメモリデバイス。
  7. 前記トラッピング層の厚さは、前記下側部分から前記上側部分に向けて徐々に増加されている、請求項１に記載の３Ｄメモリデバイス。
  8. 前記半導体層の上に配設されており、前記半導体層によって取り囲まれている充填層と、
    前記充填層の上に配設されており、前記半導体層と接触している導電性構造体と
    をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  9. ３次元（３Ｄ）メモリデバイスの製造方法であって、
    基板の上に交互の誘電体スタックを形成するステップと、
    前記基板の厚さ方向に前記交互の誘電体スタックを貫通し、前記基板を露出させる第１の開口部を形成するステップと、
    前記第１の開口部を介して前記基板の上にエピタキシャル層を形成するステップと、
    前記第１の開口部を介して、前記エピタキシャル層および前記第１の開口部の側壁部の上に、ブロッキング層、窒化ケイ素を含むトラッピング層、およびトンネリング層を順に形成するステップと、
    前記ブロッキング層、前記トラッピング層、および前記トンネリング層を貫通し、前記エピタキシャル層を露出させる第２の開口部を形成するステップと、
    前記第１の開口部を介して、前記エピタキシャル層、前記第２の開口部の側壁部、前記トンネリング層の一部、および、前記第１の開口部の前記側壁部の上に、半導体層を形成するステップであって、前記半導体層は、前記エピタキシャル層と接触している、ステップと
    を含み、
    前記トラッピング層は、
    水平方向の部分と、
    垂直方向の部分とを含み、前記水平方向の部分は、前記半導体層と接触しており、
    前記垂直方向の部分は、
    下側部分と、
    前記下側部分の上方に配設されている上側部分であって、水平方向における前記上側部分の厚さは、前記水平方向における前記下側部分の厚さよりも大きい、上側部分と
    を含み、
    前記下側部分におけるシリコンに対する窒素の比（Ｎ／Ｓｉ）は、前記上側部分におけるシリコンに対する窒素の比（Ｎ／Ｓｉ）よりも低くなっている、製造方法。
  10. 前記第１の開口部を介して、前記半導体層によって取り囲まれている充填層を形成するステップと、
    前記充填層の上に前記半導体層と接触して導電性構造体を形成するステップと
    をさらに含む、請求項９に記載の製造方法。
  11. 前記第１の開口部を形成するときに、前記基板の一部が除去され、前記エピタキシャル層が、前記基板の中に形成される、請求項９に記載の製造方法。
  12. 前記第１の開口部の前記側壁部の上への前記ブロッキング層、前記トラッピング層、または前記トンネリング層の堆積は、原子層堆積（ＡＬＤ）プロセスを含む、請求項９に記載の製造方法。
  13. 前記第２の開口部を形成するステップは、
    前記トンネリング層の前記一部を覆うマスク層を形成するステップと、
    前記マスク層を介して、前記トンネリング層、前記トラッピング層、および前記ブロッキング層を通してエッチングし、前記エピタキシャル層を露出させ、前記第２の開口部を形成するステップと
    をさらに含む、請求項９に記載の製造方法。
  14. 前記ブロッキング層を形成するステップは、
    前記エピタキシャル層および前記第１の開口部の前記側壁部の上にベース層を形成するステップと、
    前記ベース層に対して酸化プロセスを実施し、前記ブロッキング層を形成するステップと
    をさらに含む、請求項９に記載の製造方法。
  15. 前記ベース層は、窒化物層を含む、請求項１４に記載の製造方法。
  16. 前記酸化プロセスは、インサイチュ蒸気発生（ＩＳＳＧ）プロセスまたは熱酸化プロセスを含む、請求項１４に記載の製造方法。
  17. 前記ベース層は、酸化物層と、前記酸化物層の上に配設されている窒化物層とを含み、前記窒化物層は、前記酸化プロセスによって酸化される、請求項１４に記載の製造方法。
JP2021575436A 2019-09-26 2019-09-26 ３次元メモリデバイスおよびその製造方法 Active JP7480190B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/108117 WO2021056325A1 (en) 2019-09-26 2019-09-26 Three-dimensional memory device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2022538396A JP2022538396A (ja) 2022-09-02
JP7480190B2 true JP7480190B2 (ja) 2024-05-09

Family

ID=69659411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021575436A Active JP7480190B2 (ja) 2019-09-26 2019-09-26 ３次元メモリデバイスおよびその製造方法

Country Status (6)

Country Link
US (2) US11121152B2 (ja)
JP (1) JP7480190B2 (ja)
KR (1) KR20220020357A (ja)
CN (2) CN110870068B (ja)
TW (1) TWI710117B (ja)
WO (1) WO2021056325A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768461B (zh) * 2019-09-20 2023-10-20 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
US20230232623A1 (en) * 2022-01-18 2023-07-20 Iotmemory Technology Inc. Method of manufacturing non-volatile memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225684A (ja) 2009-03-19 2010-10-07 Toshiba Corp 半導体記憶装置
JP2018137388A (ja) 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
CN108847413A (zh) 2018-08-31 2018-11-20 长江存储科技有限责任公司 3d存储器件
CN109496358A (zh) 2018-10-26 2019-03-19 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法
JP2019161015A (ja) 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9000509B2 (en) * 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
KR102059525B1 (ko) * 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
KR102247914B1 (ko) * 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
US9443865B2 (en) * 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
US9478558B2 (en) * 2015-01-20 2016-10-25 Sandisk Technologies Llc Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9679907B1 (en) * 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
KR102608173B1 (ko) * 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US10032935B2 (en) * 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
US9721963B1 (en) * 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
US10403639B2 (en) * 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) * 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
CN107871744B (zh) * 2017-11-09 2019-03-19 长江存储科技有限责任公司 一种nand串结构及其制备方法
CN208954987U (zh) 2018-08-31 2019-06-07 长江存储科技有限责任公司 3d存储器件
WO2020073184A1 (en) * 2018-10-09 2020-04-16 Yangtze Memory Technologies Co., Ltd. Inter-deck plug in three-dimensional memory device and method for forming same
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN110137178B (zh) * 2019-04-19 2022-04-01 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225684A (ja) 2009-03-19 2010-10-07 Toshiba Corp 半導体記憶装置
JP2018137388A (ja) 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2019161015A (ja) 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置およびその製造方法
CN108847413A (zh) 2018-08-31 2018-11-20 长江存储科技有限责任公司 3d存储器件
CN109496358A (zh) 2018-10-26 2019-03-19 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法

Also Published As

Publication number Publication date
US20210098487A1 (en) 2021-04-01
CN112310113B (zh) 2023-12-19
TW202114174A (zh) 2021-04-01
CN110870068A (zh) 2020-03-06
JP2022538396A (ja) 2022-09-02
US11665905B2 (en) 2023-05-30
TWI710117B (zh) 2020-11-11
WO2021056325A1 (en) 2021-04-01
CN110870068B (zh) 2021-01-29
KR20220020357A (ko) 2022-02-18
US11121152B2 (en) 2021-09-14
US20210358948A1 (en) 2021-11-18
CN112310113A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
CN111415944B (zh) 三维存储器件及其制造方法
US12016180B2 (en) Manufacturing method of three-dimensional memory device with improved RC delay
WO2019041892A1 (en) THREE DIMENSIONAL MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
US11665905B2 (en) Three-dimensional memory device and manufacturing method thereof
CN111508966B (zh) 三维存储器及其制备方法
CN112838097B (zh) 三维存储器及其制备方法
CN110678982A (zh) 新颖的3d nand存储器件及其形成方法
US20150115346A1 (en) Semiconductor memory device and method for manufacturing the same
CN111466026B (zh) 具有二维材料的三维存储器件

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231228

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20240115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240424

R150 Certificate of patent or registration of utility model

Ref document number: 7480190

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150