CN110870068A - 三维存储器件及其制造方法 - Google Patents

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Abstract

提供了一种三维(3D)存储器件及其制造方法。所述方法包括以下步骤。在衬底上形成交替的电介质堆叠层。形成开口，所述开口在衬底的厚度方向上穿透交替的电介质堆叠层。在开口的侧壁上形成阻隔层。在开口中形成捕获层，并且在阻隔层上形成捕获层。捕获层包括下部和设置在下部上方的上部。上部在水平方向上的厚度大于下部在水平方向上的厚度。修改捕获层的厚度分布以改善3D存储器件的电性能。

Description

三维存储器件及其制造方法
技术领域
本公开涉及存储器件及其制造方法，更具体而言，涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。因此，平面存储单元的存储密度接近上限。
三维(3D)存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。在传统3D存储器架构中，存储器串形成在穿透半导体衬底上的多层堆叠结构的沟道孔中。在每个沟道孔的底部形成外延结构，用于将存储器串的沟道层与半导体衬底电连接。然而，随着堆叠结构中的层的数量增加并且堆叠结构中的每层变得更薄以获得更高的存储密度，一些问题变得严重并且影响3D存储器件的电性能和制造成品率。因此，必须修改3D存储器件的结构和/或制造工艺，以提高3D存储器件的电性能和/或制造成品率。
发明内容
在本公开中，提供了一种三维(3D)存储器件及其制造方法。捕获层的上部的厚度大于捕获层的下部的厚度，以改善3D存储器件的电性能。
根据本公开的实施例，提供了一种3D存储器件的制造方法。所述制造方法包括以下步骤。在衬底上形成交替的电介质堆叠层。形成开口，所述开口在衬底的厚度方向上穿透交替的电介质堆叠层。在开口的侧壁上形成阻隔层。在开口中形成捕获层，并且在阻隔层上形成捕获层。捕获层包括下部和设置在下部上方的上部。上部在水平方向上的厚度大于下部在水平方向上的厚度。
在一些实施例中，上部在水平方向上的厚度与下部在水平方向上的厚度之比小于或等于1.5。
在一些实施例中，捕获层的下部在衬底的厚度方向上设置在捕获层的上部与衬底之间。
在一些实施例中，水平方向与衬底的厚度方向正交。
在一些实施例中，开口的顶部宽度大于开口的底部宽度。
在一些实施例中，捕获层的厚度从下部向上部逐渐增加。
在一些实施例中，阻隔层的形成方法包括以下步骤。在开口的侧壁上形成基层。对基层执行氧化工艺，并且通过氧化工艺将基层氧化为阻隔层。
在一些实施例中，所述3D存储器件的制造方法还包括以下步骤。在开口中形成隧穿层。在开口中在捕获层上形成隧穿层。在开口中形成半导体层。半导体层在衬底的厚度方向上伸长，并且半导体层在水平方向上由隧穿层、捕获层和阻隔层围绕。
在一些实施例中，所述3D存储器件的制造方法还包括在开口中形成填充层。填充层在水平方向上由半导体层、隧穿层、捕获层和阻隔层围绕。
在一些实施例中，交替的电介质堆叠层包括在衬底的厚度方向上交替堆叠的电介质层和牺牲层，并且3D存储器件的制造方法还包括在形成半导体层的步骤之后用导电层替换牺牲层以便形成交替的导电/电介质堆叠层。
在一些实施例中，捕获层的下部的材料组分不同于捕获层的上部的材料组分。
在一些实施例中，去除捕获层的下部的一部分以减小捕获层的下部的厚度。
根据本公开的实施例，提供了一种3D存储器件。所述3D存储器件包括衬底、交替的导电/电介质堆叠层、开口、阻隔层和捕获层。交替的导电/电介质堆叠层设置在衬底上。开口在衬底的厚度方向上穿透交替的导电/电介质堆叠层。阻隔层设置在开口中并且设置在开口的侧壁上。捕获层设置在开口中并且设置在阻隔层上。捕获层包括下部和设置在下部上方的上部。上部在水平方向上的厚度大于下部在水平方向上的厚度。
在一些实施例中，上部在水平方向上的厚度与下部在水平方向上的厚度之比小于或等于1.5。
在一些实施例中，捕获层的下部在衬底的厚度方向上设置在捕获层的上部与衬底之间。
在一些实施例中，水平方向与衬底的厚度方向正交。
在一些实施例中，开口的顶部宽度大于开口的底部宽度。
在一些实施例中，捕获层的厚度从下部向上部逐渐增加。
在一些实施例中，所述3D存储器件还包括半导体层和隧穿层。半导体层设置在开口中并在衬底的厚度方向上伸长。半导体层在水平方向上由捕获层围绕。隧穿层设置在半导体层和捕获层之间。
在一些实施例中，捕获层的下部的材料组分不同于捕获层的上部的材料组分。
根据本公开的说明书、权利要求书和附图，本领域技术人员能够理解本公开的其他方面。
在阅读了在各个附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域普通技术人员而言无疑将变得显而易见。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。
图1是示出根据本公开的实施例的三维(3D)存储器件的示意图。
图2至7是示出根据本公开的实施例的3D存储器件的制造方法的示意图，其中，图3是图2之后步骤中的示意图，图4是图3之后步骤中的示意图，图5是图4之后步骤中的示意图，图6是图5之后步骤中的示意图，图7是图6之后步骤中的示意图。
图8是示出根据本公开的另一实施例的3D存储器件的制造方法的示意图。
图9和10是示出根据本公开的又一实施例的3D存储器件的制造方法的示意图，其中，图10是图9之后步骤中的示意图。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员而言显而易见的是，本公开也可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
将理解，尽管术语第一、第二等在本文中可以用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层和/或部分与另一个区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
应当容易理解的是，本公开中的“在...上”、“在...上方”和“在...之上”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文中使用的空间相关描述词。
下文中使用术语“形成”或术语“设置”来描述将材料层施加于目标的行为。此类术语旨在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参考图1。图1是示出根据本公开的实施例的三维(3D)存储器件的示意图。如图1所示，在该实施例中提供3D存储器件100。3D存储器件100包括衬底10、交替的导电/电介质堆叠层S2、开口(例如，图1所示的第一开口OP1)、阻隔层22和捕获层24。交替的导电/电介质堆叠层S2设置在衬底10上。第一开口OP1在衬底10的厚度方向(例如，图1所示的竖直方向D1)上穿透交替的导电/电介质堆叠层S2。阻隔层22设置在第一开口OP1中并且设置在第一开口OP1的侧壁上。捕获层24设置在第一开口OP1中并且设置在阻隔层22上。捕获层24包括下部24A和上部24B，并且捕获层24的上部24B在竖直方向D1上设置在捕获层24的下部24A上方。上部24B在水平方向D2上的厚度(例如，图1所示的第二厚度TK2)大于下部24A在水平方向D2上的厚度(例如，图1所示的第一厚度TK1)。捕获层24的下部24A可以在竖直方向D1上设置在捕获层24的上部24B和衬底10之间。在一些实施例中，阻隔层22可以共形地设置在第一开口OP1的内侧壁上，并且捕获层24可以以不同的厚度分布设置在阻隔层22上，以便改善3D存储器件100的电性能。
在一些实施例中，水平方向D2可以平行于衬底10的顶表面，并且水平方向D2可以与衬底10的厚度方向(例如，竖直方向D1)正交。在一些实施例中，3D存储器件100还可以包括隧穿层26和半导体层30。隧穿层26可以设置在第一开口OP1中并且共形地设置在捕获层24上。半导体层30可以设置在第一开口OP中，并且基本上在竖直方向D1上伸长。半导体层30可以在水平方向D2上由隧穿层26、捕获层24和阻隔层22围绕。隧穿层26可以设置在半导体层30和捕获层24之间，并且捕获层24可以设置在隧穿层26和阻隔层22之间。在一些实施例中，半导体层30、隧穿层26、捕获层24和阻隔层22可以被视为NAND串在竖直方向D1上穿透交替的导电/电介质堆叠层S2的部分，但不限于此。在一些实施例中，第一开口OP1可以具有在竖直方向D1上伸长的圆柱形状，并且半导体层30、隧穿层26、捕获层24和阻隔层22可以从第一开口OP1的中心朝向第一开口OP1的侧壁依次径向排列。因此，上述的第一厚度TK1和第二厚度TK2可以被视为在水平方向D2上夹置在阻隔层22和隧穿层26之间的下部24A的厚度和在水平方向D2上夹置在阻隔层22和隧穿层26之间的上部24B的厚度。
在一些实施例中，交替的导电/电介质堆叠层S2可以包括在竖直方向D1上交替堆叠的电介质层12和导电层50。交替的导电/电介质堆叠层S2中的至少一些导电层50可以用作存储单元中的栅极结构，并且存储单元可以包括在水平方向D2上由导电层50围绕的阻隔层22的一部分、捕获层24的一部分、隧穿层26的一部分和半导体层30的一部分。换言之，3D存储器件100可以包括在竖直方向D1上堆叠的多个存储单元。
在一些实施例中，第一开口OP1的顶部宽度可以大于第一开口OP1的底部宽度。换言之，第一开口OP1可以具有上部相对较大且下部相对较小的圆柱形状。由于第一开口OP1的形状，由相对较下的导电层50围绕的阻隔层22、捕获层24、隧穿层26和半导体层30的体积可以小于由相对较上的导电层50围绕的阻隔层22、捕获层24、隧穿层26和半导体层30的体积，并且下存储单元的电特性可以与上存储单元的电特性不同。例如，下存储单元的初始阈值电压(Vt)偏移相对较差，裕度相对较窄，并因此下存储单元的编程/擦除变化比上存储单元的编程/擦除变化差。通过减小下存储单元中的捕获层24的厚度，可以改善下存储单元的保持特性(例如，电荷捕获能力)，因为下存储单元需要相对较少的捕获电荷。因此，可以通过具有相对较厚的上部和相对较薄的下部的捕获层24来改善3D存储器件100的总体电性能。在一些实施例中，捕获层24的厚度可以从下部24A朝向上部24B逐渐增加，但是本公开不限于此。在一些实施例中，上部24B在水平方向D2上的第二厚度TK2与下部24A在水平方向D2上的第一厚度TK1之比可以在从1.25至2的范围内，因为捕获层24的下部24A的第一厚度TK1仍必须保持在特定范围内以提供所需的功能。
在一些实施例中，捕获层24的下部24A的材料组分可以与捕获层24的上部24B的材料组分不同，以进一步改善下存储单元的保持特性。例如，当捕获层24包括氮化硅时，通过修改形成捕获层24的工艺，捕获层24的下部24A中的氮与硅之比(N/Si)可以低于捕获层24的上部24B中的氮与硅之比(N/Si)，但不限于此。在一些实施例中，可以修改用于形成捕获层24的熔炉工艺的工艺参数，以形成具有不同N/Si比的捕获层24。例如，可以修改引入硅烷(SiH4)的时间和/或氮气(N2)吹洗(purge)的时间，以形成具有相对较低的N/Si比(例如，约1.05～1.15)的下部24A、以及具有相对较高的N/Si比(例如，约1.23)的上部24B，但不限于此。
在一些实施例中，3D存储器件100还可以包括外延层20、填充层32、导电结构34和覆盖层40。外延层20可以设置在第一开口OP1的底部，并且外延层20的一部分可以设置在衬底10中。在一些实施例中，可以将阻隔层22的底部部分、捕获层24的底部部分和隧穿层26的底部部分在竖直方向D1上堆叠并设置在外延层20上。因此，外延层20可以在竖直方向D1上设置在阻隔层22和衬底10之间。在一些实施例中，第二开口OP2可以在竖直方向D1上穿透阻隔层22的底部部分、捕获层24的底部部分和隧穿层26的底部部分，并暴露外延层的一部分。半导体层30可以部分地设置在第二开口OP2中，用于与外延层20接触并直接电连接，但是不限于此。在一些实施例中，外延层20可以被视为NAND存储器结构中的底部选择栅(BSG)晶体管的沟道结构，并且半导体层30可以经由外延层20电连接到衬底10中的掺杂阱(未示出)，但不限于此。填充层32可以设置在第一开口OP1中并且在水平方向D2上由半导体层30围绕。一个或多个气隙V可以设置在填充层32中，但不限于此。导电结构34可以设置在第一开口OP1中并且设置在填充层32上方，并且导电结构34可以与半导体层30直接连接，但不限于此。覆盖层40可以在竖直方向D1上覆盖交替的导电/电介质堆叠层S2、阻隔层22、捕获层24、隧穿层26、半导体层30和导电结构34。在一些实施例中，位线结构(未示出)可以穿透覆盖层40，以经由导电结构34与NAND串电连接，但不限于此。
请参考图2-7和图1。图2-7是示出本实施例中的3D存储器件的制造方法的示意图。图3是图2之后步骤中的示意图，图4是图3之后步骤中的示意图，图5是图4之后步骤中的示意图，图6是图5之后步骤中的示意图，图7是图6之后步骤中的示意图，并且图1可以被视为图7之后步骤中的示意图。3D存储器件100的制造方法可以包括但不限于以下步骤。如图2所示，提供衬底10，并且可以在衬底10上形成交替的电介质堆叠层S1。在一些实施例中，衬底10可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、碳化硅(SiC)、氮化镓(GaN)、磷化铟(InP)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何适当的组合。在一些实施例中，交替的电介质堆叠层S1可以包括在竖直方向D1上交替堆叠的多个电介质层12和多个牺牲层14，但不限于此。交替的电介质堆叠层S1中的电介质层12和牺牲层14可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氧氮化硅或其任何组合。电介质层12的材料组分可以与牺牲层14的材料组分不同，以在后续工艺中提供所需的蚀刻选择性。例如，每个电介质层12可以是氧化硅层，并且每个牺牲层14可以是氮化硅层，但不限于此。在一些实施例中，交替的电介质堆叠层S1中的电介质层12和牺牲层14的总数可以是32或64，但不限于此。
随后，形成在衬底10的厚度方向(即，竖直方向D1)上穿透交替的电介质堆叠层S1的第一开口OP1。在一些实施例中，第一开口OP1在3D存储器件的俯视图中的形状可以是圆形、矩形或其他适当的闭合形状。在一些实施例中，可以通过光刻工艺形成多个第一开口OP1，可以通过第一开口OP1暴露衬底10的一部分，并且可以通过形成第一开口OP1的步骤去除衬底10的一部分。因此，第一开口OP1的底表面可以在竖直方向D1上低于衬底10的顶表面，但不限于此。在一些实施例中，由于上述光刻工艺的蚀刻特性，交替的电介质堆叠层S1中的电介质层12和牺牲层14的总数，交替的电介质堆叠层S1的厚度和/或第一开口OP1的纵横比，第一开口OP1的顶部宽度W2可以大于第一开口OP1的底部宽度W1。换言之，第一开口OP1的侧壁SW可以是倾斜的，并且第一开口OP1的侧壁SW与衬底10的顶表面之间的夹角可以不是90度，但不限于此。
如图2-4所示，可以在第一开口OP1中形成外延层20，然后可以在竖直方向D1上在外延层20上方形成阻隔层22，并且可以在第一开口OP1的侧壁SW上形成阻隔层22。在一些实施例中，外延层20可以是通过选择性外延生长(SEG)工艺形成在第一开口OP1中的多晶硅层，并且外延层20可以在由第一开口OP1暴露的衬底10的表面处生长，但不限于此。在一些实施例中，外延层20可以包括其他适当的外延材料和/或通过其他适当的工艺形成。另外，阻隔层22的形成方法可以包括在第一开口OP1的侧壁SW上形成基层21，并对基层21执行氧化工艺91，并且可以通过氧化工艺91将基层21氧化为阻隔层22。基层21可以包括氮化物层(例如，氮化硅层)或其他适当的电介质材料，并且基层21可以通过沉积工艺形成，例如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺，或其他适当的膜形成工艺。氧化工艺91可以包括原位蒸汽产生(ISSG)工艺、热氧化工艺或其他适当的氧化方法。因此，阻隔层22可以包括氧化物层，但不限于此。然而，本公开中的阻隔层22的形成方法不限于上述方法，并且其他适当的方法和/或其他适当的阻隔材料也可以用于形成本公开中的阻隔层22。例如，在一些实施例中，阻隔层22可以包括通过诸如ALD工艺的沉积工艺直接形成在外延层20和第一开口OP1的侧壁SW上的氧化物层。在一些实施例中，基层21可以包括氧化物层和设置在氧化物层上的氮化物层，并且基层21中的氮化物层可以通过氧化工艺91氧化以形成阻隔层22。
如图5所示，然后在第一开口OP1中形成捕获层24，并且在阻隔层22上形成捕获层24。捕获层24包括下部24A和在竖直方向D1上设置在下部24A上方的上部24B，并且上部24B在水平方向D2上的第二厚度TK2可以大于下部24A在水平方向D2上的第一厚度TK1。在一些实施例中，捕获层24可以通过沉积工艺形成，例如ALD工艺、CVD工艺，或其他适当的膜形成工艺，并且捕获层24可以包括一个或多个材料膜，包括但不限于氮化硅、氮氧化硅或其任何组合。捕获层24的下部24A可以在竖直方向D1上位于捕获层24的上部24B和衬底10之间。在一些实施例中，可以在第一开口OP1的侧壁上共形地形成阻隔层22，并且可以通过修改用于形成捕获层24的沉积工艺的工艺参数而以不同的厚度分布在阻隔层22上形成捕获层24，但不限于此。在一些实施例中，还可以通过其他适当的方法来形成具有不同厚度分布的捕获层24。在一些实施例中，捕获层24的厚度可以从下部24A向上部24B逐渐增加，尤其是在通过修改沉积工艺的工艺参数而形成具有不同厚度分布的捕获层24的情况下，但不限于此。
如图6所示，可以随后在第一开口OP1中形成隧穿层26，并且可以在第一开口OP1中在捕获层24上形成隧穿层26。在一些实施例中，可以通过沉积工艺来形成隧穿层26，例如ALD工艺、CVD工艺，或其他适当的膜形成工艺，并且隧穿层26可以包括氧化硅、氧氮化硅、高介电常数(高k)电介质，或其任何组合。
如图6和图7所示，第二开口OP2可以形成为在竖直方向D1上穿透阻隔层22的底部部分、捕获层24的底部部分和隧穿层26的底部部分，并暴露外延层20的一部分。可以在形成第二开口OP2的步骤之后在第一开口OP1中形成半导体层30。半导体层30可以在竖直方向D1上伸长，并且半导体层30可以在水平方向D2上由隧穿层26、捕获层24和阻隔层22围绕。半导体层30可以部分地形成在隧穿层26上，并且部分地形成在第二开口OP2中，以与外延层20接触并直接电连接。
可以在形成半导体层30的步骤之后形成填充层32和导电结构34。填充层32可以在水平方向D2上由半导体层30、隧穿层26、捕获层24和阻隔层22围绕。在一些实施例中，半导体层30可以包括非晶硅、多晶硅或其他适当的半导体材料，并且填充层32可以包括氧化物或其他适当的绝缘材料，但不限于此。导电结构34可以形成在填充层32上方的凹槽上，并且导电结构34可以包括多晶硅或其他适当的导电材料。在一些实施例中，隧穿层26可以用于隧穿电荷(电子或空穴)。来自半导体层30的电子或空穴可以通过隧穿层26隧穿到捕获层24，并且捕获层24可以用于存储电荷(电子或空穴)以用于存储操作，但不限于此。
如图7和图1所示，随后，可以用导电层50替换交替的电介质堆叠层S1中的牺牲层14，以便形成交替的导电/电介质堆叠层S2。换言之，可以在形成半导体层30的步骤之后形成导电层50。在一些实施例中，可以在用导电层50替换牺牲层14的步骤之前形成覆盖交替的电介质堆叠层S1的覆盖层40，但不限于此。导电层50可以包括导电材料，包括但不限于钨、钴、铜、铝、掺杂硅、多晶硅、硅化物或其任何组合。覆盖层40可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。在一些实施例中，可以在水平方向D2上在导电层50和阻隔层22之间形成栅极电介质层(未示出)，但不限于此。
以下描述将详述本公开的不同实施例。为了简化描述，在以下每个实施例中的相同部件用相同的符号标记。为了使实施例之间的差异更容易理解，下面的描述将详述不同实施例之间的不同点，并且相同的特征将不再赘述。
请参考图8和图6-7。图8是示出根据本公开的另一实施例的3D存储器件的制造方法的示意图，并且图6可以被视为图8之后步骤中的示意图。如图8和图6-7所示，在一些实施例中，阻隔层22的一部分、捕获层24的一部分以及隧穿层26的一部分可以形成在第一开口OP1之外。可以在形成半导体层30的步骤之前执行工艺(例如化学机械抛光工艺)以去除阻隔层22在第一开口OP1之外的部分、捕获层24在第一开口OP1之外的部分以及隧穿层26在第一开口OP1之外的部分。在一些实施例中，根据某些考虑，可以通过不同的步骤去除阻隔层22在第一开口OP1之外的部分，捕获层24在第一开口OP1之外的部分以及隧穿层26在第一开口OP1之外的部分。例如，可以在形成捕获层24的步骤之前去除阻隔层22在第一开口OP1之外的部分，并且可以在形成隧穿层26的步骤之前去除捕获层24在第一开口OP1之外的部分，但不限于此。然而，可以通过借助相同的去除步骤去除阻隔层22在第一开口OP1之外的部分、捕获层24在第一开口OP1之外的部分和隧穿层26在第一开口OP1之外的部分来减小去除步骤(例如，CMP工艺)对捕获层24和/或阻隔层22的膜质量的影响。
请参考图9和图10。图9和图10是示出根据本公开的另一实施例的3D存储器件的制造方法的示意图，并且图10是图9之后步骤中的示意图。如图9所示，可以在阻隔层22上共形地形成捕获层24，并且上部24B在水平方向D2上的第二厚度TK2可以基本上等于下部24A在水平方向D2上的第一厚度TK1，因为仅在阻隔层22上形成捕获层24。如图9和图10所示，可以去除捕获层24的下部24A的一部分，以减小捕获层24的下部24A的第一厚度TK1。在一些实施例中，可以形成掩模层60以覆盖捕获层24的上部24B，在形成图案化60的步骤之后，可以对捕获层24的下部24A执行蚀刻工艺92以减薄捕获层24的下部24A。在一些实施例中，蚀刻工艺92可以包括各向同性蚀刻工艺(例如，湿法蚀刻工艺)或能够减薄捕获层24的下部24A的其他适当方法。可以在蚀刻工艺92之后并且在形成上述的隧穿层的步骤之前去除掩模层60。在一些实施例中，可以在蚀刻工艺92之前形成掩模层60以覆盖捕获层24的上部24B和捕获层24的下部24A，并且通过修改掩模层60的台阶覆盖范围，掩模层60形成在下部24A上的部分可以比掩模层60形成在上部24B上的部分薄。可以通过蚀刻工艺92蚀刻并去除形成在下部24A上的相对较薄的掩模层60，并且在蚀刻工艺92期间形成在上部24B上的相对较薄的掩模层60可以保持覆盖捕获层24的上部24B，并且可以在通过蚀刻工艺92去除形成在下部24A上的掩模层60之后去除捕获层24的下部24A的一部分以减小捕获层24的下部24A的第一厚度TK1。
综上所述，在根据本公开的3D存储器件及其制造方法中，捕获层的上部的厚度大于捕获层的下部的厚度，以改善3D存储器件的电性能。可以通过减小下存储单元中的捕获层的厚度来改善下存储单元的保持特性(例如，电荷捕获能力)，因为下存储单元需要相对较少的捕获电荷。因此，可以通过具有相对较厚的上部和相对较薄的下部的捕获层来改善3D存储器件的总体电性能。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对所述器件和方法进行多种修改和变化。因此，以上公开应被解释为仅受所附权利要求书的界限和范围的限制。

Claims (20)

1.一种三维(3D)存储器件的制造方法，包括：
在衬底上形成交替的电介质堆叠层，
形成开口，所述开口在所述衬底的厚度方向上穿透所述交替的电介质堆叠层；
在所述开口的侧壁上形成阻隔层；以及
在所述开口中形成捕获层，其中，在所述阻隔层上形成所述捕获层，并且所述捕获层包括：
下部；以及
设置在所述下部上方的上部，其中，所述上部在水平方向上的厚度大于所述下部在所述水平方向上的厚度。
2.根据权利要求1所述的3D存储器件的制造方法，其中，所述上部在所述水平方向上的厚度与所述下部在所述水平方向上的厚度之比在从1.25至2的范围内。
3.根据权利要求1所述的3D存储器件的制造方法，其中，所述捕获层的所述下部在所述衬底的厚度方向上设置在所述捕获层的所述上部与所述衬底之间。
4.根据权利要求1所述的3D存储器件的制造方法，其中，所述水平方向与所述衬底的所述厚度方向正交。
5.根据权利要求1所述的3D存储器件的制造方法，其中，所述开口的顶部宽度大于所述开口的底部宽度。
6.根据权利要求1所述的3D存储器件的制造方法，其中，所述捕获层的厚度从所述下部向所述上部逐渐增加。
7.根据权利要求1所述的3D存储器件的制造方法，其中，所述阻隔层的形成方法包括：
在所述开口的所述侧壁上形成基层；以及
对所述基层执行氧化工艺，其中，通过所述氧化工艺将所述基层氧化为所述阻隔层。
8.根据权利要求1所述的3D存储器件的制造方法，还包括：
在所述开口中形成隧穿层，其中，在所述开口中在所述捕获层上形成所述隧穿层；以及
在所述开口中形成半导体层，其中，所述半导体层在所述衬底的所述厚度方向上伸长，并且所述半导体层在所述水平方向上由所述隧穿层、所述捕获层和所述阻隔层围绕。
9.根据权利要求8所述的3D存储器件的制造方法，还包括：
在所述开口中形成填充层，其中，所述填充层在所述水平方向上由所述半导体层、所述隧穿层、所述捕获层和所述阻隔层围绕。
10.根据权利要求8所述的3D存储器件的制造方法，其中，所述交替的电介质堆叠层包括在所述衬底的所述厚度方向上交替堆叠的电介质层和牺牲层，并且所述3D存储器件的所述制造方法还包括：
在形成所述半导体层的步骤之后用所述导电层替换所述牺牲层以便形成交替的导电/电介质堆叠层。
11.根据权利要求1所述的3D存储器件的制造方法，其中，所述捕获层的所述下部的材料组分不同于所述捕获层的所述上部的材料组分。
12.根据权利要求1所述的3D存储器件的制造方法，其中，去除所述捕获层的所述下部的一部分以减小所述捕获层的所述下部的厚度。
13.一种三维(3D)存储器件，包括：
衬底；
设置在所述衬底上的交替的导电/电介质堆叠层；
在所述衬底的厚度方向上穿透所述交替的导电/电介质堆叠层的开口；
设置在所述开口中并且设置在所述开口的侧壁上的阻隔层；以及
设置在所述开口中并且设置在所述阻隔层上的捕获层，其中，所述捕获层包括：
下部；以及
设置在所述下部上方的上部，其中，所述上部在水平方向上的厚度大于所述下部在所述水平方向上的厚度。
14.根据权利要求13所述的3D存储器件，其中，所述上部在所述水平方向上的厚度与所述下部在所述水平方向上的厚度之比在从1.25至2的范围内。
15.根据权利要求13所述的3D存储器件，其中，所述捕获层的所述下部在所述衬底的所述厚度方向上设置在所述捕获层的所述上部与所述衬底之间。
16.根据权利要求13所述的3D存储器件，其中，所述水平方向与所述衬底的所述厚度方向正交。
17.根据权利要求13所述的3D存储器件，其中，所述开口的顶部宽度大于所述开口的底部宽度。
18.根据权利要求13所述的3D存储器件，其中，所述捕获层的厚度从所述下部向所述上部逐渐增加。
19.根据权利要求13所述的3D存储器件，还包括：
设置在所述开口中并在所述衬底的所述厚度方向上伸长的半导体层，其中，所述半导体层在所述水平方向上由所述捕获层围绕；以及
设置在所述半导体层和所述捕获层之间的隧穿层。
20.根据权利要求13所述的3D存储器件，其中，所述捕获层的所述下部的材料组分不同于所述捕获层的所述上部的材料组分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768461B (zh) * 2019-09-20 2023-10-20 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
US20230232623A1 (en) * 2022-01-18 2023-07-20 Iotmemory Technology Inc. Method of manufacturing non-volatile memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
US20140284695A1 (en) * 2013-03-19 2014-09-25 Jin-Yeon WON Vertical cell-type semiconductor device having protective pattern
US9679907B1 (en) * 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
CN108847413A (zh) * 2018-08-31 2018-11-20 长江存储科技有限责任公司 3d存储器件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4834750B2 (ja) * 2009-03-19 2011-12-14 株式会社東芝 半導体記憶装置
US9000509B2 (en) * 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
KR102247914B1 (ko) * 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
US9443865B2 (en) * 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
US9478558B2 (en) * 2015-01-20 2016-10-25 Sandisk Technologies Llc Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
KR102608173B1 (ko) * 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US10032935B2 (en) * 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
US9721963B1 (en) * 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
JP2018137388A (ja) 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10403639B2 (en) * 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) * 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
CN107871744B (zh) * 2017-11-09 2019-03-19 长江存储科技有限责任公司 一种nand串结构及其制备方法
JP2019161015A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置およびその製造方法
CN208954987U (zh) 2018-08-31 2019-06-07 长江存储科技有限责任公司 3d存储器件
WO2020073184A1 (en) * 2018-10-09 2020-04-16 Yangtze Memory Technologies Co., Ltd. Inter-deck plug in three-dimensional memory device and method for forming same
WO2020082358A1 (en) 2018-10-26 2020-04-30 Yangtze Memory Technologies Co., Ltd. Structure of 3d nand memory device and method of forming the same
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN110137178B (zh) * 2019-04-19 2022-04-01 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
US20140284695A1 (en) * 2013-03-19 2014-09-25 Jin-Yeon WON Vertical cell-type semiconductor device having protective pattern
US9679907B1 (en) * 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
CN108847413A (zh) * 2018-08-31 2018-11-20 长江存储科技有限责任公司 3d存储器件

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