TWI710117B - 三維記憶裝置及其製造方法 - Google Patents

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Abstract

提供了一種三維(3D)記憶裝置及其製造方法。所述方法包括以下步驟。在襯底上形成交替介電疊層。形成開口，所述開口在襯底的厚度方向上貫穿交替介電疊層。在開口的側壁上形成阻擋層。在開口中形成捕獲層，並且在阻擋層上形成捕獲層。捕獲層包括下部和設置在下部上方的上部。上部在水平方向上的厚度大於下部在水平方向上的厚度。藉由改變捕獲層的厚度分佈狀況來改善3D記憶裝置的電性表現。

Description

三維記憶裝置及其製造方法
本公開涉及一種記憶裝置以及其製造方法，更具體而言，涉及一種三維(3D)記憶裝置以及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶單元縮放到更小的尺寸。然而，隨著記憶單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本昂貴。因此，平面記憶單元的記憶密度接近上限。
三維(3D)記憶體架構可以解決平面記憶單元中的密度限制。3D記憶體架構包括記憶陣列和用於控制進出記憶陣列的信號的外圍裝置。在傳統3D記憶體架構中，記憶體串形成在貫穿半導體襯底上的多層堆疊結構的通道孔中。在每個通道孔的底部形成磊晶結構，用於將記憶體串的通道層與半導體襯底電性連接。然而，隨著堆疊結構中的層的數量增加並且堆疊結構中的每層變得更薄以獲得更高的記憶密度，一些問題變得嚴重並且影響3D記憶裝置的電性表現和製造良率。因此，必須改變3D記憶裝置的結構或/及製造製程，以提高3D記憶裝置的電性表現或/及製造良率。
在本公開中，提供了一種三維(3D)記憶裝置及其製造方法。捕獲層的上部的厚度大於捕獲層的下部的厚度，以改善3D記憶裝置的電性表現。
根據本公開的實施例，提供了一種3D記憶裝置的製造方法。所述製造方法包括以下步驟。在襯底上形成交替介電疊層。形成開口，所述開口在襯底的厚度方向上貫穿交替介電疊層。在開口的側壁上形成阻擋層。在開口中形成捕獲層，且捕獲層形成在阻擋層上。捕獲層包括下部和設置在下部上方的上部。上部在水平方向上的厚度大於下部在水平方向上的厚度。
在一些實施例中，上部在水平方向上的厚度與下部在水平方向上的厚度之比值在自1.25至2的範圍內。
在一些實施例中，捕獲層的下部在襯底的厚度方向上設置在捕獲層的上部與襯底之間。
在一些實施例中，水平方向與襯底的厚度方向正交。
在一些實施例中，開口的頂部寬度大於開口的底部寬度。
在一些實施例中，捕獲層的厚度從下部向上部逐漸增加。
在一些實施例中，阻擋層的形成方法包括以下步驟。在開口的側壁上形成基層。對基層執行氧化製程，並且通過氧化製程將基層氧化為阻擋層。
在一些實施例中，所述3D記憶裝置的製造方法更包括以下步驟。在開口中形成穿隧層。穿隧層形成在位於開口中的捕獲層上。在開口中形成半導體層。半導體層在襯底的厚度方向上延伸，並且半導體層在水平方向上被穿隧層、捕獲層和阻擋層圍繞。
在一些實施例中，所述3D記憶裝置的製造方法更包括在開口中形成填充層。填充層在水平方向上被半導體層、穿隧層、捕獲層和阻擋層圍繞。
在一些實施例中，交替介電疊層包括在襯底的厚度方向上交替堆疊 的複數個介電層和複數個犧牲層，並且3D記憶裝置的製造方法更包括在形成半導體層的步驟之後用複數個導電層替換犧牲層以便形成交替導電/介電疊層。
在一些實施例中，捕獲層的下部的材料組成不同於捕獲層的上部的材料組成。
在一些實施例中，去除捕獲層的下部的一部分以減小捕獲層的下部的厚度。
根據本公開的實施例，提供了一種3D記憶裝置。所述3D記憶裝置包括襯底、交替導電/介電疊層、開口、阻擋層和捕獲層。交替導電/介電疊層設置在襯底上。開口在襯底的厚度方向上貫穿交替導電/介電疊層。阻擋層設置在開口中並且設置在開口的側壁上。捕獲層設置在開口中並且設置在阻擋層上。捕獲層包括下部和設置在下部上方的上部。上部在水平方向上的厚度大於下部在水平方向上的厚度。
在一些實施例中，上部在水平方向上的厚度與下部在水平方向上的厚度之比值在自1.25至2的範圍內。
在一些實施例中，捕獲層的下部在襯底的厚度方向上設置在捕獲層的上部與襯底之間。
在一些實施例中，水平方向與襯底的厚度方向正交。
在一些實施例中，開口的頂部寬度大於開口的底部寬度。
在一些實施例中，捕獲層的厚度從下部向上部逐漸增加。
在一些實施例中，所述3D記憶裝置更包括半導體層和穿隧層。半導體層設置在開口中並在襯底的厚度方向上延伸。半導體層在水平方向上被捕獲層圍繞。穿隧層設置在半導體層和捕獲層之間。
在一些實施例中，捕獲層的下部的材料組成不同於捕獲層的上部的材料組成。
根據本公開的說明書、申請專利範圍和圖式，本領域技術人員能夠理解本公開的其他方面。
10:襯底
12:介電層
14:犧牲層
20:磊晶層
21:基層
22:阻擋層
24:捕獲層
24A:下部
24B:上部
26:穿隧層
30:半導體層
32:填充層
34:導電結構
40:覆蓋層
50:導電層
60:遮罩層
91:氧化製程
92:蝕刻製程
100:3D記憶裝置
D1:垂直方向
D2:水平方向
OP1:第一開口
OP2:第二開口
S1:交替介電疊層
S2:交替導電/介電疊層
SW:側壁
TK1:第一厚度
TK2:第二厚度
V:氣隙
W1:底部寬度
W2:頂部寬度
併入本文中並形成說明書的一部分的圖式示出了本公開的實施例，並且與文字描述一起進一步用於解釋本公開的原理並且使相關領域的技術人員能夠實現和利用本公開。
第1圖是示出根據本公開的實施例的三維(3D)記憶裝置的示意圖。
第2圖至第7圖是示出根據本公開的實施例的3D記憶裝置的製造方法的示意圖，其中，第3圖是第2圖之後步驟中的示意圖，第4圖是第3圖之後步驟中的示意圖，第5圖是第4圖之後步驟中的示意圖，第6圖是第5圖之後步驟中的示意圖，第7圖是第6圖之後步驟中的示意圖。
第8圖是示出根據本公開的另一實施例的3D記憶裝置的製造方法的示意圖。
第9圖和第10圖是示出根據本公開的又一實施例的3D記憶裝置的製造方法的示意圖，其中，第10圖是第9圖之後步驟中的示意圖。
儘管討論了具體的配置和佈置，但應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員而言顯而易見的是，本公開也可以用於各種其他應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是 每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定是指相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如在本文中所使用的術語“一個或複數個”至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或可以用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如“一”、“某一”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
將理解，儘管術語第一、第二等在本文中可以用於描述各種元件、部件、區域、層或/及部分，但是這些元件、部件、區域、層或/及部分不應受到這些術語限制。這些術語僅用於將一個元件、部件、區域、層或/及部分與另一個區分開。因此，在不脫離本公開的教導的情況下，下面討論的第一元件、部件、區域、層或部分可以被稱為第二元件、部件、區域、層或部分。
應當容易理解的是，本公開中的“在...上”、“在...上方”和“在...之上”的含義應以最寬泛的方式來解釋，從而“在......上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在......之上”或“在......上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文中使用諸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空間相對術語來描述如圖式所示的 一個元件或特徵與另一個(另一些)元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以相應地解釋本文中使用的空間相關描述詞。
下文中使用術語“形成”或術語“設置”來描述將材料層施加於目標的行為。此類術語旨在描述任何可能的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參考第1圖。第1圖是示出根據本公開的實施例的三維(3D)記憶裝置的示意圖。如第1圖所示，在該實施例中提供3D記憶裝置100。3D記憶裝置100包括襯底10、交替導電/介電疊層S2、開口(例如，第1圖所示的第一開口OP1)、阻擋層22和捕獲層24。交替導電/介電疊層S2設置在襯底10上。第一開口OP1在襯底10的厚度方向(例如，第1圖所示的垂直方向D1)上貫穿交替導電/介電疊層S2。阻擋層22設置在第一開口OP1中並且設置在第一開口OP1的側壁上。捕獲層24設置在第一開口OP1中並且設置在阻擋層22上。捕獲層24包括下部24A和上部24B，並且捕獲層24的上部24B在垂直方向D1上設置在捕獲層24的下部24A上方。上部24B在水平方向D2上的厚度(例如，第1圖所示的第二厚度TK2)大於下部24A在水平方向D2上的厚度(例如，第1圖所示的第一厚度TK1)。捕獲層24的下部24A可以在垂直方向D1上設置在捕獲層24的上部24B和襯底10之間。在一些實施例中，阻擋層22可以共形地設置在第一開口OP1的內側壁上，並且捕獲層24可以以不同的厚度分佈設置在阻擋層22上，以便改善3D記憶裝置100的電性表現。
在一些實施例中，水平方向D2可以平行於襯底10的頂表面，並且水平方向D2可以與襯底10的厚度方向(例如，垂直方向D1)正交。在一些實施例中，3D記憶裝置100還可以包括穿隧層26和半導體層30。穿隧層26可以設置在第 一開口OP1中並且共形地設置在捕獲層24上。半導體層30可以設置在第一開口OP中，並且大體上在垂直方向D1上延伸。半導體層30可以在水平方向D2上被穿隧層26、捕獲層24和阻擋層22圍繞。穿隧層26可以設置在半導體層30和捕獲層24之間，並且捕獲層24可以設置在穿隧層26和阻擋層22之間。在一些實施例中，半導體層30、穿隧層26、捕獲層24和阻擋層22可以被視為NAND串在垂直方向D1上貫穿交替導電/介電疊層S2的部分，但不限於此。在一些實施例中，第一開口OP1可以具有在垂直方向D1上延伸的圓柱形狀，並且半導體層30、穿隧層26、捕獲層24和阻擋層22可以從第一開口OP1的中心朝向第一開口OP1的側壁依次徑向排列。因此，上述的第一厚度TK1和第二厚度TK2可以被視為在水平方向D2上夾置在阻擋層22和穿隧層26之間的下部24A的厚度和在水平方向D2上夾置在阻擋層22和穿隧層26之間的上部24B的厚度。
在一些實施例中，交替導電/介電疊層S2可以包括在垂直方向D1上交替堆疊的複數個介電層12和複數個導電層50。交替導電/介電疊層S2中的至少一些導電層50可以用作記憶單元中的閘極結構，並且記憶單元可以包括在水平方向D2上被導電層50圍繞的阻擋層22的一部分、捕獲層24的一部分、穿隧層26的一部分和半導體層30的一部分。換言之，3D記憶裝置100可以包括在垂直方向D1上堆疊的複數個記憶單元。
在一些實施例中，第一開口OP1的頂部寬度可以大於第一開口OP1的底部寬度。換言之，第一開口OP1可以具有上部相對較大且下部相對較小的圓柱形狀。由於第一開口OP1的形狀，被相對較下方的導電層50圍繞的阻擋層22、捕獲層24、穿隧層26和半導體層30的體積可以小於被相對較上方的導電層50圍繞的阻擋層22、捕獲層24、穿隧層26和半導體層30的體積，並且下方記憶單元的電特性可以與上方記憶單元的電特性不同。例如，下方記憶單元的初始閾值電壓(Vt)偏移相對較差，裕度相對較窄，並因此下方記憶單元的編程/擦除變 化比上方記憶單元的編程/擦除變化差。通過減小下方記憶單元中的捕獲層24的厚度，可以改善下方記憶單元的保持特性(例如，電荷捕獲能力)，因為下方記憶單元需要相對較少的捕獲電荷。因此，可以通過具有相對較厚的上部和相對較薄的下部的捕獲層24來改善3D記憶裝置100的總體電性表現。在一些實施例中，捕獲層24的厚度可以從下部24A朝向上部24B逐漸增加，但是本公開不限於此。在一些實施例中，上部24B在水平方向D2上的第二厚度TK2與下部24A在水平方向D2上的第一厚度TK1之比值可以在自1.25至2的範圍內，因為捕獲層24的下部24A的第一厚度TK1仍必須保持在特定範圍內以提供所需的功能。
在一些實施例中，捕獲層24的下部24A的材料組成可以與捕獲層24的上部24B的材料組成不同，以進一步改善下記憶單元的保持特性。例如，當捕獲層24包括氮化矽時，通過調整形成捕獲層24的製程，捕獲層24的下部24A中的氮與矽之比值(N/Si)可以低於捕獲層24的上部24B中的氮與矽之比值(N/Si)，但不限於此。在一些實施例中，可以調整用於形成捕獲層24的爐管製程的製程參數，以形成具有不同N/Si比的捕獲層24。例如，可以調整引入矽烷(SiH4)的時間或/及氮氣(N2)吹洗(purge)的時間，以形成具有相對較低的N/Si比(例如，約1.05~1.15)的下部24A、以及具有相對較高的N/Si比(例如，約1.23)的上部24B，但不限於此。
在一些實施例中，3D記憶裝置100還可以包括磊晶層20、填充層32、導電結構34和覆蓋層40。磊晶層20可以設置在第一開口OP1的底部，並且磊晶層20的一部分可以設置在襯底10中。在一些實施例中，可以將阻擋層22的底部部分、捕獲層24的底部部分和穿隧層26的底部部分在垂直方向D1上堆疊並設置在磊晶層20上。因此，磊晶層20可以在垂直方向D1上設置在阻擋層22和襯底10之間。在一些實施例中，第二開口OP2可以在垂直方向D1上貫穿阻擋層22的底部部分、捕獲層24的底部部分和穿隧層26的底部部分，並暴露磊晶層20的一部分。 半導體層30可以部分地設置在第二開口OP2中，用於與磊晶層20接觸並直接電性連接，但是不限於此。在一些實施例中，磊晶層20可以被視為NAND記憶體結構中的底部選擇柵(BSG)電晶體的通道結構，並且半導體層30可以經由磊晶層20電性連接到襯底10中的摻雜井(未示出)，但不限於此。填充層32可以設置在第一開口OP1中並且在水平方向D2上被半導體層30圍繞。一個或複數個氣隙V可以設置在填充層32中，但不限於此。導電結構34可以設置在第一開口OP1中並且設置在填充層32上方，並且導電結構34可以與半導體層30直接連接，但不限於此。覆蓋層40可以在垂直方向D1上覆蓋交替導電/介電層層S2、阻擋層22、捕獲層24、穿隧層26、半導體層30和導電結構34。在一些實施例中，位元線結構(未示出)可以貫穿覆蓋層40，以經由導電結構34與NAND串電性連接，但不限於此。
請參考第2圖至第7圖和第1圖。第2圖至第7圖是示出本實施例中的3D記憶裝置的製造方法的示意圖。第3圖是第2圖之後步驟中的示意圖，第4圖是第3圖之後步驟中的示意圖，第5圖是第4圖之後步驟中的示意圖，第6圖是第5圖之後步驟中的示意圖，第7圖是第6圖之後步驟中的示意圖，並且第1圖可以被視為第7圖之後步驟中的示意圖。3D記憶裝置100的製造方法可以包括但不限於以下步驟。如第2圖所示，提供襯底10，並且可以在襯底10上形成交替介電疊層S1。在一些實施例中，襯底10可以包括矽(例如，單晶矽、多晶矽)、矽鍺(SiGe)、碳化矽(SiC)、氮化鎵(GaN)、磷化銦(InP)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或其任何適當的組合。在一些實施例中，交替介電疊層S1可以包括在垂直方向D1上交替堆疊的複數個介電層12和複數個犧牲層14，但不限於此。交替介電疊層S1中的介電層12和犧牲層14可以包括介電層材料，所述介電層材料包括但不限於氧化矽、氮化矽、氧氮化矽或其任何組合。介電層12的材料組成可以與犧牲層14的材料組成不同，以在後續製程中提供所需的蝕刻選擇性。例如，每個介電層12可以是氧化矽層，並且每個犧牲 層14可以是氮化矽層，但不限於此。在一些實施例中，交替介電疊層S1中的介電層12和犧牲層14的總數可以是32或64，但不限於此。
隨後，形成在襯底10的厚度方向(即，垂直方向D1)上貫穿交替介電疊層S1的第一開口OP1。在一些實施例中，第一開口OP1在3D記憶裝置的俯視圖中的形狀可以是圓形、矩形或其他適當的閉合形狀。在一些實施例中，可以通過微影製程形成複數個第一開口OP1，可以通過第一開口OP1暴露襯底10的一部分，並且可以通過形成第一開口OP1的步驟去除襯底10的一部分。因此，第一開口OP1的底表面可以在垂直方向D1上低於襯底10的頂表面，但不限於此。在一些實施例中，由於上述微影製程的蝕刻特性、交替介電疊層S1中的介電層12和犧牲層14的總數、交替介電疊層S1的厚度或/及第一開口OP1的深寬比，第一開口OP1的頂部寬度W2可以大於第一開口OP1的底部寬度W1。換言之，第一開口OP1的側壁SW可以是傾斜的，並且第一開口OP1的側壁SW與襯底10的頂表面之間的夾角可以不是90度，但不限於此。
如第2圖至第4圖所示，可以在第一開口OP1中形成磊晶層20，然後可以在垂直方向D1上在磊晶層20上方形成阻擋層22，並且可以在第一開口OP1的側壁SW上形成阻擋層22。在一些實施例中，磊晶層20可以是通過選擇性磊晶生長(SEG)製程形成在第一開口OP1中的多晶矽層，並且磊晶層20可以在由第一開口OP1暴露的襯底10的表面處生長，但不限於此。在一些實施例中，磊晶層20可以包括其他適當的磊晶材料或/及通過其他適當的製程形成。另外，阻擋層22的形成方法可以包括在第一開口OP1的側壁SW上形成基層21，並對基層21執行氧化製程91，並且可以通過氧化製程91將基層21氧化為阻擋層22。基層21可以包括氮化物層(例如，氮化矽層)或其他適當的介電層材料，並且基層21可以通過沉積製程形成，例如原子層沉積(ALD)製程、化學氣相沉積(CVD)製程，或其他適當的成膜製程。氧化製程91可以包括臨場蒸氣產生(ISSG)製程、 熱氧化製程或其他適當的氧化方法。因此，阻擋層22可以包括氧化物層，但不限於此。然而，本公開中的阻擋層22的形成方法不限於上述方法，並且其他適當的方法或/及其他適當的阻隔材料也可以用於形成本公開中的阻擋層22。例如，在一些實施例中，阻擋層22可以包括通過諸如ALD製程的沉積製程直接形成在磊晶層20和第一開口OP1的側壁SW上的氧化物層。在一些實施例中，基層21可以包括氧化物層和設置在氧化物層上的氮化物層，並且基層21中的氮化物層可以被氧化製程91氧化以形成阻擋層22。
如第5圖所示，然後在第一開口OP1中形成捕獲層24，且捕獲層24形成在阻擋層22上。捕獲層24包括下部24A和在垂直方向D1上設置在下部24A上方的上部24B，並且上部24B在水平方向D2上的第二厚度TK2可以大於下部24A在水平方向D2上的第一厚度TK1。在一些實施例中，捕獲層24可以通過沉積製程形成，例如ALD製程、CVD製程，或其他適當的成膜製程，並且捕獲層24可以包括一個或複數個材料膜，包括但不限於氮化矽、氮氧化矽或其任何組合。捕獲層24的下部24A可以在垂直方向D1上位於捕獲層24的上部24B和襯底10之間。在一些實施例中，可以在第一開口OP1的側壁上共形地形成阻擋層22，並且可以通過調整用於形成捕獲層24的沉積製程的製程參數而以不同的厚度分佈在阻擋層22上形成捕獲層24，但不限於此。在一些實施例中，還可以通過其他適當的方法來形成具有不同厚度分佈的捕獲層24。在一些實施例中，捕獲層24的厚度可以從下部24A向上部24B逐漸增加，尤其是在通過調整沉積製程的製程參數而形成具有不同厚度分佈的捕獲層24的情況下，但不限於此。
如第6圖所示，可以隨後在第一開口OP1中形成穿隧層26，且穿隧層26可以形成在位於第一開口OP1中的捕獲層24上。在一些實施例中，可以通過沉積製程來形成穿隧層26，例如ALD製程、CVD製程，或其他適當的成膜製程，並且穿隧層26可以包括氧化矽、氧氮化矽、高介電常數(high-k)介電材料，或 其任何組合。
如第6圖和第7圖所示，第二開口OP2可以形成並在垂直方向D1上貫穿阻擋層22的底部部分、捕獲層24的底部部分和穿隧層26的底部部分，並暴露磊晶層20的一部分。可以在形成第二開口OP2的步驟之後在第一開口OP1中形成半導體層30。半導體層30可以在垂直方向D1上延伸，並且半導體層30可以在水平方向D2上被穿隧層26、捕獲層24和阻擋層22圍繞。半導體層30可以部分地形成在穿隧層26上，並且部分地形成在第二開口OP2中，以與磊晶層20接觸並直接電性連接。
可以在形成半導體層30的步驟之後形成填充層32和導電結構34。填充層32可以在水平方向D2上被半導體層30、穿隧層26、捕獲層24和阻擋層22圍繞。在一些實施例中，半導體層30可以包括非晶矽、多晶矽或其他適當的半導體材料，並且填充層32可以包括氧化物或其他適當的絕緣材料，但不限於此。導電結構34可以形成在填充層32上方的凹槽上，並且導電結構34可以包括多晶矽或其他適當的導電材料。在一些實施例中，穿隧層26可以用於穿隧電荷(電子或電洞)。來自半導體層30的電子或電洞可以通過穿隧層26穿隧到捕獲層24，並且捕獲層24可以用於儲存電荷(電子或電洞)以用於記憶操作，但不限於此。
如第7圖和第1圖所示，隨後，可以用導電層50替換交替介電疊層S1中的犧牲層14，以便形成交替導電/介電疊層S2。換言之，可以在形成半導體層30的步驟之後形成複數個導電層50。在一些實施例中，可以在用導電層50替換犧牲層14的步驟之前形成覆蓋交替介電疊層S1的覆蓋層40，但不限於此。導電層50可以包括導電材料，包括但不限於鎢、鈷、銅、鋁、摻雜矽、多晶矽、矽化物或其任何組合。覆蓋層40可以包括氧化物層，例如氧化矽層，或其他適當的絕緣材料。在一些實施例中，可以在水平方向D2上在導電層50和阻擋層22之間形成閘極介電層(未示出)，但不限於此。
以下描述將詳述本公開的不同實施例。為了簡化描述，在以下每個實施例中的相同部件用相同的符號標記。為了使實施例之間的差異更容易理解，下面的描述將詳述不同實施例之間的不同點，並且相同的特徵將不再贅述。
請參考第8圖和第6圖至第7圖。第8圖是示出根據本公開的另一實施例的3D記憶裝置的製造方法的示意圖，並且第6圖可以被視為第8圖之後步驟中的示意圖。如第8圖和第6圖至第7圖所示，在一些實施例中，阻擋層22的一部分、捕獲層24的一部分以及穿隧層26的一部分可以形成在第一開口OP1之外。可以在形成半導體層30的步驟之前執行製程(例如化學機械研磨製程，CMP)以去除阻擋層22在第一開口OP1之外的部分、捕獲層24在第一開口OP1之外的部分以及穿隧層26在第一開口OP1之外的部分。在一些實施例中，根據某些考慮，可以通過不同的步驟去除阻擋層22在第一開口OP1之外的部分、捕獲層24在第一開口OP1之外的部分以及穿隧層26在第一開口OP1之外的部分。例如，可以在形成捕獲層24的步驟之前去除阻擋層22在第一開口OP1之外的部分，並且可以在形成穿隧層26的步驟之前去除捕獲層24在第一開口OP1之外的部分，但不限於此。然而，可以通過借助相同的去除步驟去除阻擋層22在第一開口OP1之外的部分、捕獲層24在第一開口OP1之外的部分和穿隧層26在第一開口OP1之外的部分來減小去除步驟(例如，CMP製程)對捕獲層24或/及阻擋層22的膜品質的影響。
請參考第9圖和第10圖。第9圖和第10圖是示出根據本公開的另一實施例的3D記憶裝置的製造方法的示意圖，並且第10圖是第9圖之後步驟中的示意圖。如第9圖所示，可以在阻擋層22上共形地形成捕獲層24，且當捕獲層24形成於阻擋層22上時，上部24B在水平方向D2上的第二厚度TK2可以大體上等於下部24A在水平方向D2上的第一厚度TK1。如第9圖和第10圖所示，可以去除捕獲層24的下部24A的一部分，以減小捕獲層24的下部24A的第一厚度TK1。在一些實施例中，可以形成遮罩層60以覆蓋捕獲層24的上部24B，在形成遮罩層60的步驟 之後，可以對捕獲層24的下部24A執行蝕刻製程92以減薄捕獲層24的下部24A。在一些實施例中，蝕刻製程92可以包括等向性蝕刻製程(例如，濕式蝕刻製程)或能夠減薄捕獲層24的下部24A的其他適當方法。可以在蝕刻製程92之後並且在形成上述的穿隧層的步驟之前去除遮罩層60。在一些實施例中，可以在蝕刻製程92之前形成遮罩層60以覆蓋捕獲層24的上部24B和捕獲層24的下部24A，並且通過調整遮罩層60的階梯覆蓋(step coverage)狀況，使得遮罩層60形成在下部24A上的部分可以比遮罩層60形成在上部24B上的部分薄。形成在下部24A上的相對較薄的遮罩層60可以被蝕刻製程92蝕刻並被蝕刻製程92去除，且形成在上部24B上的相對較厚的遮罩層60可在蝕刻製程92期間保持覆蓋捕獲層24的上部24B，並且可以在通過蝕刻製程92去除形成在下部24A上的遮罩層60之後去除捕獲層24的下部24A的一部分以減小捕獲層24的下部24A的第一厚度TK1。
綜上所述，在根據本公開的3D記憶裝置及其製造方法中，捕獲層的上部的厚度大於捕獲層的下部的厚度，以改善3D記憶裝置的電性表現。可以通過減小下方記憶單元中的捕獲層的厚度來改善下方記憶單元的保持特性(例如，電荷捕獲能力)，因為下方記憶單元需要相對較少的捕獲電荷。因此，可以通過具有相對較厚的上部和相對較薄的下部的捕獲層來改善3D記憶裝置的總體電性表現。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:襯底
12:介電層
20:磊晶層
22:阻擋層
24:捕獲層
24A:下部
24B:上部
26:穿隧層
30:半導體層
32:填充層
34:導電結構
40:覆蓋層
50:導電層
100:3D記憶裝置
D1:垂直方向
D2:水平方向
OP1:第一開口
OP2:第二開口
S2:交替導電/介電疊層
TK1:第一厚度
TK2:第二厚度
V:氣隙

Claims (18)

  1. 一種三維(3D)記憶裝置的製造方法，包括：在襯底上形成交替介電疊層；形成開口，該開口在該襯底的厚度方向上貫穿該交替介電疊層；在該開口的側壁上形成阻擋層；以及在該開口中形成捕獲層，其中，該捕獲層形成在該阻擋層上，且該捕獲層包括：下部；以及設置在該下部上方的上部，其中，該上部在水平方向上的厚度大於該下部在該水平方向上的厚度，且該捕獲層的該下部的材料組成不同於該捕獲層的該上部的材料組成。
  2. 如請求項1所述的3D記憶裝置的製造方法，其中，該上部在該水平方向上的該厚度與該下部在該水平方向上的該厚度之比值在自1.25至2的範圍內。
  3. 如請求項1所述的3D記憶裝置的製造方法，其中，該捕獲層的該下部在該襯底的該厚度方向上設置在該捕獲層的該上部與該襯底之間。
  4. 如請求項1所述的3D記憶裝置的製造方法，其中，該水平方向與該襯底的該厚度方向正交。
  5. 如請求項1所述的3D記憶裝置的製造方法，其中，該開口的頂部寬度大於該開口的底部寬度。
  6. 如請求項1所述的3D記憶裝置的製造方法，其中，該捕獲層的厚度從該下部向該上部逐漸增加。
  7. 如請求項1所述的3D記憶裝置的製造方法，其中，該阻擋層的形成方法包括：在該開口的該側壁上形成基層；以及對該基層執行氧化製程，其中，通過該氧化製程將該基層氧化為該阻擋層。
  8. 如請求項1所述的3D記憶裝置的製造方法，更包括：在該開口中形成穿隧層，其中，該穿隧層形成於位在該開口中的該捕獲層上；以及在該開口中形成半導體層，其中，該半導體層在該襯底的該厚度方向上延伸，且該半導體層在該水平方向上被該穿隧層、該捕獲層和該阻擋層圍繞。
  9. 如請求項8所述的3D記憶裝置的製造方法，更包括：在該開口中形成填充層，其中，該填充層在該水平方向上被該半導體層、該穿隧層、該捕獲層和該阻擋層圍繞。
  10. 如請求項8所述的3D記憶裝置的製造方法，其中，該交替介電疊層包括在該襯底的該厚度方向上交替堆疊的複數個介電層和複數個犧牲層，且3D記憶裝置的製造方法更包括：在形成該半導體層的步驟之後用複數個導電層替換該等犧牲層以便形成交替導電/介電疊層。
  11. 如請求項1所述的3D記憶裝置的製造方法，其中，去除該捕獲層的該下部的一部分以減小該捕獲層的該下部的該厚度。
  12. 一種三維(3D)記憶裝置，包括：襯底；設置在該襯底上的交替導電/介電疊層；在該襯底的厚度方向上貫穿該交替導電/介電疊層的開口；設置在該開口中並且設置在該開口的側壁上的阻擋層；以及設置在該開口中並且設置在該阻擋層上的捕獲層，其中，該捕獲層包括：下部；以及設置在該下部上方的上部，其中，該上部在水平方向上的厚度大於該下部在該水平方向上的厚度，且該捕獲層的該下部的材料組成不同於該捕獲層的該上部的材料組成。
  13. 如請求項12所述的3D記憶裝置，其中，該上部在該水平方向上的該厚度與該下部在該水平方向上的該厚度之比值在自1.25至2的範圍內。
  14. 如請求項12所述的3D記憶裝置，其中，該捕獲層的該下部在該襯底的該厚度方向上設置在該捕獲層的該上部與該襯底之間。
  15. 如請求項12所述的3D記憶裝置，其中，該水平方向與該襯底的該厚度方向正交。
  16. 如請求項12所述的3D記憶裝置，其中，該開口的頂部寬度大於該開口的底部寬度。
  17. 如請求項12所述的3D記憶裝置，其中，該捕獲層的厚度從該下部向該上部逐漸增加。
  18. 如請求項12所述的3D記憶裝置，更包括：設置在該開口中並在該襯底的該厚度方向上延伸的半導體層，其中，該半導體層在該水平方向上被該捕獲層圍繞；以及設置在該半導體層和該捕獲層之間的穿隧層。
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