KR20220020357A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

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KR20220020357A
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layer
opening
thickness
trapping layer
lower portion
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KR1020227000936A
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치광 왕
레이 진
안 장
젠웨이 루
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) 메모리 디바이스 및 그 제조 방법이 제공된다. 이 방법은 다음의 단계들을 포함한다. 교번하는 유전체 스택이 기판 상에 형성된다. 기판의 두께 방향에서 교번하는 유전체 스택을 관통하는 개구가 형성된다. 개구의 측벽 상에 차단 층이 형성된다. 개구 내에 트래핑 층이 형성되고, 트래핑 층은 차단 층 상에 형성된다. 트래핑 층은 하부 부분 및 하부 부분 위에 배치되는 상부 부분을 포함한다. 수평 방향에서의 상부 부분의 두께는 수평 방향에서의 하부 부분의 두께보다 크다. 트래핑 층의 두께 분포는 3D 메모리 디바이스의 전기적 성능을 개선하기 위해 수정된다.

Description

3차원 메모리 디바이스 및 그 제조 방법
본 발명은 메모리 디바이스 및 그 제조 방법에 관한 것으로, 더 구체적으로는, 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀들은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 프로세스 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3차원(3D) 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로의 신호들 및 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다. 종래의 3D 메모리 아키텍처에서, 메모리 스트링들은 반도체 기판 상의 다중 층 스택 구조체(multiple layer stack structure)를 관통하는 채널 홀(channel hole)들에 형성된다. 메모리 스트링의 채널 층과 반도체 기판을 전기적으로 접속하기 위해 각각의 채널 홀의 하단에 에피택셜 구조체(epitaxial structure)가 형성된다. 그러나, 더 높은 저장 밀도를 위해 스택 구조체 내의 층들의 양이 증가하고 스택 구조체 내의 각각의 층이 더 얇아짐에 따라, 일부 문제들이 심각해지고 3D 메모리 디바이스의 전기적 성능 및 제조 수율에 영향을 미친다. 따라서, 3D 메모리 디바이스의 구조 및/또는 제조 프로세스들은 3D 메모리 디바이스의 전기적 성능 및/또는 제조 수율을 개선하기 위해 수정되어야 한다.
3차원(3D) 메모리 디바이스 및 그 제조 방법이 본 개시내용에 제공된다. 3D 메모리 디바이스의 전기적 성능을 개선하기 위해 트래핑(trapping) 층의 상부 부분의 두께는 트래핑 층의 하부 부분의 두께보다 더 크다.
본 개시내용의 실시예에 따르면, 3D 메모리 디바이스의 제조 방법이 제공된다. 이 제조 방법은 다음의 단계들을 포함한다. 교번하는 유전체 스택이 기판 상에 형성된다. 기판의 두께 방향에서 교번하는 유전체 스택을 관통하는 개구가 형성된다. 개구의 측벽 상에 차단 층이 형성된다. 개구 내에 트래핑 층이 형성되고, 트래핑 층은 차단 층 상에 형성된다. 트래핑 층은 하부 부분 및 하부 부분 위에 배치되는 상부 부분을 포함한다. 수평 방향에서의 상부 부분의 두께는 수평 방향에서의 하부 부분의 두께보다 크다.
일부 실시예들에서, 수평 방향에서의 하부 부분의 두께에 대한 수평 방향에서의 상부 부분의 두께의 비율은 1.5 이하이다.
일부 실시예들에서, 트래핑 층의 하부 부분은 기판의 두께 방향에서 트래핑 층의 상부 부분과 기판 사이에 배치된다.
일부 실시예들에서, 수평 방향은 기판의 두께 방향에 직교한다.
일부 실시예들에서, 개구의 상단 폭은 개구의 하단 폭보다 크다.
일부 실시예들에서, 트래핑 층의 두께는 하부 부분으로부터 상부 부분을 향해 점진적으로 증가한다.
일부 실시예들에서, 차단 층의 형성 방법은 다음의 단계들을 포함한다. 개구의 측벽 상에 베이스(base) 층이 형성된다. 베이스 층에 대해 산화 프로세스가 수행되고, 베이스 층은 산화 프로세스에 의해 산화되어 차단 층이 된다.
일부 실시예들에서, 3D 메모리 디바이스의 제조 방법은 다음의 단계들을 추가로 포함한다. 개구 내에 터널링 층이 형성된다. 터널링 층은 개구 내의 트래핑 층 상에 형성된다. 개구 내에 반도체 층이 형성된다. 반도체 층은 기판의 두께 방향에서 가늘고 길며(elongated), 반도체 층은 수평 방향에서 터널링 층, 트래핑 층, 및 차단 층에 의해 둘러싸인다.
일부 실시예들에서, 3D 메모리 디바이스의 제조 방법은 개구 내에 충전(filling) 층을 형성하는 단계를 추가로 포함한다. 충전 층은 수평 방향에서 반도체 층, 터널링 층, 트래핑 층, 및 차단 층에 의해 둘러싸인다.
일부 실시예들에서, 교번하는 유전체 스택은 기판의 두께 방향에서 교번하여 적층되는 유전체 층들과 희생 층들을 포함하고, 3D 메모리 디바이스의 제조 방법은 반도체 층을 형성하는 단계 후에 교번하는 전도성/유전체 스택을 형성하기 위해 희생 층들을 전도성 층들로 대체하는 단계를 추가로 포함한다.
일부 실시예들에서, 트래핑 층의 하부 부분의 재료 조성은 트래핑 층의 상부 부분의 재료 조성과 상이하다.
일부 실시예들에서, 트래핑 층의 하부 부분의 두께를 감소시키기 위해 트래핑 층의 하부 부분의 일부가 제거된다.
본 개시내용의 실시예에 따르면, 3D 메모리 디바이스가 제공된다. 3D 메모리 디바이스는 기판, 교번하는 전도성/유전체 스택, 개구, 차단 층, 및 트래핑 층을 포함한다. 교번하는 전도성/유전체 스택은 기판 상에 배치된다. 개구는 기판의 두께 방향에서 교번하는 전도성/유전체 스택을 관통한다. 차단 층은 개구 내에 배치되고 개구의 측벽 상에 배치된다. 트래핑 층은 개구 내에 배치되고 차단 층 상에 배치된다. 트래핑 층은 하부 부분 및 하부 부분 위에 배치되는 상부 부분을 포함한다. 수평 방향에서의 상부 부분의 두께는 수평 방향에서의 하부 부분의 두께보다 크다.
일부 실시예들에서, 수평 방향에서의 하부 부분의 두께에 대한 수평 방향에서의 상부 부분의 두께의 비율은 1.5 이하이다.
일부 실시예들에서, 트래핑 층의 하부 부분은 기판의 두께 방향에서 트래핑 층의 상부 부분과 기판 사이에 배치된다.
일부 실시예들에서, 수평 방향은 기판의 두께 방향에 직교한다.
일부 실시예들에서, 개구의 상단 폭은 개구의 하단 폭보다 크다.
일부 실시예들에서, 트래핑 층의 두께는 하부 부분으로부터 상부 부분을 향해 점진적으로 증가한다.
일부 실시예들에서, 3D 메모리 디바이스는 반도체 층 및 터널링 층을 추가로 포함한다. 반도체 층은 개구 내에 배치되고 기판의 두께 방향에서 가늘고 길다. 반도체 층은 수평 방향에서 트래핑 층에 의해 둘러싸인다. 터널링 층은 반도체 층과 트래핑 층 사이에 배치된다.
일부 실시예들에서, 트래핑 층의 하부 부분의 재료 조성은 트래핑 층의 상부 부분의 재료 조성과 상이하다.
본 개시내용의 다른 양태들은 본 개시내용의 설명, 청구항들, 및 도면들에 비추어 본 기술분야의 통상의 기술자에 의해 이해될 수 있다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면들 및 그림들에 예시되어 있는 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에 본 기술분야의 통상의 기술자에게 의심의 여지 없이 명백해질 것이다.
여기에 포함되어 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하며, 추가로, 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 만들고 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시내용의 실시예에 따른 3차원(3D) 메모리 디바이스를 예시하는 개략도이다.
도 2 내지 도 7은 본 개시내용의 실시예에 따른 3D 메모리 디바이스의 제조 방법을 예시하는 개략도이고, 여기서 도 3은 도 2에 후속하는 단계의 개략도이고, 도 4는 도 3에 후속하는 단계의 개략도이고, 도 5는 도 4에 후속하는 단계의 개략도이고, 도 6은 도 5에 후속하는 단계의 개략도이고, 도 7은 도 6에 후속하는 단계의 개략도이다.
도 8은 본 개시내용의 다른 실시예에 따른 3D 메모리 디바이스의 제조 방법을 예시하는 개략도이다.
도 9 및 도 10은 본 개시내용의 또 다른 실시예에 따른 3D 메모리 디바이스의 제조 방법을 예시하는 개략도이고, 여기서 도 10은 도 9에 후속하는 단계의 개략도이다.
구체적인 구성들 및 배열들이 논의되지만, 이는 단지 예시적인 목적으로만 행해진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고서 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "실시예", "일부 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조, 또는 특성을 포함할 필요는 없을 수 있다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 구문들이 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 실시예와 관련하여 특정 특징, 구조 또는 특성이 설명될 때, 명시적인 설명 여부에 관계없이 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 수행하는 것은 관련 기술분야의 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에서의 이용으로부터 이해될 수 있다. 예를 들어, 맥락에 적어도 부분적으로 의존하여, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 단수의 의미로 임의의 특징, 구조, 또는 특성을 설명하는 데 사용될 수 있거나 복수의 의미로 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수 있다. 유사하게, 맥락에 적어도 부분적으로 의존하여, "한", "하나", 또는 "그"와 같은 용어들은 또한 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 게다가, "~에 기초하여"라는 용어는 반드시 배타적 요인 세트를 전달하고자 의도된 것은 아님을 이해할 수 있고, 대신에, 맥락에 적어도 부분적으로 의존하여, 반드시 명시적으로 설명되지 않은 추가 요인들의 존재를 허용할 수 있다.
제1, 제2 등과 같은 용어들은 다양한 요소, 컴포넌트, 영역, 층 및/또는 섹션을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 요소, 컴포넌트, 영역, 층 및/또는 섹션은 이러한 용어들에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이러한 용어들은 하나의 요소, 컴포넌트, 영역, 층 및/또는 섹션을 다른 것과 구별하는 데만 사용된다. 따라서, 아래에서 논의되는 제1 요소, 컴포넌트, 영역, 층 또는 섹션은 본 개시내용의 교시를 벗어나지 않고서 제2 요소, 컴포넌트, 영역, 층 또는 섹션으로 지칭될 수 있다.
본 개시내용에서 "상에(on)" 및 "위에(above)" 및 "위쪽에(over)"의 의미는, "상에"가 어떤 것 "상에 직접"을 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층을 갖는 어떤 것 "상에"의 의미도 포함하고, "위에" 또는 "위쪽에"가 어떤 것 "위에" 또는 "위쪽에"의 의미를 의미할 뿐만 아니라 그 사이에 어떠한 중간 피처 또는 층도 없는 어떤 것 "위에" 또는 "위쪽에"(즉, 어떤 것 상에 직접)의 의미도 포함할 수 있도록 가장 넓은 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
추가로, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되는 바와 같은, 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 동작 시의 디바이스의 상이한 배향들을 포함하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 회전되거나 또는 다른 배향들에 있을 수 있으며), 본 명세서에서 사용된 공간적으로 상대적인 서술자들은 이에 따라 마찬가지로 해석될 수 있다.
용어 "형성하는(forming)" 또는 용어 "배치하는(disposing)"은 객체에 재료의 층을 적용하는 거동(behavior)을 설명하기 위해 이하에서 사용된다. 이러한 용어들은 열 성장, 스퍼터링, 증발, 화학 기상 퇴적, 에피택셜 성장, 전기도금 등을 포함하지만 이에 제한되지 않는 임의의 가능한 층 형성 기법들을 설명하도록 의도된다.
도 1을 참조한다. 도 1은 본 개시내용의 실시예에 따른 3차원(3D) 메모리 디바이스를 예시하는 개략도이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)가 이 실시예에서 제공된다. 3D 메모리 디바이스(100)는 기판(10), 교번하는 전도성/유전체 스택(S2), 개구(예컨대 도 1에 도시된 제1 개구(OP1)), 차단 층(22), 및 트래핑 층(24)을 포함한다. 교번하는 전도성/유전체 스택(S2)은 기판(10) 상에 배치된다. 제1 개구(OP1)는 기판(10)의 두께 방향(예컨대 도 1에 도시된 수직 방향(D1))에서 교번하는 전도성/유전체 스택(S2)을 관통한다. 차단 층(22)은 제1 개구(OP1) 내에 배치되고 제1 개구(OP1)의 측벽 상에 배치된다. 트래핑 층(24)은 제1 개구(OP1) 내에 배치되고 차단 층(22) 상에 배치된다. 트래핑 층(24)은 하부 부분(24A) 및 상부 부분(24B)을 포함하고, 트래핑 층(24)의 상부 부분(24B)은 수직 방향(D1)에서 트래핑 층(24)의 하부 부분(24A) 위에 배치된다. 수평 방향(D2)에서의 상부 부분(24B)의 두께(예컨대 도 1에 도시된 제2 두께(TK2))는 수평 방향(D2)에서의 하부 부분(24A)의 두께(예컨대 도 1에 도시된 제1 두께(TK1))보다 크다. 트래핑 층(24)의 하부 부분(24A)은 수직 방향(D1)에서 트래핑 층(24)의 상부 부분(24B)과 기판(10) 사이에 배치될 수 있다. 일부 실시예들에서, 차단 층(22)은 제1 개구(OP1)의 내부 측벽 상에 등각으로 배치될 수 있고, 트래핑 층(24)은 3D 메모리 디바이스(100)의 전기적 성능을 개선시키기 위해 상이한 두께 분포로 차단 층(22) 상에 배치될 수 있다.
일부 실시예들에서, 수평 방향(D2)은 기판(10)의 상단 표면에 평행할 수 있고, 수평 방향(D2)은 기판(10)의 두께 방향(예를 들어, 수직 방향(D1))에 직교할 수 있다. 일부 실시예들에서, 3D 메모리 디바이스(100)는 터널링 층(26) 및 반도체 층(30)을 추가로 포함할 수 있다. 터널링 층(26)은 제1 개구(OP1) 내에 배치되고 트래핑 층(24) 상에 등각으로 배치될 수 있다. 반도체 층(30)은 제1 개구(OP) 내에 배치되고 수직 방향(D1)에서 실질적으로 가늘고 길 수 있다. 반도체 층(30)은 수평 방향(D2)에서 터널링 층(26), 트래핑 층(24), 및 차단 층(22)에 의해 둘러싸일 수 있다. 터널링 층(26)은 반도체 층(30)과 트래핑 층(24) 사이에 배치될 수 있고, 트래핑 층(24)은 터널링 층(26)과 차단 층(22) 사이에 배치될 수 있다. 일부 실시예들에서, 반도체 층(30), 터널링 층(26), 트래핑 층(24), 및 차단 층(22)은 수직 방향(D1)에서 교번하는 전도성/유전체 스택(S2)을 관통하는 NAND 스트링의 부분들로서 간주될 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 제1 개구(OP1)는 수직 방향(D1)에서 가늘고 긴 원통 형상을 가질 수 있고, 반도체 층(30), 터널링 층(26), 트래핑 층(24), 및 차단 층(22)은 제1 개구(OP1)의 중심으로부터 제1 개구(OP1)의 측벽을 향해 이 순서로 방사상으로 배열될 수 있다. 따라서, 위에서 설명한 제1 두께(TK1) 및 제2 두께(TK2)는 수평 방향(D2)에서 차단 층(22)과 터널링 층(26) 사이에 개재된 하부 부분(24A)의 두께 및 수평 방향(D2)에서 차단 층(22)과 터널링 층(26) 사이에 개재된 상부 부분(24B)의 두께로서 간주될 수 있다.
일부 실시예들에서, 교번하는 전도성/유전체 스택(S2)은 수직 방향(D1)에서 교번하여 적층되는 유전체 층들(12)과 전도성 층들(50)을 포함할 수 있다. 교번하는 전도성/유전체 스택(S2) 내의 전도성 층들(50)의 적어도 일부는 메모리 유닛에서의 게이트 구조체로서 사용될 수 있고, 메모리 유닛은 수평 방향(D2)에서 전도성 층(50)에 의해 둘러싸인 차단 층(22)의 일부, 트래핑 층(24)의 일부, 터널링 층(26)의 일부, 및 반도체 층(30)의 일부를 포함할 수 있다. 다시 말해서, 3D 메모리 디바이스(100)는 수직 방향(D1)에서 적층된 복수의 메모리 유닛들을 포함할 수 있다.
일부 실시예들에서, 제1 개구(OP1)의 상단 폭은 제1 개구(OP1)의 하단 폭보다 클 수 있다. 다시 말해서, 제1 개구(OP1)는 상대적으로 더 큰 상부 부분과 상대적으로 더 작은 하부 부분을 갖는 원통 형상을 가질 수 있다. 상대적으로 하부의 전도성 층(50)에 의해 둘러싸인 차단 층(22), 트래핑 층(24), 터널링 층(26), 및 반도체 층(30)의 체적은 제1 개구(OP1)의 형상 때문에 상대적으로 상부의 전도성 층(50)에 의해 둘러싸인 차단 층(22), 트래핑 층(24), 터널링 층(26), 및 반도체 층(30)의 체적보다 작을 수 있고, 하부 메모리 유닛의 전기적 특성들은 상부 메모리 유닛의 전기적 특성들과 상이할 수 있다. 예를 들어, 하부 메모리 유닛들의 초기 임계 전압(Vt) 시프트가 상대적으로 더 나쁘고 마진이 상대적으로 더 좁으며, 그에 따라 하부 메모리 유닛들의 프로그래밍/소거 변경이 상부 메모리 유닛들의 프로그래밍/소거 변경보다 더 나쁘다. 하부 메모리 유닛들에 대해 상대적으로 더 적은 트래핑된 전하들이 요구되기 때문에 하부 메모리 유닛들에서의 트래핑 층(24)의 두께를 감소시킴으로써 하부 메모리 유닛들의 유지(retention) 특성(예컨대 전하 트래핑 능력)이 개선될 수 있다. 따라서, 3D 메모리 디바이스(100)의 전체적인 전기적 성능은 상대적으로 더 두꺼운 상부 부분 및 상대적으로 더 얇은 하부 부분을 갖는 트래핑 층(24)에 의해 개선될 수 있다. 일부 실시예들에서, 트래핑 층(24)의 두께는 하부 부분(24A)으로부터 상부 부분(24B)을 향해 점진적으로 증가할 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 수평 방향(D2)에서의 하부 부분(24A)의 제1 두께(TK1)에 대한 수평 방향(D2)에서의 상부 부분(24B)의 제2 두께(TK2)의 비율은 1.25 내지 2의 범위일 수 있으며, 이는 트래핑 층(24)의 하부 부분(24A)의 제1 두께(TK1)가 요구되는 기능을 제공하기 위해 여전히 특정 범위 내에서 유지되어야 하기 때문이다.
일부 실시예들에서, 트래핑 층(24)의 하부 부분(24A)의 재료 조성은 하부 메모리 유닛들의 유지 특성을 더 개선하기 위해 트래핑 층(24)의 상부 부분(24B)의 재료 조성과 상이할 수 있다. 예를 들어, 트래핑 층(24)이 실리콘 질화물을 포함할 때, 트래핑 층(24)의 하부 부분(24A)에서의 질소 대 실리콘의 비율(N/Si)은 트래핑 층(24)을 형성하는 프로세스를 수정함으로써 트래핑 층(24)의 상부 부분(24B)에서보다 더 낮을 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 트래핑 층(24)을 형성하기 위한 노(furnace) 프로세스의 프로세스 파라미터들은 상이한 N/Si 비율들을 갖는 트래핑 층(24)을 형성하도록 수정될 수 있다. 예를 들어, 실란(SiH4)을 도입하는 시간 및/또는 질소(N2) 퍼지(purge) 시간을 수정하여, 상대적으로 낮은 N/Si 비율(예를 들어, 약 1.05 내지 1.15)을 갖는 하부 부분(24A) 및 상대적으로 높은 N/Si 비율(예를 들어, 약 1.23)을 갖는 상부 부분(24B)을 형성할 수 있지만, 이에 제한되지 않는다.
일부 실시예들에서, 3D 메모리 디바이스(100)는 에피택셜 층(20), 충전 층(32), 전도성 구조체(34), 및 캡 층(40)을 추가로 포함할 수 있다. 에피택셜 층(20)은 제1 개구(OP1)의 하단에 배치될 수 있고, 에피택셜 층(20)의 일부는 기판(10) 내에 배치될 수 있다. 일부 실시예들에서, 차단 층(22)의 하단 부분, 트래핑 층(24)의 하단 부분, 및 터널링 층(26)의 하단 부분은 수직 방향(D1)에서 적층되고 에피택셜 층(20) 상에 배치될 수 있다. 따라서, 에피택셜 층(20)은 수직 방향(D1)에서 차단 층(22)과 기판(10) 사이에 배치될 수 있다. 일부 실시예들에서, 제2 개구(OP2)는 수직 방향(D1)에서 차단 층(22)의 하단 부분, 트래핑 층(24)의 하단 부분, 및 터널링 층(26)의 하단 부분을 관통하여 에피택셜 층(20)의 일부를 노출시킬 수 있다. 반도체 층(30)은 제2 개구(OP2) 내에 부분적으로 배치되어 에피택셜 층(20)과 접촉하여 직접 전기적으로 접속될 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 에피택셜 층(20)은 NAND 메모리 구조체에서의 BSG(bottom select gate) 트랜지스터의 채널 구조체로서 간주될 수 있고, 반도체 층(30)은 에피택셜 층(20)을 통해 기판(10) 내의 도핑된 웰(doped well)(도시되지 않음)에 전기적으로 접속될 수 있지만, 이에 제한되지 않는다. 충전 층(32)은 제1 개구(OP1) 내에 배치되고 수평 방향(D2)에서 반도체 층(30)에 의해 둘러싸일 수 있다. 하나 이상의 공극(air void)(V)이 충전 층(32) 내에 배치될 수 있지만, 이에 제한되지 않는다. 전도성 구조체(34)는 제1 개구(OP1) 내에 배치되어 충전 층(32) 위에 배치될 수 있고, 전도성 구조체(34)는 반도체 층(30)과 직접 접속될 수 있지만, 이에 제한되지 않는다. 캡 층(40)은 수직 방향(D1)에서 교번하는 전도성/유전체 스택(S2), 차단 층(22), 트래핑 층(24), 터널링 층(26), 반도체 층(30), 및 전도성 구조체(34)를 덮을 수 있다. 일부 실시예들에서, 비트 라인 구조체(도시되지 않음)는 캡 층(40)을 관통하여 전도성 구조체(34)를 통해 NAND 스트링과 전기적으로 접속될 수 있지만, 이에 제한되지 않는다.
도 2 내지 도 7 및 도 1을 참조한다. 도 2 내지 도 7은 이 실시예에서의 3D 메모리 디바이스의 제조 방법을 예시하는 개략도들이다. 여기서 도 3은 도 2에 후속하는 단계의 개략도이고, 도 4는 도 3에 후속하는 단계의 개략도이고, 도 5는 도 4에 후속하는 단계의 개략도이고, 도 6은 도 5에 후속하는 단계의 개략도이고, 도 7은 도 6에 후속하는 단계의 개략도이고, 도 1은 도 7에 후속하는 단계의 개략도로서 간주될 수 있다. 3D 메모리 디바이스(100)의 제조 방법은 다음의 단계들을 포함할 수 있지만 이에 제한되지 않는다. 도 2에 도시된 바와 같이, 기판(10)이 제공되고, 기판(10) 상에 교번하는 유전체 스택(S1)이 형성될 수 있다. 일부 실시예들에서, 기판(10)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 갈륨 질화물(GaN), 인듐 인화물(InP), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator)(SOI), 게르마늄 온 인슐레이터(germanium on insulator)(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있다. 일부 실시예들에서, 교번하는 유전체 스택(S1)은 수직 방향(D1)에서 교번하여 적층된 복수의 유전체 층들(12)과 복수의 희생 층들(14)을 포함할 수 있지만, 이에 제한되지 않는다. 교번하는 유전체 스택(S1)에서의 유전체 층들(12)과 희생 층들(14)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다. 유전체 층(12)의 재료 조성은 후속 프로세스들에서 요구되는 에칭 선택성을 제공하기 위해 희생 층(14)의 재료 조성과 상이할 수 있다. 예를 들어, 유전체 층들(12) 각각은 실리콘 산화물 층일 수 있고, 희생 층들(14) 각각은 실리콘 질화물 층일 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 교번하는 유전체 스택(S1)에서의 유전체 층들(12)과 희생 층들(14)의 총 개수는 32 또는 64일 수 있지만, 이에 제한되지 않는다.
후속해서, 기판(10)의 두께 방향(즉, 수직 방향(D1))에서 교번하는 유전체 스택(S1)을 관통하는 제1 개구(OP1)가 형성된다. 일부 실시예들에서, 3D 메모리 디바이스의 평면도에서 제1 개구(OP1)의 형상은 원형, 직사각형, 또는 다른 적절한 폐쇄 형상들일 수 있다. 일부 실시예들에서, 포토리소그래픽 프로세스에 의해 복수의 제1 개구들(OP1)이 형성될 수 있고, 제1 개구(OP1)에 의해 기판(10)의 일부가 노출될 수 있고, 제1 개구(OP1)를 형성하는 단계에 의해 기판(10)의 일부가 제거될 수 있다. 따라서, 제1 개구(OP1)의 하단 표면은 수직 방향(D1)에서 기판(10)의 상단 표면보다 낮을 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 위에서 설명한 포토리소그래픽 프로세스의 에칭 특성, 교번하는 유전체 스택(S1)에서의 유전체 층들(12)과 희생 층들(14)의 총 개수, 교번하는 유전체 스택(S1)의 두께, 및/또는 제1 개구(OP1)의 높은 종횡비 때문에 제1 개구(OP1)의 상단 폭(W2)은 제1 개구(OP1)의 하단 폭(W1)보다 클 수 있다. 다시 말해서, 제1 개구(OP1)의 측벽(SW)은 경사질 수 있고 제1 개구(OP1)의 측벽(SW)과 기판(10)의 상단 표면 사이의 끼인각은 90도가 아닐 수 있지만, 이에 제한되지 않는다.
도 2 내지 도 4에 도시된 바와 같이, 에피택셜 층(20)은 제1 개구(OP1) 내에 형성될 수 있고, 그 후 차단 층(22)은 수직 방향(D1)에서 에피택셜 층(20) 위에 형성되고 제1 개구(OP1)의 측벽(SW) 상에 형성될 수 있다. 일부 실시예들에서, 에피택셜 층(20)은 선택적 에피택셜 성장(selective epitaxial growth, SEG) 프로세스에 의해 제1 개구(OP1) 내에 형성된 폴리실리콘 층일 수 있고, 에피택셜 층(20)은 제1 개구(OP1)에 의해 노출된 기판(10)의 표면에서 성장할 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서 에피택셜 층(20)은 다른 적합한 에피택셜 재료들을 포함할 수 있고/있거나 다른 적합한 프로세스들에 의해 형성될 수 있다. 또한, 차단 층(22)의 형성 방법은 제1 개구(OP1)의 측벽(SW) 상에 베이스 층(21)을 형성하는 단계 및 베이스 층(21)에 대해 산화 프로세스(91)를 수행하는 단계를 포함할 수 있고, 산화 프로세스(91)에 의해 베이스 층(21)이 산화되어 차단 층(22)이 될 수 있다. 베이스 층(21)은 질화물 층(예컨대, 실리콘 질화물 층) 또는 다른 적합한 유전체 재료들을 포함할 수 있고, 베이스 층(21)은 퇴적 프로세스, 예컨대 원자 층 퇴적(atomic layer deposition, ALD) 프로세스, 화학 기상 퇴적(chemical vapor deposition, CVD) 프로세스, 또는 다른 적합한 막 형성 프로세스들에 의해 형성될 수 있다. 산화 프로세스(91)는 ISSG(in-situ steam generation) 프로세스, 열 산화 프로세스, 또는 다른 적합한 산화 접근법들을 포함할 수 있다. 따라서, 차단 층(22)은 산화물 층을 포함할 수 있지만, 이에 제한되지 않는다. 그러나, 본 개시내용에서의 차단 층(22)의 형성 방법은 위에서 설명한 방법에 제한되지 않고, 다른 적합한 접근법들 및/또는 다른 적합한 차단 재료들이 또한 본 개시내용에서의 차단 층(22)을 형성하는 데 사용될 수 있다. 예를 들어, 일부 실시예들에서, 차단 층(22)은 ALD 프로세스와 같은 퇴적 프로세스에 의해 제1 개구(OP1)의 측벽(SW) 및 에피택셜 층(20) 상에 직접 형성된 산화물 층을 포함할 수 있다. 일부 실시예들에서, 베이스 층(21)은 산화물 층 및 산화물 층 상에 배치된 질화물 층을 포함할 수 있고, 베이스 층(21)에서의 질화물 층은 산화 프로세스(91)에 의해 산화되어 차단 층(22)을 형성할 수 있다.
도 5에 도시한 바와 같이, 트래핑 층(24)은 그 후 제1 개구(OP1) 내에 형성되고, 트래핑 층(24)은 차단 층(22) 상에 형성된다. 트래핑 층(24)은 하부 부분(24A) 및 수직 방향(D1)에서 하부 부분(24A) 위에 배치된 상부 부분(24B)을 포함하고, 수평 방향(D2)에서의 상부 부분(24B)의 제2 두께(TK2)는 수평 방향(D2)에서의 하부 부분(24A)의 제1 두께(TK1)보다 클 수 있다. 일부 실시예들에서, 트래핑 층(24)은 ALD 프로세스, CVD 프로세스, 또는 다른 적합한 막 형성 프로세스들과 같은 퇴적 프로세스에 의해 형성될 수 있고, 트래핑 층(24)은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 재료들의 하나 이상의 막을 포함할 수 있다. 트래핑 층(24)의 하부 부분(24A)은 수직 방향(D1)에서 트래핑 층(24)의 상부 부분(24B)과 기판(10) 사이에 위치될 수 있다. 일부 실시예들에서, 차단 층(22)은 제1 개구(OP1)의 측벽 상에 등각으로 형성될 수 있고, 트래핑 층(24)은 트래핑 층(24)을 형성하기 위한 퇴적 프로세스의 프로세스 파라미터들을 수정함으로써 상이한 두께 분포로 차단 층(22) 상에 형성될 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 상이한 두께 분포를 갖는 트래핑 층(24)은 또한 다른 적절한 접근법들에 의해 형성될 수 있다. 일부 실시예들에서, 트래핑 층(24)의 두께는 특히 퇴적 프로세스의 프로세스 파라미터들을 수정함으로써 상이한 두께 분포를 갖는 트래핑 층(24)이 형성될 때 하부 부분(24A)으로부터 상부 부분(24B)을 향해 점진적으로 증가될 수 있지만, 이에 제한되지 않는다.
도 6에 도시된 바와 같이, 터널링 층(26)은 후속하여 제1 개구(OP1) 내에 형성될 수 있고, 터널링 층(26)은 제1 개구(OP1) 내의 트래핑 층(24) 상에 형성될 수 있다. 일부 실시예들에서, 터널링 층(26)은 ALD 프로세스, CVD 프로세스, 또는 다른 적합한 막 형성 프로세스들과 같은 퇴적 프로세스에 의해 형성될 수 있고, 터널링 층(26)은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다.
도 6 및 도 7에 도시된 바와 같이, 수직 방향(D1)에서 차단 층(22)의 하단 부분, 트래핑 층(24)의 하단 부분, 및 터널링 층(26)의 하단 부분을 관통하여 에피택셜 층(20)의 일부를 노출시키는 제2 개구(OP2)가 형성될 수 있다. 반도체 층(30)은 제2 개구(OP2)를 형성하는 단계 후에 제1 개구(OP1) 내에 형성될 수 있다. 반도체 층(30)은 수직 방향(D1)에서 가늘고 길 수 있으며, 반도체 층(30)은 수평 방향(D2)에서 터널링 층(26), 트래핑 층(24), 및 차단 층(22)에 의해 둘러싸일 수 있다. 반도체 층(30)은 터널링 층(26) 상에 부분적으로 형성되고 제2 개구(OP2) 내에 부분적으로 형성되어 에피택셜 층(20)과 접촉하여 직접 전기적으로 접속될 수 있다.
충전 층(32) 및 전도성 구조체(34)는 반도체 층(30)을 형성하는 단계 후에 형성될 수 있다. 충전 층(32)은 수평 방향(D2)에서 반도체 층(30), 터널링 층(26), 트래핑 층(24), 및 차단 층(22)에 의해 둘러싸일 수 있다. 일부 실시예들에서, 반도체 층(30)은 비정질 실리콘, 폴리실리콘, 또는 다른 적합한 반도체 재료들을 포함할 수 있고, 충전 층(32)은 산화물 또는 다른 적합한 절연 재료들을 포함할 수 있지만, 이에 제한되지 않는다. 전도성 구조체(34)는 충전 층(32) 위의 리세스 상에 형성될 수 있고, 전도성 구조체(34)는 폴리실리콘 또는 다른 적절한 전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 터널링 층(26)은 전자 전하들(전자들 또는 정공들)을 터널링하는 데 사용될 수 있다. 반도체 층(30)으로부터의 전자들 또는 정공들은 터널링 층(26)을 통해 트래핑 층(24)에 터널링할 수 있고, 트래핑 층(24)은 메모리 동작을 위한 전자 전하들(전자들 또는 정공들)을 저장하기 위해 사용될 수 있지만, 이에 제한되지 않는다.
도 7 및 도 1에 도시된 바와 같이, 후속하여, 교번하는 유전체 스택(S1)에서의 희생 층들(14)이 전도성 층들(50)로 대체되어 교번하는 전도성/유전체 스택(S2)을 형성할 수 있다. 다시 말해서, 전도성 층들(50)은 반도체 층(30)을 형성하는 단계 후에 형성될 수 있다. 일부 실시예들에서, 캡 층(40)은 희생 층들(14)을 전도성 층들(50)로 대체하는 단계 이전에 교번하는 유전체 스택(S1)을 덮도록 형성될 수 있지만, 이에 제한되지 않는다. 전도성 층들(50)은 텅스텐, 코발트, 구리, 알루미늄, 도핑된 실리콘, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 캡 층(40)은 실리콘 산화물 층과 같은 산화물 층, 또는 다른 적합한 절연 재료들을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(도시되지 않음)이 수평 방향(D2)에서 전도성 층(50)과 차단 층(22) 사이에 형성될 수 있지만, 이에 제한되지 않는다.
다음의 설명은 본 개시내용의 상이한 실시예들을 상세히 설명할 것이다. 설명을 단순화하기 위해, 다음의 실시예들 각각에서 동일한 컴포넌트들은 동일한 심벌들로 표시된다. 실시예들 사이의 차이들을 더 쉽게 이해할 수 있도록, 다음의 설명에서는 상이한 실시예들 사이의 차이들을 상세히 설명할 것이고 동일한 특징들은 중복 설명되지 않을 것이다.
도 8 및 도 6 내지 도 7을 참조한다. 도 8은 본 개시내용의 다른 실시예에 따른 3D 메모리 디바이스의 제조 방법을 예시하는 개략도이고, 도 6은 도 8에 후속하는 단계의 개략도로서 간주될 수 있다. 도 8 및 도 6 내지 도 7에 도시된 바와 같이, 일부 실시예들에서, 차단 층(22)의 일부, 트래핑 층(24)의 일부, 및 터널링 층(26)의 일부는 제1 개구(OP1) 외부에 형성될 수 있다. 반도체 층(30)을 형성하는 단계 전에, 제1 개구(OP1) 외부의 차단 층(22)의 일부, 트래핑 층(24)의 일부, 및 터널링 층(26)의 일부를 제거하는 프로세스(예컨대 화학 기계적 연마 프로세스)가 수행될 수 있다. 일부 실시예들에서, 제1 개구(OP1) 외부의 차단 층(22)의 일부, 제1 개구(OP1) 외부의 트래핑 층(24)의 일부, 및 제1 개구(OP1) 외부의 터널링 층(26)의 일부는 또한 일부 고려사항들에 따라 상이한 단계들에 의해 제거될 수 있다. 예를 들어, 트래핑 층(24)을 형성하는 단계 전에 제1 개구(OP1) 외부의 차단 층(22)의 일부가 제거될 수 있고, 터널링 층(26)을 형성하는 단계 전에 제1 개구(OP1) 외부의 트래핑 층(24)의 일부가 제거될 수 있지만, 이에 제한되지 않는다. 그러나, 동일한 제거 단계에 의해 제1 개구(OP1) 외부의 차단 층(22)의 일부, 트래핑 층(24)의 일부, 및 터널링 층(26)의 일부를 제거함으로써, 트래핑 층(24) 및/또는 차단 층(22)의 막 품질에 대한 제거 단계들(예컨대 CMP 프로세스들)의 영향이 감소될 수 있다.
도 9 및 도 10을 참조한다. 도 9 및 도 10은 본 개시내용의 또 다른 실시예에 따른 3D 메모리 디바이스의 제조 방법을 예시하는 개략도들이고, 도 10은 도 9에 후속하는 단계의 개략도이다. 도 9에 도시된 바와 같이, 트래핑 층(24)은 차단 층(22) 상에 등각으로 형성될 수 있고, 수평 방향(D2)에서의 상부 부분(24B)의 제2 두께(TK2)는 수평 방향(D2)에서의 하부 부분(24A)의 제1 두께(TK1)와 실질적으로 동일할 수 있으며, 이는 트래핑 층(24)이 차단 층(22) 상에만 형성되기 때문이다. 도 9 및 도 10에 도시한 바와 같이, 트래핑 층(24)의 하부 부분(24A)의 제1 두께(TK1)를 감소시키기 위해 트래핑 층(24)의 하부 부분(24A)의 일부가 제거될 수 있다. 일부 실시예들에서, 트래핑 층(24)의 상부 부분(24B)을 덮는 마스크 층(60)이 형성될 수 있고, 패턴(60)을 형성하는 단계 후에 트래핑 층(24)의 하부 부분(24A)을 얇게 하기 위해 트래핑 층(24)의 하부 부분(24A)에 대해 에칭 프로세스(92)가 수행될 수 있다. 일부 실시예들에서, 에칭 프로세스(92)는 등방성 에칭 프로세스(예컨대, 습식 에칭 프로세스) 또는 트래핑 층(24)의 하부 부분(24A)을 얇게 할 수 있는 다른 적합한 접근법들을 포함할 수 있다. 마스크 층(60)은 에칭 프로세스(92) 후에 그리고 위에서 설명한 터널링 층을 형성하는 단계 전에 제거될 수 있다. 일부 실시예들에서, 마스크 층(60)은 에칭 프로세스(92) 전에 트래핑 층(24)의 상부 부분(24B) 및 트래핑 층(24)의 하부 부분(24A)을 덮도록 형성될 수 있고, 하부 부분(24A) 상에 형성된 마스크 층(60)의 부분은 마스크 층(60)의 스텝 커버리지(step coverage)를 수정함으로써 상부 부분(24B) 상에 형성된 마스크 층(60)의 부분보다 얇을 수 있다. 하부 부분(24A) 상에 형성된 상대적으로 더 얇은 마스크 층(60)은 에칭 프로세스(92)에 의해 에칭 및 제거될 수 있고 상부 부분(24B) 상에 형성된 상대적으로 더 두꺼운 더 얇은 마스크 층(60)은 에칭 프로세스(92) 동안 트래핑 층(24)의 상부 부분(24B)을 덮은 채로 남을 수 있고, 트래핑 층(24)의 하부 부분(24A)의 일부는 하부 부분(24A) 상에 형성된 마스크 층(60)이 에칭 프로세스(92)에 의해 제거된 후에 트래핑 층(24)의 하부 부분(24A)의 제1 두께(TK1)를 감소시키기 위해 제거될 수 있다.
위의 설명들을 요약하면, 본 개시내용에 따른 3D 메모리 디바이스 및 그 제조 방법에서, 3D 메모리 디바이스의 전기적 성능을 개선하기 위해 트래핑 층의 상부 부분의 두께는 트래핑 층의 하부 부분의 두께보다 더 크다. 하부 메모리 유닛들에 대해 상대적으로 더 적은 트래핑된 전하들이 요구되기 때문에 하부 메모리 유닛들에서의 트래핑 층의 두께를 감소시킴으로써 하부 메모리 유닛들의 유지 특성(예컨대 전하 트래핑 능력)이 개선될 수 있다. 따라서, 3D 메모리 디바이스의 전체적인 전기적 성능은 상대적으로 더 두꺼운 상부 부분 및 상대적으로 더 얇은 하부 부분을 갖는 트래핑 층에 의해 개선될 수 있다.
본 기술분야의 통상의 기술자들은 본 발명의 교시를 유지하면서 본 디바이스 및 방법의 수많은 수정들 및 변경들이 이루어질 수 있다는 것을 쉽게 알 수 있을 것이다. 따라서, 위의 개시내용은 첨부된 청구항들의 경계 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 3차원(3D) 메모리 디바이스의 제조 방법으로서,
    기판 상에 교번하는 유전체 스택(alternating dielectric stack)을 형성하는 단계;
    상기 기판의 두께 방향에서 상기 교번하는 유전체 스택을 관통하는 개구를 형성하는 단계;
    상기 개구의 측벽 상에 차단 층을 형성하는 단계; 및
    상기 개구 내에 트래핑(trapping) 층을 형성하는 단계
    를 포함하고,
    상기 트래핑 층은 상기 차단 층 상에 형성되고, 상기 트래핑 층은:
    하부 부분; 및
    상기 하부 부분 위에 배치되는 상부 부분을 포함하고, 수평 방향에서의 상기 상부 부분의 두께는 상기 수평 방향에서의 상기 하부 부분의 두께보다 큰, 3D 메모리 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 수평 방향에서의 상기 하부 부분의 두께에 대한 상기 수평 방향에서의 상기 상부 부분의 두께의 비율은 1.25 내지 2의 범위인, 3D 메모리 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 트래핑 층의 하부 부분은 상기 기판의 두께 방향에서 상기 트래핑 층의 상부 부분과 상기 기판 사이에 배치되는, 3D 메모리 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 수평 방향은 상기 기판의 두께 방향에 직교하는, 3D 메모리 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 개구의 상단 폭은 상기 개구의 하단 폭보다 큰, 3D 메모리 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 트래핑 층의 두께는 상기 하부 부분으로부터 상기 상부 부분을 향해 점진적으로 증가하는, 3D 메모리 디바이스의 제조 방법.
  7. 제1항에 있어서, 상기 차단 층의 형성 방법은:
    상기 개구의 측벽 상에 베이스(base) 층을 형성하는 단계; 및
    상기 베이스 층에 대해 산화 프로세스를 수행하는 단계를 포함하고, 상기 베이스 층은 상기 산화 프로세스에 의해 산화되어 상기 차단 층이 되는, 3D 메모리 디바이스의 제조 방법.
  8. 제1항에 있어서,
    상기 개구 내에 터널링 층을 형성하는 단계 - 상기 터널링 층은 상기 개구 내의 상기 트래핑 층 상에 형성됨 - ; 및
    상기 개구 내에 반도체 층을 형성하는 단계 - 상기 반도체 층은 상기 기판의 두께 방향에서 가늘고 길며(elongated), 상기 반도체 층은 상기 수평 방향에서 상기 터널링 층, 상기 트래핑 층, 및 상기 차단 층에 의해 둘러싸임 - 를 추가로 포함하는, 3D 메모리 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 개구 내에 충전(filling) 층을 형성하는 단계를 추가로 포함하고, 상기 충전 층은 상기 수평 방향에서 상기 반도체 층, 상기 터널링 층, 상기 트래핑 층, 및 상기 차단 층에 의해 둘러싸이는, 3D 메모리 디바이스의 제조 방법.
  10. 제8항에 있어서, 상기 교번하는 유전체 스택은 상기 기판의 두께 방향에서 교번하여 적층되는 유전체 층들과 희생 층들을 포함하고, 상기 3D 메모리 디바이스의 제조 방법은:
    상기 반도체 층을 형성하는 단계 후에 교번하는 전도성/유전체 스택을 형성하기 위해 상기 희생 층들을 전도성 층들로 대체하는 단계를 추가로 포함하는, 3D 메모리 디바이스의 제조 방법.
  11. 제1항에 있어서, 상기 트래핑 층의 하부 부분의 재료 조성은 상기 트래핑 층의 상부 부분의 재료 조성과 상이한, 3D 메모리 디바이스의 제조 방법.
  12. 제1항에 있어서, 상기 트래핑 층의 하부 부분의 두께를 감소시키기 위해 상기 트래핑 층의 하부 부분의 일부가 제거되는, 3D 메모리 디바이스의 제조 방법.
  13. 3차원(3D) 메모리 디바이스로서,
    기판;
    상기 기판 상에 배치되는 교번하는 전도성/유전체 스택(alternating conductive/dielectric stack);
    상기 기판의 두께 방향에서 상기 교번하는 전도성/유전체 스택을 관통하는 개구;
    상기 개구 내에 배치되고 상기 개구의 측벽 상에 배치되는 차단 층; 및
    상기 개구 내에 배치되고 상기 차단 층 상에 배치되는 트래핑 층
    을 포함하고, 상기 트래핑 층은:
    하부 부분; 및
    상기 하부 부분 위에 배치되는 상부 부분을 포함하고, 수평 방향에서의 상기 상부 부분의 두께는 상기 수평 방향에서의 상기 하부 부분의 두께보다 큰, 3D 메모리 디바이스.
  14. 제13항에 있어서, 상기 수평 방향에서의 상기 하부 부분의 두께에 대한 상기 수평 방향에서의 상기 상부 부분의 두께의 비율은 1.25 내지 2의 범위인, 3D 메모리 디바이스.
  15. 제13항에 있어서, 상기 트래핑 층의 하부 부분은 상기 기판의 두께 방향에서 상기 트래핑 층의 상부 부분과 상기 기판 사이에 배치되는, 3D 메모리 디바이스.
  16. 제13항에 있어서, 상기 수평 방향은 상기 기판의 두께 방향에 직교하는, 3D 메모리 디바이스의 제조 방법.
  17. 제13항에 있어서, 상기 개구의 상단 폭은 상기 개구의 하단 폭보다 큰, 3D 메모리 디바이스.
  18. 제13항에 있어서, 상기 트래핑 층의 두께는 상기 하부 부분으로부터 상기 상부 부분을 향해 점진적으로 증가하는, 3D 메모리 디바이스.
  19. 제13항에 있어서,
    상기 개구 내에 배치되고 상기 기판의 두께 방향에서 가늘고 긴 반도체 층 - 상기 반도체 층은 상기 수평 방향에서 상기 트래핑 층에 의해 둘러싸임 - ; 및
    상기 반도체 층과 상기 트래핑 층 사이에 배치되는 터널링 층을 추가로 포함하는, 3D 메모리 디바이스.
  20. 제13항에 있어서, 상기 트래핑 층의 하부 부분의 재료 조성은 상기 트래핑 층의 상부 부분의 재료 조성과 상이한, 3D 메모리 디바이스.
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