KR101585616B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수직형 반도체 장치 및 그 제조 방법을 제공한다. 이 장치에서는 반도체 층 상에 차례로 적층된 복수의 게이트 패턴들과 게이트 층간절연 패턴들을 관통하여 상기 반도체 층과 접하는 활성기둥을 포함한다. 또한 상기 활성 기둥의 측면이 요철 구조를 가지며 둥근 측면 프로파일을 가진다. 또한 채널 영역에 해당되는 활성 기둥의 두께가 소오스/드레인 영역에 해당되는 활성 기둥의 두께보다 얇다. 이로써 센싱 마진이 향상되고 신뢰성있는 수직형 반도체 장치를 제공할 수 있다.
수직형 메모리 장치, 활성 기둥, 요철
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 수직형 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것 보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 수직형 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 수직형 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 층; 상기 반도체 층 상에 적층된 복수의 게이트 패턴들; 상기 게이트 패턴들 사이에 배치되는 게이트 층간 절연 패턴(inter-gate dielectrics)들; 상기 게이트 패턴들과 상기 게이트 층간 절연 패턴들을 관통하여 상기 반도체 층과 접하는 활성 기둥; 및 상기 활성기둥과 상기 게이트 패턴 사이에 개재되는 게이트 절연막을 포함하되, 상기 활성 기둥은 상기 게이트 절연막 및 상기 게이트 층간 절연 패턴과 접하는 활성 기둥 측면을 포함하되, 상기 활성 기둥 측면은 요철 구조를 가진다.
상기 게이트 절연막과 접하는 상기 활성 기둥 측면은 바람직하게는 라운드진 다.
상기 활성 기둥은 상기 활성 기둥 측면에 수직한 방향으로 상기 게이트 층간 절연 패턴에 인접한 제 1 기둥 두께와 상기 게이트 절연막에 인접한 제 2 기둥 두 께를 가지며, 상기 제 2 기둥 두께는 상기 제 1 기둥 두께보다 바람직하게는 얇을 수 있다.
상기 게이트 층간 절연 패턴은 상기 활성 기둥 측면에 수직한 방향으로 절연 수평 폭(insulation horizontal width)을 가지며, 상기 게이트 패턴은 상기 활성 기둥 측면에 수직한 방향으로 게이트 수평 폭(gate horizontal width)을 가지며, 상기 게이트 수평 폭은 바람직하게는 상기 절연 수평 폭보다 넓을 수 있다.
상기 게이트 패턴은 상기 절연 패턴들과 수직적으로 중첩되는 위치의 제 1 서브 게이트 패턴과 상기 활성 기둥과 수직적으로 중첩되는 위치의 제 2 서브 게이트 패턴을 포함하며, 상기 제 1 서브 게이트 패턴의 수직 두께는 상기 제 2 서브 게이트 패턴의 수직 두께보다 바람직하게는 얇을 수 있다.
상기 게이트 패턴은 상기 절연 패턴들과 수직적으로 중첩되는 위치의 제 1 서브 게이트 패턴과 상기 활성 기둥과 수직적으로 중첩되는 위치의 제 2 서브 게이트 패턴을 포함하며, 상기 제 1 서브 게이트 패턴의 수직 두께는 상기 제 2 서브 게이트 패턴의 수직 두께보다 바람직하게는 얇을 수 있다.
상기 활성 기둥에 인접한 상기 반도체 층의 상부 표면은 리세스될 수 있다.
상기 반도체 장치는, 상기 게이트 패턴들 중에 최하위층의 게이트 패턴과 상기 반도체 층 사이에 개재되는 식각 방지막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 반도체 층 내에서 상기 활성 기둥과 이격되도록 위치하는 제 1 불순물 주입 영역, 및 상기 반도체 층 내에서 상기 활성 기둥과 중첩되는 위치의 제 2 불순물 주입 영역을 더 포함할 수 있으며, 이때, 상기 제 1 불 순물 주입 영역에 도핑된 불순물의 도전형은 상기 제 2 불순물 주입 영역에 도핑된 불순물의 도전형과 다를 수 있다.
상기 반도체 장치는, 상기 게이트 절연막과 상기 게이트 패턴 사이에 개재되는 전하 트랩막(Charge trapping layer) 및 블로킹 절연막(blocking layer)을 더 포함할 수 있으며, 상기 전하트랩막과 상기 블로킹 절연막은 연장되어 상기 게이트 층간 절연 패턴과 상기 게이트 패턴 사이에 개재될 수 있다.
상기 활성 기둥은 컵(cup) 모양의 다결정 실리콘일 수 있다.
상기 게이트 패턴은 금속 함유막을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 층을 제공하는 단계; 상기 반도체 층 상에 희생막과 게이트 층간절연막(inter-gate dielectric layer)을 교대로 복수회에 걸쳐 적층하는 단계; 상기 절연막과 희생막을 패터닝하여 상기 반도체 층을 노출시키는 제 1 개구부를 형성하는 단계; 상기 제 1 개구부 안에 활성 기둥을 형성하는 단계; 상기 활성 기둥과 이격되는 위치에서 상기 희생막과 게이트 층간 절연막을 패터닝하여 상기 반도체 층을 노출시키는 제 2 개구부를 형성하는 단계; 상기 제 2 개구부를 통해 상기 희생막을 선택적으로 제거하여 상기 활성 기둥의 측면을 일부 노출시키는 게이트 형성 영역을 형성하는 단계; 상기 게이트 형성 영역에 노출된 활성 기둥의 측벽에 게이트 절연막을 형성하는 단계; 및 상기 게이트 형성 영역에 게이트 패턴과 상기 제 2 개구부 안에 절연 패턴을 형성하는 단계를 포함한다.
상기 방법은, 상기 게이트 형성 영역을 통해 노출되는 상기 활성 영역의 측 면을 등방성 식각하여 둥근 리세스된 영역을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 개구부를 형성한 후에, 상기 제 1 개구부에 의해 노출되는 상기 절연막을 일부 리세스시키어 상기 희생막의 상부면을 일부 노출시키는 단계를 더 포함할 수 있다.
상기 반도체 층 상에 상기 희생막과 게이트 층간절연막을 교대로 복수회 적층하기 전에, 상기 반도체 층 상에 식각저지막을 형성하는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 제 1 개구부는 홀 형태를 가지며, 상기 활성기둥은 상기 제 1 개구부를 채우도록 형성될 수 있다.
다른 예에 있어서, 상기 제 1 개구부는 홀 형태를 가지며, 상기 활성기둥은 상기 활성 기둥 개구부의 측벽과 바닥을 덮는 컵 형태를 가지도록 형성될 수 있다.
또 다른 예에 있어서, 상기 제 1 개구부는 그루브(groove) 형태를 가지도록 형성될 수 있으며, 이 때, 상기 방법은, 상기 활성 기둥을 일부 제거하여 상기 제 1 개구부와 중첩되되 상기 제 1 개구부의 폭 이상의 폭을 가지는 홀 형태의 제 3 개구부를 형성하는 단계; 및 상기 제 3 개구부를 채우는 매립 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 게이트 절연막을 형성한 후에, 전하 트랩막과 블로킹 절연막을 차례로 콘포말하게 적층하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치에 있어서, 활성 기둥이 요철 구조의 측 면을 가져, 게이트 패턴에 인접한 활성 기둥의 표면으로부터 게이트 패턴의 측면까지의 거리가 보다 가까워져, 게이트 패턴에 인접한 활성 기둥에 주변전기장(fringe field)에 의한 반전(inversion) 영역의 형성이 보다 용이하다. 또한 게이트 패턴에 인접한(즉, 채널 영역의) 활성 기둥의 두께는 게이트 층간 절연 패턴에 인접한(즉, 소오스/드레인 영역의) 활성 기둥의 두께보다 얇을 수 있다. 채널 영역의 활성기둥의 두께가 상대적으로 얇아질수록, 전하들의 트랩 밀도(trap density)가 감소되고, 이로써 셀 메모리 트랜지스터의 문턱전압 산포가 개선될 수 있다. 또한 소오스/드레인 영역의 활성기둥의 두께가 상대적으로 두꺼워, 전하의 전달속도가 빨라질 수 있다. 상기 활성 기둥과 게이트 절연막이 접하는 면적이 보다 커져, 채널 길이가 길어지는 효과를 가지고 이로써 단채널 효과(Short channel effect)에 의한 문제점을 줄일 수 있다. 또한, 게이트 절연막과 접하는 활성 기둥의 표면이 각이지지 않고 둥글어서(Rounded) 전계의 집중을 방지할 수 있어 게이트 절연막의 신뢰성을 증가시킬 수 있다. 이로써, 센싱 마진(Sensing margin)이 향상되는 동시에 신뢰성있는 수직형 반도체 장치를 구현할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 실시예에서 정보저장막에 대해 설명을 하였으나 정보 저장막은 게이트 절연막에 대응될 수 있다. 또는 정보저장막에 포함되는 터널 절연막이 게이트 절연막에 대응될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
<실시예 1>
도 1은 본 발명의 실시예들에 따른 수직형 반도체 장치의 개략적인 회로도이다. 도 2는 본 발명의 실시예 1에 따른 수직형 반도체 장치의 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 층(1) 상에 배치되는 도전성 박막 또는 반도체 층(1) 내에 형성되는 제 1 불순물 주입 영역(3)일 수 있다. 상기 반도체 층(1)은 반도체 기판이거나 에피택시얼 반도체층일 수 있다. 비트라인들(BL0-BL2)은 반도체 층(1)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(30)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 층(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접 지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)는 반도체 층(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL0-GSL2)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 층(1)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 활성 기둥(9a)을 포함할 수 있다. 활성 기둥(9a)은 스트링 선택 라인(SSL0-SSL2), 접지 선택 라인(GSL0-GSL2) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 활성 기둥(9a) 사이에는 정보 저장막(20)이 배치될 수 있다. 일 실시예에 따르면, 정보 저장막(20)은 터널절연막, 전하 트랩막, 블로킹 절연막을 포함할 수 있다. 접지 선택 라인(GSL0-GSL2)과 활성 기둥(9a) 사이 또는 스트링 선택 라인들(SSL0-SSL2)과 활성 기둥(9a) 사이에는, 전하 트랩막이 없을 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 기둥(9a)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
계속해서 도 2를 참조하면, 반도체 층(1) 상에 게이트 패턴들(25g, 25w, 25s)과 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)이 교대로 반복되어 적층된다. 상기 반도체 층(1)은 제 1 방향(X)과 이에 직교하는 제 2 방향(Y)에 의해 만들어지는 상부 평면을 가지며, 상기 게이트 패턴들(25g, 25w, 25s)과 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)은 상기 상부 평면 상에서 상기 제 1 방향(X)과 제 2 방향(Y)에 직교하는 방향인 제 3 방향(Z)으로 적층된다. 도시하지는 않았지만, 상기 반도체 층(1) 내에는 웰 영역이 형성될 수 있다. 상기 반도체 층(1)에는 예를 들면 P-형 불순물 층이 형성될 수 있다. 상기 반도체 층(1) 내의 소정 영역에는 제 1 불순물 주입 영역(3)이 제 2 방향(Y)으로 연장한 라인 형태로 배치될 수 있다. 상기 제 1 불순물 주입 영역(3)은 N+형 불순물 층일 수 있다. 상기 제 1 불순물 주입 영역들(3)은 소정 영역에서 서로 연결될 수 있다. 상기 제 1 불순물 주입 영역(3)은 상기 게이트 패턴들(25g, 25w, 25s)과 중첩되는 위치에 배치될 수 있다. 상기 게이트 패턴들(25g, 25w, 25s)과 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)을 관통하여 상기 반도체 층(1)과 접하는 활성 기둥(9a)이 배치된다. 상기 활성 기둥(9a)은 상기 제 1 불순물 주입 영역(3)과 이격되도록 배치될 수 있다. 상기 활성 기둥(9a)은 예를 들면 불순물이 도핑되거나 도핑되지 않은 폴리실리콘일 수 있다. 본 실시예에서, 상기 활성 기둥(9a)은 컵 형태를 가질 수 있다. 상기 활성 기둥(9a)의 내부는 내부 절연 패턴(11)으로 채워질 수 있다. 상기 게이트 패턴들(25g, 25w, 25s)은 불순물이 도핑된 폴리실리콘, 및/또는 금속, 금속 질화물 및 금속 실리사이드과 같은 금속 함유막을 포함할 수 있다. 구체적으로, 예를 들면, 상기 게이트 패턴들(25g, 25w, 25s)은 폴리실리콘, 텅스텐, 탄탈륨질화막, 티타늄질화막 및 금속실리사이드를 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 게이트 패턴들(25g, 25w, 25s)은 접지선택 게이트 패턴(25g), 워드라인 게이트 패턴(25w) 및 스트링 선택 게이트 패턴(25s)를 포함할 수 있다. 도 2에서 이웃하는 복수의 활성 기둥(9a) 사이에서 상기 게이트 패턴들(25s, 25w, 25g)과 상기 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)을 관통하는 매립 절연 패턴(27)이 배치된다. 상기 매립 절연 패턴(27)은 상기 접지 선택 게이트 패턴(25g)을 관통하지 않을 수도 있다. 상기 매립 절연 패턴(27)은 제 2 방향(Y)으로 연장한 라인 형태를 가질 수 있다. 하나의 상기 매립 절연 패턴(27)에 의해 하나의 평면 상에서 상기 스트링 선택 게이트 패턴(25s)는 제 2 방향(Y)으로 연장한 복수의 라인 형태로 분리될 수 있다. 또한 하나의 상기 매립 절연 패턴(27)에 의해 하나의 평면 상에서 상기 워드라인 게이트 패턴(25w)도 제 2 방향(Y)으로 연장한 복수의 라인 형태로 분리될 수 있다. 그러나 상기 매립 절연 패턴(27)에 의해 하나의 평면에서 나뉘어진 이웃하는 복수의 상기 워드라인 게이트 패턴(25w)의 라인들은 도 2에 도시되지 않은 소정 영역에서 연결될 수 있으며, 이로써 도 1의 회로도에서처럼 하나의 평면(X-Z 평면)에 위치하는 워드라인 게이트들(25w)은 공통으로 연결될 수 있다. 상기 활성 기둥(9a) 하부의 상기 반도체 층(1)에는 제 2 불순물 주입 영역(7)이 배치될 수 있다. 상기 제 2 불순물 주입 영역(7)은 상기 제 1 불순물 주입 영역(3)과는 다른 타입의 불순물이 도핑될 수 있다. 상기 제 2 불순물 주입 영역(7)은 상기 접지 선택 게이트 패턴(25g)를 포함하는 접지 선택 트랜지스터의 문턱 전압 조절을 위해 배치될 수 있다. 상기 활성 기둥(9a)의 상단에는 상기 제 3 불순물 주입 영역(28)이 배치될 수 있다. 상기 제 3 불순물 주입 영역(28)은 상기 제 1 불순물 주입 영역(3)과 동일한 타입의 불순물이 도핑될 수 있다. 상기 제 3 불순물 주입 영역(28)은 드레인 역할을 할 수 있다. 상기 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)은 아래서부터 차례로 적층된 제 1 내지 제 6 게이트 층간절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)을 포함할 수 있다. 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a) 중에 가장 높은 상기 제 6 게이트 층간절연 패턴(126a) 상에는 제 1 방향으로 연장한 상기 제 3 불순물 주입 영역(28)과 접하는 도전 라인(30) 배치된다. 상기 도전 라인(30)은 비트라인(BL0~BL2)에 해당될 수 있다.
도 3은 도 2의 A부분을 확대한 확대도이다.
도 2 및 도 3을 참조하면, 상기 활성 기둥(9a)과 상기 게이트 패턴들(25s, 25w, 25g) 사이에는 정보 저장막(20)이 배치된다. 상기 정보 저장막(20)은 터널절연막(21), 전하 트랩막(22) 및 블로킹 절연막(23)을 포함할 수 있다. 상기 정보 저장막(20)은 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)과 게이트 패턴들(25g, 25w, 25s) 사이로 연장될 수 있다. 또한 상기 정보 저장막(20)은 상기 반도체 층(1)과 접지 선택 게이트 패턴(25g) 사이로 연장될 수 있다. 상기 활성 기둥(9a)은 상기 정보저장막(20)과 접하는 외측면(S1) 그리고 상기 내부 절연 패턴(11)과 접하는 내측면(S2)을 가진다. 상기 외측면(S1)은 요철 구조를 가진다. 즉, 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)의 제 1 방향(X)으로의 폭(W1)이 상기 게이트 패턴들(25g, 25w, 25s)의 제 1 방향(X)으로의 폭(W2) 보다 작다. 이로써 상기 활성 기둥(9a)의 측면에 인접한 상기 게이트 패턴들(25g, 25w, 25s)의 일 단부가 상기 활성 기둥(9a)의 측면과 수직적으로 중첩될 수 있다. 즉, 상기 게이트 패턴들(25g, 25w, 25s)의 일부가 상기 활성 기둥(9a)쪽으로 돌출될 수 있다. 본 실시예에서, 상기 게이트 패턴들(25g, 25w, 25s)에 인접한 상기 활성 기둥(9a)의 제 1 방향(X)으로의 제 1 두께(T1)는 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)에 인접한 상기 활성 기둥(9a)의 제 1 방향(X)으로의 제 2두께(T2) 보다 얇다. 이로써 상기 활성 기둥(9a)의 측면은 요철 구조를 가질 수 있다. 이렇게 상기 활성 기둥(9a)의 외측면(S1)이 요철 구조를 가짐으로써, 상기 활성 기둥(9a)의 측면으로부터 상기 게이트 패턴들(25g, 25w, 25s)까지의 거리가 보다 가까워져, 상기 게이트 패턴들(25g, 25w, 25s)에 전압이 인가될 때 상기 활성 기둥(9a)에 주변전기장(Fringe field, F)의 영향이 더욱 커질 수 있다. 이로써 상기 활성 기둥(9a)의 외측면(S1)에서의 반전 영역(I)의 형성이 보다 용이해질 수 있다. 이로써 온 전류(ON current)의 양이 증가하여 센싱 마진(Sensing margin)이 증가될 수 있다. 또한, 채널 영역이 될 제 1 두께(T1)가 상대적으로 얇아질수록 폴리실리콘의 그레인들의 경계가 존재할 가능성이 줄어든다. 바람직하게는 상기 제 1 두께(T1)는 폴리실리콘의 그레인들의 평균 크기보다 작다. 상기 제 1 두께(T1)가 작아짐으로써, 전하가 폴리실리콘의 그레인들의 경계에 트랩될 확률이 작아진다. 즉, 트랩 밀도(Trap desity)가 줄어든다. 이로써, 상기 게이트 패턴들(25s, 25w, 25g)을 포함하는 트랜지스터들의 문턱 전압의 산포도 줄어든다. 한편, 소오스/드레인 영역에 해당될 수 있는 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)에 인접한 상기 활성 기둥(9a)이 제 2 두께(T2)를 가지며, 상기 제 2 두께(T2)가 상대적으로 두꺼움으로써, 단면적이 넓어져, 이부분에서는 전하가 이동할 때 상대적으로 전기적 저항이 작아질 수 있다. 따라서 상기 반도체 장치를 구동할 때, 전기적 신호의 전송 속도가 빨라질 수 있다. 또한, 상기 활성 기둥(9a)과 상기 정보저장막(20)이 접하는 면적이 보다 커져, 채널 길이가 길어지는 효과를 가지고 이로써 단채널 효과(Short channel effect)에 의한 문제점등을 해결할 수 있다. 또한, 상기 활성 기둥(9a)과 상기 정보 저장막(20)이 접하는 경계면은 각진 부분이 없이, 둥글어진다(Rounded). 이로써 전계가 한곳에 집중되지 않고 분산될 수 있어서 상기 정보저장막(20)이 열화되는 것을 방지할 수 있다. 이로써, 수직형 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
다음은 상기 반도체 장치의 제조 과정을 도 4a 내지 도 4h를 참조하여 설명하기로 한다. 도 4a 내지 4h는 도 2의 X-Z단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 4a를 참조하면, P형의 웰을 가지는 반도체 층(1)에 제 1 불순물 주입 영역(3)을 형성한다. 상기 제 1 불순물 주입 영역(3)은 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 반도체 층(1) 상에 희생막들(111~116)과 게이트 층간절연막들(121~126)을 교대로 적층한다. 상기 희생막들(111~116)은 제 1 내지 제 6 희생막들(111~116)을 포함할 수 있다. 상기 게이트 층간절연막들(121~126)은 제 1 내지 제 6 게이트 층간절연막들(121~126)을 포함할 수 있다. 상기 희생막(110)은 상기 게이트 층간절연막(120)과 상기 반도체 층(1)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 희생막들(111~116)은 예를 들면 실리콘 질화막 또는 실리콘 게르마늄막일 수 있다.
도 4b를 참조하면, 상기 게이트 층간절연막들(121~126)과 상기 희생막들(111~116)을 순차적으로 패터닝하여 상기 반도체 층(1)을 노출시키는 제 1 개구부(5)를 형성한다. 이로써, 상기 게이트 층간절연막들(121~126)은 게이트 층간절연패턴들(121a~126a)이 되고, 상기 희생막들(111~116)은 희생막 패턴들(111a~116a)이 된다. 상기 제 1 개구부(5)는 본 실시예에서 홀 형태일 수 있다. 상기 제 1 개구부(5)를 통해 노출된 상기 반도체 층(1)에 이온주입 공정으로 제 2 불순물 주입 영역(7)을 형성한다. 상기 제 2 불순물 주입 영역(7)은 P타입 또는 N타입의 불순물을 도핑할 수 있다.
도 4c를 참조하면, 상기 제 1 개구부(5)의 측벽과 바닥을 덮는 컵형태의 활성 기둥(9)과 상기 활성 기둥(9)의 내부를 채우는 내부 절연 패턴(11)을 형성한다. 상기 활성 기둥(9)과 상기 내부 절연 패턴(11)은 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 제 1 개구부(5)가 형성된 상기 반도체 층(1)의 전면 상에 폴리실리콘막을 CVD와 같은 증착 공정으로 콘포말하게 형성한 후에, 절연막을 형성하여 제 1 개구부(5)를 채운다. 그리고 평탄화 식각 공정을 진행하여 상기 제 1 개구부(5)안에 상기 활성 기둥(9)과 상기 내부 절연 패턴(11)을 남긴다. 상기 폴리실리콘막을 증착공정으로 증착한 후에, SPE(Solid phase epitaxy) 공정을 진행하여 상기 활성 기둥(9)을 단결정 실리콘으로 만들 수도 있다. 이를 위해 레이저 빔을 상기 폴리실리콘막에 선택적으로 조사하여 열을 가하고 재결정화시킬 수 있다.
도 4d를 참조하면, 인접하는 복수의 활성 기둥들(9) 사이에서 상기 게이트 층간 절연 패턴들(121a~126a)과 상기 희생막 패턴들(112a~116a)을 패터닝하여 최하층에 위치하는 제 1 희생막 패턴(111a)을 노출시키는 제 2 개구부(13)를 형성한다. 상기 제 2 개구부(13)는 그루브 형태를 가질 수 있으며 상기 제 1 불순물 주입 영역(3)과 중첩되는 위치에 형성될 수 있다. 또는, 상기 제 2 개구부(13)를 형성할 때, 상기 제 1 희생막 패턴(111a)도 패터닝되어 상기 반도체 층(1)도 노출될 수 있다. 이 경우, 상기 제 1 불순물 주입 영역(3)은, 도 4a에서처럼 상기 반도체 층(1) 내에 미리 형성되지 않고, 도 4d의 과정에서 상기 제 2 개구부(13)를 통해 형성될 수도 있다.
도 4e를 참조하면, 상기 제 2 개구부(13)를 통해 노출된 상기 희생막 패턴 들(111a~116a)를 선택적으로 제거한다. 이때, 상기 게이트 층간 절연 패턴들(121a~126a)과 상기 반도체 층(1)은 식각되지 않고, 상기 희생막 패턴들(111a~116a)만을 선택적으로 제거할 수 있는 식각가스나 식각액을 이용하여 진행될 수 있다. 상기 희생막 패턴들(111a~116a)이 제거되면서 상기 희생막 패턴들(111a~116a)이 존재하던 공간에 게이트 형성 영역(15)이 형성된다. 상기 게이트 형성 영역(15)에 의해 상기 활성 기둥(9)의 측벽, 상기 게이트 층간 절연 패턴들(121a~126a)의 상부면들 및 하부면들, 및 상기 반도체 층(1)의 상부면이 노출된다.
도 4f를 참조하면, 등방성 식각 공정을 통해 상기 게이트 형성 영역(15)에 의해 노출되는 상기 활성 기둥(9)의 측면을 제 3 두께(T3) 만큼 제거하여 제 1 리세스된 영역(R1)을 형성한다. 상기 활성 기둥(9)이 폴리실리콘 또는 실리콘 단결정으로 이뤄지고, 상기 반도체 층(1)이 실리콘 단결정으로 이뤄질 경우, 상기 활성 기의 측면이 리세스될 때, 상기 반도체 층(1)의 상부도 제 1 깊이(D1) 만큼 리세스되어 제 2 리세스된 영역(R2)이 형성될 수 있다. 상기 제 3 두께(T3)는 상기 제 1 깊이(D1)과 같거나 유사할 수 있다. 또는 상기 제 3 두께(T3)는 상기 제 1 깊이(D1)보다 클 수 있다. 등방성 식각 공정의 특성에 의해 상기 리세스된 영역들(R1, R2)은 도 4f에서처럼 라운드된 표면(Rounded surface)을 가질 수 있다. 상기 등방성 식각 공정으로 상기 활성 기둥(9)은 요철구조의 측면을 가지는 활성기둥(9a)이 될 수 있다. 상기 등방성 식각 공정에 의한 상기 리세스된 영역(R1, R2)들에 발생될 수 있는 식각 손상을 치유하기 위하여 어닐링 공정을 진행할 수 있다.
도 4g를 참조하면, 정보저장막(20)을 콘포말하게 형성한다. 상기 정보저장막(20)은 도 3을 참조하여 설명한 바와 같이 터널절연막(도 3의 21), 전하트랩막(도 3의 22), 블로킹 절연막(도 3의 23)을 포함할 수 있다. 상기 터널절연막(21)은 열산화 공정이나 CVD와 같은 증착 공정을 통해 형성될 수 있다. 상기 터널 절연막(21)은 실리콘산화막이나 ONO(oxide/nitride/oxide)로 형성될 수 있다. 상기 터널 절연막(21)은 적어도 상기 활성 기둥(9a)의 측면과 상기 활성기둥(9a)의 양측의 상기 반도체 층(1)의 표면에 형성될 수 있다. 상기 전하트랩막(22)은 증착 공정을 통한 실리콘질화막으로 형성될 수 있다. 또는 상기 전하트랩막(22)은 실리콘질화막(SiN), 알루미늄산화막(Al2O3), 하프늄알루미늄산화막(HfAlOx), 하프늄알루미늄산화질화막(HfAlON), 하프늄실리콘산화막(HfSiOx), 하프늄실리콘산화질화막(HfSiON)을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 블로킹 절연막(23)은 증착 공정을 통한 실리콘 산화막으로도 형성될 수 있고, 또는 고유전 물질막으로도 형성될 수 있다. 상기 전하트랩막(22)과 상기 블로킹 절연막(23)은 도 4f에 도시된 구조 전체를 따라 콘포말하게 형성될 수 있다. 즉, 상기 전하트랩막(22)과 상기 블로킹 절연막(23)은 상기 활성 기둥(9a)의 측면과 상부면, 상기 활성기둥(9)의 양측의 상기 반도체 층(1)의 표면 뿐만 아니라 상기 게이트 층간 절연 패턴(121a~126a)의 측면, 상부면 및 하부면을 따라 콘포말하게 형성된다. 상기 정보 저장막(20)을 형성한 후에, 게이트막(25)을 적층하여 상기 제 2 개구부(13) 및 상기 게이트 형성영역(15)을 채운다. 상기 게이트 막(25)은 불순물이 도핑된 폴리 실리콘 및/또는 금속함유막일 수 있다.
도 4h를 참조하면, 평탄화 식각 공정을 통해 가장 높은 층의 제 6 게이트 층간 절연 패턴(126a)의 상부면의 게이트 막(25)과 상기 정보 저장막(20)을 제거하고, 상기 제 6 게이트 층간 절연패턴(126a)의 상부면을 노출시킨다. 이로써 상기 제 2 개구부(13)와 상기 게이트 형성 영역(15) 안에 상기 게이트막(26)이 남게된다. 상기 제 2 개구부(13)와 중첩되는 위치에서 상기 게이트막(26)을 다시 식각해서 제 3 개구부(16)를 형성한다. 상기 제 3 개구부(16)는 상기 반도체 층(1) 내에 형성된 상기 제 1 불순물 주입 영역(3)을 노출시킬 수도 있다. 또는 상기 제 3 개구부(16)를 형성할 때, 가장 하부에 위치하는 게이트 형성 영역(15) 안의 게이트막(26)은 식각되지 않을 수 있다. 즉, 상기 제 3 개구부(16)는 가장 하부에 위치하는 게이트 형성 영역(15) 안의 게이트막(25)의 상부면을 노출시킬 수 있다. 상기 제 3 개구부(16)의 형성으로 인해, 가장 하부에 위치하는 게이트 형성 영역(15) 안에 접지 선택 게이트 패턴(25g)가 형성되고, 가장 상부에 위치하는 게이트 형성 영역(15) 안에는 스트링 선택 게이트 패턴(25s)가 형성되고, 그 사이에 위치하는 게이트 형성 영역(15) 안에는 워드라인 게이트 패턴(25w)이 형성된다. 상기 접지 선택 게이트 패턴(25g)이 상기 매립 절연 패턴(27)에 의해 분리되지 않을 경우, 상기 접지 선택 게이트 패턴(25g)은 하나의 X-Z 평면 상에서 공통으로 연결된다.
후속으로 도 2를 참조하여, 상기 활성 기둥(9a)의 상부에 이온주입 공정을 진행하여 제 3 불순물 주입 영역(28)을 형성한다. 그리고 상기 제 6 게이트 층간 절연 패턴(126a) 상에 도전막을 적층하고 패터닝하여 제 1 방향(X)으로 연장한 상 기 활성 기둥(9a)의 상부의 상기 제 3 불순물 주입 영역(28)과 접하는 도전라인(30)을 형성한다. 도시하지는 않았지만, 후속으로 각 층의 워드라인 게이트 패턴들(25w)에 전기적인 신호를 인가하기 위한 배선 형성 과정이 추가될 수 있다. 이때, 하나의 X-Z 평면상에 위치하는 워드라인 패턴들(25w)은 공통으로 연결될 수 있다.
<실시예 2>
도 5는 본 발명의 실시예 2에 따른 수직형 반도체 장치의 사시도이다.
도 5를 참조하면, 본 실시예에 따른 수직형 반도체 장치에 있어서는 접지 선택 게이트 패턴(25g) 하부에 위치하는 정보 저장막(20)과 반도체 층(1) 사이에 식각 방지막(2)이 개재된다. 활성 기둥(9a)은 상기 식각 방지막(2)을 관통하여 상기 반도체 층(1)과 접한다. 본 실시예에서 상기 반도체 층(1)의 상부는 리세스되지 않는다. 그외의 구성은 실시예 1과 동일하다.
도 6a 내지 6d는 도 5의 X-Z 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 6a를 참조하면, 반도체 층(1)에 식각 방지막(2)을 적층한다. 상기 식각 방지막(2)은 상기 반도체 층(1)과 후에 형성될 희생막들(111~116) 및 활성 기둥(9)과 식각 선택비를 가지는 물질로 형성될 수 있다. 본 실시예에서 상기 식각 방지막(2)은 예를 들면, 실리콘 산화막일 수 있다. 그리고 상기 반도체 층(1) 내에 제 1 불순물 주입 영역(3)을 형성한다. 상기 제 1 불순물 주입 영역(3)의 형성은 상기 식각 방지막(2)을 형성하기 전에 이루어질 수도 있다. 상기 식각 방지막(2) 상에 희생막들(111~116)과 게이트 층간절연막들(121~126)을 교대로 적층한다. 상기 희생막들(111~116)은 제 1 내지 제 6 희생막들(111~116)을 포함할 수 있다. 상기 게이트 층간절연막들(121~126)은 제 1 내지 제 6 게이트 층간절연막들(121~126)을 포함할 수 있다. 상기 희생막(110)은 상기 게이트 층간절연막(120)과 상기 반도체 층(1)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 희생막들(111~116)은 예를 들면 실리콘 질화막 또는 실리콘 게르마늄막일 수 있다.
도 6b를 참조하면, 상기 게이트 층간절연막들(121~126)과 상기 희생막들(111~116) 및 상기 식각 방지막(2)을 순차적으로 패터닝하여 상기 반도체 층(1)을 노출시키는 제 1 개구부(5)를 형성한다. 이로써, 상기 게이트 층간절연막들(121~126)은 게이트 층간절연패턴들(121a~126a)이 되고, 상기 희생막들(111~116)은 희생막 패턴들(111a~116a)이 된다. 상기 제 1 개구부(5)는 본 실시예에서 홀 형태일 수 있다. 상기 제 1 개구부(5)를 통해 노출된 상기 반도체 층(1)에 이온주입 공정으로 제 2 불순물 주입 영역(7)을 형성한다. 상기 제 1 개구부(5)의 측벽과 바닥을 덮는 컵형태의 활성 기둥(9)과 상기 활성 기둥(9)의 내부를 채우는 절연 패턴(11)을 형성한다. 인접하는 복수의 활성 기둥들(9) 사이에서 상기 게이트 층간 절연 패턴들(121a~126a)과 상기 희생막 패턴들(112a~116a)을 패터닝하여 최하층에 위치하는 제 1 희생막 패턴(111a)을 노출시키는 제 2 개구부(13)를 형성한다. 상기 제 2 개구부(13)는 그루브 형태를 가질 수 있으며 상기 제 1 불순물 주입 영역(3)과 중첩되는 위치에 형성될 수 있다. 또는, 상기 제 2 개구부(13)를 형성할 때, 상기 제 1 희생막 패턴(111a)도 패터닝되어 상기 반도체 층(1)도 노출될 수 있다. 이 경우, 상기 제 1 불순물 주입 영역(3)은, 도 6a에서처럼 상기 반도체 층(1) 내에 미리 형성되지 않고, 도 6b의 과정에서 상기 제 2 개구부(13)를 통해 형성될 수도 있다.
도 6c를 참조하면, 상기 제 2 개구부(13)를 통해 노출된 상기 희생막 패턴들(111a~116a)를 선택적으로 제거한다. 이때, 상기 게이트 층간 절연 패턴들(121a~126a)과 상기 반도체 층(1)은 식각되지 않고, 상기 희생막 패턴들(111a~116a)만을 선택적으로 제거할 수 있는 식각가스나 식각액을 이용하여 진행될 수 있다. 상기 희생막 패턴들(111a~116a)이 제거되면서 상기 희생막 패턴들(111a~116a)이 존재하던 공간에 게이트 형성 영역(15)이 형성된다. 상기 게이트 형성 영역(15)에 의해 상기 활성 기둥(9)의 측벽, 상기 게이트 층간 절연 패턴들(121a~126a)의 상부면들 및 하부면들, 및 상기 식각 방지막(2)의 상부면이 노출된다.
도 6d를 참조하면, 등방성 식각 공정을 통해 상기 게이트 형성 영역(15)에 의해 노출되는 상기 활성 기둥(9)의 측면을 제 3 두께(T3) 만큼 제거하여 리세스된 영역(R)을 형성한다. 상기 반도체 층(1) 상에 식각 방지막(2)이 위치하므로, 상기 활성 기둥(9)이 폴리실리콘 또는 실리콘 단결정으로 이뤄지고, 상기 반도체 층(1)이 실리콘 단결정으로 형성되었을지라도, 상기 등방성 식각 공정에 의해 상기 반도체 층(1)은 식각되지 않는다. 등방성 식각 공정에 의해 상기 리세스된 영역들(R)은 도 6d에서처럼 라운드된 표면(Rounded surface)을 가질 수 있다. 상기 등방성 식각 공정으로 상기 활성 기둥(9)은 요철구조의 측면을 가지는 활성기둥(9a)이 될 수 있 다.
후속으로, 실시예 1과 동일한 방법으로, 정보저장막(20), 게이트 패턴들(25s, 25w, 25g), 매립 절연 패턴(27), 제 3 불순물 주입 영역(28) 및 도전라인(30)을 형성하여 도 5의 구조를 가지는 반도체 장치를 완성할 수 있다.
본 실시예에서 설명되지 않는 공정/구조등은 실시예 1에서 설명된 것들과 동일할 수 있다.
<실시예 3>
도 7은 본 발명의 실시예 3에 따른 수직형 반도체 장치의 사시도이다. 도 8은 도 7의 A 부분을 확대한 확대도이다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 반도체 장치에서는 활성 기둥(9b)이 정보 저장막(20)과 접하는 외측면(S1)과 내부 절연 패턴(11)과 접하는 내측면(S2)을 가지되, 상기 내외측면들(S1, S2) 모두 요철 구조를 가진다. 상기 활성 기둥(9b)은 상기 제 1 방향(X)으로 상기 게이트 패턴들(25g, 25w, 25s)에 인접한 제 1 두께(T1)를 가지며, 상기 게이트 층간 절연 패턴들(121b~126b)에 인접한 제 2 두께(T2)를 가지며, 상기 제 1 두께(T1)는 상기 제 2 두께(T2)보다 얇다. 또한 게이트 층간 절연 패턴들(121b~126b)은 제 1 방향(X)으로 제 1 폭(W1)을 가지고 게이트 패턴들(25g, 25w, 25s)은 제 1 방향(X)으로 제 2 폭(W2)을 가지되, 상기 제 2 폭(W2)과 상기 제 1 폭(W) 사이의 차이가 실시예 1에서의 경우보다 크다. 상기 게이트 패턴들(25g, 25w, 25s)의 각각은 서로 연결된 제 1 서브 게이트 패턴(SW1)과 제 2 서브 게이트 패턴(SW2)를 포함할 수 있다. 상기 제 1 서브 게이트 패턴(SW1) 는 상기 게이트 층간 절연 패턴들(121b~126b)과 수직적으로 중첩되며, 수직 방향인 제 3 방향(Z)으로 제 4 두께(T4)를 가진다. 상기 제 2 서브 게이트 패턴(SW2)는 상기 게이트 층간 절연 패턴들(121b~126b)에 인접한 상기 활성 기둥(9b)과 수직적으로 중첩되며, 수직 방향인 제 3 방향(Z)으로 제 5 두께(T5)를 가진다. 상기 제 5 두께(T5)는 상기 제 4 두께(T4)보다 두껍다.
상기 활성 기둥(9b)의 외측면(S1)이 요철 구조를 가짐으로써, 상기 활성 기둥(9b)의 외측면(S1)으로부터 상기 게이트 패턴들(25g, 25w, 25s)까지의 거리가 보다 가까워져, 상기 게이트 패턴들(25g, 25w, 25s)에 전압이 인가될 때 상기 활성 기둥(9b)의 측면 표면에 주변전기장(Fringe field, F)의 영향이 더욱 커질 수 있다. 이로써 상기 활성 기둥(9b)의 측면부에 반전 영역(I)의 형성이 보다 용이해질 수 있다. 이로써 온 전류(ON current)의 양이 증가하여 센싱 마진(Sensing margin)이 증가될 수 있다. 또한, 채널 영역이 될 제 1 두께(T1)가 상대적으로 얇아질수록 폴리실리콘의 그레인들의 경계가 존재할 가능성이 줄어든다. 바람직하게는 상기 제 1 두께(T1)는 폴리실리콘의 그레인들의 평균 크기보다 작다. 상기 제 1 두께(T1)가 작아짐으로써, 전하가 폴리실리콘의 그레인들의 경계에 트랩될 확률이 작아진다. 즉, 트랩 밀도(Trap desity)가 줄어든다. 이로써, 상기 게이트 패턴들(25s, 25w, 25g)을 포함하는 트랜지스터들의 문턱 전압의 산포도 줄어든다. 한편, 소오스/드레인 영역에 해당될 수 있는 상기 게이트 층간 절연 패턴들(121a, 122a, 123a, 124a, 125a, 126a)에 인접한 상기 활성 기둥(9b)의 측면부가 제 2 두께(T2)를 가지며, 상기 제 2 두께(T2)가 상대적으로 두꺼움으로써, 단면적이 넓어져, 이부분에서는 전 하가 이동할 때 상대적으로 전기적 저항이 작아질 수 있다. 따라서 상기 반도체 장치를 구동할 때, 전기적 신호의 전송 속도가 빨라질 수 있다. 또한, 상기 활성 기둥(9b)과 상기 정보저장막(20)이 접하는 면적이 보다 커져, 채널 길이가 길어지는 효과를 가지고 이로써 단채널 효과(Short channel effect)에 의한 문제점등을 해결할 수 있다. 또한, 상기 활성 기둥(9b)과 상기 정보 저장막(20)이 접하는 경계면은 각진 부분이 없이, 둥글어진다(Rounded). 이로써 전계가 한곳에 집중되지 않고 분산될 수 있어서 상기 정보저장막(20)이 열화되는 것을 방지할 수 있다. 이로써, 수직형 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
그외의 구성은 실시예 1에서의 것과 동일할 수 있다.
도 9a 내지 도 9f는 도 7의 X-Z 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 9a를 참조하면, 실시예 1의 도 4b의 단계에서, 컵 형태의 제 1 개구부(5)에 의해 노출된 게이트 층간절연 패턴들(도 4b에서 참조번호 121a~126a)의 측벽부를 제 6의 두께(T6) 만큼 제거한다. 이로써, 희생막 패턴들(111a~116a)의 상부면과 하부면들이 일부 노출될 수 있다. 또한, 상기 게이트 층간 절연 패턴들(도 4b에서 참조번호 121a~126a)은 폭이 줄어든 게이트 층간 절연 패턴들(121b~126b)이 될 수 있다. 상기 제 1 개구부(5)의 내측면은 요철 구조를 가지게 된다.
도 9b를 참조하면, 상기 희생막 패턴들(111a~116a)의 상부면과 하부면들이 일부 노출된 상기 제 1 개구부(5)가 형성된 상기 반도체 층(1)의 전면 상에 활성 기둥막을 콘포말하게 형성한다. 상기 제 1 개구부(5)의 내측면이 요철구조를 가지 므로, 상기 활성 기둥막도 요철구조의 측면들을 가지도록 형성된다. 상기 활성 기둥막의 내부를 내부 절연막으로 채우고 평탄화 식각 공정을 진행하여, 상기 제 1 개구부(5) 안에 활성 기둥(5)과 내부 절연 패턴(11)을 남긴다.
도 9c를 참조하면, 인접하는 복수의 활성 기둥들(9) 사이에서 제 1 불순물 주입 영역(3)과 중첩되는 영역에 상기 게이트 층간 절연 패턴들(121b~126b)과 상기 희생막 패턴들(112a~116a)을 제거하여 제 2 개구부(13)를 형성한다.
도 9d를 참조하면, 상기 제 2 개구부(13)를 통해 노출된 상기 희생막 패턴들(111a~116a)을 선택적으로 제거한다. 이로써 상기 활성 기둥(9)의 외측면(S1)과 반도체 층(1)의 상부면이 노출된다. 상기 희생막 패턴들(111a~116a)이 있던 곳을 게이트 형성 영역(15)이라 하면, 상기 게이트 형성 영역(15)에 의해 노출되는 상기 활성 기둥(9)의 외측면의 단면은 'ㄷ'자 형태를 가진다. 즉, 상기 게이트 형성 영역(15)에 의해 노출되는 상기 활성 기둥(9)의 외측면(S1)은 수직 방향인 제 3 방향(Z)에 평행한 수직면(sv), 상기 수직면(sv)에 수직하면서 상부에 위치하는 상부면(su) 및 상기 수직면(sv)에 수직하면서 하부에 위치하는 하부면(sb)을 포함할 수 있다.
도 9e를 참조하면, 등방성 식각 공정을 진행하여 상기 활성 기둥(9)의 외측면(S1)을 포함한 부분을 제 7 두께(T7) 만큼 제거한다. 이때, 상기 게이트 형성 영역(15)에 의해 노출되는 외측면(S1)이 'ㄷ'자 형태를 가지므로, 상기 수직면(sv) 부분 뿐만 아니라, 상기 상부면(su)과 상기 하부면(sb) 부분들까지 동시에 제거되고 제 3 리세스된 영역(R3)이 형성된다. 이로써, 상기 제 3 리세스된 영역(R3)의 수직 폭은 상기 게이트 층간 절연 패턴들(121b~126b)의 수직 간격들보다 넓게 된다. 또한 등방성 식각 공정에 의해 상기 제 3 리세스된 영역(3)의 상기 활성 기둥(9b)의 측면 프로파일은 둥글어질 수 있다. 상기 등방성 식각 공정에 의해 노출된 상기 반도체 층(1)의 상부도 제 2 깊이(D2) 만큼 리세스될 수 있다. 상기 제 2 깊이(D2)는 상기 제 7 두께(T7)와 동일하거나 작을 수 있다.
도 9f를 참조하면, 실시예 1과 동일한 방법으로, 정보저장막(20)과 게이트 패턴들(25g, 25w, 25s) 및 매립 절연 패턴(27)를 형성한다. 이때, 형성되는 상기 정보저장막(20)과 상기 게이트 패턴들(25g, 25w, 25s)의 형태는 제 3 리세스된 영역(R3)의 프로파일의 영향을 받는다.
후속으로, 제 3 불순물 주입 영역(28) 및 도전라인(30)을 형성하여 도 7의 구조를 가지는 반도체 장치를 완성할 수 있다.
본 실시예에서 설명되지 않는 공정/구조등은 실시예 1에서 설명된 것들과 동일할 수 있다.
<실시예 4>
도 10은 본 발명의 실시예 4에 따른 수직형 반도체 장치의 사시도이다.
도 10을 참조하면, 본 실시예에 따른 수직형 반도체 장치에 있어서는 접지 선택 게이트 패턴(25g) 하부에 위치하는 정보 저장막(20)과 반도체 층(1) 사이에 식각 방지막(2)이 개재된다. 이때, 상기 식각 방지막(2)은 상기 반도체 층(1)과 후에 형성될 희생막들(111~116) 및 활성 기둥(9b) 뿐만 아니라, 게이트 층간절연 패턴들(121b~126b)과 식각 선택비를 가지는 물질로 형성될 수 있다. 이로써, 도 9a에 서처럼 상기 게이트 층간절연 패턴들(도 9a의 121a~126a)의 측벽부를 일부 제거할 때, 상기 식각 방지막(2)이 제거되지 않고 남을 수 있다. 또는, 상기 식각 방지막(2)이 상기 게이트 층간절연 패턴들(도 9a의 121a~126a)과 동일한 물질일 경우, 도 9a에서처럼 상기 게이트 층간절연 패턴들(도 9a의 121a~126a)의 측벽부를 일부 제거할 때, 상기 식각 방지막(2)의 상부도 일부 제거되는 것을 감안한 두께를 가져야 한다. 상기 활성 기둥(9b)은 상기 식각 방지막(2)을 관통하여 상기 반도체 층(1)과 접한다. 본 실시예에서 상기 반도체 층(1)의 상부는 리세스되지 않는다. 그외의 구성은 실시예 3과 동일하다.
<실시예5>
도 11은 본 발명의 실시예 5에 따른 수직형 반도체 장치의 사시도이다.
도 11을 참조하면, 본 실시예에 따른 수직형 반도체 장치에서 활성 기둥(9)의 내외측면들(S1, S2)이 모두 굴곡지나, 외측면(S1)이 실시예 1 내지 실시예 4의 경우처럼 라운드진 리세스된 영역을 포함하지 않는다. 그리고 상기 활성 기둥(9)은 동일한 두께로 콘포말하게 형성될 수 있다. 도 11의 반도체 장치는, 도 9d의 단계에서, 도 9e의 상기 활성 기둥(9)의 측벽을 일부 리세스시키는 등방성 식각 공정을 진행하지 않고, 바로 정보저장막(20), 게이트 패턴들(25g, 25w, 25s) 및 매립 절연 패턴(27)을 형성될 수 있다.
<실시예 6>
도 12는 본 발명의 실시예 6에 따른 수직형 반도체 장치의 사시도이다. 도 13은 도 12를 II-II선으로 자른 단면도이다.
도 12 및 13을 참조하면, 본 실시예에 따른 수직형 반도체 장치에서 제 1 개구부(5)는 제 2 방향(Y)으로 연장한 라인의 그루브 형태를 가진다. 활성 기둥(9a)은 상기 제 1 개구부(5)의 내측벽과 바닥을 덮는 쉘(Shell) 모양을 가지며, 상기 활성 기둥(9a)의 내부는 내부 절연 패턴(11)으로 채워진다. 도전 라인들(30) 사이에서 상기 제 1 개구부(5)와 중첩되는 분리홀(227) 안에는 분리절연 패턴(29)이 배치된다. 게이트 패턴들(25g, 25w, 25s)은 상기 제 1 개구부(5)에 의해, 제 2 방향(Y)으로 연장한 복수의 라인들로 나눠진다. 이와 같은 구조에서는, 복수의 셀 스트링이 하나의 공통된 활성 기둥(9a)을 서로 공유하는 구조가 될 수 있다. 따라서 실시예 1 내지 5의 경우에 비해 집적도가 증가될 수 있다. 그외의 구조는 실시예 1의 경우와 같을 수 있다.
<실시예 7>
도 14는 본 발명의 실시예 7에 따른 수직형 반도체 장치의 사시도이다.
도 14를 참조하면, 본 실시예에 따른 수직형 반도체 장치에서 제 1 개구부(5)는 실시예 6의 경우에서처럼, 그루브 형태로 되나, 활성 기둥(9a)이 상기 제 1 개구부(5)를 채우게 된다. 이때, 내부 절연 패턴(11)은 존재하지 않는다. 이 경우, 상기 활성 기둥(9a)은 SEG(Selective Epitaxial Growth) 공정으로 형성하는 것이 가능하다. 이 경우 역시 실시예 6에서처럼, 도전 라인들(30) 사이에서 상기 제 1 개구부(5)와 중첩되는 분리홀(227) 안에는 분리절연 패턴(29)이 배치된다. 게이트 패턴들(25g, 25w, 25s)은 상기 제 1 개구부(5)에 의해, 제 2 방향(Y)으로 연장한 복수의 라인으로 나눠진다. 이와 같은 구조에서는, 복수의 셀 스트링이 하나의 공통된 활성 기둥(9a)을 서로 공유하는 구조가 될 수 있다. 따라서 실시예 1 내지 5의 경우에 비해 집적도가 증가될 수 있다. 그외의 구조는 실시예 1의 경우와 같을 수 있다.
실시예 1 내지 5에서 내부 절연 패턴(11)이 존재하지 않고 제 1 개구부(5)가 활성 기둥(9a, 9b)만으로 채워지는 구조도 가능하다.
<실시예 8>
도 15는 본 발명의 실시예 8에 따른 수직형 반도체 장치의 단면도이다. 도 16은 도 15의 A 부분을 확대한 확대도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 반도체 장치는 반도체층(201) 상에 버퍼막(205b)가 위치한다. 상기 반도체 층(201) 내에는 공통 소오스 영역 기능을 할 수 있는 제 1 불순물 주입 영역(203)이 배치된다. 상기 버퍼막(205b) 상에 게이트 패턴들(211g~216g)과 게이트 층간절연 패턴들(221b~226b)이 교대로 적층된다. 상기 게이트 패턴들(211g~216g)은 바람직하게는 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 게이트 층간절연 패턴들(221b~226b), 상기 게이트 패턴들(211g~216g) 및 상기 버퍼막(205b)을 관통하여 상기 반도체 층(201)과 접하는 활성 기둥(250a)이 배치된다. 상기 활성 기둥(250a)은 컵 형태(또는 마카로니나 쉘 형태)를 가질 수 있다. 상기 활성 기둥(250a)의 내부는 내부 절연 패턴(260a)으로 채워질 수 있다. 상기 활성 기둥(250a)과 상기 게이트 패턴들(211g~216g) 사이에는 정보저장막(240)이 개재된다. 상기 활성 기둥(250a)는 상기 정보저장막(240)과 접하는 외측면(S1)과 상기 내부 절연 패턴(260a)과 접하는 내측면(S2)을 가진다. 상 기 외측면(S1)과 상기 내측면(S2)은 모두 요철 구조를 가지며, 상기 외측면(S1)과 상기 내측면(S2) 사이의 간격은 위치에 상관없이 거의 일정할 수 있다. 상기 게이트 패턴들(211g~216g)은 상기 게이트 층간절연 패턴들(221b~226b)과 수직적으로 중첩되는 제 1 서브 게이트 패턴(SW1)과 상기 활성 기둥(250a)과 수직적으로 중첩되는 제 2 서브 게이트 패턴(SW2)를 포함할 수 있다. 상기 제 1 서브 게이트 패턴(SW1)은 수직 방향인 제 3 방향(Z)으로 제 9 두께(T9)를 가지며 상기 제 2 서브 게이트 패턴(SW2)은 상기 제 3 방향(Z)으로 제 10 두께(T10)을 가지며, 상기 제 10 두께(T10)는 상기 제 9 두께(T9)보다 얇다. 상기 정보저장막(240)은 상기 게이트 패턴(211g~216g)과 접하는 블로킹 절연막(241), 상기 활성 기둥(250a)과 접하는 터널절연막(243) 및 상기 블로킹 절연막(241)과 상기 터널 절연막(243) 사이에 개재되는 전하트랩막(242)을 포함한다. 본 실시예에서, 상기 정보저장막(240)은 상기 게이트 패턴들(211g~216g)과 상기 게이트 층간절연 패턴들(221b~226b) 사이로 연장되지 않을 수 있다. 상기 활성 기둥(250a)에 인접한 상기 게이트 패턴들(211g~216g)의 단부들(즉, 상기 제 2 서브 게이트 패턴(SW2)의 단부에 해당)은 각지지 않고 라운드진다. 또한, 상기 게이트 패턴들(211g~216g)에 인접한 상기 외측면(S1)도 각지지 않고 라운드진다. 이로써, 각진 부분에 전계가 집중되어 게이트 절연막(여기서 정보저장막 또는 터널 절연막)이 열화되는 문제가 발생되지 않는다. 상기 활성 기둥(250a) 상부에는 드레인 영역이 될 수 있는 제 3 불순물 주입 영역(252)이 배치된다. 가장 최상층에 위치하는 게이트 층간절연 패턴(226b) 상에는 상기 제 3 불순물 주입 영역(252)와 접하며 제 1 방향(X)으로 연장되는 도전 라 인(270)이 배치된다.
도 17a 내지 도 17f는 도 15의 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다. 도 18은 도 17d의 A 부분을 확대한 확대도이다.
도 17a를 참조하면, 웰이 형성된 반도체 층(201) 내에 공통 소오스 영역으로 사용될 수 있는 제 1 불순물 주입 영역(203)을 형성한다. 상기 반도체 층(201) 상에 버퍼막(205)을 형성한다. 상기 제 1 불순물 주입 영역(203)은 상기 버퍼막(205)을 형성한 후에 형성될 수도 있다. 상기 버퍼막(205)은 상기 반도체 층(201)의 상부를 보호하거나 식각 정지막의 역할을 할 수 있다. 상기 버퍼막(205) 상에 게이트 막들(211~216)과 게이트 층간절연막들(221~226)을 교대로 적층한다. 상기 게이트 층간절연막들(221~226)과 상기 버퍼막(205)은 산화막 계열로 형성될 수 있다. 상기 게이트 막들(211~216)은 예를 들면 불순물이 도핑된 폴리실리콘막일 수 있다.
도 17b를 참조하면, 상기 게이트 층간절연막들(221~226), 상기 게이트 막들(211~216) 및 상기 버퍼막(205)를 차례로 식각하여 상기 반도체 층(201)을 노출시키는 제 1 개구부(230)을 형성한다. 상기 제 1 개구부(230)는 홀 형태일 수 있다. 이로써, 게이트 패턴들(211g~216g), 게이트 층간절연 패턴들(221a~ 226a) 및 버퍼 패턴(205a)이 형성될 수 있다.
도 17c를 참조하면, 상기 제 1 개구부(230)을 통해 노출된 상기 게이트 층간절연 패턴들(221a~ 226a)의 측벽을 제 1 방향(X)으로 제 8 두께(T8) 만큼 제거한다. 이로써, 상기 게이트 패턴들(211g~216g)의 상부면과 하부면도 일부 노출된다. 이때 노출되는 상기 게이트 패턴들(211g~216g)의 일단부(EP), 즉 노출된 측면과 상 부면 그리고 노출된 측면과 하부면은 각이 지게 되어 모서리 부분(C)을 형성한다. 상기 버퍼막(205)이 상기 게이트 층간절연막들(221~226)과 동일한 물질로 형성될 경우, 상기 식각 공정으로 상기 버퍼 패턴(205a)의 측벽의 일부도 동일한 두께만큼 제거될 수 있다. 이로써, 상기 게이트 층간절연 패턴들(221a~226a)과 버퍼 패턴(205a)은 측벽이 일부 제거된 게이트 층간절연 패턴들(221b~226b)과 버퍼 패턴(205b)이 될 수 있다.
도 17d 및 도 18을 참조하면, 상기 제 1 개구부(230)에 노출된 상기 게이트 패턴들(211g~216g)의 각진 단부(EP, C)를 라운딩 시키는 공정을 진행한다. 즉, 이를 위해, 먼저 열산화 공정을 진행하여 상기 제 1 개구부(230)에 노출된 상기 게이트 패턴들(211g~216g)의 각진 일단부에 제 1 산화막(234a)을 형성한다. 상기 제 1 산화막(234a)은 도 18에서처럼 형성된다. 즉, 폴리실리콘막인 게이트 패턴들(211g~216g)의 단부의 실리콘(Si)과 산소(O)가 결합하여 실리콘산화막(SiO2)가 형성이 된다. 이때, 상기 게이트 패턴들(211g~216g)의 단부(EP)의 모서리 부분(C)에는 산소가 침투하기가 용이하여 실리콘 산화막의 형성이 용이하여 실리콘 산화막의 두께가 두꺼워지는 반면, 상기 게이트 패턴들(211g~216g)의 상기 게이트 층간절연패턴(221b~225b)과 닿는 부분에는 산소가 침투하기가 어려워 실리콘 산화막의 형성이 용이하지 않아 두께가 상대적으로 얇아진다. 이에 의해 상기 게이트 패턴들(211g~216g)의 각진 일단부(EP)는 둥글어진다. 즉, 상기 제 1 산화막(234a)의 형성에 의해 상기 게이트 패턴들(211g~216g)은 둥근 표면(Rounded surface, R4)을 가지게 된다. 상기 산화 공정에 의해, 노출된 상기 반도체 층(201)의 표면에도 제 2 산화막(234b)이 형성된다.
도 17e를 참조하면, 상기 산화막들(234a, 234b)을 선택적으로 제거한다. 이때 같은 산화막 계열인 상기 게이트 층간절연 패턴들(221b~226b)과 상기 버퍼 패턴(205b)의 측벽도 일부 제거될 수 있다. 상기 제 2 산화막(234b)의 제거로 상기 반도체 층(201)의 표면에 리세스된 영역(R5)이 형성될 수 있다.
도 17f를 참조하면, 상기 반도체 층(1)의 전면 상에 정보저장막(240)을 콘포말하게 형성한다. 상기 정보저장막(240)은 도 16에 개시된 바와 같이 블로킹 절연막(241), 전하트랩막(242) 및 터널 절연막(243)을 포함하도록 형성된다. 상기 블로킹 절연막(241)은 열산화 공정에 의한 열산화막으로 형성될 수 있다. 상기 열산화 공정에 의해 형성되는 상기 블로킹 절연막(241)에 의해 상기 게이트 패턴들(211g~216g)의 둥글어진 단부들(R4)은 더욱 둥글어질 수 있다. 상기 반도체 층(201) 상의 상기 정보저장막(240)을 일부 제거하여 상기 반도체 층(201)을 노출시킨다. 그리고 활성기둥막(250)을 콘포말하게 적층하여 상기 반도체 층(201)과 접하게 한다. 그리고 내부 절연막(260)을 적층하여 상기 제 1 개구부(230)을 채운다.
다시 도 15를 참조하여, 평탄화 식각 공정을 진행하여 최상층의 게이트 층간절연 패턴(226b) 상의 정보저장막(240), 활성 기둥막(250) 및 내부 절연막(260)을 제거하고, 상기 제 1 개구부(230) 안에, 정보저장막(240), 활성 기둥(250a) 및 내부 절연 패턴(260a)을 남긴다. 후속으로, 상기 활성 기둥(250a)의 상부에 제 3 불순물 주입 영역(252)을 형성하고 그 위에 도전라인(270)을 형성한다.
다음은 실시예 1 내지 실시예 8에서 개시된 수직형 메모리 셀 구조와 주변회 로 영역과 어떻게 연결되는지를 예시적으로 보여준다.
<실시예 9>
도 19는 본 발명의 실시예 9에 따른 수직형 반도체 장치의 단면도이다.
도 19를 참조하면, 주변회로부(302) 상에 메모리 셀 구조(350)가 적층된다. 상기 주변회로부(302)는 반도체 기판(300) 상에 배치되는 주변회로 트랜지스터(310), 하부 층간절연막들(324, 330) 및 주변회로 배선들(322, 326, 328)을 포함할 수 있다. 상기 주변회로부(302) 상에 배치되는 메모리 셀구조(350)의 단면은 도 2를 I-I선으로 자른 단면과 유사/동일할 수 있다. 메모리 셀구조(350)에 포함되며 반도체 층(1) 상에 배치되는 게이트 패턴들(25g, 25w, 25s)의 일 단부들은 계단 형태를 이룰 수 있다. 상기 게이트 패턴들(25g, 25w, 25s)의 다른 단부들은 수직적으로 정렬될 수 있다. 게이트 패턴들(25g, 25w, 25s)의 다른 단부들에 인접한 상기 반도체 층(1)의 소정 부분은 상기 게이트 패턴들(25g, 25w, 25s)의 다른 단부들 보다 옆으로 돌출될 수 있다. 돌출된 상기 반도체 층(1)의 소정 부분에는 공통 소오스 라인으로 사용될 수 있는 제 1 불순물 주입 영역(3)이 배치될 수 있다. 상기 메모리 셀구조(350)는 상부 층간절연막(340)으로 덮인다. 상기 상부 층간절연막(340) 상에는 상부 배선들(344)이 배치된다. 상기 계단 형태를 이루는 상기 게이트 패턴들(25g, 25w, 25s)의 일 단부들의 각각과, 그리고 상기 돌출된 상기 반도체 층(1)의 소정 부분에 배치된 제 1 불순물 주입 영역(3)은 상부 콘택 플러그(343)에 의해 상기 상부 배선들(344)과 전기적으로 연결된다. 상기 상부 배선들(344)은, 주변회로 배선(328)에, 상기 상부 층간절연막(340)과 상기 하부 층간절연막(330)을 관통 하는 연결 콘택플러그(342)에 의해, 전기적으로 연결된다.
본 실시예에서는 수직형 메모리 셀구조가 주변회로 영역 상에 배치되는 것을 보여준다. 이로써 반도체 장치의 집적도를 향상시킬 수 있다. 그러나, 수직형 메모리 셀 구조와 주변회로 영역은 하나의 동일한 평면상에 평면적으로 배치되는 것도 가능하다. 즉, 하나의 평면 상에서 주변회로 영역이 메모리 셀구조를 둘러싸도록 배치될 수도 있고 또는 반대로 메모리 셀구조가 주변회로 영역을 둘러싸도록 배치될 수도 있다.
도 20은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 21은 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에 는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 22는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이 터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 수직형 반도체 장치의 개략적인 회로도이다.
도 2는 본 발명의 실시예 1에 따른 수직형 반도체 장치의 사시도이다.
도 3은 도 2의 A부분을 확대한 확대도이다.
도 4a 내지 4h는 도 2의 X-Z단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 5는 본 발명의 실시예 2에 따른 수직형 반도체 장치의 사시도이다.
도 6a 내지 6d는 도 5의 X-Z 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 7은 본 발명의 실시예 3에 따른 수직형 반도체 장치의 사시도이다.
도 8은 도 7의 A 부분을 확대한 확대도이다.
도 9a 내지 도 9f는 도 7의 X-Z 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 10은 본 발명의 실시예 4에 따른 수직형 반도체 장치의 사시도이다.
도 11은 본 발명의 실시예 5에 따른 수직형 반도체 장치의 사시도이다.
도 12는 본 발명의 실시예 6에 따른 수직형 반도체 장치의 사시도이다.
도 13은 도 12를 II-II선으로 자른 단면도이다.
도 14는 본 발명의 실시예 7에 따른 수직형 반도체 장치의 사시도이다.
도 15는 본 발명의 실시예 8에 따른 수직형 반도체 장치의 단면도이다.
도 16은 도 15의 A 부분을 확대한 확대도이다.
도 17a 내지 도 17f는 도 15의 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 18은 도 17d의 A 부분을 확대한 확대도이다.
도 19는 본 발명의 실시예 9에 따른 수직형 반도체 장치의 단면도이다.
도 20은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
Claims (20)
- 반도체 층;상기 반도체 층 상에 적층된 복수의 게이트 패턴들;상기 게이트 패턴들 사이에 배치되는 게이트 층간 절연 패턴들(inter-gate dielectrics);상기 게이트 패턴들과 상기 게이트 층간 절연 패턴들을 관통하여 상기 반도체 층과 접하는 활성 기둥들; 및상기 활성기둥들과 상기 게이트 패턴 사이에 개재되는 게이트 절연막을 포함하되,상기 활성 기둥들은 상기 게이트 절연막 및 상기 게이트 층간 절연 패턴과 접하는 활성 기둥들의 일 측면을 포함하고, 상기 활성 기둥들의 일 측면은 요철 구조를 가지며,상기 게이트 층간 절연 패턴은 상기 활성 기둥들의 일 측면에 수직한 방향으로 절연 수평 폭(insulation horizontal width)을 가지며, 상기 게이트 패턴은 상기 활성 기둥들의 일 측면에 수직한 방향으로 게이트 수평 폭(gate horizontal width)을 가지며, 상기 게이트 수평 폭은 상기 절연 수평 폭보다 넓은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 절연막과 접하는 상기 활성 기둥들의 일 측면은 라운드진 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 활성 기둥들은 상기 활성 기둥들의 일 측면에 수직한 방향으로 상기 게 이트 층간 절연 패턴에 인접한 제 1 기둥 두께와 상기 게이트 절연막에 인접한 제 2 기둥 두께를 가지며,상기 제 2 기둥 두께는 상기 제 1 기둥 두께보다 얇은 것을 특징으로 하는 반도체 장치.
- 삭제
- 제 1 항에 있어서,상기 게이트 패턴은 상기 게이트 층간 절연 패턴들과 수직적으로 중첩되는 위치의 제 1 서브 게이트 패턴과 상기 활성 기둥들과 수직적으로 중첩되는 위치의 제 2 서브 게이트 패턴을 포함하며, 상기 제 1 서브 게이트 패턴의 수직 두께는 상기 제 2 서브 게이트 패턴의 수직 두께보다 얇은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 활성 기둥들 사이에 상기 반도체 층의 상부 표면은 리세스된 것을 특징 으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 패턴들 중에 최하위층의 게이트 패턴과 상기 반도체 층 사이에 개재되는 식각 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 층 내에서 상기 활성 기둥들과 이격되도록 위치하는 제 1 불순물 주입 영역, 및 상기 반도체 층 내에서 상기 활성 기둥과 중첩되는 위치의 제 2 불순물 주입 영역을 더 포함하되,상기 제 1 불순물 주입 영역에 도핑된 불순물의 도전형은 상기 제 2 불순물 주입 영역에 도핑된 불순물의 도전형과 다른 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 절연막과 상기 게이트 패턴 사이에 개재되는 전하 트랩막(Charge trapping layer) 및 블로킹 절연막(blocking layer)을 더 포함하되,상기 전하트랩막과 상기 블로킹 절연막은 상기 게이트 층간 절연 패턴과 상기 게이트 패턴 사이로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 활성 기둥은 컵(cup) 형태의 다결정 실리콘인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 패턴은 금속 함유막을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 층을 제공하는 단계;상기 반도체 층 상에 희생막들과 게이트 층간절연막들(inter-gate dielectric layer)을 교대로 복수회에 걸쳐 적층하는 단계;상기 게이트 층간 절연막들과 희생막들을 패터닝하여 상기 반도체 층을 노출시키는 제 1 개구부를 형성하는 단계;상기 제 1 개구부 안에 활성 기둥을 형성하는 단계;상기 활성 기둥과 이격되는 위치에서 상기 희생막들과 게이트 층간 절연막들을 패터닝하여 제 2 개구부를 형성하는 단계;상기 제 2 개구부를 통해 상기 희생막들을 선택적으로 제거하여 상기 활성 기둥의 일 측면을 일부 노출시키는 게이트 형성 영역을 형성하는 단계;상기 게이트 형성 영역을 통해 노출되는 상기 활성 기둥들의 일 측면을 등방성 식각하여 둥근 리세스된 영역을 형성하는 단계;상기 게이트 형성 영역에 노출된 활성 기둥의 측벽에 게이트 절연막을 형성하는 단계; 및상기 게이트 형성 영역에 게이트 패턴과 상기 제 2 개구부 안에 절연 패턴을 형성하는 단계을 형성하는 단계를 포함하되,상기 활성 기둥들의 일 측면은 요철 구조를 가지도록 형성되는 반도체 장치의 형성 방법.
- 삭제
- 제 12 항에 있어서,상기 제 1 개구부를 형성한 후에,상기 제 1 개구부에 의해 노출되는 상기 게이트 층간 절연막을 일부 리세스시키어 상기 희생막들의 상부면 및 하부면을 일부 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 반도체 층 상에 상기 희생막들과 상기 게이트 층간절연막들을 교대로 복수회 적층하기 전에, 상기 반도체 층 상에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 제 1 개구부는 홀 형태를 가지며, 상기 활성기둥은 상기 제 1 개구부를 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 제 1 개구부는 홀 형태를 가지며, 상기 활성기둥은 상기 제 1 개구부의 측벽과 바닥을 덮는 컵 형태를 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 컵 형태의 활성 기둥의 내부를 절연 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 제 1 개구부는 그루브(groove) 형태를 가지도록 형성되며,상기 방법은,상기 활성 기둥을 일부 제거하여 상기 제 1 개구부와 중첩되되 상기 제 1 개구부의 폭 이상의 폭을 가지는 홀 형태의 제 3 개구부를 형성하는 단계; 및상기 제 3 개구부를 채우는 매립 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 게이트 절연막을 형성한 후에,전하 트랩막과 블로킹 절연막을 차례로 콘포말하게 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
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