KR101912397B1 - 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 장치가 제공된다. 이 장치는 서로 연결되어 선택 라인 그룹을 구성하는 제 1 및 제 2 선택 라인들, 상기 선택 라인들 각각의 상부에 차례로 적층되는 복수의 워드라인들, 상기 제 1 및 제 2 선택 라인들 사이에 일렬로 배열되는 수직 전극들, 상기 선택 라인 그룹 양측에 각각 일렬로 배열되는 복수의 비트라인 플러그들, 및 상기 워드라인들을 가로지르면서 상기 비트라인 플러그들을 연결하는 비트라인들을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명은 증가된 집적도를 갖는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 채널 영역에 의해 분리된 제 1 및 제 2 불순물 영역들을 포함하는 기판, 상기 제 1 불순물 영역에 접속하는 비트라인, 상기 제 2 불순물 영역에 접속하는 수직 전극, 상기 기판과 상기 비트라인 사이에 배치되는 수평 전극들의 적층체, 및 상기 적층체와 상기 기판 사이에 배치되는 선택 라인을 포함할 수 있다. 이때, 상기 선택 라인은 평면적 모양 및 평면적 위치에 있어서 상기 수평 전극들 각각과 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 선택 라인과 상기 수직 전극 사이의 수평 거리는 상기 수평 전극과 상기 수직 전극 사이의 수평 거리와 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 비트라인과 상기 제 1 불순물 영역을 연결하는 비트라인 플러그를 더 포함할 수 있으며, 상기 선택 라인과 상기 비트라인 플러그 사이의 수평 거리는 상기 수평 전극과 상기 비트라인 플러그 사이의 수평 거리와 실질적으로 동일할 수 있다.
상기 비트라인은 상기 수평 전극들을 가로지르고, 상기 선택 라인 및 상기 적층체는 상기 채널 영역을 가로지를 수 있다.
일부 실시예들에서, 상기 선택 라인과 중첩되는 수평적 폭에 있어서, 상기 제 1 및 제 2 불순물 영역들은 서로 다를 수 있다.
일부 실시예들에서, 상기 선택 라인은 상기 수평 전극들 각각과 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 적층체는 수직적인 방향에서 상기 수평 전극들 사이에 개재되는 주형막들을 더 포함할 수 있다. 상기 주형막과 상기 수직 전극 사이의 간격은 상기 수평 전극과 상기 수직 전극 사이의 간격보다 클 수 있다.
일부 실시예들에서, 상기 수평 전극들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함할 수 있다. 상기 메모리 패턴의 수평 두께는 상기 주형막의 높이에서 보다 상기 수평 전극의 높이에서 더 얇을 수 있다.
일부 실시예들에서, 상기 적층체는 수직적인 방향에서 상기 수평 전극들 사이에 개재되는 주형막들 및 상기 수평 전극들과 상기 수직 전극 사이에 개재되는 정류 요소(rectifying element)를 더 포함할 수 있다. 상기 주형막과 상기 수직 전극 사이의 간격은 상기 정류 요소와 상기 수직 전극 사이의 간격과 다를 수 있다.
일부 실시예들에서, 상기 수평 전극들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함할 수 있으며, 상기 메모리 패턴은 칼코겐 화합물들, 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조, 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 서로 연결되어 선택 라인 그룹을 구성하는 제 1 및 제 2 선택 라인들, 상기 선택 라인들 각각의 상부에 차례로 적층되는 복수의 워드라인들, 상기 제 1 및 제 2 선택 라인들 사이에 일렬로 배열되는 수직 전극들, 상기 선택 라인 그룹 양측에 각각 일렬로 배열되는 복수의 비트라인 플러그들, 및 상기 워드라인들을 가로지르면서 상기 비트라인 플러그들을 연결하는 비트라인들을 포함할 수 있다.
일부 실시예들에서, 상기 워드라인들은 서로 전기적으로 분리되어, 서로 다른 전압들을 가질 수 있도록 구성될 수 있다.
일부 실시예들에서, 상기 워드라인들은 상기 수직 전극들이 배치되는 제 1 트렌치 및 상기 비트라인 플러그들이 배치되는 제 2 트렌치들을 정의하되, 상기 제 2 트렌치들 각각은 복수의 상기 비트라인들을 가로지르는 길이를 가질 수 있다.
일부 실시예들에서, 상기 제 1 트렌치는 복수의 상기 비트라인들을 가로지르는 길이를 가질 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 선택 라인들 각각은 그것의 상부에 위치하는 상기 워드라인들과 수평적 모양 및 수평적 위치에 있어서 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 선택 라인들과 상기 수직 전극 사이의 수평 거리들은 상기 워드 라인들과 상기 수직 전극 사이의 수평 거리들과 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 선택 라인들과 상기 비트라인 플러그 사이의 수평 거리들은 상기 워드 라인들과 상기 비트라인 플러그 사이의 수평 거리들과 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 선택 라인 그룹 아래에 배치되는 복수의 활성 패턴들을 더 포함할 수 있다. 상기 활성 패턴들 각각은 서로 이격된 한 쌍의 드레인 영역들, 상기 드레인 영역들 사이에 위치하는 소오스 영역, 상기 드레인 영역들과 상기 소오스 영역 사이에 위치하는 한 쌍의 채널 영역들을 포함하고, 상기 수직 전극들은 상기 소오스 영역들에 접속하고, 상기 비트라인 플러그들은 상기 드레인 영역들에 접속하고, 상기 제 1 및 제 2 선택 라인들은 상기 한 쌍의 채널 영역들 상에 배치될 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 선택 라인들과 중첩되는 수평적 폭에 있어서, 상기 드레인 영역들은 상기 소오스 영역과 다를 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 선택 라인들은 상기 워드 라인들과 실질적으로 동일한 물질로 형성될 수 있다.
일부 실시예들에서, 수직적인 방향에서 상기 워드라인들 사이에 개재되는 주형막들을 더 포함할 수 있다. 상기 주형막과 상기 수직 전극 사이의 간격은 상기 워드 라인과 상기 수직 전극 사이의 간격보다 클 수 있다.
일부 실시예들에서, 상기 워드 라인들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함할 수 있으며, 상기 메모리 패턴의 수평 두께는 상기 주형막의 높이에서 보다 상기 워드 라인의 높이에서 더 얇을 수 있다.
일부 실시예들에서, 상기 워드 라인들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함할 수 있다. 상기 메모리 패턴은 칼코겐 화합물들, 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조, 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 기판 상에 배열된 복수의 적층체들을 포함하는 전극 구조체, 상기 전극 구조체 상에 배치되어 상기 적층체들을 가로지르는 복수의 비트라인들, 상기 전극 구조체를 관통하는 수직 전극들, 및 상기 전극 구조체를 관통하되 그 각각은 상기 비트라인들 중의 상응하는 하나에 연결되는 비트라인 플러그들을 포함할 수 있다. 상기 적층체들 각각은 선택 라인 및 상기 선택 라인 상에 차례로 적층된 복수의 워드라인들을 포함하고, 동일한 높이에 배치되는, 홀수번째 적층체들의 워드라인들 및 짝수번째 적층체들의 워드라인들은, 각각, 서로 연결되고, 상기 홀수번째 적층체들 각각의 선택 라인은 그것의 오른쪽에 위치하는 짝수번째 적층체의 선택 라인에 연결되어 선택 라인 그룹을 구성하고, 상기 수직 전극들은 상기 선택 라인 그룹들 각각의 내부에 위치하고, 상기 비트라인 플러그들은 상기 선택 라인 그룹들 사이에 위치할 수 있다.
본 발명의 실시예들에 따르면, 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치가 제공된다. 이 장치는 3차원적으로 배열된 저항성 메모리 셀들로의 전기적 연결을 제어하는 스위칭 트랜지스터를 구비할 수 있다. 상기 스위칭 트랜지스터는 그것의 상부에 위치하는 복수의 워드라인들 각각과 실질적으로 동일한 평면적 모양 및 평면적 위치를 갖도록 형성될 수 있다. 이에 따라 상기 스위칭 트랜지스터는 최대화된 채널 길이를 가질 수 있다.
이에 더하여, 상기 워드라인들은 메모리 패턴들의 형성 이후에 금속성 물질로 형성될 수 있다. 이에 따라, 상기 반도체 메모리 장치는 증가된 동작 속도를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이 영역의 일부를 도시하는 회로도이다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 2b 내지 도 11b는, 각각, 도 2a 내지 도 11a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다.
도 12a 및 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 12b 및 도 13b는, 각각, 도 12a 및 도 13a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다.
도 14a는 본 발명의 또다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도이다.
도 14b는 도 14a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도이다.
도 15은 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 도시하는 회로도이다.
도 16 내지 도 19는 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 개략적으로 도시하는 사시도들이다.
도 20 내지 도 22은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면들이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 장치에서 특정한 메모리 셀을 선택하는 방법을 예시적으로 도시하는 도면이다.
도 24 내지 도 31은 본 발명의 실시예들의 몇몇 예들에 따른 3차원 반도체 장치를 도시하는 단면도들이다.
도 32 및 도 33는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 2b 내지 도 11b는, 각각, 도 2a 내지 도 11a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다.
도 12a 및 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 12b 및 도 13b는, 각각, 도 12a 및 도 13a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다.
도 14a는 본 발명의 또다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도이다.
도 14b는 도 14a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도이다.
도 15은 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 도시하는 회로도이다.
도 16 내지 도 19는 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 개략적으로 도시하는 사시도들이다.
도 20 내지 도 22은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면들이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 장치에서 특정한 메모리 셀을 선택하는 방법을 예시적으로 도시하는 도면이다.
도 24 내지 도 31은 본 발명의 실시예들의 몇몇 예들에 따른 3차원 반도체 장치를 도시하는 단면도들이다.
도 32 및 도 33는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드되거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이 영역의 일부를 도시하는 회로도이다.
도 1을 참조하면, 제 1 노드(N1)와 제 2 노드(N2)를 연결하는 선택 트랜지스터(SST)가 제공된다. 상기 선택 트랜지스터(SST)의 상부에는 비트라인(BL)이 배치되고, 상기 비트라인(BL)은 비트라인 플러그(BLP)를 통해 상기 제 1 노드(N1)에 연결된다.
복수의 워드라인들(WL)이 상기 비트라인(BL)과 상기 선택 트랜지스터(SST) 사이에 배치되고, 수직 전극(VE)이 상기 제 2 노드(N2)에 연결된다. 복수의 메모리 요소들(ME)이 상기 수직 전극(VE)에 병렬로 연결된다. 상기 메모리 요소들(ME) 각각은 상기 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 상기 워드라인들(WL) 각각은, 상기 메모리 요소들(ME)의 상응하는 하나를 통해, 상기 수직 전극(VE)에 병렬로 연결된다.
상기 선택 트랜지스터(SST)는, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 상기 선택 라인(SL)은 상기 워드라인들(WL)에 평행할 수 있다.
도 1의 3차원 반도체 장치는 아래에서 도 2a 내지 도 14a을 참조하여 설명될 본 발명의 실시예들에 따른 제조 방법들을 이용하여 구현될 수 있다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이고, 도 2b 내지 도 11b는, 각각, 도 2a 내지 도 11a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100)의 상부 영역에, 활성 영역들(120)을 정의하는 복수의 소자분리 패턴들(110)이 형성된다. 상기 기판(100)은 반도체, 절연체, 도전체 또는 이들의 조합들 중의 한가지를 포함하도록 구성될 수 있다. 일 실시예에 따르면, 상기 기판(100)은 실리콘 웨이퍼 또는 (이를 가공한 결과물로서 제공되는) 실리콘 기판을 포함할 수 있다.
상기 소자분리 패턴들(110) 각각은 소정의 방향(예를 들면, x 방향)에 평행한 종축을 갖는 라인 형태의 패턴일 수 있다. 이에 더하여, 상기 소자분리 패턴들(110)은 서로 평행할 수 있으며, 따라서, 상기 활성 영역들(120) 역시 서로 평행할 수 있으며 그 각각은 라인 형태의 패턴일 수 있다.
도 3a 및 도 3b를 참조하면, 상기 활성 영역들(120)의 상부 영역들에 불순물 영역들(130)을 형성한다. 상기 불순물 영역들(130)은 상기 기판(100) 상에 2차원적으로 형성될 수 있다. 예를 들면, 상기 불순물 영역들(130) 중의 복수의 것들이, 상기 활성 영역들(120) 마다, 상기 소자분리 패턴(110)의 종축을 따라 서로 이격되어 형성될 수 있다. 상기 불순물 영역들(130)은 도 1을 참조하여 설명된 상기 제 1 노드(N1)로서 기능하는 제 2 불순물 영역들(132) 및 상기 제 2 노드(N2)로서 기능하는 제 1 불순물 영역들(131)을 포함할 수 있다. 상기 제 1 및 제 2 불순물 영역들(131, 132)은 상기 소자분리 패턴(110)의 종축을 따라 교대로 배열될 수 있다.
상기 불순물 영역들(130)을 형성하는 단계는 상기 소자분리 패턴들(110) 상에 상기 활성 영역들(130)을 가로지르는 마스크 패턴(미도시)을 형성하는 단계 및 상기 마스크 패턴을 이온 마스크로 사용하는 이온 주입 공정을 실시하는 단계를 포함할 수 있다.
변형된 실시예들에서, 상기 불순물 영역들(130)은 상기 소자분리 패턴들(110)을 형성하기 전에 형성될 수 있다. 이에 더하여, 상기 활성 영역(120) 또는 상기 기판(100) 내에 불순물들을 주입하는 적어도 한번의 이온 주입 공정이 더 실시될 수 있다. 예를 들면, 상기 선택 트랜지스터(SST)의 문턱 전압을 조절하기 위해, 상기 활성 영역(120) 내에 불순물들을 주입하는 이온 주입 공정이 실시될 수 있다. 또는, 상기 기판(100) 내에 웰 영역(well region)을 형성하는 이온 주입 공정이 실시될 수 있다. 이러한 추가적인 이온 주입 공정들은 상기 소자분리 패턴들(110)을 형성하기 전 또는 후에 실시될 수 있다.
도 4a 및 도 4b를 참조하면, 게이트 절연막(210)이 상기 불순물 영역들(130)이 형성된 결과물 상에 형성되고, 박막 구조체(200)가 상기 게이트 절연막(210) 상에 형성된다. 상기 박막 구조체(200)는, 교대로 적층된, 복수의 희생막들(220) 및 복수의 주형막들(230)을 포함할 수 있다.
상기 게이트 절연막(210)은 실리콘 산화막 또는 고유전막들 중의 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 게이트 절연막(210)은 상기 활성 영역(120)의 상부면을 열산화시키어 형성될 수 있다. 다른 실시예에서, 상기 게이트 절연막(210)은 증착 기술들 중의 하나를 사용하여 형성되는 증착막일 수 있다.
상기 희생막들(220)은 상기 주형막들(230)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막(220)을 식각하는 공정에서, 상기 희생막(220)은 상기 주형막들(230)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 주형막(230)의 식각 속도에 대한 상기 희생막(220)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막(220)은 상기 주형막(230)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 갖는 물질들 중의 하나일 수 있다. 예를 들면, 상기 주형막들(230)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들(220)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 주형막들(230)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 주형막들(230)은 실리콘 산화막이고 상기 희생막들(220)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
도 5a 및 도 5b를 참조하면, 상기 박막 구조체(200)를 패터닝하여 제 1 트렌치들(240)을 형성한 후, 제 1 매립막(250)을 형성하여 상기 제 1 트렌치(240)를 채운다.
상기 제 1 트렌치들(240)은 상기 불순물 영역들(130) 중의 일부를 노출시키도록 형성될 수 있으며, 그 각각은 상기 소자분리 패턴들(110)을 가로지르도록 형성될 수 있다. 상기 제 1 트렌치들(240)은, 상기 소자분리 패턴(110)의 종축을 따라 배열되는 상기 제 1 불순물 영역들(131)을 노출시킬 수 있다.
상기 제 1 매립막(250)은 절연성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제 1 매립막(250)은 에스오지 물질들 또는 실리콘 산화물 중의 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 제 1 매립막(250)은 상기 희생막들(220) 및 상기 주형막들(230)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제 1 트렌치들(240) 아래에 위치하는 상기 제 1 불순물 영역들(131)을 노출시키는 수직홀들(260)을 형성한다. 이후, 상기 수직 홀들(260)의 내측벽들을 덮는 메모리 패턴들(270) 및 상기 수직홀들(260)의 나머지 공간들을 채우는 제 1 플러그들(280)을 형성한다.
상기 수직 홀들(260)은 상기 박막 구조체(200) 상에 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 제 1 매립막(250)을 패터닝하는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 도시된 것처럼, 상기 수직 홀들(260) 각각은 상기 제 1 트렌치(240)보다 넓은 폭을 갖도록 형성될 수 있다.
상기 메모리 패턴들(270)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 예를 들면, 상기 메모리 패턴들(270)은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는 특징(즉, 가변저항 특성)을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 메모리 패턴들(270)는 그것에 인가되는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나를 포함할 수 있다. 상기 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 상기 메모리 패턴들(270)은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상기 메모리 패턴들(270)를 위한 칼코겐 화합물은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한가지를 포함할 수 있다. 또는, 상기 메모리 패턴들(270)는 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 실시예들에 따르면, 상기 메모리 패턴들(270)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 메모리 패턴들(270)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 이에 더하여, 본 발명의 일부 실시예들에 따르면, 상기 메모리 패턴들(270)은, 상기 정보저장을 가능하게 하는 물성에 더하여, 자기정류 특성(self-rectifying property) 또는 비선형적 전류-전압 특성을 나타낼 수 있는 물질들 중의 적어도 하나로 형성될 수 있다.
상기 제 1 플러그들(280) 각각은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
이 실시예에 따르면, 상기 메모리 패턴들(270) 각각은 도 1을 참조하여 설명된 상기 메모리 요소들(ME)로서 사용되고, 상기 제 1 플러그들(280) 각각은 도 1을 참조하여 설명된 상기 수직 전극(VE)으로 사용될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 박막 구조체(200)를 패터닝하여, 상기 불순물 영역들(130) 중의 다른 일부를 노출시키는 제 2 트렌치들(310)을 형성한다. 일부 실시예들에서, 상기 제 2 트렌치들(310)을 형성하는 단계는 상기 제 1 플러그들(280)이 형성된 결과물을 덮는 캐핑 마스크 패턴(300)을 형성한 후, 이를 식각 마스크로 사용하여 상기 박막 구조체(200)를 이방적으로 식각하는 단계를 포함할 수 있다.
상기 제 2 트렌치들(310) 각각은 상기 소자분리 패턴들(110)을 가로지르도록 형성될 수 있다. 상기 제 2 트렌치들(310)은, 상기 소자분리 패턴(110)의 종축을 따라 배열되는 상기 제 2 불순물 영역들(132)을 노출시킬 수 있다. 또한, 상기 제 2 트렌치들(310)에 의해, 상기 희생막들(220) 및 상기 주형막들(230)의 측벽들이 노출될 수 있다.
일부 실시예들에 따르면, 도시된 것처럼, 상기 제 2 트렌치들(310) 각각은 좁은 영역들 및 상기 좁은 영역들보다 넓은 폭을 갖는 넓은 영역들(311)을 포함할 수 있다. 하나의 제 2 트렌치(310)에 있어서, 상기 좁은 영역들 및 상기 넓은 영역들(311)은 교대로 배열되어 서로 연결된다. 상기 넓은 영역들(311) 각각은 상기 제 2 불순물 영역들(132)의 상응하는 하나를 노출시키도록 형성되고, 상기 좁은 영역들 각각은 상기 소자분리 패턴들(110)의 상응하는 하나를 가로지르도록 형성될 수 있다. 일부 실시예들에, 상기 제 2 트렌치들(310)은 상기 캐핑 마스크 패턴(300)을 하드 마스크로 사용하여 패터닝될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 희생막들(220)을 선택적으로 제거하여 상기 주형막들(230) 사이에 리세스 영역들(320)을 형성한다. 상기 리세스 영역들(320)을 형성하는 단계는 상기 제 2 트렌치들(310)에 의해 노출되는 상기 희생막들(220)을 측방향에서 식각(예를 들면, 등방적으로 식각)하는 단계를 포함할 수 있다.
상기 제 2 트렌치들(310)이 복수의 상기 소자분리 패턴들(110)을 가로지르는 라인 형태이기 때문에, 상술한 상기 희생막들(220)의 선택적 제거는 용이하게 수행될 수 있다. 즉, 상기 라인 형태의 제 2 트렌치들(310)이 존재하기 때문에, 에쳔트가 상기 희생막들(220)까지 원활하게 공급될 수 있다.
상기 리세스 영역들(320)은 상기 제 1 트렌치들(240)의 경계까지 확장될 수 있다. 예를 들면, 상기 리세스 영역들(320)은 상기 제 1 매립막(250) 및 상기 메모리 패턴들(270)의 바깥 측벽들을 노출시키도록 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 리세스 영역들(320)을 채우는 수평 전극들(330)을 형성한다. 상기 수평 전극들(330) 각각은 상기 리세스 영역들(320) 중의 상응하는 하나를 채우도록 형성될 수 있다. 이 실시예에 따르면, 상기 수평 전극들(330)은 도 1을 참조하여 설명된 상기 워드라인들(WL) 및 상기 선택 라인(SL)으로 사용될 수 있다.
상기 수평 전극들(330)을 형성하는 단계는 상기 리세스 영역들(320)을 채우는 도전막을 형성하는 단계 및 상기 제 2 트렌치(310)로부터 상기 도전막을 제거하여 상기 도전막을 상기 리세스 영역들(320)의 내부 공간으로 국소화시키는 단계를 포함할 수 있다. 상기 도전막은 상기 제 2 트렌치(310)를 완전히 채우지 않고, 상기 제 2 트렌치(310)의 내벽을 콘포말하게 덮도록 형성될 수 있다. 이 경우, 상기 도전막을 제거하는 단계는 등방성 식각 공정(예를 들면, 습식 식각 공정)을 통해 수행될 수 있다.
상기 수평 전극들(330)은 도전성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 수평 전극들(330)은 도핑된 반도체, 금속 물질 또는 금속 질화물 중의 적어도 하나로 형성될 수 있다. 상기 수평 전극들(330)이 금속 물질 또는 금속 질화물로 형성될 경우, 본 발명에 따른 반도체 메모리 장치는 증가된 동작 속도 특성을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제 2 불순물 영역들(132)에 각각 접속하는 제 2 플러그들(350)을 형성한다. 이 실시예에 따르면, 상기 제 2 플러그들(350)은 도 1을 참조하여 설명된 상기 비트라인 플러그(BLP)로 사용될 수 있다. 상기 제 2 플러그들(350)을 형성하는 단계는 상기 제 2 트렌치들(310)을 채우는 제 2 매립막(340)을 형성한 후, 상기 제 2 매립막(340)을 관통하는 상기 제 2 플러그들(350)을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제 2 매립막(340)은 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 그 증착 두께는 상기 좁은 영역의 폭의 절반보다 크고 상기 넓은 영역(311)의 폭의 절반보다 작을 수 있다. 이 경우, 상기 제 2 매립막(340)은 상기 제 2 트렌치(310)의 좁은 영역들을 완전히 채우지만 상기 넓은 영역들(311)을 완전히 채우지 않을 수 있다. 즉, 상술한 증착 두께 조건이 충족될 경우, 상기 제 2 매립막(340)은 상기 넓은 영역들(311)에 자기 정렬적으로 형성되는 개구부들을 가질 수 있다.
상기 제 2 매립막(340)이 증착 기술을 사용하여 형성될 경우, 상기 제 2 매립막(340)은 상기 넓은 영역들(311)의 바닥들을 덮을 수 있다. 따라서, 상기 제 2 플러그들(350)을 형성하기 전에, 상기 넓은 영역들(311)의 바닥들로부터 상기 제 2 매립막(340)을 제거하는 이방성 식각 공정이 더 실시될 수 있다.
상기 제 2 플러그들(350)은 상기 이방성 식각 공정이 실시된 결과물 상에 도전막을 형성한 후, 소정의 노드 분리 공정을 실시함으로써 형성될 수 있다. 상기 도전막은 상기 넓은 영역들(311)에 형성되는 상기 개구부들을 채우도록 형성되어, 상기 제 2 불순물 영역들(132)에 연결될 수 있다. 상기 노드 분리 공정의 결과로서, 상기 넓은 영역들(311) 내에 국소화되고 2차원적으로 분리된 상기 제 2 플러그들(350)을 얻을 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제 2 플러그들(350) 상에 상부 배선들(360)을 형성한다. 상기 상부 배선들(360)은 상기 제 1 및 제 2 트렌치들(240, 310)을 또는 상기 수평 전극들(330)을 가로지르도록 형성될 수 있으며, 그 각각은 그것의 아래에 배치되는 상기 제 2 플러그들(350) 중의 복수의 것들을 연결할 수 있다. 이 실시예에 따르면, 상기 상부 배선들(360)은 도 1을 참조하여 설명된 상기 비트라인(BL)으로 사용될 수 있다.
도 12a 및 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이고, 도 12b 및 도 13b는, 각각, 도 12a 및 도 13a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도들이다. 설명의 간결함을 위해, 도 2a 내지 도 11a를 참조하여 설명된 실시예에서와 실질적으로 동일한 구성 요소들에 대한 설명은 생략될 수 있다. 이 실시예에 따른 제조 방법은 적어도 두 가지 측면에서 도 2a 내지 도 11a를 참조하여 설명된 앞선 실시예와 구별된다.
첫째는, 도 12a 및 도 12b에 도시된 것처럼, 상기 제 2 트렌치(310)는 그것의 종축 방향을 따라 측정되는 폭에 있어서 균일할 수 있다. 즉, 상기 제 2 트렌치(310)의 폭은 상기 소자분리 패턴(110) 및 상기 제 2 불순물 영역(132) 상에서 실질적으로 동일할 수 있다. 둘째는, 상기 수평 전극들(330)은 상기 제 2 트렌치들(310)의 형성 이후에 형성되는 것이 아니라 상기 박막 구조체(200)의 일부로서 제공될 수 있다. 즉, 이 실시예에 따르면, 상기 박막 구조체(200)는 차례로 적층되는 복수의 도전막들 및 복수의 절연막들을 포함할 수 있다. 이 경우, 상기 제 2 트렌치들(310)의 형성에 의해, 상기 박막 구조체(200)의 상기 도전막들 및 상기 절연막들은 각각 앞선 실시예의 상기 수평 전극들(330) 및 상기 주형막들(230)로서 기능할 수 있다.
한편, 상기 제 2 트렌치(310)의 폭이 균일하기 때문에, 상기 제 2 플러그들(350)은 도 10a를 참조하여 설명된 것처럼 자기정렬적으로 형성되기 어려울 수 있다. 이 실시예에 따르면, 도 13a 및 도 13b에 도시된 것처럼, 상기 제 2 플러그들(350)을 형성하는 단계는 상기 제 2 트렌치들(310)을 완전히 채우는 상기 제 2 매립막(340)을 형성한 후, 소정의 패터닝 공정을 실시하여 상기 제 2 불순물 영역들(132)을 노출시키는 개구부들을 형성하는 단계, 및 상기 개구부들을 도전성 물질로 채우는 단계를 포함할 수 있다. 상기 제 2 플러그들(350)과 상기 수평 전극들(330) 사이의 전기적 분리를 위해, 상기 제 2 플러그들(350) 각각의 측벽을 덮는 절연 스페이서들(345)이 더 형성될 수 있다.
위에서 설명되지 않은 다른 공정 단계들은 도 2a 내지 도 11a를 참조하여 설명된 앞선 실시예의 그것들과 동일할 수 있다.
도 14a는 본 발명의 또다른 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도이고, 도 14b는 도 14a의 점선들 I-I 및 II-II을 따라 보여지는 단면들을 도시하는 단면도이다. 설명의 간결함을 위해, 도 2a 내지 도 11a를 참조하여 설명된 실시예에서와 실질적으로 동일한 구성 요소들에 대한 설명은 생략될 수 있다.
도 6a 및 도 6b를 다시 참조하면, 상기 제 1 매립막(250)을 선택적으로 제거하여 상기 제 1 트렌치들(240)을 통해 상기 메모리 패턴들(270)의 측벽들을 노출시킨다. 이어서, 상기 메모리 패턴들(270)의 상기 노출된 측벽들을 식각하여 상기 제 1 플러그들(280)의 측벽들을 노출시킨다. 이에 따라, 도 14a 및 도 14b에 도시된 것처럼, 상기 메모리 패턴들(270) 각각은 상기 제 1 트렌치(240)에 의해 수평적으로 분리된 두 부분들을 가질 수 있다. 상기 제 1 트렌치(240)의 양측에 위치하는 상기 메모리 패턴(270)의 두 부분들은 서로 다른 데이터 저장소들로서 기능하기 때문에, 이러한 분리 공정은 저장된 데이터의 교란 문제를 억제할 수 있다.
이후, 상기 제 1 매립막(250)이 제거됨으로써 형성되는 공간들은 절연막(예를 들면, 상기 캐핑 마스크 패턴(300))으로 채워질 수 있다. 위에서 설명되지 않은 다른 공정 단계들은 도 2a 내지 도 11a를 참조하여 설명된 앞선 실시예의 그것들과 동일할 수 있다.
도 15은 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 도시하는 회로도이고, 도 16 내지 도 19는 본 발명의 예시적 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역을 개략적으로 도시하는 사시도들이다. 설명의 간결함을 위해, 도 1 및 도 2a 내지 도 11a를 참조하여 설명된 실시예들에서와 실질적으로 동일한 구성 요소들에 대한 설명은 생략될 수 있다.
도 15를 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 상기 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 워드라인들(WL) 및 복수의 수직 전극들(VE)이 상기 비트라인(BL)과 상기 선택 트랜지스터들(SST) 사이에 배치된다. 상기 수직 전극들(VE)은 상기 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 상기 수직 전극들(VE) 및 상기 비트라인 플러그들(BLP)은 상기 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 상기 수직 전극들(VE) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 상기 수직 전극들(VE) 각각에 병렬로 연결된다. 상기 메모리 요소들(ME) 각각은 상기 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 상기 워드라인들(WL) 각각은, 상기 메모리 요소들(ME)의 상응하는 하나를 통해, 상기 수직 전극들(VE)의 상응하는 하나에 연결된다.
상기 선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 상기 선택 라인들(SL)은 상기 워드라인들(WL)에 평행할 수 있다.
도 16 내지 도 19를 참조하면, 도 15의 상기 비트라인들(BL)로 기능하는 복수의 상부 배선들(360)이 기판(100) 상에 배치된다. 상기 기판(100)은 상기 상부 배선들(360)에 평행한 복수의 활성 영역들(120)을 가질 수 있다. 상기 활성 영역들(120)은 상기 기판(100)의 상부 영역에 형성되는 복수의 소자분리 패턴들(110)에 의해 정의될 수 있다. 평면적인 측면에서 볼 때, 상기 소자분리 패턴들(110)은 상기 상부 배선들(360) 사이에 위치할 수 있으며, 상기 상부 배선들(360)에 평행한 종축들을 갖도록 형성된다.
상기 활성 영역들(120) 각각에는, 상기 상부 배선(360)에 평행한 방향을 따라 일렬로 배열되는 복수의 불순물 영역들(130)이 형성된다. 상기 불순물 영역들(130)은 서로 이격되어 채널 영역들을 정의할 수 있다. 상기 불순물 영역들(130)은 복수의 제 1 불순물 영역들(131) 및 복수의 제 2 불순물 영역들(132)을 포함할 수 있으며, 상기 제 1 불순물 영역들(131) 및 상기 제 2 불순물 영역들(132)은 서로 교대로 배열될 수 있다.
상기 기판(100) 상에는 2차원적으로 배열되는 복수의 제 1 플러그들(280)이 배열될 수 있다. 상기 제 1 플러그들(280)은 도 15의 상기 수직 전극들(VE)로서 기능할 수 있으며, 그 각각은 상기 제 1 불순물 영역들(131)의 상응하는 하나에 연결될 수 있다.
상기 기판(100) 상에는 2차원적으로 배열되는 복수의 제 2 플러그들(350)이 배열될 수 있다. 상기 제 2 플러그들(350)은 도 15의 상기 비트라인 플러그들(BLP)로서 기능할 수 있으며, 그 각각은 상기 제 2 불순물 영역들(132)의 상응하는 하나에 연결될 수 있다.
상기 채널 영역들 상에는 상기 소자분리 패턴들(110)을 가로지르는 복수의 수평 전극들(330)이 배치될 수 있다. 상기 수평 전극들(330)은 도 15의 상기 워드라인들(WL) 및 상기 선택 라인들(SL)로서 기능할 수 있다. 상기 수평 전극들(330) 중의 복수의 것들이 상기 채널 영역들 각각의 상부에 차례로 적층될 수 있다. 일 실시예에서, 상기 수평 전극들(330) 중의 최하부의 것들은 상기 선택 라인들(SL)로서 기능하고, 나머지는 상기 워드라인들(WL)로 기능할 수 있다.
상기 수평 전극들(330)은 상기 제 1 및 제 2 플러그들(280, 350)로부터 수평적으로 이격될 수 있다. 예를 들면, 상기 수평 전극들(330)과 상기 제 1 플러그들(280) 사이에는 도 15의 상기 메모리 요소들(ME)로 기능하는 메모리 패턴들(270)이 개재되고, 상기 수평 전극들(330)과 상기 제 2 플러그들(350) 사이에는 절연막(예를 들면, 도 10a 및 도 10b의 상기 제 2 매립막(340))이 개재될 수 있다.
상기 제 1 플러그들(280) 각각은 상기 제 1 불순물 영역들(131) 중의 상응하는 하나와 상기 워드라인(WL)으로 사용되는 상기 수평 전극들(330) 중의 하나 사이의 도전 경로로 사용된다. 이에 따라, 상기 제 1 플러그들(280)은 상기 제 1 불순물 영역들(131)에는 연결되지만, 상기 상부 배선들(360)로부터는 이격된다. 상기 제 2 플러그들(350) 각각은 상기 제 2 불순물 영역들(132) 중의 상응하는 하나와 상기 비트라인(BL)들 중의 상응하는 하나 사이의 도전 경로로 사용된다. 이때, 상기 제 2 플러그들(350) 각각은 상술한 것처럼 상기 절연막에 의해 상기 수평 전극들(330)로부터 이격된다.
한편, 도 2a 내지 도 11a를 참조하여 설명된 제조 방법에 따르면, 도 16에 도시된 것처럼, 상기 제 2 플러그들(350) 각각은 원통에 가까운 모양을 갖도록 형성될 수 있다. 반면, 도 12a 및 도 13a를 참조하여 설명된 제조 방법에 따르면, 도 17에 도시된 것처럼, 상기 제 2 플러그들(350) 각각은 직육면체에 가까운 모양을 갖도록 형성될 수 있다.
도 14a를 참조하여 설명된 제조 방법에 따르면, 도 18에 도시된 것처럼, 상기 메모리 패턴들(270) 각각은 수평적으로 분리된 두 부분들을 가질 수 있다. 즉, 상기 메모리 패턴들(270) 각각은 상기 제 1 플러그(280)의 좌측벽을 덮는 부분과 이것으로부터 이격되어 우측벽을 덮는 부분을 포함할 수 있다.
본 발명의 변형된 실시예들에 따르면, 도 19에 도시된 것처럼, 상기 제 1 플러그들(280)의 아래에는 도전 패턴들(99)이 각각 배치되고, 상기 메모리 패턴들(270)의 아래에는 하부 절연 패턴들(215)이 각각 배치될 수 있다. 이러한 변형들은 도 27 및 도 28을 참조하여 아래에서 보다 상세하게 설명될 것이다.
도 20 내지 도 22은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면들이다. 보다 구체적으로, 도 20은 상기 워드라인들(WL)의 연결 구조를 예시적으로 도시하고, 도 21은 상기 선택 라인들(SL)의 연결 구조를 예시적으로 도시하고, 도 22는 셀 어레이 영역의 배선들의 상대적 배치를 3차원적으로 도시한다. 설명의 간결함을 위해, 도 1 및 15를 참조하여 설명된 실시예들에서와 실질적으로 동일한 구성 요소들에 대한 설명은 생략될 수 있다.
도 20 및 도 21을 참조하면, 상기 비트라인들(BL) 각각의 아래에는 상기 비트라인 플러그들(BLP) 및 상기 수직 전극들(VE)이 교대로 배열된다. 상기 비트라인들(BL)은 비트라인 드라이버들(BLD)에 각각 연결될 수 있다.
상기 워드라인들(WL1-WL16)이 상기 비트라인들(BL)을 가로지르도록 배치된다. 상기 워드라인들(WL1-WL16) 각각은 상기 비트라인 플러그들(BLP)의 한 열 및 상기 수직 전극들(VE)의 한 열 사이에 배치될 수 있다. 또한, 상기 워드라인들(WL1-WL16) 각각은 제 1 또는 제 2 워드라인 드라이버들(WLD1 또는 WLD2) 중의 하나에 연결될 수 다. 예를 들면, 상기 워드라인들(WL1-WL16) 중의 홀수번째 것들은 상기 제 1 워드라인 드라이버(WLD1)에 연결되고, 상기 워드라인들(WL1-WL16) 중의 짝수번째 것들은 상기 제 2 워드라인 드라이버(WLD2)에 연결될 수 있다. 상기 비트라인들(BL)을 포함하는 상기 셀 어레이 영역은 상기 제 1 워드라인 드라이버(WLD1)와 상기 제 2 워드라인 드라이버(WLD2) 사이에 배치될 수 있다. 이에 따라, 도 20에 도시된 것처럼, 상기 제 1 및 제 2 워드라인 드라이버들(WLD1, WLD2) 각각에 연결되는 상기 워드라인들(WL1-WL16)은 핑거 구조를 형성할 수 있다.
상기 선택 라인들(SL1-SL14)이 상기 비트라인들(BL)을 가로지르도록 배치된다. 상기 워드라인들(WL1-WL16)과 동일하게, 상기 선택 라인들(SL1-SL14) 각각은 상기 비트라인 플러그들(BLP)의 한 열 및 상기 수직 전극들(VE)의 한 열 사이에 배치될 수 있다. 예를 들면, 도 16 내지 도 19에 도시된 것처럼, 상기 선택 라인들(SL1-SL14) 각각의 상부에는 복수의 상기 워드라인들(WL)이 적층될 수 있다.
상기 선택 라인들(SL1-SL14)은 복수의 선택 라인 그룹들을 구성할 수 있으며, 상기 선택 라인 그룹들 각각은 서로 연결된 인접하는 한 쌍의 선택 라인들을 포함할 수 있다. 일 실시예에 따르면, 상기 선택 라인 그룹들 각각은 상기 비트라인들(BL)을 가로지르는 방향을 따라 배열되는 상기 수직 전극들(VE)의 양 측에 위치하는 한 쌍의 선택 라인들(SL1-SL14)로 구성될 수 있다. 즉, 상기 수직 전극들(VE)은 상기 선택 라인 그룹들 각각의 내부에 위치하고, 상기 비트라인 플러그들(BLP)은 상기 선택 라인 그룹들 사이에 위치할 수 있다.
상기 선택 라인 그룹들은, 도 21에 도시된 것처럼, 복수의 선택 라인 드라이버들(SSD1-SSD7)에 각각 연결될 수 있다. 상기 선택 라인 드라이버들(SSD1-SSD7)은 독립적으로 동작하도록 구성될 수 있다.
한편, 도 20은 특정한 높이에 배열된 워드라인들의 배치 구조를 도시하지만, 본 발명의 실시예들에 따른 3차원 반도체 장치는 복수의 층들 각각에서 도 20의 배치 구조를 갖도록 배열되는 워드라인들을 포함할 수 있다. 예를 들면, 도 22에 도시된 것처럼, 워드라인 드라이버들(WLD11-WLD14, WLD21-24)은 각각의 층에 배열되는 워드라인들을 독립적으로 제어하도록 구성될 수 있으며, 이들 중의 일부(WLD11-WLD14)는 상기 워드라인들 중에서 짝수번째 것들을 제어하고 다른 일부(WLD21-24)는 상기 워드라인들 중에서 홀수번째 것들을 제어하도록 구성될 수 있다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 장치에서 특정한 메모리 셀을 선택하는 방법을 예시적으로 도시하는 도면이다.
도 23에 도시된 것처럼, 상기 비트라인 드라이버들(BLD) 중의 하나, 상기 선택 드라이버들(SSD1-SSD3) 중의 하나, 그리고 상기 워드라인 드라이버들(WLD1, WLD2) 중의 하나를 선택하면, 3차원적으로 배열되는 메모리 셀들 중의 하나가 일의적으로 선택될 수 있다.
예를 들면, 상기 비트라인 드라이버들(BLD) 중의 하나를 선택하고, 상기 선택 드라이버들(SSD1-SSD3) 중의 하나를 선택하면, 이들에 연결된 도전 라인들의 교차점에 위치하는 한 쌍의 선택 트랜지스터들(SST)이 선택될 수 있다. 하지만, 이들 선택 트랜지스터들(SST)은 하나의 수직 전극(VE)을 공유하기 때문에, 이러한 선택은 하나의 수직 전극(VE)을 선택하는 것을 가능하게 한다. 이에 더하여, 도 22에 도시된 것처럼, 하나의 수직 전극(VE)의 양측에 배열되는 복수의 워드라인들(WL)은 모두 전기적으로 분리되기 때문에, 이들 중의 하나를 선택하면, 하나의 워드라인, 하나의 비트라인 및 이들 사이에 개재되는 하나의 메모리 셀을 연결하는 일의적 경로를 형성할 수 있다.
도 24 내지 도 31은 본 발명의 실시예들의 몇몇 예들에 따른 3차원 반도체 장치를 도시하는 단면도들이다. 상술한 실시예들은 아래에서 설명되는 본 발명의 기술적 특징들 중의 적어도 하나를 갖도록 구성될 수 있다.
도 16 내지 도 19에 도시된 것처럼, 상기 선택 라인들(SL) 각각은, 적어도 소정의 영역 내에서, 그것의 상부에 위치하는 상기 워드라인들(WL)과 실질적으로 동일한 평면적 모양 그리고 동일한 평면적 배치를 가질 수 있다. 예를 들면, 도 24 내지 도 26, 도 29 및 도 30에 예시적으로 도시된 것처럼, 상기 선택 라인(SL)과 상기 워드라인(WL)은 서로 수직하게 정렬된 측벽들을 가질 수 있다. 또는, 상기 선택 라인(SL)과 상기 수직 전극(VE)의 측벽들 사이의 거리는 상기 워드라인(WL)과 상기 수직 전극(VE)의 측벽들 사이의 거리와 실질적으로 동일할 수 있다. 유사하게, 상기 선택 라인(SL)과 상기 비트라인 플러그(BLP)의 측벽들 사이의 거리는 상기 워드라인(WL)과 상기 비트라인 플러그(BLP)의 측벽들 사이의 거리와 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 상기 선택 라인(SL)과 상기 워드라인(WL)은 실질적으로 동일한 물질로 형성될 수 있다. 한편, 다른 실시예들에 따르면, 상기 선택 라인(SL)과 상기 워드라인(WL)은 서로 다른 물질로 형성되거나 서로 정렬되지 않을 수도 있다. 예를 들면, 상기 선택 라인(SL)로 사용되는 수평 전극(330)은 상기 워드라인(WL)으로 사용되는 상기 수평 전극들(330)의 형성 이전에 형성될 수 있다. 즉, 도 4a를 참조하여 설명된 상기 박막 구조체(200)의 형성 이전에, 상기 선택 라인(SL)의 형성을 위한 별도의 공정이 더 실시될 수 있다.
이에 더하여, 상기 박막 구조체(200)를 형성하기 이전에, 상기 선택 라인(SL)을 패터닝하여 상기 제 1 불순물 영역(131)을 노출시키는 개구부를 형성하는 단계가 더 실시될 수 있다. 일 실시예에 따르면, 도 28에 도시된 것처럼, 상기 개구부는 층간 절연막(225) 및 이를 관통하는 연결 전극(282)에 의해 채워질 수 있다. 다른 실시예에 따르면, 상기 개구부는 하부 절연 스페이서(215) 및 도전 패턴(99)에 의해 채워질 수 있다.
한편, 본 발명의 일부 실시예들에 따르면, 도 2a 내지 도 4a를 참조하여 설명된 것처럼, 상기 불순물 영역들(130)은 상기 박막 구조체(200)를 형성하기 이전에 형성되고, 상기 제 1 및 제 2 트렌치들(240, 310)의 형성은 상기 박막 구조체(200)의 형성 이후에 수행된다. 이에 따라, 상기 수평 전극들(330)은 상기 불순물 영역들(130)의 형성을 위한 마스크로 사용되지 않는다. 그 결과로서, 상기 선택 라인(SL)과 상기 제 1 및 제 2 불순물 영역들(131, 132) 사이의 상대적 배치는 상기 수평 전극들(330)이 상기 제 1 및 제 2 불순물 영역들(131, 132)의 형성을 위한 마스크로 사용하는 경우에 비해 달라질 수 있다. 예를 들면, 상기 제 1 및 제 2 불순물 영역들(131, 132)과 이들 각각에 인접하는 상기 선택 라인들(SL) 사이의 중첩 폭들은 서로 다를 수 있다. 값 D(L1, L2)가 도 24 내지 도 27에 도시된 제 1 불순물 영역(131)의 왼쪽 및 오른쪽 영역들과 이들에 인접하는 선택 라인들(SL) 사이의 중첩 폭들의 차이를 표현한다고 하자. 이와 동일한 표기법(notation) 아래에서, D(L1, L2), D(L1, L3), D(L1, L4), D(L2, L3), D(L2, L4) 또는 D(L3, L4) 중의 적어도 하나는 실질적으로 0이 아닐 수 있다.
일부 실시예들에 따르면, 도 24, 도 27 내지 도 30에 예시적으로 도시된 것처럼, 상기 메모리 패턴(270)은 파이프 형태의 측벽부 및 상기 측벽부의 바닥으로부터 안쪽으로 연장되는 바닥부를 포함할 수 있다. 이때, 상기 수직 전극(VE)은 파이프 형태를 가지면서 상기 메모리 패턴(270)의 바닥부 상에 배치되는 스페이서 전극(281) 및 상기 스페이서 전극(281)을 관통하는 연결 전극(282)을 포함할 수 있다. 상기 연결 전극(282)은 도 24, 도 29 및 도 30에 도시된 것처럼, 상기 제 1 불순물 영역(131)에 접속하거나, 도 27에 도시된 것처럼, 상기 제 1 불순물 영역(131)과 상기 메모리 패턴(270) 사이에 개재되는 상기 도전 패턴(99)에 연결될 수 있다.
다른 실시예에 따르면, 도 25에 도시된 것처럼, 상기 메모리 패턴(270)은 수평적으로는 상기 수직 전극(VE)과 상기 수평 전극(330) 사이이고 수직적으로는 상기 주형막들(230) 사이인 공간 내에 국소적으로 배치될 수 있다.
또다른 실시예에 따르면, 도 26에 도시된 것처럼, 상기 메모리 패턴(270)은 상기 수평 전극(330)의 상부면 및 하부면을 덮는 부분들을 포함할 수 있다. 이에 더하여, 상기 메모리 패턴(270)은 상기 수직 전극(VE)과 상기 수평 전극(330) 사이에 배치되어 상기 수평 전극(330)의 상부면 및 하부면을 덮는 부분들을 연결하는 연결 영역을 더 포함할 수 있다. 한편, 이 실시예에 따르면, 상기 비트라인 플러그(BLP)에 인접하는 상기 수평 전극(330)의 일 측벽은 상기 메모리 패턴(270)에 의해 덮이지 않을 수 있다. 상기 메모리 패턴(270)이 도 9a를 참조하여 설명된 상기 수평 전극(330)을 형성하기 전에 상기 리세스 영역들(320)을 덮도록 형성될 경우, 상기 메모리 패턴(270)은 도 26에 도시된 구조로 형성될 수 있다.
상기 제 2 플러그(350) 또는 상기 비트라인 플러그(BLP)는, 도 24 내지 도 30에 도시된 것처럼, 상기 기판(100) 또는 상기 제 2 불순물 영역(132)에 소정의 깊이로 삽입될 수 있다. 일부 실시예들에 따르면, 상기 제 2 매립막(340) 역시 상기 기판(100) 또는 상기 제 2 불순물 영역(132)에 소정의 깊이로 삽입될 수 있다. 일부 실시예들에 따르면, 상기 제 2 플러그(350)가 상기 제 2 매립막(340)보다 큰 삽입 깊이를 갖도록 형성될 수 있다. 유사하게, 도 25 내지 도 28에 예시적으로 도시된 것처럼, 상기 제 1 플러그(280) 또는 상기 수직 전극(VE) 역시 그것의 아래에 위치하는 패턴(예를 들면, 상기 제 1 불순물 영역(131) 또는 상기 도전 패턴(99))에 소정의 깊이로 삽입될 수 있다.
일부 실시예들에 따르면, 도 29 및 도 30에 도시된 것처럼, 상기 주형막(230)과 상기 수직 전극(VE) 사이의 수평적 간격(W1)은 상기 수평 전극(330)과 상기 수직 전극(VE) 사이의 수평적 간격(W2)보다 클 수 있다. 예를 들면, 도 8a를 참조하여 설명된 상기 리세스 영역들(320)의 형성 동안, 상기 메모리 패턴들(270)의 노출된 바깥 측벽들이 식각될 수 있다. 도 29의 구조는 이러한 추가적인 식각의 결과일 수 있다. 변형된 실시예들에 따르면, 도 30에 도시된 것처럼, 상기 메모리 패턴(270)과 상기 주형막(230)의 측벽들 사이에 보호 패턴(272)이 형성될 수 있다. 상기 보호 패턴(272)은 상기 메모리 패턴(270)의 상술한 측벽 리세스를 방지하기 위해 형성된 식각 정지막의 잔존물일 수 있다.
일부 실시예들에 따르면, 도 31에 예시적으로 도시된 것처럼, 상기 수평 전극(330)과 상기 메모리 패턴(270) 사이에 정류 소자를 구현하기 위한 부가적인 패턴(400)이 더 배치될 수 있다.
도 32 및 도 33는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 32을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 33를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자분리 패턴
120: 활성 영역 130: 불순물 영역
210: 게이트 절연막 220: 희생막
230: 주형막 240: 제 1 트렌치
250: 제 1 매립막 260: 수직 홀
270: 메모리 패턴 280: 제 1 플러그
281: 스페이서 전극 282: 연결 전극
215: 하부 절연 스페이서 225: 층간절연막
300: 캐핑 마스크 패턴 310: 제 2 트렌치
311: 넓은 영역 320: 리세스 영역
330: 수평 전극 340: 제 2 매립막
345: 절연 스페이서 350: 제 2 플러그
360: 상부 배선
WL: 워드라인 ME: 메모리 요소
BL: 비트라인 BLP: 비트라인 플러그
VE: 수직 전극 SL: 선택 라인
SST: 선택 트랜지스터
WLD: 워드라인 드라이버 BLD: 비트라인 드라이버
SSD: 선택 드라이버
120: 활성 영역 130: 불순물 영역
210: 게이트 절연막 220: 희생막
230: 주형막 240: 제 1 트렌치
250: 제 1 매립막 260: 수직 홀
270: 메모리 패턴 280: 제 1 플러그
281: 스페이서 전극 282: 연결 전극
215: 하부 절연 스페이서 225: 층간절연막
300: 캐핑 마스크 패턴 310: 제 2 트렌치
311: 넓은 영역 320: 리세스 영역
330: 수평 전극 340: 제 2 매립막
345: 절연 스페이서 350: 제 2 플러그
360: 상부 배선
WL: 워드라인 ME: 메모리 요소
BL: 비트라인 BLP: 비트라인 플러그
VE: 수직 전극 SL: 선택 라인
SST: 선택 트랜지스터
WLD: 워드라인 드라이버 BLD: 비트라인 드라이버
SSD: 선택 드라이버
Claims (24)
- 채널 영역에 의해 분리된 제 1 및 제 2 불순물 영역들을 포함하는 기판;
상기 기판 상에 교대로 적층된 수평 전극들 및 주형막들을 포함하는 적층체;
상기 적층체를 관통하여 상기 제1 불순물 영역에 접속하는 비트라인 플러그;
상기 적층체 상에 제공되고 상기 비트라인 플러그에 접속하는 비트라인;
상기 적층체를 관통하여 상기 제 2 불순물 영역에 접속하는 수직 전극을 포함하되,
상기 주형막들 중 최하부의 주형막은 상기 수평 전극들 중 최하부의 수평 전극을 사이에 두고 상기 채널 영역 및 상기 제1 및 제2 불순물 영역들로부터 이격되고,
상기 최하부의 수평 전극은 상기 채널 영역과 상기 최하부의 주형막 사이에 개재되고, 상기 제1 및 제2 불순물 영역들의 각각과 상기 최하부의 주형막 사이로 연장되고,
상기 최하부의 수평 전극은 선택 라인인 3차원 반도체 장치. - 청구항 1에 있어서,
상기 기판과 상기 선택 라인 사이에 개재되는 게이트 절연막을 더 포함하되,
상기 최하부의 주형막은 상기 선택 라인 및 상기 게이트 절연막을 사이에 두고 상기 기판으로부터 이격되는 3차원 반도체 장치. - 청구항 2에 있어서,
상기 최하부의 주형막은 상기 선택 라인 및 상기 게이트 절연막을 사이에 두고 상기 채널 영역 및 상기 제1 및 제2 불순물 영역들로부터 이격되는 3차원 반도체 장치. - 청구항 1에 있어서,
상기 비트라인은 상기 수평 전극들을 가로지르고, 상기 수평 전극들은 상기 채널 영역을 가로지르는 3차원 반도체 장치. - 청구항 1에 있어서,
상기 선택 라인과 중첩되는 수평적 폭에 있어서, 상기 제 1 및 제 2 불순물 영역들은 서로 다른 3차원 반도체 장치. - 청구항 1에 있어서,
상기 주형막들의 각각과 상기 수직 전극 사이의 간격은 상기 수평 전극들의 각각과 상기 수직 전극 사이의 간격보다 큰 3차원 반도체 장치. - 청구항 6에 있어서,
상기 수평 전극들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함하되, 상기 메모리 패턴의 수평 두께는 상기 주형막의 높이에서 보다 상기 수평 전극의 높이에서 더 얇은 3차원 반도체 장치. - 청구항 1에 있어서,
상기 수평 전극들과 상기 수직 전극의 사이에 개재되는 메모리 패턴을 더 포함하되, 상기 메모리 패턴은 칼코겐 화합물들, 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조, 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함하는 3차원 반도체 장치. - 채널 영역에 의해 분리된 제 1 및 제 2 불순물 영역들을 포함하는 기판;
상기 기판 상에 제공되고, 서로 연결되어 선택 라인 그룹을 구성하는 제 1 및 제 2 선택 라인들;
상기 선택 라인들 각각의 상부에 차례로 적층되는 복수의 워드라인들;
상기 선택 라인들 각각 상에서 상기 복수의 워드라인들 사이에 개재되는 주형막들;
상기 제 1 및 제 2 선택 라인들 사이에 일렬로 배열되는 수직 전극들;
상기 선택 라인 그룹 양측에 각각 일렬로 배열되는 복수의 비트라인 플러그들; 및
상기 워드라인들을 가로지르면서 상기 비트라인 플러그들을 연결하는 비트라인들을 포함하되,
상기 주형막들 중 최하부의 주형막은 상기 선택 라인들의 각각을 사이에 두고 상기 채널 영역 및 상기 제1 및 제2 불순물 영역들로부터 이격되고,
상기 선택 라인들의 각각은 상기 채널 영역과 상기 최하부의 주형막 사이에 개재되고, 상기 제1 및 제2 불순물 영역들의 각각과 상기 최하부의 주형막 사이로 연장되는 3차원 반도체 장치. - 청구항 9에 있어서,
상기 주형막들의 각각과 상기 수직 전극들의 각각 사이의 간격은 상기 워드 라인들의 각각과 상기 수직 전극들의 각각 사이의 간격보다 큰 3차원 반도체 장치. - 삭제
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