CN103137645A - 具有三维布置的阻性存储器单元的半导体存储器件 - Google Patents

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Abstract

本发明提供了具有三维布置的阻性存储器单元的半导体存储器件。所述器件可以包括彼此相连以构成选择线组的第一选择线和第二选择线、顺序地堆叠在所述第一选择线和所述第二选择线的每一条上的多条字线、在所述第一选择线与所述第二选择线之间布置成一行的多个竖直电极、在所述选择线组的两侧的每一侧上布置成一行的多个位线插塞、以及与所述多条字线交叉并将所述多个位线插塞彼此连接的位线。

Description

具有三维布置的阻性存储器单元的半导体存储器件
相关申请的交叉引用
本申请要求2011年11月25日提交的韩国专利申请No.10-2011-0124204的优先权，其所有内容通过引用并入本文。
技术领域
本发明思想的示例实施例涉及半导体存储器件，并且更具体地涉及具有三维布置的阻性存储器单元的半导体存储器件。
背景技术
三维集成电路（3D-IC）存储器技术可以用于增大存储器容量。3D-IC存储器技术通常指关于三维地布置存储器单元的技术。除了3D-IC存储器技术外，还可以通过(1)图案小型化技术和(2)多层单元（MLC）技术来增大存储器容量。然而，图案小型化技术的使用会由于高成本而受限，通过MLC技术实现的容量增大会受限于每个单元中要增加的位数。在实现更大程度地增加存储器容量的方面，可以将图案小型化技术和MLC技术与3D-IC技术相结合，并且有望独立于3D-IC技术得到发展。
一种3D-IC技术是穿孔插塞（punch-and-plug）技术。穿孔插塞技术包括在衬底上顺序地形成多层薄层并随后形成插塞以穿透这些薄层。通过该技术，无需大大增加制造成本就可以实现三维存储器件的存储器容量的增加。
发明内容
本发明思想的示例实施例涉及具有增大的集成密度的半导体存储器件。
根据本发明思想的示例实施例，一种三维半导体器件可以包括：衬底，其包括被沟道区分隔开的第一掺杂区和第二掺杂区；耦接到所述第一掺杂区的位线；耦接到所述第二掺杂区的竖直电极；处于所述衬底与所述位线之间的水平电极的堆叠；以及处于所述衬底与所述堆叠之间的选择线。所述选择线可以具有与所述水平电极的平面形状和平面位置实质相同的平面形状和平面位置。
所述选择线与所述竖直电极之间的水平距离可以实质上等于所述水平电极与所述竖直电极之间的水平距离。
所述器件还可以包括将所述位线与所述第一掺杂区连接的位线插塞。所述选择线与所述位线插塞之间的水平距离可以实质上等于所述水平电极与所述位线插塞之间的水平距离。
所述位线可以与所述水平电极交叉，所述选择线和所述堆叠可以与所述沟道区交叉。
所述第一掺杂区和所述第二掺杂区在与所述选择线重叠的水平宽度方面可以彼此不同。所述选择线可以与所述第一掺杂区的第一部分重叠。所述选择线可以与所述第二掺杂区的第一局部重叠。所述第一掺杂区的第一部分的宽度可以不同于所述第二掺杂区的第一局部的宽度。
所述选择线的材料与所述水平电极的材料可以实质相同。
所述堆叠还可以包括在竖直方向上处于多个水平电极之间的模塑层，并且所述模塑层与所述竖直电极之间的间隔可以大于所述水平电极与所述竖直电极之间的间隔。
所述器件还可以包括处于所述水平电极与所述竖直电极之间的存储器图案。所述存储器图案在多个水平电极的至少一个的水平面处的第一水平厚度可以小于所述存储器图案在所述模塑层的水平面处的第二水平厚度。
所述堆叠还可以包括在竖直方向上处于多个水平电极之间的模塑层以及处于所述水平电极与所述竖直电极之间的整流元件（rectifying element）。所述模塑层与所述竖直电极之间的间隔可以不同于所述整流元件与所述竖直电极之间的间隔。
所述器件还可以包括处于所述水平电极与所述竖直电极之间的存储器图案。所述存储器图案可以包含硫族化物、构造为展示磁阻属性的层叠结构、钙钛矿化合物、和过渡金属氧化物中的至少一种。
根据本发明思想的示例实施例，一种三维半导体器件可以包括：选择线组，其包括彼此连接的第一选择线和第二选择线；多条字线，其顺序地堆叠在所述第一选择线和所述第二选择线的每一条上；多个竖直电极，其在所述第一选择线与所述第二选择线之间布置成一行；多个位线插塞，其在所述选择线组的两侧中的每一侧上都布置成一行；以及位线，其与所述多条字线交叉并且将所述多个位线插塞彼此连接。
所述多条字线可以彼此电隔离，并从而可以构造为彼此具有不同电压。
所述多条字线可以界定第一沟槽和多个第二沟槽。所述多个竖直电极可以处于所述第一沟槽中。所述多个位线插塞可以处于所述多个第二沟槽中。所述多个第二沟槽的每一个都可以具有足以跨越多条位线的长度。
所述第一沟槽可以具有足以跨越多个位线的长度。
在示例实施例中，所述第一选择线和所述第二选择线的每一个都可以具有与所述第一选择线和所述第二选择线上的多条字线的平面形状和平面位置实质相同的平面形状和平面位置。
所述第一选择线和所述第二选择线与所述竖直电极之间的水平距离可以实质上等于所述多条字线与所述竖直电极之间的水平距离。
所述第一选择线和所述第二选择线与所述位线插塞之间的水平距离可以实质上等于多条字线与所述位线插塞之间的水平距离。
所述器件还可以包括位于所述选择线组下方的多个有源图案。所述多个有源图案的每一个可以包括彼此隔开的一对漏极区、处于所述一对漏极区之间的源极区、以及处于所述一对漏极区与所述源极区之间的一对沟道区。所述竖直电极可以耦接到所述源极区。所述位线插塞可以耦接到所述一对漏极区，并且所述第一选择线和所述第二选择线可以面对所述一对沟道区。
所述一对漏极区中的每一个的宽度可以与所述第一选择线和所述第二选择线中之一重叠。所述一对漏极区中的每一个与所述第一选择线和所述第二选择线中之一重叠的宽度可以与下列中的至少一个不同：所述源极区与所述第一选择线重叠的第一宽度以及所述源极区的与所述第二选择线重叠的第二宽度。
所述第一选择线和所述第二选择线的材料可以与所述多条字线的材料实质相同。
所述器件还可以包括在竖直方向上处于所述多条字线之间的多个模塑层，并且所述模塑层与所述竖直电极之间的间隔可以大于所述多条字线中的至少一条与所述竖直电极之间的间隔。
所述器件还可以包括处于所述多条字线与所述竖直电极之间的存储器图案。所述存储器图案在所述多条字线中的至少一条的水平面处的第一水平厚度可以小于所述存储器图案在所述多个模塑层中的至少一个的水平面处的第二水平厚度。
所述器件还可以包括处于所述多条字线与所述竖直电极之间的存储器图案。所述存储器图案可以包含硫族化物、构造为展示磁阻属性的层叠结构、钙钛矿化合物、和过渡金属氧化物中的至少一种。
根据本发明思想的示例实施例，一种三维半导体器件可以包括：电极结构，其包括衬底上的多个堆叠；多条位线，其处于所述电极结构上并且与所述多个堆叠交叉；竖直电极，其穿透所述电极结构；以及多个位线插塞，其穿透所述电极结构，所述多个位线插塞的每一个连接到对应的一条位线。每个堆叠都可以包括一条选择线和顺序地堆叠在所述选择线上的多条字线。所述多个堆叠中的奇数堆叠在同一水平面处所包括的字线可以彼此连接，并且所述多个堆叠中的偶数堆叠在同一水平面处所包括的字线可以彼此连接。每个奇数堆叠中的选择线可以连接到位于该奇数堆叠右侧的偶数堆叠中的选择线，从而构成一个选择线组。所述竖直电极可以位于所述选择线组内，并且所述多个位线插塞可以位于多个所述选择线组之间。
根据本发明思想的示例实施例，一种三维半导体器件包括：选择晶体管，其包括被衬底的沟道区沿第一方向分开的所述衬底的第一掺杂区和第二掺杂区、在所述沟道区的上方沿着与所述第一方向相交的第二方向延伸的选择线，所述选择晶体管被构造为对耦接到所述衬底的第一掺杂区的位线与处于所述衬底的第二掺杂区上的竖直电极之间的电连接进行控制；以及堆叠在所述选择晶体管上的多条字线，所述多条字线沿所述第一方向的宽度实质上等于所述选择线沿所述第一方向的宽度。
所述选择晶体管还可以包括处于所述沟道区与所述选择线之间的栅极绝缘层。
所述器件还可以包括处于所述竖直电极与所述选择晶体管和所述多条字线中至少一个之间的存储器图案。所述竖直电极与所述选择晶体管之间沿所述第一方向的距离实质上等于所述竖直电极与所述多条字线中至少一条之间沿所述第一方向的距离。
所述器件还可以包括包围所述多条字线中每一条字线的至少两个表面和所述选择线的至少两个表面的存储器图案。
所述器件可以包括：所述衬底上的多个隔离图案，其定义了在所述第一方向上延伸的多个有源区并且所述多个隔离图案在所述第二方向上被隔开；以及所述多个隔离图案上方的多条位线。每个有源区可以包括沿所述第一方向交替地布置的多个第一掺杂区、多个沟道区和多个第二掺杂区。所述器件还可以包括分别处于所述多个第二掺杂区上的多个竖直电极、多个位线插塞、和多个选择晶体管。所述多个位线插塞的每一个都可以将所述多个第一掺杂区中的一个连接到所述多条位线中的一条。所述多个选择晶体管每一个都可以被构造为：对所述多条位线中被耦接到所述衬底的多个第一掺杂区之一的一条位线与处于所述衬底的多个第二掺杂区上的多个竖直电极之一之间的电连接进行控制。
附图说明
根据下文结合附图作出的描述将会更清楚地理解示例实施例。附图表示出本文所述的非限制性示例实施例。
图1是示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的一部分的电路图；
图2A至图11A是示出根据本发明思想的示例实施例制造3D半导体器件的方法的透视图；
图2B至图11B是分别沿图2A至图11A的线I-I’和II-II’截取的截面图；
图12A和图13A是示出根据本发明思想的示例实施例制造3D半导体器件的方法的透视图；
图12B和图13B是分别沿图12A和图13A的线I-I’和II-II’截取的截面图；
图14A是示出根据本发明思想的示例实施例制造3D半导体器件的方法的透视图；
图14B是沿图14A的线I-I’和II-II’截取的截面图；
图15是示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的电路图；
图16至图19是示意性示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的透视图；
图20至图22是示意性示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的互连结构的示意图；
图23是示出根据本发明思想的示例实施例选择3D半导体器件中的特定存储器单元的方法的示意图；
图24至图32是根据本发明思想的一些示例实施例的3D半导体器件的截面图；以及
图33和图34是包括根据本发明思想的示例实施例的3D半导体器件在内的电子装置的框图。
应当注意，这些附图意在说明具体示例实施例中使用的方法、结构和/或材料的一般特征以及对下文提供的文字描述进行补充。但这些附图不是为了规定比例并且可以不精确地反映任何给定实施例的精确结构或性能特征，并且不应被解释为对示例实施例所包含的值或属性的范围的定义或限制。例如，为清楚起见可能缩小或放大了分子、层、区域和/或构件的相对厚度和位置。各个附图中使用相同附图标记意在指示存在相同的元件或特征。
具体实施方式
现在将参照示出了一些示例实施例的附图来更全面地描述本发明思想的示例实施例。然而，本发明思想的示例实施例可以以许多不同形式实现，并且不应被认为局限于本文所述的实施例；相反，提供这些示例实施例是使得本公开透彻和完整，并且将示例实施例的思想完全传达给本领域技术人员。在附图中，为清楚起见夸大了层和区域的厚度。附图中的相同附图标记代表相同元件，因而将会省略其描述。
将会理解，当称一个元件被“连接”或“耦接”到另一元件时，其可以直接连接或耦接到另一元件，或者可以存在中间元件。相反，当称一个元件被“直接连接”或“直接耦接”到另一元件时，不存在中间元件。本文所使用的术语“和/或”包括相关列出项的一个或多个的任何及所有组合。用于描述元件或层之间的关系的其他词语应当以类似方式进行解释（例如，“之间”与“直接之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”）。
将会理解，尽管本文可能使用术语“第一”、“第二”来描述各种元件、组件、区域、层和/或部分，然而这些元件、组件、区域、层和/或部分不应当被这些术语所限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分相区分。因此，下文讨论的第一元件、组件、区域、层或部分也可以称为第二元件、组件、区域、层或部分而不脱离示例实施例的指教。
本文为方便起见可能使用诸如“之下”、“在……下方”、“下部”、“上方”、“上部”等空间相对术语来描述附图中示出的一个元件或特征与其他（多个）元件或特征之间的关系。将会理解，这些空间相对术语意在涵盖器件在除附图所示方位之外的其它使用或操作中的不同方位。例如，如果附图中的器件被翻转，则描述为“在其他元件或特征下方”或“其他元件或特征之下”的元件将由此被定位为在其他元件或特征的“上方”。因此，示例性术语“在……下方”可以涵盖上方和下方两种方位。器件还可能以其他方式定位（旋转90度或其他方位）并相应地解释本文使用的空间相对描述词。
本文使用的术语仅用于描述具体实施例，而不意在限制示例实施例。如本文所使用的，单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文清楚地另有指示。还会理解，本文要是使用了“包括”、“包括……的”、“包含”和/或“包含……的”，则其指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除还存在或添加有一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
本文将参照作为理想化的示例性实施例（以及中间结构）的示意图的截面图描述本发明思想的示例实施例。因此，例如作为制造技术和/或容差的结果可以预期与图示的形状有所不同。因此，本发明思想的示例实施例不应当被理解成受限于本文所示出的区域的具体形状，而是应当包括例如作为制造的结果而导致的形状偏差。例如，被示为矩形的注入区在其边缘处可以具有圆形的或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样地，通过注入形成的掩埋区可能会导致一些注入发生在掩埋区与进行注入所经过的表面之间的区域内。因此，图中所示出的区域本质上是示意性的，并且其形状不意在示出器件区域的实际形状，并且不意在限制示例实施例的范围。
除非另行定义，否则本文所使用的所有术语（其中包括技术和科学术语）具有与本发明思想的示例实施例所属的领域中的技术人员通常所理解的相同含义。还会理解的是，比如在常用字典中所定义的术语应当被解释为具有与相关领域的情境中一致的含义，而不应当按照理想化或过于正式的意义来说明（除非在本文明确地如此定义）。
图1是示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的一部分的电路图。
参照图1，可以提供选择晶体管SST以将第一节点N1与第二节点N2连接。可以在选择晶体管SST上方提供位线BL。位线BL可以经由位线插塞BLP连接到第一节点N1。可以在位线BL与选择晶体管SST之间提供多个字线WL，并且可以将竖直电极VE连接到第二节点N2。可以将多个存储器元件ME并联到竖直电极VE。每个存储器元件ME可以连接到对应的一条字线WL。换句话说，每条字线WL可以经由对应的一个存储器元件ME并联到竖直电极VE。
选择晶体管SST可以包括用作其栅极电极的选择线SL。在示例实施例中，选择线SL可以与字线WL平行。
可以使用根据本发明思想的示例实施例的制造方法来实现图1的3D半导体器件。
图2A至图11A是示出根据本发明思想的示例实施例制造3D半导体器件的方法的透视图，并且图2B至图11B是分别沿图2A至图11A的线I-I’和II-II’截取的截面图。
参照图2A和图2B，可以在衬底100上形成多个器件隔离图案110以对有源区120定界。可以将衬底100形成为包括半导体、绝缘体、导体及它们的组合中的至少一个。衬底100可以是包含衬底的硅晶片或硅层，但是本发明思想的示例实施例不限于此。
每个器件隔离图案110可以是线形图案，其长轴平行于特定方向（例如x方向）。另外，器件隔离图案110可以彼此平行。因此，有源区120也可以彼此平行，并且有源区120中的每一个可以是线形图案。器件隔离图案110可以由至少一种电介质材料（比如氧化硅）形成，但示例实施例不限于此。
参照图3A和图3B，可以在有源区120的上部形成掺杂区130。可以将掺杂区130二维地布置在衬底100上。例如，可以在每一个有源区120中沿器件隔离图案110的长轴彼此隔开地形成若干掺杂区130。掺杂区130可以包括第二掺杂区132和第一掺杂区131，每个第二掺杂区132都用作参照图1描述的第一节点N1，并且每个第一掺杂区131都用作第二节点N2。可以沿器件隔离图案110的长轴交替地布置第一掺杂区131和第二掺杂区132。第一掺杂区131和第二掺杂区132可以包含注入其中的n型或p型杂质，比如硼、铝、磷、和/或砷，但示例实施例不限于此。
掺杂区130的形成可以包括：在器件隔离图案110上形成掩模图案（未示出）从而与源区120交叉，并随后使用掩模图案作为离子掩模来执行离子注入工艺。
在示例实施例中，可以在器件隔离图案110的形成之前形成掺杂区130。另外，可以额外地执行至少一个离子注入工艺以将杂质注入有源区120或衬底100中。例如，可以将杂质注入有源区120中以调节选择晶体管SST的阈值电压，或者可以执行离子注入工艺以在衬底100中形成阱区域。这些额外的离子注入工艺可以在器件隔离图案110的形成之前或之后执行。
参照图4A和图4B，可以在提供有掺杂区130的结构上形成栅极绝缘层210，并且可以在栅极绝缘层210上形成层叠结构200。层叠结构200可以包括交替地堆叠在栅极绝缘层210上的多个牺牲层220和多个模塑层230。
栅极绝缘层210可以包括氧化硅和诸如氧化铪、氧化铝、氧化锌之类的高k电介质材料中的至少一个，但示例实施例不限于此。在示例实施例中，可以通过对有源层120的顶表面进行热氧化来形成栅极绝缘层210。作为替代，栅极绝缘层210可以是使用沉积技术形成的沉积层。
牺牲层220可以由利用相对于模塑层230的蚀刻选择性而能够被蚀刻的材料形成。例如，可以选择牺牲层220的材料以限制（和/或防止）模塑层230在蚀刻牺牲层220的后续工艺中被蚀刻。可以将蚀刻选择性定量地表达为牺牲层220的材料与模塑层230的材料的蚀刻率之比。在示例实施例中，牺牲层220可以是相对于一种或多种模塑层230材料提供了大约1:10至大约1:200（例如，大约1:30至大约1:100）的蚀刻选择性的一种或多种材料。例如，模塑层230可以是氧化硅和氮化硅中的至少一种，并且牺牲层200可以是硅、氧化硅、碳化硅和氮化硅中的至少一种。可以将牺牲层220选择为与模塑层230不同的材料。在以下描述中，为便于理解本发明思想的示例实施例，将针对包括氧化硅的模塑层230和包括氮化硅的牺牲层220来描述示例实施例。然而，示例实施例不限于氧化硅和氮化硅，并且每个层不限于一种材料。
参照图5A和图5B，可以将层叠结构200图案化以形成第一沟槽240，随后可以形成第一间隙填充层250以填充第一沟槽240。
可以形成第一沟槽240以暴露若干掺杂区130，并且可以将每个第一沟槽240形成为与器件隔离图案110交叉。在示例实施例中，可以将第一沟槽240形成为用来暴露第一掺杂区131。
第一间隙填充层250可以包括至少一种绝缘材料。例如，第一间隙填充层250可以包括旋涂玻璃（SOG）材料和氧化硅中的至少一种。在示例实施例中，可以以相对于牺牲层220和模塑层230具有蚀刻选择性的材料来形成第一间隙填充层250。
参照图6A和图6B，可以形成竖直孔260以暴露位于第一沟槽240下方的第一掺杂区131。其后，可以形成存储器图案270以覆盖竖直孔260的内壁，随后可以形成第一插塞280以填充竖直孔260的剩余空间。
竖直孔260的形成可以包括：在层叠结构200上形成掩模图案，随后使用该掩模图案作为蚀刻掩模来将第一间隙填充层250图案化。在示例实施例中，每个竖直孔260都可以形成为具有比第一沟槽240大的宽度，如图6A所示。
存储器图案270可以包括至少一种数据存储材料。例如，存储器图案270可以包括至少一种其电阻可被流过存储器图案270的电流选择性地改变的可变电阻材料。
在示例实施例中，存储器图案270可以包括至少一种其电阻可被施加于其上的热能改变的材料（例如，硫族化物）。硫族化物可以是包括锑（Sb）、碲（Te）或硒（Se）中至少一种的材料。例如，存储器270可以包括由具有大约20至大约80原子百分比浓度的碲（Te）、具有大约5至大约50原子百分比浓度的锑（Sb）和具有剩下浓度的锗（Ge）所形成的硫族化物。另外，用于存储器图案270的硫族化物还可以包括N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy或La中至少一种的杂质。在示例实施例中，存储器图案270可以由GeBiTe、InSb、GeSb和GaSb中之一形成。
在示例实施例中，存储器图案270可以包括钙钛矿化合物或过渡金属氧化物中的至少一种。例如，存储器图案270可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆、或氧化钡锶锆中的至少一种。此外，在示例实施例中，存储器图案270可以由除了数据存储属性以外还能够显示出自整流属性或非线性电流-电压属性的至少一种材料形成。
每个第一插塞280可以包括至少一种导电材料，比如掺杂半导体、金属、导电金属氮化物、硅化物、和纳米结构（例如碳纳米管或石墨烯(graphene)）。
在示例实施例中，每个存储器图案270可以用作参照图1描述的存储器元件ME，并且每个第一插塞280可以用作参照图1描述的竖直电极VE。
参照图7A和图7B，可以将层叠结构200图案化以形成暴露了剩下的那些掺杂区130的第二沟槽310。在示例实施例中，第二沟槽310的形成可以包括：形成顶盖掩模（capping mask）图案300以覆盖提供有第一插塞280的结构，随后使用该顶盖掩模图案300作为蚀刻掩模来各向异性地蚀刻层叠结构200。
可以将每个第二沟槽310形成为与器件隔离图案110交叉。在示例实施例中，第二沟槽310可以暴露第二掺杂区132。牺牲层220和模塑层230的侧壁可以被第二沟槽310暴露。
如图7A所示，在示例实施例中，每个第二沟槽310可以包括窄区域和宽度大于窄区域的宽区域311。在每个第二沟槽310中，可以交替地布置窄区域和宽区域311并且使它们彼此连接。可以将每个宽区域311形成为暴露对应的一个第二掺杂区132，并且可以将每个窄区域形成为与对应的一个器件隔离图案110交叉。在示例实施例中，可以使用顶盖掩模图案300作为硬掩模来将第二沟槽310图案化。
参照图8A和图8B，可以选择性地去除牺牲层220以在模塑层230之间形成凹陷区域320。凹陷区域320的形成可以包括：例如使用各向同性蚀刻技术来横向地蚀刻被第二沟槽310暴露的牺牲层220。
由于第二沟槽310具有类似于与器件隔离图案110交叉的线的形状，因此可以执行对牺牲层220的选择性去除。例如，由于存在线形的第二沟槽310，所以可以对牺牲层220施加蚀刻剂。
凹陷区域320可以延伸到第一沟槽240的边界。例如，可以将凹陷区域320形成为暴露第一间隙填充层250和存储器图案270的外侧壁。
参照图9A和图9B，可以形成水平电极330以填充凹陷区域320。每个水平电极330可以形成为填充对应的一个凹陷区域320。在示例实施例中，水平电极330可以用作参照图1描述的字线WL和选择线SL。
水平电极330的形成可以包括：形成导电层以填充凹陷区域320，并且从第二沟槽310去除导电层以使得导电层局限于凹陷区域320的内部空间中。在示例实施例中，导电层可以形成为不填充第二沟槽310的整个区域；例如，可以将其形成为共形地覆盖第二沟槽310的内表面。在该情况下，可以使用各向同性蚀刻工艺（例如湿式蚀刻工艺）来执行对导电层的去除。
水平电极330可以包括至少一种导电材料。例如，水平电极330可以由掺杂半导体、金属或金属氮化物形成。在水平电极330由金属材料或金属氮化物形成的情况下，根据本发明思想的半导体存储器件可以实现改进的操作速度。
参照图10A和图10B，可以形成第二插塞350，使得每个第二插塞350连接到对应的一个第二掺杂区132。在示例实施例中，每个第二插塞350可以用作参照图1描述的位线插塞BLP。第二插塞350的形成可以包括：形成第二间隙填充层340以填充第二沟槽310，并且形成第二插塞350以穿透第二间隙填充层340。
在示例实施例中，可以使用沉积技术之一来形成第二间隙填充层340，并且其沉积厚度的范围可以从窄区域的宽度到宽区域311的一半宽度。在该情况下，第二沟槽310的窄区域完全被第二间隙填充层340填充，而宽区域311没有完全被第二间隙填充层340填充。例如，沉积厚度的前述条件使得第二间隙填充层340能够具有以自对准方式在宽区域311中形成的开口。
在使用沉积技术形成第二间隙填充层340的情况下，第二间隙填充层340可以覆盖宽区域311的底表面。在示例实施例中，可以在第二插塞350的形成之前执行各向异性蚀刻工艺以从宽区域311的底表面去除第二间隙填充层340。
第二插塞350的形成可以包括：在执行了各向异性蚀刻工艺而得到的结构上形成导电层，随后执行节点分离工艺。可以将导电层形成为填充宽区域311中提供的开口并且连接到第二掺杂区132。作为节点分离工艺的结果，第二插塞350可以彼此二维地分离，即，它们中的每一个可以局限于对应的一个宽区域311中。
参照图11A和图11B，可以在第二插塞350上形成上互连线360。可以将上互连线360形成为与第一沟槽240和第二沟槽310交叉或者与水平电极330交叉，并且可以将每个上互连线360连接到位于其下方的若干个第二插塞350。在示例实施例中，每个上互连线360可以用作参照图1描述的位线BL。
图12A和图13A是示出根据本发明思想的其他示例实施例制造3D半导体器件的方法，并且图12B和图13B是分别沿图12A和图13A的线I-I’和II-II’截取的截面图。为简明起见，不会更详细地描述与前文示出并参照图2A至图11A描述的元件和特征相似的本示例的元件和特征。根据如图12A、图12B、图13A和图13B所示的示例实施例的制造方法至少在两个方面与根据参照图2A至图11A描述的示例实施例的方法不同。
首先，如图12A和图12B所示，当沿第二沟槽310的长轴方向测量时，第二沟槽310的宽度可以基本上是均匀的。例如，第二沟槽310在器件隔离图案110上的宽度可以与其在第二掺杂区132上的宽度相等。其次，可以将水平电极330提供为层叠结构200的一部分，而不通过在第二沟槽310形成之后执行额外工艺来提供该水平电极330。换句话说，层叠结构200可以包括交替地堆叠在栅极绝缘层210上的多个导电层和多个绝缘层。在这些示例中，由于形成了第二沟槽310，所以层叠结构200的导电层和绝缘层可以分别用作前述实施例的水平电极330和模塑层230。
由于将第二沟槽310形成为具有均匀宽度，因此在以参照图10A描述的自对准方式形成第二插塞350时可能存在困难。根据本发明思想的示例实施例，如图13A和图13B所示，第二插塞350的形成可以包括：形成第二间隙填充层340以完全填充第二沟槽310，将第二间隙填充层340图案化以形成暴露第二掺杂区132的各开口，以及随后用导电材料填充开口。在示例实施例中，可以额外形成绝缘隔片345以分别覆盖各第二插塞350的侧壁，并且依靠绝缘隔片345，第二插塞350可以与水平电极330电隔离。
可以以参照图2A至图11A描述的相同方式来执行制造工艺的其余步骤。
图14A是示出根据本发明思想的示例实施例制造3D半导体器件的方法的透视图，并且图14B是沿图14A的线I-I’和II-II’截取的截面图。为简明起见，将不更详细地描述与前文示出并参照图2A至图11A描述的元件和特征相似的元件和特征。
参考回图6A和图6B，可以选择性地去除第一间隙填充层250以通过第一沟槽240再次暴露存储器图案270的侧壁。其后，可以对存储器图案270的暴露出来的侧壁进行蚀刻以暴露第一插塞280的侧壁。因此，每一个存储器图案270都可以具有被第一沟槽240水平地隔开的两个部分，如图14A和图14B所示。存储器图案270的两个隔开的部分可以用作能够存储彼此不同的数据的独立数据存储器，在此意义上，该隔开工艺可以有助于解决数据干扰问题。
此后，可以形成绝缘层（例如顶盖掩模图案300）以填充通过去除第一间隙填充层250而形成的空的空间。该制造工艺的其余步骤可以按参照图2A至图11A描述的前述实施例的那些步骤相同的方式来执行。
图15是示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的电路图，图16至图19是示意性示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的透视图。为简明起见，不会更详细地描述与前文示出并参照图2A至图11A描述的元件和特征相似的本示例的元件和特征。
参照图15，多个选择晶体管SST可以经由多个位线插塞BLP并联到位线BL。每个位线插塞BLP可以公共地连接到相邻布置的一对选择晶体管SST。
可以在位线BL与选择晶体管SST之间提供多条字线WL和多个竖直电极VE。竖直电极VE可以布置在各位线插塞BLP之间。例如，可以沿平行于位线BL的方向交替地布置竖直电极VE和位线插塞BLP。此外，每个竖直电极VE可以公共地连接到相邻布置的一对选择晶体管SST。
多个存储器元件ME可以并联到每个竖直电极VE。每个存储器元件ME可以连接到对应的一条字线WL。例如，每条字线WL可以经由对应的一个存储器元件ME连接到对应的一个竖直电极VE。
每个选择晶体管SST都可以包括用作其栅极电极的选择线SL。在示例实施例中，选择线SL可以平行于字线WL。
参照图16至图19，可以在衬底100上提供多个上互连线360，以用作图15的位线BL。衬底100可以包括平行于上互连线360的多个有源区120。可以由提供于衬底100中的多个器件隔离图案110对有源区120定界。在俯视图中，器件隔离图案110可以位于上互连线360之间并且具有平行于上互连线360的长轴。
在每个有源区120中，可以存在布置于沿平行于上互连线360的方向的行中的多个掺杂区130。掺杂区130可以彼此隔开以定义沟道区C。掺杂区130可以包括彼此交替布置的多个第一掺杂区131和多个第二掺杂区132。
在衬底100上可以二维地布置多个第一插塞280。第一插塞280可以用作图15的竖直电极VE，并且它们每一个都可以连接到对应的一个第一掺杂区131。
在衬底100上可以二维地布置多个第二插塞350。第二插塞350可以用作图15的位线插塞BLP，并且它们每一个都可以连接到对应的一个第二掺杂区132。
可以在沟道区上提供多个水平电极330以与器件隔离图案110交叉。水平电极330可以用作图15的字线WL和选择线SL。多个水平电极330可以顺序地堆叠在每个沟道区上。在示例实施例中，最低的一个水平电极330可以用作选择线SL，而其余水平电极330可以用作字线WL。
水平电极330可以与第一插塞280和第二插塞350两者都水平地隔开。例如，用作图15的存储器元件ME的存储器图案270可以插入水平电极330与第一插塞280之间，并且绝缘层（例如图10A和图10B的第二间隙填充层340）可以插入水平电极330与第二插塞350之间。
每个第一插塞280可以用作将对应的一个第一掺杂区131与用作字线WL的水平电极330相连的导电路径。例如，第一插塞280可以连接到第一掺杂区131，但与上互连线360隔开。每个第二插塞350可以用作将对应的一个第二掺杂区132与对应的一个位线BL相连的导电路径。如上所述，每个第二插塞350都可以通过绝缘层与水平电极330隔开。
在使用参照图2A至图11A描述的制造方法的情况下，可以将每个第二插塞350形成为具有圆柱体形状，如图17所示。在图17中，附图标记C指示沟道。相反，在使用参照图12A和图13A描述的制造方法的情况下，可以将每个第二插塞350形成为具有如图16所示的长方体形状。
在使用参照图14A描述的制造方法的情况下，可以将每个存储器图案270形成为包括彼此水平地隔开的两个部分，如图18所示。例如，每个存储器图案270可以包括覆盖第一插塞280的左侧壁的第一部分和覆盖第一插塞280的右侧壁并与第一部分隔开的第二部分。
根据本发明思想的示例实施例，如图19所示，可以分别在第一插塞280下方提供导电图案99，并且可以分别在存储器图案270下方提供下绝缘图案215。将参照图27和图28更详细地描述这些特征。
图20至图22是示出根据本发明思想的示例实施例的3D半导体器件的单元阵列区域的互连结构的示意图。详细地说，图20示出字线WL的连接构造的一个示例，图21示出选择线SL的连接构造的一个示例，图22示范性示出单元阵列区域中的互连线的三维相对布置。为简明起见，不会更详细地描述与前文示出并参照图1和图15描述的元件和特征相似的本示例的元件和特征。
参照图20和图21，可以在每个位线BL下方交替地布置位线插塞BLP和竖直电极VE。位线BL可以分别耦接到位线驱动器BLD。
可以将字线WL1至WL16提供为与位线BL交叉。每条字线WL1至WL16可以提供在位线插塞BLP的列与竖直电极VE的列之间。每条字线WL1至WL16可以连接到第一字线驱动器WLD1和第二字线驱动器WLD2中的任一个。例如，字线WL1至WL16中的奇数字线可以连接到第一字线驱动器WLD1，而字线WL1至WL16中的偶数字线可以连接到第二字线驱动器WLD2。包括位线BL的单元阵列区域可以提供在第一字线驱动器WLD1与第二字线驱动器WLD2之间。在示例实施例中，由字线WL1至WL16中的奇数字线构成的组和由字线WL1至WL16中的偶数字线构成的组中的每一个都可以提供为具有指状结构，如图20所示。
可以将选择线SL1至SL14提供为与位线BL交叉。与字线WL1至WL16类似，可以将每条选择线SL1至SL14提供在位线插塞BLP的列与竖直电极VE的列之间。例如，在每条选择线SL1至SL14上可以堆叠多条字线WL，如图16至图19所示。
选择线SL1至SL14可以构成多个选择线组，每个选择线组可以包括彼此相邻布置的一对选择线。在示例实施例中，每个选择线组可以构成选择线SL1至SL14中的位于沿着与位线BL交叉的方向布置的竖直电极VE两侧上的两条选择线。换句话说，竖直电极VE可以位于每个选择线组之内，而位线插塞BLP可以位于一对不同选择线组之间。
如图21所示，可以将每个选择线组连接到选择线驱动器SSD1至SSD7中对应的一个，选择线驱动器可以构造为能够彼此独立地操作。
同时，图20示出布置在特定水平面处的字线的一个布置示例，但是根据本发明思想的示例实施例的3D半导体器件可以包括在每个水平面上被布置为具有与图20所示构造相同的构造的字线。例如，如图22所示，可以将字线驱动器WLD11至WLD14和WLD21至WLD24构造为能够独立地控制每一水平面上布置的字线，并且可以将一些字线驱动器（例如WLD11至WLD14）构造为控制偶数字线，而可以将其他字线驱动器（例如WLD21至WLD24）构造为控制奇数字线。
图23是示出根据本发明思想的示例实施例选择3D半导体器件中的特定存储器单元的方法的示意图。
如图23所示，通过选择位线驱动器BLD之一、选择线驱动器SSD1至SSD3之一和字线驱动器WLD1和WLD2之一来唯一地选择三维布置的各存储器单元中的一个。
例如，如果选择了位线驱动器BLD之一和选择线驱动器SSD1至SSD3之一，则可以选择位于与其相连的导线的交点处的一对选择晶体管SST。尽管如此，由于所选的两个选择晶体管SST构造为共享一个竖直电极VE，因此该选择使得能够选择特定的一个竖直电极VE。此外，如图22所示，由于布置在每个竖直电极VE两侧的一对字线WL是彼此电隔离的，因此选择它们中之一使得能够形成将一个字线与一个位线经由插入它们之间的一个存储器单元进行连接的唯一路径。
图24至图32是根据本发明思想的一些示例实施例的3D半导体器件的截面图。根据本发明思想的示例实施例的前述3D半导体器件可以构造为具有至少一个下文将说明的特征。
如图16至图19所示，每个选择线SL至少在特定区域中可以具有与其上堆叠的字线WL基本上相同的平面形状和平面构造。例如，可以将选择线SL和字线WL形成为具有彼此垂直对准的侧壁，如图24至图26、图29和图30所示。作为替代，选择线SL与竖直电极VE之间的横向距离可以基本上等于字线WL与竖直电极VE之间的横向距离。类似地，选择线SL与位线插塞BLP之间的横向距离可以基本上等于字线WL与位线插塞BLP之间的横向距离。
在示例实施例中，选择线SL可以由与字线WL基本相同的材料形成。在其他示例实施例中，选择线SL和字线WL可以由彼此不同的材料形成，以及/或者可以彼此不对准。例如，在形成了用作选择线SL的一个水平电极330之后，可以紧接着形成用作字线WL的其他水平电极330。换句话说，可以在参照图4A描述的层叠结构200形成之前执行用于形成选择线SL的额外工艺。
此外，在形成层叠结构200之前，可以将选择线SL图案化以形成暴露第一掺杂区131的开口。在示例实施例中，可以用层间电介质225和穿透该层间电介质225的连接电极282填充开口，如图28所示。作为替代，可以用下绝缘隔片215和导电图案99填充开口。
在示例实施例中，如参照图2A至图4A所述，可以在形成掺杂区130之后形成层叠结构200，并且可以在形成层叠结构200之后形成第一和第二沟槽240和310。因此，可以不将水平电极330用作掩模来形成掺杂区130。在此意义上，选择线SL与第一掺杂区131和第二掺杂区132之间的相对布置可以与将水平电极330用作掩模以形成第一掺杂区131和第二掺杂区132的实施例不同。例如，第一掺杂区131和第二掺杂区132可以在与相邻的选择线SL重叠的宽度和面积方面彼此不同。假设将D(L1，L2)定义为如图24至图27所示的第一掺杂区131与相邻选择线SL重叠的左区域与右区域的宽度之差。在示例实施例中，以这种表示法，D(L1，L2)、D(L1，L3)、D(L1，L4)、D(L2，L3)、D(L2，L4)或D(L3，L4)中的至少一个值可以不同于零。
在示例实施例中，存储器图案270可以包括形状像管子的侧壁部分和从侧壁部分向内延伸的底部，如图24和图27至图30示意性示出。竖直电极VE可以包括布置在存储器图案270底部上并且形状像管子的隔片电极281以及穿透该隔片电极281的连接电极282，连接电极282可以如图24、图29和图30所示连接到第一掺杂区131，或者可以如图27所示连接到插入第一掺杂区131与存储器图案270之间的导电图案99。
根据本发明思想的示例实施例，如图25所示，可以将存储器图案270提供在局限于在水平方向上处在竖直电极VE与水平电极330之间并在竖直方向上处在各模塑层230之间的空间中。
根据本发明思想的示例实施例，如图26所示，存储器图案270可以包括覆盖水平电极330的顶表面和底表面的水平部分。此外，存储器图案270还可以包括布置在竖直电极VE与水平电极330之间的竖直部分，以在竖直方向上连接存储器图案270的各水平部分。存储器图案270可以不覆盖与位线插塞BLP相邻的水平电极330的侧壁。在形成参照图9A描述的水平电极330之前形成存储器图案270以覆盖凹陷区域320的情况下，可以将存储器图案270形成为具有图26所示的结构。
第二插塞350或位线插塞BLP可以插入衬底100或第二掺杂区132一定深度，如图24至图30所示。尽管未示出，然而第二间隙填充层340也可以插入衬底100或第二掺杂区132一定深度。在示例实施例中，第二插塞350的插入深度可以比第二间隙填充层340的插入深度大。类似地，第一插塞280或竖直电极VE也可以插入其下的图案（例如第一掺杂区131或导电图案99）一定深度，如图25至图28示意性示出的那样。
在示例实施例中，如图29和图30所示，模塑层230与竖直电极VE之间的横向间距W1可以大于水平电极330与竖直电极VE之间的横向间距W2。例如，可以在形成参照图8A描述的凹陷区域320的期间对存储器图案270的暴露的外侧壁进行蚀刻。作为该额外蚀刻的结果，可以得到如图29所示的结构。在一些修改实施例中，可以在存储器图案270与模塑层230之间提供保护图案272，如图30所示。保护图案272可以是可被提供来限制（和/或防止）存储器图案270的前述侧壁凹陷的蚀刻阻挡层的剩余物。
在示例实施例中，如图31所示，可以在水平电极330与存储器图案270之间布置额外图案400，以便例如实现整流器件。
参照图32，可以在水平地处在竖直电极VE与额外图案400之间的局限空间中提供存储器图案270。存储器图案270可以在竖直方向上处在各模塑层230之间。结果，模塑层230与竖直电极280之间的间隔可能不同于额外图案400与竖直电极280之间的间隔。
图33和图34是包括根据本发明思想的示例实施例的3D半导体器件在内的电子装置的框图。
参照图33，包括根据本发明思想的示例实施例的半导体器件的电子装置1300可以用于个人数字助理（PDA）、膝上型计算机、移动计算机、上网本、无线电话、蜂窝电话、数字音乐播放器、有线或无线电子装置中的一个或者包括上述至少两项的复合电子装置中。电子装置1300可以包括控制器1310，诸如小键盘、键盘、显示器之类的输入/输出装置1320，存储器1330和无线接口1340，它们通过总线1350彼此结合。控制器1310可以包括例如微处理器、数字信号处理器、微控制器等中的至少一个。存储器1330可以构造为存储要由控制器1310使用的命令代码或者用户数据。存储器1330可以包括根据本发明思想的示例实施例的半导体器件。电子装置1300可以使用构造为利用RF信号从无线通信网络接收数据或向其发送数据的无线接口1340。无线接口1340例如可以包括天线、无线收发器等。电子装置1300可以用于通信系统的通信接口协议中，比如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、Bluetooth、DECT、无线USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Adcanced、MMDS等。
参照图34，将描述包括根据本发明思想的示例实施例的半导体器件的存储器系统。存储器系统1400可以包括用于存储巨量数据的存储器件1410以及存储器控制器1420。存储器控制器1420控制存储器件1410，以响应于主机1430的读/写请求来读取存储在存储器件1410中的数据，或者将数据写入存储器件1410。存储器控制器1420可以包括地址映射表，其用于将从主机1430（例如移动装置或计算机系统）提供的地址映射到存储器件1410的物理地址。存储器件1410可以是根据本发明思想的示例实施例的半导体器件。
可以使用各种各样的封装技术来对上文公开的半导体存储器件进行封装。例如，可以使用如下任一种封装技术来封装根据前述实施例的半导体存储器件：叠层封装（POP）技术、球栅阵列（BGA）技术、芯片级封装件（CSP）技术、带引线塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、华夫组件芯片技术、华夫形式芯片技术、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄型四方扁平封装（TQFP）技术、小外形集成电路封装（SOIC）技术、超小外型封装（SSOP）技术、薄型小外形封装（TSOP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级封装（WFP）技术、和晶圆级堆叠封装（WSP）技术。
其中可以安装根据本发明思想的示例实施例的半导体存储器件的封装件还可以包括对该半导体存储器件进行控制的至少一个半导体器件（例如控制器和/或逻辑器件）。
根据本发明思想的示例实施例，提供了包括三维布置的阻性存储器单元的半导体存储器件。该器件可以包括开关晶体管，每个开关晶体管都可以构造为控制流过三维布置的阻性存储器单元的电流。可以将开关晶体管形成为具有与其上堆叠的字线基本相同的平面形状和平面构造。结果，可以增大开关晶体管的沟道长度。
另外，在形成存储器图案之后可以由金属材料形成字线。这使得能够增大半导体存储器件的操作速度。
尽管已经具体示出并描述了本发明思想的一些示例实施例，然而本领域一般技术人员将会理解，可以在不脱离所附权利要求的精神和范围的情况下作出形式和细节的改变。

Claims (29)

1.一种三维半导体器件，包括：
衬底，其包括被沟道区分隔开的第一掺杂区和第二掺杂区；
位线，其耦接到所述第一掺杂区；
竖直电极，其耦接到所述第二掺杂区；
水平电极的堆叠，其处于所述衬底与所述位线之间；以及
选择线，其处于所述衬底与所述水平电极的堆叠之间，
所述选择线具有与所述水平电极的平面形状和平面位置实质相同的平面形状和平面位置。
2.权利要求1所述的器件，其中所述选择线与所述竖直电极之间的水平距离实质上等于所述水平电极与所述竖直电极之间的水平距离。
3.权利要求1所述的器件，还包括：
位线插塞，其将所述位线与所述第一掺杂区连接，
其中所述选择线与所述位线插塞之间的水平距离实质上等于所述水平电极与所述位线插塞之间的水平距离。
4.权利要求1所述的器件，其中
所述位线与所述水平电极交叉，并且
所述选择线和所述水平电极的堆叠与所述沟道区交叉。
5.权利要求1所述的器件，其中
所述选择线与所述第一掺杂区的第一部分重叠，
所述选择线与所述第二掺杂区的第一局部重叠，并且
所述第一掺杂区的第一部分的宽度不同于所述第二掺杂区的第一局部的宽度。
6.权利要求1所述的器件，其中所述选择线的材料与所述水平电极的材料实质相同。
7.权利要求1所述的器件，其中所述水平电极的堆叠还包括：
在竖直方向上处于多个水平电极之间的模塑层，并且
所述模塑层与所述竖直电极之间的间隔大于所述水平电极与所述竖直电极之间的间隔。
8.权利要求7所述的器件，还包括：
处于所述水平电极与所述竖直电极之间的存储器图案，其中
所述存储器图案在多个水平电极的至少一个的水平面处的第一水平厚度小于所述存储器图案在所述模塑层的水平面处的第二水平厚度。
9.权利要求1所述的器件，其中所述水平电极的堆叠还包括：
在竖直方向上处于所述水平电极之间的模塑层；以及
处于所述水平电极与所述竖直电极之间的整流元件，
其中所述模塑层与所述竖直电极之间的间隔不同于所述整流元件与所述竖直电极之间的间隔。
10.权利要求1所述的器件，还包括：
处于所述水平电极与所述竖直电极之间的存储器图案，
其中所述存储器图案包含硫族化物、构造为展示磁阻属性的层叠结构、钙钛矿化合物、和过渡金属氧化物中的至少一种。
11.一种三维半导体器件，包括：
选择线组，其包括彼此连接的第一选择线和第二选择线；
多条字线，其顺序地堆叠在所述第一选择线和所述第二选择线的每一条上；
多个竖直电极，其在所述第一选择线与所述第二选择线之间布置成一行；
多个位线插塞，其在所述选择线组的两侧中的每一侧上都布置成一行；以及
位线，其与所述多条字线交叉并且将所述多个位线插塞彼此连接。
12.权利要求11所述的器件，其中所述多条字线彼此电隔离，从而构造为彼此具有不同的电压。
13.权利要求11所述的器件，其中
所述多条字线界定第一沟槽，
所述多个竖直电极处于所述第一沟槽中，
所述多条字线界定多个第二沟槽，
所述多个位线插塞处于所述多个第二沟槽中，并且
所述多个第二沟槽的每一个都具有足以跨越多条位线的长度。
14.权利要求13所述的器件，其中所述第一沟槽具有足以跨越多条位线的长度。
15.权利要求11所述的器件，其中所述第一选择线和所述第二选择线的每一条都具有与所述第一选择线和所述第二选择线上的多条字线的平面形状和平面位置实质相同的平面形状和平面位置。
16.权利要求11所述的器件，其中所述第一选择线和所述第二选择线与所述竖直电极之间的水平距离实质上等于所述多条字线与所述竖直电极之间的水平距离。
17.权利要求11所述的器件，其中所述第一选择线和所述第二选择线与所述位线插塞之间的水平距离实质上等于所述多条字线与所述位线插塞之间的水平距离。
18.权利要求11所述的器件，还包括：
位于所述选择线组下方的多个有源图案，
其中所述多个有源图案的每一个包括：
彼此隔开的一对漏极区，
处于所述一对漏极区之间的源极区，以及
处于所述一对漏极区与所述源极区之间的一对沟道区，并且
所述竖直电极耦接到所述源极区，
所述位线插塞耦接到所述一对漏极区，并且
所述第一选择线和所述第二选择线面对所述一对沟道区。
19.权利要求18所述的器件，其中
所述一对漏极区中的每一个的宽度与所述第一选择线和所述第二选择线中之一重叠，并且
所述一对漏极区中的每一个与所述第一选择线和所述第二选择线中之一重叠的宽度与下列中的至少一个不同：所述源极区与所述第一选择线重叠的第一宽度以及所述源极区与所述第二选择线重叠的第二宽度。
20.权利要求11所述的器件，其中所述第一选择线和所述第二选择线的材料与所述多条字线的材料实质相同。
21.权利要求11所述的器件，还包括：
在竖直方向上处于所述多条字线之间的多个模塑层，
所述模塑层与所述竖直电极之间的间隔大于所述多条字线中的至少一条与所述竖直电极之间的间隔。
22.权利要求21所述的器件，还包括：
处于所述多条字线与所述竖直电极之间的存储器图案，其中
所述存储器图案在所述多条字线中的至少一条的水平面处的第一水平厚度小于所述存储器图案在所述多个模塑层中的至少一个的水平面处的第二水平厚度。
23.权利要求11所述的器件，还包括：
处于所述多条字线与所述竖直电极之间的存储器图案，其中所述存储器图案包含硫族化物、构造为展示磁阻属性的层叠结构、钙钛矿化合物、和过渡金属氧化物中的至少一种。
24.一种三维半导体器件，包括：
电极结构，其包括衬底上的多个堆叠；
多条位线，其处于所述电极结构上并且与所述多个堆叠交叉；
竖直电极，其穿透所述电极结构；以及
多个位线插塞，其穿透所述电极结构，
所述多个位线插塞的每一个连接到对应的一条位线，
其中每个堆叠包括一条选择线和顺序地堆叠在所述选择线上的多条字线，
所述多个堆叠中的奇数堆叠在同一水平面处所包括的字线彼此连接，并且所述多个堆叠中的偶数堆叠在同一水平面处所包括的字线彼此连接，
每个奇数堆叠中的选择线连接到位于该奇数堆叠右侧的偶数堆叠中的选择线，从而构成一个选择线组，并且
所述竖直电极位于所述选择线组内，并且所述多个位线插塞位于多个所述选择线组之间。
25.一种三维半导体器件，包括：
选择晶体管，该选择晶体管包括：
衬底的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区被所述衬底的沟道区沿第一方向分开，
选择线，其在所述沟道区的上方沿着与所述第一方向相交的第二方向延伸，
所述选择晶体管被构造为对耦接到所述衬底的第一掺杂区的位线与处于所述衬底的第二掺杂区上的竖直电极之间的电连接进行控制；并且
所述三维半导体器件还包括堆叠在所述选择晶体管上的多条字线，
所述多条字线沿所述第一方向的宽度实质上等于所述选择线沿所述第一方向的宽度。
26.权利要求25所述的三维半导体器件，其中所述选择晶体管还包括处于所述沟道区与所述选择线之间的栅极绝缘层。
27.权利要求25所述的三维半导体器件，还包括：
处于所述竖直电极与所述选择晶体管和所述多条字线中至少一个之间的存储器图案，其中
所述竖直电极与所述选择晶体管之间沿所述第一方向的距离实质上等于所述竖直电极与所述多条字线中至少一条之间沿所述第一方向的距离。
28.权利要求25所述的三维半导体器件，还包括：
包围所述多条字线中每一条字线的至少两个表面和所述选择线的至少两个表面的存储器图案。
29.权利要求25所述的三维半导体器件，还包括：
所述衬底上的多个隔离图案，其定义了在所述第一方向上延伸的多个有源区并且所述多个隔离图案在所述第二方向上被隔开；以及
所述多个隔离图案上方的多条位线，其中
每个有源区包括沿所述第一方向交替地布置的多个第一掺杂区、多个沟道区和多个第二掺杂区，
所述三维半导体器件包括，
分别处于所述多个第二掺杂区上的多个竖直电极，
多个位线插塞，
所述多个位线插塞的每一个都将所述多个第一掺杂区中的一个连接到所述多条位线中的一条，以及
多个选择晶体管，它们中的每一个都被构造为：对所述多条位线中被耦接到所述衬底的多个第一掺杂区之一的一条位线与处于所述衬底的多个第二掺杂区上的多个竖直电极之一之间的电连接进行控制。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105552079A (zh) * 2014-11-03 2016-05-04 旺宏电子股份有限公司 半导体装置及其制造方法
CN106158754A (zh) * 2015-01-13 2016-11-23 旺宏电子股份有限公司 三维半导体元件及其制造方法
CN106158750A (zh) * 2015-03-30 2016-11-23 旺宏电子股份有限公司 半导体元件及其制造方法
CN110739015A (zh) * 2019-09-17 2020-01-31 长江存储科技有限责任公司 三维存储器及其驱动方法、及其驱动装置、及电子设备
WO2022111532A1 (zh) * 2020-11-24 2022-06-02 南方科技大学 高密度三维纵向存储器
CN116058099A (zh) * 2020-07-06 2023-05-02 美光科技公司 形成微电子装置的方法以及相关的微电子装置和电子系统

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130017347A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
US9099648B2 (en) * 2013-05-02 2015-08-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US9171862B2 (en) * 2014-01-24 2015-10-27 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
US9236124B2 (en) 2014-03-07 2016-01-12 Kabushiki Kaisha Toshiba Nonvolatile memory device
KR20150145631A (ko) * 2014-06-20 2015-12-30 에스케이하이닉스 주식회사 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법
KR102234799B1 (ko) 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
KR102192895B1 (ko) * 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9293471B1 (en) * 2014-10-27 2016-03-22 Macronix International Co., Ltd. Semiconductor apparatus and manufacturing method of the same
US9524982B2 (en) * 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
KR102373542B1 (ko) 2015-07-09 2022-03-11 삼성전자주식회사 반도체 메모리 장치
US9748312B2 (en) 2015-10-29 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
CN108140643B (zh) * 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
KR102609301B1 (ko) * 2015-12-30 2023-12-05 에스케이하이닉스 주식회사 서로 다른 폭들을 갖는 게이팅 라인들을 포함하는 뉴로모픽 소자
US9865656B2 (en) 2016-02-12 2018-01-09 Toshiba Memory Corporation Semiconductor memory device
US10211259B2 (en) 2016-06-23 2019-02-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
CN107799546B (zh) 2016-09-07 2022-01-04 东芝存储器株式会社 存储装置及其制造方法
JP2018152413A (ja) * 2017-03-10 2018-09-27 株式会社東芝 半導体装置及びその製造方法
US10096655B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array
KR102333021B1 (ko) 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
US10224372B2 (en) * 2017-05-24 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof
US10424728B2 (en) * 2017-08-25 2019-09-24 Micron Technology, Inc. Self-selecting memory cell with dielectric barrier
CN109003985B (zh) * 2018-08-07 2024-03-29 长江存储科技有限责任公司 存储器结构及其形成方法
CN109473445B (zh) 2018-11-09 2021-01-29 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US11631461B2 (en) * 2021-09-16 2023-04-18 Macronix International Co., Ltd. Three dimension memory device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US20080067554A1 (en) 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
KR101303180B1 (ko) * 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR101386434B1 (ko) * 2007-11-27 2014-04-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101418434B1 (ko) * 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
JP2011066348A (ja) * 2009-09-18 2011-03-31 Toshiba Corp ３次元積層不揮発性半導体メモリ及びその製造方法
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP5186634B2 (ja) * 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
US8933491B2 (en) * 2011-03-29 2015-01-13 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of vertically stacked tiers of memory cells

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105552079A (zh) * 2014-11-03 2016-05-04 旺宏电子股份有限公司 半导体装置及其制造方法
CN105552079B (zh) * 2014-11-03 2018-08-28 旺宏电子股份有限公司 半导体装置及其制造方法
CN106158754A (zh) * 2015-01-13 2016-11-23 旺宏电子股份有限公司 三维半导体元件及其制造方法
CN106158750A (zh) * 2015-03-30 2016-11-23 旺宏电子股份有限公司 半导体元件及其制造方法
CN106158750B (zh) * 2015-03-30 2018-12-07 旺宏电子股份有限公司 半导体元件及其制造方法
CN110739015A (zh) * 2019-09-17 2020-01-31 长江存储科技有限责任公司 三维存储器及其驱动方法、及其驱动装置、及电子设备
CN116058099A (zh) * 2020-07-06 2023-05-02 美光科技公司 形成微电子装置的方法以及相关的微电子装置和电子系统
CN116058099B (zh) * 2020-07-06 2024-04-02 美光科技公司 形成微电子装置的方法以及相关的微电子装置和电子系统
WO2022111532A1 (zh) * 2020-11-24 2022-06-02 南方科技大学 高密度三维纵向存储器

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Publication number Publication date
KR101912397B1 (ko) 2018-10-29
KR20130058284A (ko) 2013-06-04
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