CN116058099B - 形成微电子装置的方法以及相关的微电子装置和电子系统 - Google Patents

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Abstract

本申请涉及形成微电子装置的方法以及相关的微电子装置和电子系统。所述形成微电子装置的方法包括形成堆叠结构。导柱结构经形成为竖直延伸穿过所述堆叠结构。至少一个沟槽和额外沟槽经形成为大体上竖直延伸穿过所述堆叠结构。所述额外沟槽中的每一者包括具有第一宽度的第一部分，以及在所述第一部分的水平边界处且具有大于所述第一宽度的第二宽度的第二部分。介电结构形成于所述至少一个沟槽和所述额外沟槽内。所述介电结构包括接近所述额外沟槽中的至少一些的所述第一部分的所述水平边界的至少一个倾斜部分。所述至少一个倾斜部分以与第一方向和横向于所述第一方向的第二方向成锐角的方式延伸。

Description

形成微电子装置的方法以及相关的微电子装置和电子系统
相关申请的交叉参考
本申请为2021年6月11日提交的国际专利申请PCT/US2021/037096的国家阶段条目，其指定中华人民共和国，并于2022年1月13日以英文发布为国际专利公开案WO2021/010617A1，其根据专利合作条约的提交日的第8条的规定要求于2020年7月6日提交的第16/921,192号美国专利申请，现于2022年9月6日发布的第11,437,391号美国专利的标题为“形成微电子装置的方法以及相关的微电子装置和电子系统(METHODS OF FORMINGMICROELECTRONIC DEVICES,AND RELATED MICROELECTRONIC DEVICES AND ELECTRONICSYSTEMS)”的权益。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计和制造的领域。更具体地说，本公开涉及形成微电子装置的方法，且涉及相关的微电子装置和电子系统。
背景技术
微电子行业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增加非易失性存储器装置中的存储器密度的一种方式为利用竖直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规的竖直存储器阵列包含延伸穿过一或多个导电堆叠结构中的开口的竖直存储器串，所述导电堆叠结构包含导电结构和绝缘结构的层。每一竖直存储器串可包含串联耦合到竖直堆叠的存储器单元的串联组合的至少一个选择装置。相比于具有常规平面(例如，二维)晶体管布置的结构，此类配置准许通过在裸片上向上(例如，竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
竖直存储器阵列架构大体上包含存储器装置的导电堆叠结构的层的导电结构与存取线(例如，字线)之间的电连接，使得可唯一地针对写入、读取或擦除操作来选择竖直存储器阵列的存储器单元。一种形成此类电连接的方法包含在存储器装置的导电堆叠结构的层的边缘(例如，水平末端)形成所谓的“阶梯”(或“梯级”)结构。阶梯结构包含限定导电结构的接触区的个别“阶梯”，导电接触结构可定位在所述接触区上以提供对导电结构的电存取。
不利的是，由于特征封装密度已增加且形成误差的裕度已减小，形成存储器装置(例如，NAND快闪存储器装置)的常规方法已导致不合需要的电流泄漏(例如，存取线到源板电流泄漏)和可减弱所要存储器装置性能、可靠性和耐久性的短路。举例来说，将包含绝缘结构和额外绝缘结构的层的初步堆叠结构分割成块和子块的常规方法可在初步堆叠结构的后续处理(例如，所谓的初步堆叠结构的“替换栅极”或“后栅极”处理，其用以用导电结构替换额外绝缘结构的一或多个部分以形成存储器装置的导电堆叠结构)期间引起不合需要的导电材料沉积，其可导致不合需要的泄漏电流和短路。此外，形成存储器装置的常规方法已在导电结构的形成期间产生不合需要的层变形(例如，层翘曲)和/或层坍塌。
因此，持续需要形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的新方法来缓解形成微电子装置的常规方法的问题，并且持续需要由新方法产生的新的微电子装置配置以及包含新的微电子装置配置的新电子系统。
发明内容
本文中所描述的实施例包含含有微电子装置设计和制造的设备。根据本文中所描述的一个实施例，一种形成微电子装置的方法，其包括：形成包括以层布置的竖直交替的绝缘结构和额外绝缘结构的堆叠结构，所述层中的每一者个别地包括所述绝缘结构中的一者和所述额外绝缘结构中的一者；形成竖直延伸穿过所述堆叠结构的导柱结构；形成至少一个沟槽，所述沟槽大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；形成额外沟槽，所述额外沟槽大体上竖直延伸穿过所述堆叠结构且在横向于所述第一方向的第二方向上水平延伸，所述额外沟槽中的每一者包括：第一部分，其具有第一宽度；以及第二部分，其在所述第一部分的水平边界处且具有大于所述第一宽度的第二宽度；以及形成所述至少一个沟槽和所述额外沟槽内的介电结构，所述介电结构包括接近所述额外沟槽中的至少一些的所述第一部分的所述水平边界的至少一个倾斜部分，所述至少一个倾斜部分以与所述第一方向和所述第二方向中的每一者成锐角的方式延伸。
此外，根据本文中所描述的额外实施例，一种微电子装置，其包括：堆叠结构，其包括以层布置的竖直交替的绝缘结构和导电结构，所述层中的每一者个别地包括所述绝缘结构中的一者和所述导电结构中的一者；至少一个第一填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；第二填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在正交于所述第一方向的第二方向上水平延伸，所述第二填充沟槽将所述堆叠结构划分为块阵列，其中所述第二填充沟槽在相交点处与所述至少一个第一填充沟槽相交，所述相交点中的至少一些包括Y形相交点；介电结构，其在所述至少一个第一填充沟槽和所述第二填充沟槽内；以及导柱结构，其竖直延伸穿过所述堆叠结构，所述导柱结构在沿所述第二方向延伸的列中对准，所述块阵列的个别块中的至少一些包括偶数个所述列。
根据本文中所描述的其它实施例，一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及存储器装置，其以可操作方式耦合到所述处理器装置且包括至少一个微电子装置结构，所述微电子装置结构包括：堆叠结构，其包括层，所述层各自包括导电结构以及与所述导电结构竖直相邻的介电结构；至少一个填充沟槽，其大体上延伸穿过所述堆叠结构；至少两个额外填充沟槽，其大体上延伸穿过所述堆叠结构且与所述至少一个填充沟槽相交；至少一个介电结构，其在所述至少一个填充沟槽和所述至少两个额外填充沟槽内；以及存储器导柱，其延伸穿过所述堆叠结构，所述存储器导柱分离成所述至少两个额外填充沟槽之间的块，其中所述存储器导柱的个别块通过T形相交点和Y形相交点中的一者彼此分离。
附图说明
图1A至4B为根据本公开的实施例的说明形成微电子装置的方法的简化部分俯视图(即，图1A、2A、3A和4A)和简化部分横截面视图(即，图1B、2B、3B和4B)。
图5A至5D为说明根据本公开的实施例的来自图4A的摘录的简化的部分俯视图。
图6为根据本公开的实施例的微电子装置的局部剖面透视图。
图7为说明根据本公开的实施例的电子系统的示意性框图。
具体实施方式
以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制作技术实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，比如3DNAND快闪存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。用以根据所述结构形成完整的微电子装置的额外动作可通过常规制造技术执行。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。将预期图式中描绘的形状由于例如制造技术和/或公差而有所变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为盒形的区可能具有粗略和/或非线性特征，且说明或描述为圆形的区可能包含一些粗略和/或线性特征。此外，所说明的锐角可为圆形的，且反之亦然。因此，图式中所说明的区在性质上为示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。图式不一定按比例绘制。另外，图式之间的共同元件可保留相同数字标号。
如本文所使用，“存储器装置”是指并包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、微电子装置组合逻辑和存储器，以及并入有存储器的图形处理单元(GPU)。
如本文所使用，术语“相交点”是指两个或更多个特征(例如，区、结构、材料、沟槽、装置)或替代地单个特征的两个或更多个部分相交的点。举例来说，相交点可为在第一水平方向(例如，X方向)上延伸的第一特征与在横向于第一水平方向的第二水平方向(例如，Y方向)上延伸的第二特征相交的点。借助于非限制性实例，特征可在相交点内展现不同形状，例如“L”形、“T”形或“Y”形。因此，例如，相交点可被称为L形相交点、T形相交点或Y形相交点。
如本文所使用，术语“竖直”、“纵向”、“水平”和“横向”是关于结构的主平面且未必由地球重力场限定。“水平”或“横向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对较大面积的结构的表面限定。参考各图，“水平”或“横向”方向可垂直于所指示“Z”轴，并且可平行于所指示“X”轴和/或平行于所指示“Y”轴；并且“竖直”或“纵向”方向可平行于所指示“Z”轴，可垂直于所指示“X”轴，并且可垂直于所指示“Y”轴。
如本文所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含彼此最接近(例如，最靠近)定位的具有所公开标识(或多个标识)的特征。不匹配“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成彼此直接邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位在“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征是指并包含位于彼此竖直地最接近(例如，竖直地最靠近)位置处的具有所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征是指并包含位于彼此水平地最接近(例如，水平地最靠近)位置处的具有所公开标识(或多个标识)的特征。
如本文所使用，术语“间距”是指两个邻近(即，相邻)特征中的相同点之间的距离。
如本文所使用，将一元件被称为在另一元件“上”或“之上”是指并包含所述元件直接在另一元件的顶部上、直接邻近于(例如，直接横向邻近于、直接竖直邻近于)另一元件、直接在另一元件下方，或与另一元件直接接触。它还包含所述元件间接在另一元件的顶部上、间接邻近于(例如，间接横向邻近于、间接竖直邻近于)另一元件、间接在另一元件下方或附近，且之间存在其它元件。相比之下，当一元件被称为“直接在另一元件上”或“直接邻近于另一元件”时，不存在中间元件。
如本文所使用，空间上相对术语，例如“之下”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前”、“后”、“左”、“右”等，可用于简化说明以描述一个元件或特征与另一元件或特征的关系，如图中所说明。除非另外规定，否则除图式中所描绘的定向之外，空间上相对术语意图涵盖材料的不同定向。举例来说，如果图式中的材料反转，那么描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将接着定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“在…下方”可取决于使用术语的上下文而涵盖上方和下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、反转、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
如本文所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述”意图也包含复数形式。
如本文所使用，术语“和/或”包含相关联所列项目中的一或多者的任何和所有组合。
如本文所使用，术语“经配置”是指以预定方式促进至少一个结构和至少一个设备中的一或多者的操作的所述结构和所述设备中的一或多者的大小、形状、材料组成、定向和布置。
如本文所使用，词组“耦合到”是指以可操作方式彼此连接的结构，例如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接的结构。
如本文所使用，关于给定参数、特性或条件的术语“大体上”是指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合偏差度(如在可接受公差内)的程度。借助于实例，取决于大体上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
如本文所使用，参考特定参数的数值的“约”或“大约”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，参考数值的“约”或“大约”可包含额外数值，所述额外数值在所述数值的90.0％到108.0％范围内，例如在所述数值的95.0％到105.0％范围内、在所述数值的97.5％到102.5％范围内、在所述数值的99.0％到101.0％范围内、在所述数值的99.5％到100.5％范围内或在所述数值的99.9％到100.1％范围内。
除非上下文另有指示，否则本文中所描述的材料可由任何合适的工艺形成，所述工艺包含但不限于旋转涂布、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子增强型ALD、物理气相沉积(“PVD”)(包含溅镀、蒸镀、电离PVD和/或等离子增强CVD)或外延生长。取决于要形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的技术人员选择。另外，除非上下文另有指示，否则可通过包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平坦化或其它已知方法的任何合适工艺来实现本文中所描述的材料移除。
图1A至4B为说明形成微电子装置(例如，存储器装置，如3D NAND快闪存储器装置)的微电子装置结构的方法的实施例的简化部分俯视图(即，图1A、2A、3A和4A)和简化部分横截面视图(即，图1B、2B、3B和4B)。结合下文提供的描述，所属领域的一般技术人员将显而易见本文所描述的方法和结构可用于各种装置。换句话说，每当希望形成微电子装置时即可使用本公开的方法。为便于描述图1A至4B，作为图1A至4B中所示的方向的第一方向可经定义为X方向。横向(例如，正交、垂直)于第一方向的第二方向在图1A、2A、3A和4A中展示为Y方向。横向(例如，正交、垂直)于第一方向和第二方向中的每一者的第三方向可经定义为图1B、2B、3B和4B中所示的方向(例如，竖直方向)，作为Z方向。如图5A至5D和图6中所展示，限定类似方向，如下文更详细地论述。
参看图1A，微电子装置结构100可形成为包含初步堆叠结构102(图1B)，所述初步堆叠结构包含竖直延伸穿过所述初步堆叠结构102的第一导柱结构104和第二导柱结构105。可通过在第一水平方向上(例如，在X方向上)延伸的至少一个第二沟槽区124将第一导柱结构104与第二导柱结构105分离。第一导柱结构104的相邻块可通过在第二水平方向上(例如，在Y方向上)延伸的第一沟槽区122彼此水平分离。第一导柱结构104可在沿第二水平方向延伸的列120中水平对准。下文进一步详细描述初步堆叠结构102和第一导柱结构104的列120，以及处于图1A中描绘的处理阶段的微电子装置结构100的额外组件(例如，结构、特征)。图1B为关于图1A中所示的线A-A的微电子装置结构100的简化部分横截面视图。为了清楚且容易地理解图式和相关描述，并非在图1A和1B的其它者中的每一者中描绘图1A和1B中的一者中所描绘的所有特征。
参看图1B，初步堆叠结构102可形成为包含以层110布置的绝缘结构106和额外绝缘结构108的竖直交替(例如，在Z方向上)序列。层110中的每一者可包含绝缘结构106中的一者和竖直邻近于绝缘结构106的额外绝缘结构108中的一者。为了清楚且容易地理解图式和相关描述，图1B将初步堆叠结构102展示为包含绝缘结构106和额外绝缘结构108的四(4)个层110(例如，第一层110a、第二层110b、第三层110c、第四层110d)。然而，初步堆叠结构102可包含不同数目个层110。举例来说，在额外实施例中，初步堆叠结构102可包含绝缘结构106和额外绝缘结构108的大于四(4)个层110(例如，大于或等于十(10)个层110、大于或等于二十五(25)个层110、大于或等于五十(50)个层110、大于或等于一百(100)个层110)，或可包含绝缘结构106和额外绝缘结构108的小于四(4)个层110(例如，小于或等于三(3)个层110)。
绝缘结构106可由至少一种介电材料形成并且包含所述至少一种介电材料，例如以下各者中的一或多者：至少一种介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiNy))、至少一种介电氮氧化物材料(例如，氮氧化硅(SiOxNy))以及至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx，AlOx，HfOx，NbOx，TiOx，SiNy，SiOxNy，SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比和不严格的化学结构，因此绝缘结构106可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文所使用，术语“非化学计量化合物”是指并包含具有无法由明确限定的自然数的比率表示且违反定比定律(law of definite proportions)的某一元素组成的化合物。绝缘结构106中的每一者可个别地包含至少一种介电材料的大体上均匀分布或大体上非均匀分布。如本文所使用，术语“均匀分布”意指材料量在结构的不同部分(例如，不同水平部分、不同竖直部分)中不改变。相反地，如本文所使用，术语“非均匀分布”意指材料量在结构的不同部分中有所不同。在一些实施例中，绝缘结构106中的每一者展现大体均匀分布的介电材料。在另外的实施例中，绝缘结构106中的至少一者展现至少一种介电材料的大体上非均匀分布。绝缘结构106中的一或多者可例如由至少两种不同介电材料的堆叠(例如，层合物)形成且包含所述堆叠。在一些实施例中，绝缘结构106中的每一者由二氧化硅(SiO2)形成并且包含二氧化硅。绝缘结构106可各自为大体上平面的，并且可各自独立地展现任何所要厚度。另外，绝缘结构106中的每一者可与彼此大体上相同(例如，展现大体上相同的材料组成、材料分布、大小和形状)，或绝缘结构106中的至少一者可与绝缘结构106中的至少一个其它者不同(例如，展现不同的材料组成、不同的材料分布、不同的大小和不同的形状中的一或多者)。在一些实施例中，绝缘结构106中的每一者与绝缘结构106中的每一其它者大体上相同。
额外绝缘结构108可各自由至少一个额外介电材料形成且可包含所述至少一个额外介电材料，所述额外介电材料可相对于绝缘结构106的介电材料选择性地移除。额外绝缘结构108的额外介电材料可不同于绝缘结构106的介电材料，且可包括以下各者中的一或多者：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)和至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。额外绝缘结构108中的每一者可个别地包含至少一种额外介电材料的大体上均匀分布或大体上非均匀分布。在一些实施例中，额外绝缘结构108中的每一者展现额外介电材料的大体上均匀分布。在另外的实施例中，额外绝缘结构108中的至少一者展现至少一种介电材料的大体上非均匀分布。额外绝缘结构108中的一或多者可例如由至少两种不同额外介电材料的堆叠(例如，层合物)形成且包含所述堆叠。在一些实施例中，额外绝缘结构108中的每一者由氮化硅(Si3N4)形成且包含氮化硅。额外绝缘结构108可各自为大体上平面的，并且可各自独立地展现任何所要厚度。另外，额外绝缘结构108中的每一者可与彼此大体上相同(例如，展现大体上相同的材料组成、材料分布、大小和形状)，或额外绝缘结构108中的至少一者可与额外绝缘结构108中的至少一者不同(例如，展现不同的材料组成、不同的材料分布、不同的大小和不同的形状中的一或多者)。在一些实施例中，额外绝缘结构108中的每一者与额外绝缘结构108中的每一其它者大体上相同。额外绝缘结构108可充当用于随后形成导电结构的牺牲结构，如下文进一步详细描述。
继续参看图1B，微电子装置结构100可进一步包含在初步堆叠结构102竖直下方(例如，在Z方向上)的源极层112(例如，源极电平)，以及在源极层112竖直下方(例如，在Z方向上)的至少一个控制装置114。源极层112可竖直插入于(例如，在Z方向上)初步堆叠结构102与控制装置114之间。如图1B中所展示，源极层112可包含至少一个源极结构116(例如，源板；至少一个源极线，例如共同源极线(CSL))，以及竖直邻近于(例如，在Z方向上)源极结构116的至少一个其它绝缘结构118。其它绝缘结构118可竖直介入于(例如，在Z方向上)源极结构116与初步堆叠结构102之间。
源极层112的源极结构116可由至少一种导电材料形成且包含所述至少一种导电材料，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)；导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))；含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；或其组合。源极结构116可包含至少一种导电材料的大体上均匀分布，或至少一种导电材料的大体上非均匀分布。材料量可在整个结构的不同部分中逐步地发生变化(例如，突然改变)，或可连续地发生变化(例如，渐进地改变，例如线性地、抛物线地改变)。在一些实施例中，源极结构116展现导电材料的大体上均匀分布。在额外实施例中，源极结构116展现至少一种导电材料的大体上非均匀分布。源极结构116可例如由至少两种不同导电材料的堆叠形成且包含所述堆叠。
源极层112的其它绝缘结构118可由至少一种其它介电材料形成且包含所述至少一种其它介电材料，例如以下各者中的一或多者：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)和至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。其它绝缘结构118的材料组成可大体上与初步堆叠结构102的绝缘结构106或额外绝缘结构108的材料组成相同，或其它绝缘结构118的材料组成可与绝缘结构106和额外绝缘结构108的材料组成不同。在一些实施例中，其它绝缘结构118的材料组成大体上与初步堆叠结构102的绝缘结构106的材料组成相同。其它绝缘结构118可包含其至少一种其它介电材料的大体上均匀分布或大体上非均匀分布。在一些实施例中，其它绝缘结构118展现其它介电材料的大体上均匀分布。在另外的实施例中，其它绝缘结构118展现至少一种介电材料的大体上非均匀分布。在一些实施例中，其它绝缘结构118由SiO2形成且包含SiO2。
继续参看图1B，控制装置114可包含用于控制微电子装置结构100的其它组件的各种操作的装置和电路系统。作为非限制性实例，控制装置114可包含以下各者中的一或多者(例如，每一者)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)；延迟锁相环(DLL)电路系统(例如，环形振荡器)；漏极供应电压(Vdd)调节器；用于控制随后形成于微电子装置结构100内的阵列(例如，竖直存储器串阵列)的列操作的装置和电路系统，例如解码器(例如，列解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路系统(例如，列修复电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、阵列复用器(MUX)和错误检查和校正(ECC)装置中的一或多者(例如，每一者)；以及用于控制微电子装置结构100的存储器区内的阵列(例如，竖直存储器串阵列)的行操作的装置和电路系统，例如解码器(例如，行解码器)、驱动器(例如，字线(WL)驱动器)、修复电路系统(例如，行修复电路系统)、存储器测试装置、MUX、ECC装置和自刷新/耗损均衡装置中的一或多者(例如，每一者)。在一些实施例中，控制装置114包含互补金属氧化物半导体(CMOS)电路系统。在此类实施例中，控制装置114可表征为具有“阵列下CMOS”(“CuA”)配置。
如图1B中所展示，第一沟槽区122和至少一个第二沟槽区124中的每一者包含指定位置，用于大体上竖直延伸(例如，在Z方向上)穿过初步堆叠结构102的沟槽的后续位置。举例来说，如图1B中所展示，第一沟槽区122和第二沟槽区124中的每一者可竖直延伸穿过绝缘结构106和额外绝缘结构108的层110(例如，第一层110a、第二层110b、第三层110c、第四层110d)，且可终止于源极结构116处。第一导柱结构104可形成于阵列区中，且可配置为存储器导柱结构(例如，沟道导柱结构)，且第二导柱结构105可形成于非阵列区中，且可配置为不以可操作方式与源极结构116耦合(例如，电连接)的所谓的“虚设导柱”。举例来说，非阵列区中的第二导柱结构105为阵列区中的第一导柱结构104提供机械完整性和支撑。第二导柱结构105可形成于至少部分地竖直延伸穿过层110的开口中。可使用本文中未详细地描述的常规工艺(例如，常规沉积工艺)和常规处理设备在初步堆叠结构102中形成第二导柱结构105。非阵列区的第二导柱结构105可将减小的导柱弯曲提供到含有第一导柱结构104的微电子装置结构100的阵列区。在其它实施例中，第二导柱结构105中的至少一些包含存储器导柱结构，和/或第一导柱结构104中的至少一些包含虚设导柱。
第一导柱结构104可展现大体上矩形的横截面形状(例如，大体上正方形的横截面形状)，如图1A的俯视图中所展示。然而，本公开不限于此。作为非限制性实例，在额外实施例中，第一导柱结构104展现大体上圆形的横截面形状。另外，水平邻近的第一导柱结构104之间的间距可在约50nm至约200nm，例如约50nm至约100nm、约100nm至约150nm或约150nm至约200nm的范围内。在一些实施例中，个别第一导柱结构104在水平方向上的临界尺寸在例如约20nm至约200nm，例如约20nm至约50nm、约50nm至约100nm、约100nm至约150nm，或约150nm至约200nm的范围内。所属领域的一般技术人员将了解，邻近的第一导柱结构104与个别第一导柱结构104的临界尺寸之间的间距可小于或大于所陈述范围，且可经选择以实现所要性能要求。第二导柱结构105可具有或可不具有类似的大小和间隔。
第一导柱结构104可形成于竖直延伸穿过层110的开口中。个别第一导柱结构104包含包围填充材料104b的单元膜104a的沟道材料。举例而言，单元膜104a可包含形成于开口内的单元材料，以及形成于单元材料之上的沟道材料。为方便起见，在图1B中将单元材料和沟道材料说明为单一材料(例如，单元膜104a)。然而，将单元膜104a理解为包含单元材料和沟道材料两者。单元材料和沟道材料通过常规技术，例如通过CVD或ALD形成。单元材料可例如为保形地形成于第一导柱结构104的侧壁之上的氧化物-氮化物-氧化物(ONO)材料，例如氧化硅-氮化硅-氧化硅材料。单元材料可以比沟道材料更小的相对厚度形成。沟道材料可保形地形成于单元材料之上。沟道材料可例如为多晶硅。填充材料104b可形成于单元膜104a的沟道材料之上，从而大体上填充开口。填充材料104b可为绝缘材料，例如高质量氧化硅材料。举例来说，填充材料104b可为高度均匀且高度保形的氧化硅材料(例如，高度均匀且高度保形的二氧化硅材料)。填充材料104b在沉积时可高度均匀且高度保形。填充材料104b可通过常规技术，例如通过ALD形成。在一些实施例中，填充材料104b为ALD SiOx。填充材料104b可最初形成于开口中且在层110的暴露水平表面之上，其中随后例如通过研磨平坦化工艺(例如，化学机械平坦化(CMP))移除层110之上的填充材料104b。因此，填充材料104b被单元膜104a的单元材料和沟道材料包围。第一导柱结构104的单元膜104a和填充材料104b的至少部分可以可操作方式耦合(例如，电连接)到在初步堆叠结构102之下的源极结构116。
返回参看图1A，在一些实施例中，第一导柱结构104的个别块包含奇数(例如，1、3、5、7)个列120。在其它实施例中，第一导柱结构104的个别块包含偶数(例如，2、4、6、8)个列120。相邻块可以交替图案(例如，偶数、奇数、偶数、奇数)或替代地以随机(例如，非交替)图案在偶数个列120与奇数个所述列之间交替。为了清楚且容易地理解图式和相关联描述，在图1A和图1B中在第一沟槽区122的邻近部分之间仅说明第一导柱结构104的六个列120。然而，本公开不限于此，且可包含第一导柱结构104的额外列120。
邻近列120的个别第一导柱结构104可交错，因为列120中的一者的第一导柱结构104可从紧邻列120中的一者的第一导柱结构104水平偏移(例如，在行方向上不对准)。列120可包含至少一个第一列120a和至少一个第二列120b，其中第一列120a中的每一者的第一导柱结构104在行方向(例如，X方向)上彼此对准，且第二列120b中的每一者的第一导柱结构104在行方向上彼此对准。换句话说，第一导柱结构104交错，使得经对准第一导柱结构104的第一列120a从紧邻第一列120a的经对准第一导柱结构104的第二列120b偏移。如图1A中所示，第一列120a可与第二列120b相比在Y方向上水平偏移(例如，与第二沟槽区124相对较远地间隔开)。因此，在包含偶数个列120的实施例中，在第一沟槽区122之间的第一导柱结构104的每一块以第一列120a和第二列120b中的一者开始且以第一列120a和第二列120b中的另一者结束。换句话说，在紧邻第一沟槽区122中的一者的第一列120a相对于第二列120b在Y方向上水平偏移(例如，向下)的情况下，那么紧邻第一沟槽区122中的第二者的最后第二列120b相对于第一列120a在Y方向上水平偏移(例如，向上)。
在一些实施例中，柱120的第一列120a和第二列120b的图案展现关于个别第一沟槽区122对称的所谓的“镜像”图案。在其它实施例中，列120的第一列120a和第二列120b的图案展现关于个别第一沟槽区122不对称的所谓的“阶梯”图案。换句话说，第一沟槽区122中的一者可邻近(例如，可侧接)第一列120a中的两者(或两个第二列120b)以形成镜像图案，或替代地，第一沟槽区122中的一者可邻近(例如，可侧接)第一列120a中的一者和第二列120b中的一者以形成阶梯图案。如上文所论述，第一导柱结构104的个别块中的至少一些(例如，每一者)可包含奇数个列120，或替代地，偶数个列120。相邻块可在偶数个列120与奇数个所述列之间交替。因此，列120的第一列120a和第二列120b相对于第一沟槽区122和第二沟槽区124的图案可在阵列区内变化。
接下来参看图2A，第一沟槽126(例如，狭槽、开口)和至少一个第二沟槽128(例如，至少一个额外狭槽、至少一个额外开口)可形成为竖直延伸到初步堆叠结构102中。第二沟槽128在第一水平方向(例如，X方向)上延伸，且第一沟槽126中的每一者在横向于第一水平方向的第二水平方向(例如，Y方向)上延伸。第一沟槽126在相交点130处与第二沟槽128相交。图2B为处于图2A中所展示的处理阶段的微电子装置结构100的简化部分横截面视图(关于线A-A)。为了清楚且容易地理解图式和相关描述，并非在图2A和2B的其它者中的每一者中描绘图2A和2B中的一者中所描绘的所有特征。
如图2A中所示，第一沟槽126可形成于第一沟槽区122(图1A)内，且第二沟槽128可形成于至少一个第二沟槽区124(图1A)内。第一沟槽126和第二沟槽128可各自形成为大体上完全竖直延伸穿过初步堆叠结构102。如图2B中所示，第一沟槽126中的每一者可从初步堆叠结构102的竖直最上层110(例如，第四层110d)的竖直最上边界竖直延伸(例如，在Z方向上)到初步堆叠结构102的竖直最下层110(例如，第一层110a)的竖直最下边界。另外，第二沟槽128可完全竖直延伸穿过初步堆叠结构102的层110。
第一沟槽126中的每一者可包含相对较窄部分126a，以及安置于相对较窄部分126a的水平末端(例如，在Y方向上)处的相对较宽部分126b。如图2B中所示，第一沟槽126中的每一者的相对较窄部分126a可具有第一宽度W1(例如，在X方向上的第一水平尺寸)，且第一沟槽126中的每一者的相对较宽部分126b可具有大于相对较窄部分126a的第一宽度W1的第二宽度W2(例如，在X方向上的第二水平尺寸)。第二宽度W2可例如在比第一宽度W1大约1％至约500％(例如，约10％至约250％、约25％至约125％、约50％至约100％)的范围内。
另外，第一沟槽126中的每一者的相对较窄部分126a可展现与第一沟槽126中的每一者的相对较宽部分126b不同的形状。举例来说，每一第一沟槽126的相对较窄部分126a可展现具有在第二水平方向上延伸的大体上矩形的水平横截面形状的矩形棱柱形状。在一些实施例中，第一沟槽126中的至少一些的相对较宽部分126b展现具有大体上三角形的水平横截面形状的三角形形状(例如，直角三角形形状)，所述大体上三角形的水平横截面形状具有相对于第一水平方向和第二水平方向中的每一者成锐角的一或多个(例如，两个)侧。在一些实施例中，三角形形状展现“V形”形状。借助于实例而非限制，相对较宽部分126b的倾斜侧可按与第一水平方向成约35度至约55度的范围内的角度(例如，约45度)且按与第二水平方向成互补角度而对准。因此，第一沟槽126的相对较窄部分126a与相对较宽部分126b的组合可展现“Y形”形状，从而在至少一些相交点130内形成所谓的“Y形”相交点。在额外实施例中，第一沟槽126中的至少一些的相对较宽部分126b可展现具有在第一水平方向上延伸的另一大体上矩形的水平横截面形状的矩形棱柱形状。因此，第一沟槽126的相对较窄部分126a与相对较宽部分126b的组合可展现“T形”形状，从而在至少一些相交点130内形成所谓的“T形”相交点。
可选择第一沟槽126中的每一者的相对较宽部分126b的第二宽度W2和形状以抑制(例如，防止)不合需要的层变形(例如，层翘曲)和/或层坍塌。举例来说，第一沟槽126的相对较宽部分126b的第二宽度W2和形状可防止不合需要的电流泄漏和短路的风险。Y形相交点的配置可在与第一沟槽126的相对较窄部分126a的水平末端(例如，在Y方向上的水平边界)对应的水平地接近位置处提供增加的结构支撑，而不会不合需要地增加相交点130的总宽度(例如，水平占据面积)。Y形相交点还可减小与在形成邻近于第一导柱结构104的第一沟槽126和第二沟槽128的过程中的不同动作相关联的可接受的误差容限。因此，与仅提供T形相交点相比，在至少一些相交点130内提供Y形相交点可产生更好的过程容限，以使第一导柱结构104更接近第一沟槽126和第二沟槽128，并且一旦填充有材料，就提供增加的结构支撑。
第一沟槽126中的至少一些可任选地包含减小部分129，其具有位于相对较窄部分126a与相对较宽部分126b之间的第三宽度W3。如图2B中所示，在一些实施例中，减小部分129的第三宽度W3小于第一沟槽126的相对较窄部分126a的第一宽度W1和相对较宽部分126b的第二宽度W2中的每一者，使得第一沟槽126包含减小部分129，其具有在形成第一沟槽126期间接近相交点130的减小的横截面积。如图2A中所示，相对较窄部分126a与减小部分129之间的过渡可或可不展现突然的表面形状变化(例如，唇缘)。在一些实施例中，相对较窄部分126a与减小部分129之间的过渡展现渐进(例如，锥形)过渡。在一些情况下，在处理期间，第一沟槽126与相交点130附近的第二沟槽128的接近度可产生所谓的“过度蚀刻”。举例来说，如果在第一宽度W1下形成具有减小部分129的第一沟槽126的区，那么在形成第一沟槽126和第二沟槽128期间，层110的层材料的过度蚀刻可能发生在相交点130附近。在一些情况下，可在制造期间在相交点130处发生损坏。具体地说，对层110的拐角的损坏(也被称为“削减”)可为缺陷源，其可不利地影响存储器装置性能。因此，第一沟槽126中的至少一些可任选地在形成期间包含减小部分129，以便显著减小(例如，显著防止)层110的层材料在相交点130处的过度蚀刻。
结合图2B参看图2A，第二沟槽128可展现第四宽度W4(例如，在Y方向上的水平尺寸)。第四宽度W4可与第一沟槽126的相对较宽部分126b的第一宽度W1大体上相同(例如，大体上相等)，或第四宽度W4可不同于(例如，不等于)第一宽度W1。第二沟槽128可任选地包含减小部分129，其具有接近相交点130的第五宽度W5。第二沟槽128的减小部分129的第五宽度W5和第一沟槽126的减小部分129的第三宽度W3可各自分别小于第一沟槽126的相对较窄部分126a和相对较宽部分126b中的每一者的第一宽度W1和第二宽度W2中的每一者且小于第二沟槽128的第四宽度W4。
借助于非限制性实例，第一沟槽126的第一宽度W1和第二沟槽128的第四宽度W4中的每一者可在约100nm至约400nm的范围内，例如在约100nm至约200nm的范围内，在约200nm至约300nm的范围内，或在约300nm至约400nm的范围内。第三宽度W3和第五宽度W5中的每一者可例如在比第一宽度W1和第四宽度W4中的每一者小约1％至约50％(例如，约1％至约10％、约10％至约25％、约25％至约50％)的范围内。
返回参看图2A，第一沟槽126和第二沟槽128可将初步堆叠结构102划分为块阵列132。块阵列132可各自在与彼此大体上相同的水平方向(例如，Y方向)上延伸，且相邻块阵列132可通过第一沟槽126彼此水平地分离(例如，在X方向上)。块阵列132中的每一者可展现与块阵列132中的每一其它者大体上相同的几何配置(例如，尺寸、形状)。另外，每一对横向相邻的块阵列132可按与每一其它对横向相邻的块阵列132大体上相同的距离(例如，对应于第一沟槽126的第一宽度W1)彼此水平地间隔开。因此，块阵列132可大体上均匀地(例如，非可变地、同等地、一致地)设定大小、形状和相对于彼此的间隔。
相交点130可被定义为在第一水平方向上延伸的第二沟槽128与在横向于第一水平方向的第二水平方向上延伸的第一沟槽126相交的点。借助于非限制性实例，第一沟槽126和第二沟槽128中的每一者可在相交点130内展现不同形状，例如“L形”形状、“T形”形状或“Y形”形状。因此，相交点130可分别称为L形相交点、T形相交点或Y形相交点。由于第一导柱结构104的块132可包含奇数个列120或偶数个列120，以及相邻块132之中的奇数个列120与偶数个所述列的交替图案，因此相交点130可在阵列中彼此不同。举例来说，在阵列的纵向末端，第一沟槽126中的第一个可与第二沟槽128的端点(例如，末端)相交，且可包含反转的L形相交点130，或替代地，Y形相交点130的二分之一，如图2A中所示。相交点130中的其它者可包含例如相交点130的T形相交点130a和Y形相交点130b。举例来说，在包含从第一列120a开始且例如以块132中的每一者中的第二列120b结束的偶数个列120的实施例中，T形相交点130a和Y形相交点130b可相对于彼此位于交替图案中，以便促进偶数编号列120的第一列120a和第二列120b的交替图案的镜像图案和/或阶梯图案的放置。换句话说，在一些实施例中，T形相交点130a与Y形相交点130b水平地交替(例如，在X方向上)。Y形相交点130b中的一者可位于相对于镜像图案中的第二列120b在Y方向上水平偏移(例如，向下)的第一列120a中的两者之间，且T形相交点130a中的一者可位于相对于另一镜像图案中的第一列120a在Y方向上水平偏移(例如，向上)的第二列120b中的两者之间。Y形相交点130b与T形相交点130a交替可通过提供在块132内包含镜像图案或阶梯图案的选项而提供增加的灵活性，特别是当在阵列区的块132内存在偶数个列120时。在其它实施例中，T形相交点130a和/或Y形相交点130b中的两(2)个或更多个水平邻近，例如当块132包含奇数个列120与偶数个所述列的交替图案时。
第一沟槽126和第二沟槽128可使用本文中未详细地描述的常规材料移除(例如，掩蔽和蚀刻)工艺形成于初步堆叠结构102中。举例来说，初步堆叠结构102的一或多个部分可经历至少一种蚀刻工艺(例如，至少一种干式蚀刻工艺，如反应性离子蚀刻(RIE)工艺、深刻RIE工艺、等离子蚀刻工艺、反应离子束蚀刻工艺以及化学辅助离子束蚀刻工艺中的一或多种；至少一种湿式蚀刻工艺，如氢氟酸蚀刻工艺、缓冲氢氟酸蚀刻工艺和缓冲氧化物蚀刻工艺中的一或多种)以在初步堆叠结构102中形成第一沟槽126和第二沟槽128。
接下来参看图3A，处于图2A和2B中所描绘的处理阶段的微电子装置结构100可经历“替换栅极”或“后栅极”工艺以将初步堆叠结构102(图2A和2B)转换为导电堆叠结构134(图3B)，且接着第一沟槽126和至少一个第二沟槽128可至少部分地(例如，大体上完全地)填充有至少一个介电结构，如参看图4A和4B更详细地论述。图3B为处于图3A中所展示的处理阶段的微电子装置结构100的简化部分横截面视图(关于线A-A)。为了清楚且容易地理解图式和相关描述，并非在图3A和3B的其它者中的每一者中描绘图3A和3B中的一者中所描绘的所有特征。
参看图3B，替换栅极工艺可包含选择性地移除由第一沟槽126和第二沟槽128暴露的初步堆叠结构102(图2B)的层110(图2B)的额外绝缘结构108(图2B)中的一或多个部分，且接着用至少一种导电材料填充先前由额外绝缘结构108占据的空间以形成导电结构138。在导电结构138的形成期间，Y形相交点的配置可通过减小第一导柱结构104相对于第一沟槽126和第二沟槽128的偏移容限来抑制(例如，防止)在导电层136的形成期间不合需要的层变形(例如，层翘曲)和/或层坍塌，以便通过在包含微电子装置结构100的微电子装置(例如，存储器装置，如3D NAND快闪存储器装置)的使用和操作期间提供增加的结构支撑来减轻不合需要的电流泄漏和短路的风险。如图3B中所展示，导电堆叠结构134可形成为包含以导电层136布置的绝缘结构106和导电结构138的竖直交替(例如，在Z方向上)序列。导电堆叠结构134中的导电层136的量可对应于(例如，相同于)初步堆叠结构102(图2B)中包含的层110(图2B)的量。导电堆叠结构134的导电层136中的每一者可包含绝缘结构106和竖直邻近绝缘结构106的导电结构138。
返回参看图3B，导电结构138可由至少一种导电材料形成并且包含所述至少一种导电材料，例如以下各者中的一或多种：至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于Mg的合金、基于Ti的合金、钢、低碳钢、不锈钢)；含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；经导电掺杂的半导体材料(例如，经导电掺杂的Si、经导电掺杂的Ge、经导电掺杂的SiGe)。在一些实施例中，导电结构138由W形成且包含所述W。导电结构138中的每一者可个别地包含至少一种导电材料的大体上均匀分布，或至少一种导电材料的大体上非均匀分布。在一些实施例中，导电结构138中的每一者展现导电材料的大体上均匀分布。在额外实施例中，导电结构138中的至少一者展现至少一种导电材料的大体上非均匀分布。
导电堆叠结构134的一或多个竖直上部导电层136(例如，第四导电层136d、第三导电层136c)的导电结构138可用作块阵列132的选择栅极结构(例如，漏极侧选择栅极(SGD)结构)。另外，导电堆叠结构134的一或多个竖直下部导电层136(例如，第一导电层136a)的导电结构138可用作块阵列132的额外选择栅极结构(例如，源极侧选择栅极(SGS)结构)。导电堆叠结构134的一或多个剩余导电层136(例如，第二导电层136b)的导电结构138可用作块阵列132的存取线(例如，字线)结构(例如，存取线板、字线板)。
初步堆叠结构102(图2B)的层110(图2B)的额外绝缘结构108(图2B)可通过使初步堆叠结构102经历采用蚀刻化学物质的至少一个蚀刻工艺(例如，各向同性蚀刻工艺)而选择性地移除，其中额外绝缘结构108(图2B)的额外介电材料相对于绝缘结构106的介电材料选择性地移除。借助于非限制性实例，如果绝缘结构106由SiO2形成并且包含SiO2，且额外绝缘结构108由Si3N4形成并且包含Si3N4，那么初步堆叠结构102可暴露于包括磷酸(H3PO4)的蚀刻剂以选择性地移除邻近侧表面的额外绝缘结构108的一或多个部分，所述块阵列132由第一沟槽126和第二沟槽128暴露。此后，导电材料可在由选择性移除额外绝缘结构108(图2B)的额外介电材料而产生的空隙空间内形成(例如，递送、沉积)，以形成导电结构138。
接下来参看图4A，介电结构140可形成于第一沟槽126和至少一个第二沟槽128内。介电结构140可至少部分地填充第一沟槽126，包含相对较窄部分126a(图2A)和相对较宽部分126b(图2A)以及任选的减小部分129(如果存在)。图4B为处于图4A中所展示的处理阶段的微电子装置结构100的简化部分横截面视图(关于线A-A)。为了清楚且容易地理解图式和相关描述，并非在图4A和4B的其它者中的每一者中描绘图4A和4B中的一者中所描绘的所有特征。
介电结构140可由至少一种介电材料形成并且包含所述至少一种介电材料，例如以下各者中的一或多者：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)和至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。介电结构140的材料组成可大体上与导电堆叠结构134的绝缘结构106的材料组成相同，或介电结构140的材料组成可与绝缘结构106的材料组成不同。介电结构140可包含其至少一种介电材料的大体上均匀分布或大体上非均匀分布。在一些实施例中，介电结构140中的每一者展现其介电材料的大体上均匀分布。在其它实施例中，介电结构140中的一或多者展现其介电材料的大体上非均匀分布。在一些实施例中，介电结构140由SiO2形成并且包含SiO2。
返回参看图4A，介电结构140可包含至少部分(例如，大体上完全)填充第一沟槽126(图2A)的第一部分140a和至少部分(例如，大体上完全)填充第二沟槽128(图2A)的第二部分140b以及任选的减小部分129(如果存在)。介电结构140的第一部分140a可在第二水平方向(例如，Y方向)上延伸，且介电结构140的第二部分140b可在相交点130处与介电结构140的第一部分140a相交且可在正交于第二水平方向的第一水平方向(例如，X方向)上延伸。介电结构140的第一部分140a可水平地介入(例如，在X方向上)于第一导柱结构104的横向相邻块132之间。介电结构140的第二部分140b可与介电结构140的第一部分140a的末端(例如，在Y方向上)成一体式且连续，且可从介电结构140的第一部分140a延伸(例如，在X方向上)并在其间延伸。根据，介电结构140的第一部分140a和第二部分140b至少部分(例如，大体上完全)填充相交点130(例如，T形相交点130a、Y形相交点130b)。在一些实施例中，第一导柱结构104与介电结构140之间的最小距离在约50nm至约200nm，例如约50nm至约100nm，约100nm至约150nm，或约150nm至约200nm的范围内。
如图4B中所展示，介电结构140的第一部分140a中的每一者可从导电堆叠结构134的竖直最上导电层136(例如，第四导电层136d)的竖直最上边界(例如，在Z方向上)竖直延伸到导电堆叠结构134的竖直最下导电层136(例如，第一导电层136a)的竖直最下边界。另外，再次参看图4A，介电结构140的第二部分140b可完全地竖直延伸穿过导电堆叠结构134的导电层136。
介电结构140可使用本文中未详细地描述的常规工艺(例如，常规沉积工艺)和常规处理设备形成。举例来说，介电结构140的第一部分140a可使用一或多个常规材料沉积工艺(例如，常规CVD工艺、常规ALD工艺)形成于第一沟槽126(图2A)内，且其第二部分140b可形成于第二沟槽128(图2A)内。
图5A至5D为图4A的摘录，其示出了相交点130(图4A)的Y形相交点130b的各种实施例的放大视图。图5A至5D的各种实施例的Y形相交点130b可或可不包含位于第一沟槽126(图2A)和第二沟槽128(图2A)的任选的减小部分129内的介电结构140(例如，第一部分140a、第二部分140b)。为了清除且容易地理解图式和相关描述，图5A至5D的各种实施例的Y形相交点130b包含减小部分129。然而，一旦第一沟槽126和第二沟槽128填充有介电结构140，减小部分129就可能不存在。Y形相交点130b内的介电结构140可包含介电结构140的一或多个(例如，两个相对的)倾斜部分141，其可按与第一水平方向成约35度至约55度的范围内的角度(例如，约45度)且按与第二水平方向成互补角度而对准。安置于Y形相交点130b的水平末端(例如，在Y方向上)处的上部部分可展现具有介电结构140的大体上三角形的水平横截面形状的三角形形状(例如，直角三角形形状)。在一些实施例中，Y形相交点130b的“Y形”形状的三角形形状为由不含凹槽和/或凹口的三(3)个大体上线性部分限定的实心区。在其它实施例中，三角形形状展现在Y形相交点130b的上部部分中具有一或多个凹槽和/或凹口的“V形”形状，如图5A至5D中所展示。
如图5A的实施例中所展示，介电结构140的倾斜部分141中的每一者可包含在介电结构140的第一部分140a与第二部分140b之间不间断(例如，沿着大体上直线延伸)的单个大体上线性部分。如图5B的实施例中所展示，介电结构140的倾斜部分141中的每一者可包含与图5A的实施例的单个大体上线性部分类似的单个大体上线性部分。然而，在图5B的实施例中，单个大体上线性部分可被倾斜部分141中的每一者内的凹槽142(例如，单个凹槽)中断。凹槽142可有助于相交点130内的介电结构140更接近紧邻的第一导柱结构104。在额外实施例中，倾斜部分141可包含阶梯区144，而不包含倾斜部分141中的每一者中的单个大体上线性部分，如图5C的实施例中所展示。在又其它实施例中，倾斜部分141包含介电结构140的倾斜部分141中的每一者内的弧形区146(例如，大体上圆形横截面形状的一部分、大体上椭圆形横截面形状的一部分)。如图5D中所展示，弧形区146还可形成于Y形相交点130b的上部部分中。因此，可选择Y形相交点130b的配置，以通过在不增加相交点130的横截面积的情况下促进紧邻的第一导柱结构104更接近(例如，减小导柱偏移)于接近相交点130的介电结构140的任一侧而抑制(例如，防止)在导电层次136的形成期间不合需要的层变形(例如，层翘曲)和/或层坍塌。
因此，根据本公开的实施例，一种形成微电子装置的方法包括形成堆叠结构，所述堆叠结构包括以层布置的竖直交替的绝缘结构和额外绝缘结构。所述层中的每一者个别地包括绝缘结构中的一者和额外绝缘结构中的一者。导柱结构经形成为竖直延伸穿过堆叠结构。所述方法包括形成大体上竖直延伸穿过堆叠结构且在第一方向上水平延伸的至少一个沟槽，且形成大体上竖直延伸穿过堆叠结构且在横向于第一方向的第二方向上水平延伸的额外沟槽。额外沟槽中的每一者包括具有第一宽度的第一部分，以及在所述第一部分的水平边界处且具有大于所述第一宽度的第二宽度的第二部分。介电结构形成于至少一个沟槽和额外沟槽内。介电结构包括接近额外沟槽中的至少一些的第一部分的水平边界的至少一个倾斜部分。至少一个倾斜部分以与第一方向和第二方向中的每一者成锐角的方式延伸。
根据本公开的实施例的微电子装置结构(例如，先前参考图4A和4B描述的微电子装置结构100)可包含于本公开的微电子装置的实施例中。举例来说，图6示出根据本公开的实施例的微电子装置600(例如，存储器装置，如3D NAND快闪存储器装置)的一部分的部分剖面透视图。
如图6中所展示，微电子装置600包含先前参考图4A和4B描述的微电子装置结构100(包含其各种组件)。微电子装置600进一步包含在导电堆叠结构134的水平末端(例如，在Y方向上)处的阶梯结构602。导电堆叠结构134的块132中的每一者可个别地包含阶梯结构602，其具有至少部分由导电层136的水平末端(例如，边缘)限定的阶梯604。阶梯结构602的阶梯604可充当接触区以将导电层136的导电结构138电耦合到微电子装置600的一或多个其它结构。
微电子装置600还可包含物理上和电学上与阶梯结构602的阶梯604接触的存取线接触件606(例如，竖直字线接触结构)和选择栅极接触件608，以提供对导电堆叠结构134的导电层136的导电结构138的电存取。存取线接触件606和选择栅极接触件608可各自分别由至少一种导电材料形成并且包含所述至少一种导电材料，例如以下各者中的一或多者：金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于Mg的合金、基于Ti的合金、钢、低碳钢、不锈钢)；含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；经导电掺杂的半导体材料(例如，经导电掺杂的Si、经导电掺杂的Ge、经导电掺杂的SiGe)。
另外，微电子装置600可包含存取线610(例如，字线)、选择线612和数字线634(例如，数据线、位线)。存取线610可将导电结构138中的一些(例如，用作存取线板的导电结构138)与控制装置114电耦合。选择线612可将导电结构138中的其它者(例如，用作选择栅极结构的导电结构138，例如SGD结构和SGS结构)与控制装置114电耦合。数字线634可上覆于导电堆叠结构134，且可电耦合到控制装置114。存取线610、选择线612和数字线634可各自分别由至少一种导电材料形成并且包含所述至少一种导电材料，例如以下各者中的一或多者：金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于Mg的合金、基于Ti的合金、钢、低碳钢、不锈钢)；含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；经导电掺杂的半导体材料(例如，经导电掺杂的Si、经导电掺杂的Ge、经导电掺杂的SiGe)。
如图6中所展示，微电子装置600可进一步包含彼此竖直串联耦合的存储器单元616的串614。存储器单元616的串614可竖直延伸穿过导电堆叠结构134。存储器单元616的串614中的每一者可包含至少部分被一或多个电荷存储结构(例如，电荷捕获结构，如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷捕获结构；浮动栅极结构)包围的第一导柱结构104(例如，包含诸如多晶硅导柱或硅锗导柱之类的半导电导柱的竖直延伸的导柱结构)中的一者。第一导柱结构104与导电堆叠结构134的导电层136的导电结构138的相交点可限定串614的存储器单元616。在一些实施例中，存储器单元616包括所谓的“金属-氧化物-氮化物-氧化物-半导体”(MONOS)存储器单元。在额外实施例中，存储器单元616包括所谓的“氮化钽-氧化铝-氮化物-氧化物-半导体”(TANOS)存储器单元，或所谓的“带/势垒工程化TANOS”(BETANOS)存储器单元，其中的每一者为MONOS存储器单元的子组。在其它实施例中，存储器单元616包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。
浮动栅极可水平介于导电堆叠结构134的不同导电层136的第一导柱结构104和导电结构138的中心结构之间。存储器单元616的串614可电耦合到数字线634和源极结构116，且可在所述数字线与所述源极结构之间竖直延伸。如图6中所展示，控制装置114可竖直地位于(例如，在Z方向上)下方，且可至少部分地定位于含有存储器单元616的串614的导电堆叠结构134的区的水平边界内。
因此，根据本公开的实施例，微电子装置包括堆叠结构，所述堆叠结构包括以层布置的竖直交替的绝缘结构和导电结构。层中的每一者个别地包括绝缘结构中的一者和导电结构中的一者。微电子装置包括：至少一个第一填充沟槽，其大体上竖直延伸穿过堆叠结构且在第一方向上水平延伸；以及第二填充沟槽，其大体上竖直延伸穿过堆叠结构且在正交于第一方向的第二方向上水平延伸。第二填充沟槽将堆叠结构划分成块阵列。第二填充沟槽在相交点处与至少一个第一填充沟槽相交。至少一些相交点包括Y形相交点。微电子装置还包括在至少一个第一填充沟槽和第二填充沟槽内的介电结构，以及竖直延伸穿过堆叠结构的导柱结构。导柱结构在沿第二方向延伸的列中对准。块阵列的个别块中的至少一些包括偶数个列。
根据本公开的实施例的包含微电子装置结构(例如，图4A和4B中所展示的微电子装置结构100)的微电子装置(例如，图6中所展示的微电子装置600)可用于本公开的电子系统的实施例中。举例来说，图7为根据本公开的实施例的说明性电子系统700的框图。电子系统700可包含例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、支持Wi-Fi或蜂窝的平板计算机(例如或/>平板计算机)、电子书、导航装置等等。电子系统700包含至少一个存储器装置702。存储器装置702可包含例如本文中先前所描述的微电子装置的实施例(例如，图6中展示的微电子装置600)。电子系统700可进一步包含至少一个电子信号处理器装置704(通常称为“微处理器”)。电子信号处理器装置304可任选地包含本文中先前所描述的微电子装置的实施例(例如，图6中展示的微电子装置600)。虽然存储器装置702和电子信号处理器装置704描绘为图7中的两(2)个单独装置，但在额外实施例中，具有存储器装置702和电子信号处理器装置704的功能性的单个(例如，仅一个)存储器/处理器装置包含于电子系统700中。在此类实施例中，存储器/处理器装置可包含本文中先前所描述的微电子装置结构的实施例(例如，图4A和4B中展示的微电子装置结构100)，和/或本文中先前所描述的微电子装置的实施例(例如，图6中展示的微电子装置600)。电子系统700可进一步包含用于由用户将信息输入到电子系统700中的一或多个输入装置706，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统700可进一步包含用于将信息(例如，视觉或音频输出)输出给用户的一或多个输出装置708，例如监视器、显示器、打印机、音频输出插口、扬声器等等。在一些实施例中，输入装置706和输出装置708可包括可用于将信息输入到电子系统700及将视觉信息输出给用户的单个触摸屏装置。输入装置706和输出装置708可与存储器装置702和电子信号处理器装置704中的一或多者电连通。
因此，根据本公开的实施例，电子系统包括输入装置、输出装置、以可操作方式耦合到所述输入装置和所述输出装置的处理器装置，以及以可操作方式耦合到所述处理器装置的存储器装置。所述存储器装置包括：至少一个微电子装置结构，其包括堆叠结构，所述堆叠结构包括层，其各自包括导电结构以及与所述导电结构竖直相邻的介电结构；至少一个填充沟槽，其大体上延伸穿过所述堆叠结构；至少两个额外填充沟槽，其大体上延伸穿过所述堆叠结构并且与所述至少一个填充沟槽相交；至少一个填充沟槽和至少两个额外填充沟槽内的至少一个介电结构；以及存储器导柱，其延伸穿过所述堆叠结构。存储器导柱分离成至少两个额外填充沟槽之间的块。存储器导柱的个别块通过T形相交点和Y形相交点中的一者彼此分离。
本公开的方法、结构(例如，微电子装置结构100)、装置(例如，微电子装置600)和系统(例如，电子系统700)相较于常规结构、常规装置和常规系统有利地促进提高的性能、可靠性和耐久性、更低成本、提高的组件小型化、提高的图案质量和更大的封装密度中的一或多者。本公开的方法和结构可大体上缓解与形成和处理包含导电堆叠结构的常规微电子装置结构相关的问题。举例来说，相较于常规方法和常规结构，本公开的方法和结构可通过在导电堆叠结构的导电层的形成期间阻碍不合需要的层变形(例如，层翘曲)和/或层坍塌来减小不合需要的电流泄漏和短路的风险。
可如下文所阐述但不限于如下文所阐述的方式进一步表征本公开的实施例。
实施例1：一种形成微电子装置的方法，其包括：形成包括以层布置的竖直交替的绝缘结构和额外绝缘结构的堆叠结构，所述层中的每一者个别地包括所述绝缘结构中的一者和所述额外绝缘结构中的一者；形成竖直延伸穿过所述堆叠结构的导柱结构；形成至少一个沟槽，所述沟槽大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；形成额外沟槽，所述额外沟槽大体上竖直延伸穿过所述堆叠结构且在横向于所述第一方向的第二方向上水平延伸，所述额外沟槽中的每一者包括：第一部分，其具有第一宽度；以及第二部分，其在所述第一部分的水平边界处且具有大于所述第一宽度的第二宽度；以及形成所述至少一个沟槽和所述额外沟槽内的介电结构，所述介电结构包括接近所述额外沟槽中的至少一些的所述第一部分的所述水平边界的至少一个倾斜部分，所述至少一个倾斜部分以与所述第一方向和所述第二方向中的每一者成锐角的方式延伸。
实施例2：根据实施例1所述的方法，其中形成所述额外沟槽包括：形成所述额外沟槽的所述第一部分以展现大体上矩形的水平横截面形状；以及形成所述额外沟槽中的至少一些的所述第二部分以展现大体上三角形的水平横截面形状。
实施例3：根据实施例1或实施例2所述的方法，其中形成大体上竖直延伸穿过所述堆叠结构的所述至少一个沟槽和所述额外沟槽包括形成从所述堆叠结构的竖直最上层的竖直最上边界到所述堆叠结构的竖直最下层的竖直最下边界的所述至少一个沟槽和所述额外沟槽。
实施例4：根据实施例1至3中任一实施例所述的方法，其中在所述至少一个沟槽和所述额外沟槽内形成所述介电结构包括形成所述介电结构以大体上完全填充所述至少一个沟槽和所述额外沟槽中的每一者。
实施例5：根据实施例1至4中任一实施例所述的方法，其中形成所述至少一个沟槽和所述额外沟槽包括将所述堆叠结构划分为块阵列，所述块阵列的相邻块在所述第一方向上通过所述额外沟槽中的一者彼此分离。
实施例6：根据实施例5所述的方法，其中形成所述导柱结构包括在沿所述第二方向延伸的列中使所述导柱结构对准，所述块阵列的个别块中的至少一些包括偶数个所述列。
实施例7：根据实施例1至6中任一实施例所述的方法，其中形成所述导柱结构包括使所述导柱结构的邻近列交错，使得经对准导柱结构的第一列在所述第二方向上从紧邻所述第一列的经对准导柱结构的第二列水平偏移。
实施例8：根据实施例1至7中任一实施例所述的方法，其中形成所述导柱结构包括形成包括包围填充材料的单元膜的沟道材料的存储器导柱结构。
实施例9：根据实施例1至8中任一实施例所述的方法，其中在所述介电结构的所述至少一个倾斜部分中形成至少一个凹槽。
实施例10：根据实施例1至9中任一实施例所述的方法，其进一步包括：选择性地移除由所述至少一个沟槽和所述额外沟槽暴露的所述堆叠结构的所述额外绝缘结构的一个或多个部分；以及用导电材料填充先前由所述额外绝缘结构的所述一个或多个部分占据的空间以在形成所述介电结构之前形成导电结构。
实施例11：根据实施例1至10中任一实施例所述的方法，其中形成堆叠结构包括在包括互补金属氧化物半导体(CMOS)电路系统的控制装置之上竖直地形成所述堆叠结构。
实施例12：根据实施例11所述的方法，其进一步包括在所述控制装置与所述堆叠结构之间竖直地形成源极层，所述源极层包括导电源极结构以及与所述导电源极结构竖直邻近的另一绝缘结构。
实施例13：一种微电子装置，其包括：堆叠结构，其包括以层布置的竖直交替的绝缘结构和导电结构，所述层中的每一者个别地包括所述绝缘结构中的一者和所述导电结构中的一者；至少一个第一填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；第二填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在正交于所述第一方向的第二方向上水平延伸，所述第二填充沟槽将所述堆叠结构划分为块阵列，其中所述第二填充沟槽在相交点处与所述至少一个第一填充沟槽相交，所述相交点中的至少一些包括Y形相交点；介电结构，其在所述至少一个第一填充沟槽和所述第二填充沟槽内；以及导柱结构，其竖直延伸穿过所述堆叠结构，所述导柱结构在沿所述第二方向延伸的列中对准，所述块阵列的个别块中的至少一些包括偶数个所述列。
实施例14：根据实施例13所述的微电子装置，其中所述第二填充沟槽中的每一者包括：第一部分，其在所述第二方向上大体上线性延伸且在所述第一方向上具有第一宽度；以及第二部分，其在所述第二方向上在所述第一部分的水平边界处且在所述第一方向上展现大于所述第一宽度的第二宽度。
实施例15：根据实施例14所述的微电子装置，其中所述第二填充沟槽中的至少一些包括接近所述相交点的减小部分，所述减小部分在所述第一方向上展现小于所述第一宽度和所述第二宽度中的每一者的第三宽度。
实施例16：根据实施例13至15中任一实施例所述的微电子装置，其中所述相交点中的至少一些包括T形相交点，所述T形相交点在所述第一方向上与所述Y形相交点交替。
实施例17：根据实施例13至16中任一实施例所述的微电子装置，其中所述Y形相交点中的每一者包括第一线性部分和第二线性部分，所述第一线性部分以与所述第一方向成约35度与约55度之间的角度延伸，且所述第二线性部分以与所述第一方向成约35度与约55度之间的角度延伸。
实施例18：根据实施例13至17中任一实施例所述的微电子装置，其中所述导柱结构的所述列包括与所述Y形相交点中的一者水平相邻的至少一个第一列以及与所述至少一个第二列水平相邻的至少一个第二列。
实施例19：根据实施例18所述的微电子装置，其中所述至少一个第一列的第一导柱结构相对于所述至少一个第二列的第一导柱结构位于更远离所述至少一个第一填充沟槽的位置处。
实施例20：根据实施例13至19中任一实施例所述的微电子装置，其进一步包括：导电线，其上覆于所述堆叠结构；源极结构，其下伏于所述堆叠结构；以及控制装置，其电耦合到所述堆叠结构、所述导电线和所述源极结构的所述导电结构，其中所述导柱结构包括电耦合到所述导电线和所述源极结构的存储器单元串。
实施例21：根据实施例20所述的微电子装置，其中所述控制装置包括CMOS电路系统，并且至少部分地定位在含有所述存储器单元串的所述堆叠结构的区的水平边界内且竖直地定位在所述区下方。
实施例22：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及存储器装置，其以可操作方式耦合到所述处理器装置且包括至少一个微电子装置结构，所述微电子装置结构包括：堆叠结构，其包括层，所述层各自包括导电结构以及与所述导电结构竖直相邻的介电结构；至少一个填充沟槽，其大体上延伸穿过所述堆叠结构；至少两个额外填充沟槽，其大体上延伸穿过所述堆叠结构且与所述至少一个填充沟槽相交；至少一个介电结构，其在所述至少一个填充沟槽和所述至少两个额外填充沟槽内；以及存储器导柱，其延伸穿过所述堆叠结构，所述存储器导柱分离成所述至少两个额外填充沟槽之间的块，其中所述存储器导柱的个别块通过T形相交点和Y形相交点中的一者彼此分离。
实施例23：根据实施例22所述的电子系统，其进一步包括：在所述堆叠结构的所述层下方的源极，所述源极以可操作方式耦合到所述存储器导柱，其中所述层的所述导电结构可以可操作方式耦合到所述源极；以及在所述源极下方的互补金属氧化物半导体电路系统。
实施例24：根据实施例22或实施例23所述的电子系统，其中所述T形相交点与两个Y形相交点水平相邻，且所述Y形相交点与两个T形相交点水平相邻。
实施例25：根据实施例22或实施例23所述的电子系统，其中至少两个Y形相交点彼此水平相邻。
实施例26：根据实施例22至25中任一实施例所述的电子系统，其中所述存储器导柱的所述个别块中的每一者通过Y形相交点彼此分离。
实施例27：根据实施例22至26中任一实施例所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
虽然本公开容许各种修改和替代形式，但特定实施例已在图式中通过举例方式展示且在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入以下所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。

Claims (26)

1.一种形成微电子装置的方法，其包括：
形成包括以层布置的竖直交替的绝缘结构和额外绝缘结构的堆叠结构，所述层中的每一者包括所述绝缘结构中的一者和所述额外绝缘结构中的一者；
形成竖直延伸穿过所述堆叠结构的导柱结构；
形成至少一个沟槽，所述沟槽大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；
形成额外沟槽，所述额外沟槽大体上竖直延伸穿过所述堆叠结构且在横向于所述第一方向的第二方向上水平延伸，所述额外沟槽在相交点处与所述至少一个沟槽相交且将所述堆叠结构划分为块阵列，所述导柱结构在沿所述第二方向延伸的列中对准，其中所述块阵列的个别块中的至少一些包括偶数个所述列，且所述额外沟槽中的每一者包括：
第一部分，其具有第一宽度；以及
第二部分，其在所述第一部分的水平边界处且具有大于所述第一宽度的第二宽度；
在所述至少一个沟槽和所述额外沟槽内形成介电结构，所述介电结构包括接近所述额外沟槽中的至少一些的所述第一部分的所述水平边界的至少一个倾斜部分，所述至少一个倾斜部分以与所述第一方向和所述第二方向中的每一者成锐角的方式延伸；以及
用导电材料选择性地替换所述额外绝缘结构以形成导电结构。
2.根据权利要求1所述的方法，其中形成所述额外沟槽包括：
形成所述额外沟槽的所述第一部分以展现大体上矩形的水平横截面形状；以及
形成所述额外沟槽中的至少一些的所述第二部分以展现大体上三角形的水平横截面形状。
3.根据权利要求1所述的方法，其中形成大体上竖直延伸穿过所述堆叠结构的所述至少一个沟槽和所述额外沟槽包括形成从所述堆叠结构的竖直最上层的竖直最上边界到所述堆叠结构的竖直最下层的竖直最下边界的所述至少一个沟槽和所述额外沟槽。
4.根据权利要求1所述的方法，其中在所述至少一个沟槽和所述额外沟槽内形成所述介电结构包括形成所述介电结构以大体上完全填充所述至少一个沟槽和所述额外沟槽中的每一者。
5.根据权利要求1所述的方法，其中所述块阵列的相邻块在所述第一方向上通过所述额外沟槽中的一者彼此分离。
6.根据权利要求1所述的方法，其中形成所述导柱结构包括使所述导柱结构的相邻列交错，使得经对准导柱结构的第一列在所述第二方向上从紧邻所述第一列的经对准导柱结构的第二列水平偏移。
7.根据权利要求1所述的方法，其中形成所述导柱结构包括形成存储器导柱结构，所述存储器导柱结构包括包围填充材料的单元膜的沟道材料。
8.根据权利要求1所述的方法，其中在所述介电结构的所述至少一个倾斜部分中形成至少一个凹槽。
9.根据权利要求1所述的方法，其中用所述导电材料选择性地替换所述额外绝缘结构包括：
选择性地移除由所述至少一个沟槽和所述额外沟槽暴露的所述堆叠结构的所述额外绝缘结构的一或多个部分；以及
在形成所述介电结构之前用所述导电材料填充先前由所述额外绝缘结构的所述一或多个部分占据的空间以形成所述导电结构。
10.根据权利要求1所述的方法，其中形成堆叠结构包括在包括互补金属氧化物半导体(CMOS)电路系统的控制装置之上竖直地形成所述堆叠结构。
11.根据权利要求10所述的方法，其进一步包括在所述控制装置与所述堆叠结构之间竖直地形成源极层，所述源极层包括导电源极结构以及与所述导电源极结构竖直相邻的另一绝缘结构。
12.一种微电子装置，其包括：
堆叠结构，其包括以层布置的竖直交替的绝缘结构和导电结构，所述层中的每一者包括所述绝缘结构中的一者和所述导电结构中的一者；
至少一个第一填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在第一方向上水平延伸；
第二填充沟槽，其大体上竖直延伸穿过所述堆叠结构且在正交于所述第一方向的第二方向上水平延伸，所述第二填充沟槽将所述堆叠结构划分为块阵列，其中所述第二填充沟槽在相交点处与所述至少一个第一填充沟槽相交，所述相交点中的至少一些包括Y形相交点；
介电结构，其在所述至少一个第一填充沟槽和所述第二填充沟槽内；以及
导柱结构，其竖直延伸穿过所述堆叠结构，所述导柱结构在沿所述第二方向延伸的列中对准，所述块阵列的个别块中的至少一些包括偶数个所述列。
13.根据权利要求12所述的微电子装置，其中所述第二填充沟槽中的每一者包括：
第一部分，其在所述第二方向上大体上线性延伸且在所述第一方向上具有第一宽度；以及
第二部分，其在所述第二方向上在所述第一部分的水平边界处且在所述第一方向上展现大于所述第一宽度的第二宽度。
14.根据权利要求13所述的微电子装置，其中所述第二填充沟槽中的至少一些包括接近所述相交点的减小部分，所述减小部分在所述第一方向上展现小于所述第一宽度和所述第二宽度中的每一者的第三宽度。
15.根据权利要求12所述的微电子装置，其中所述相交点中的至少一些包括T形相交点，所述T形相交点在所述第一方向上与所述Y形相交点交替。
16.根据权利要求12所述的微电子装置，其中所述Y形相交点中的每一者包括第一线性部分和第二线性部分，所述第一线性部分以与所述第一方向成35度与55度之间的角度延伸，并且所述第二线性部分以与所述第一方向成35度与55度之间的角度延伸。
17.根据权利要求12所述的微电子装置，其中所述导柱结构的所述列包括与所述Y形相交点中的一者水平相邻的至少一个第一列以及与所述至少一个第一列水平相邻的至少一个第二列。
18.根据权利要求17所述的微电子装置，其中所述至少一个第一列的第一导柱结构相对于所述至少一个第二列的第一导柱结构位于更远离所述至少一个第一填充沟槽的位置处。
19.根据权利要求12所述的微电子装置，其进一步包括：
导电线，其上覆于所述堆叠结构；
源极结构，其位于所述堆叠结构下方；以及
控制装置，其电耦合到所述堆叠结构的所述导电结构、所述导电线和所述源极结构，其中所述导柱结构包括电耦合到所述导电线和所述源极结构的存储器单元串。
20.根据权利要求19所述的微电子装置，其中所述控制装置包括CMOS电路系统，并且至少部分地定位在含有所述存储器单元串的所述堆叠结构的区的水平边界内且竖直地定位在所述区下方。
21.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及
存储器装置，其以可操作方式耦合到所述处理器装置并且包括至少一个微电子装置结构，所述微电子装置结构包括：
堆叠结构，其包括层，所述层各自包括导电结构以及与所述导电结构竖直相邻的介电结构；
至少一个填充沟槽，其大体上延伸穿过所述堆叠结构；
至少两个额外填充沟槽，其大体上延伸穿过所述堆叠结构并且与所述至少一个填充沟槽相交；
至少一个介电结构，其在所述至少一个填充沟槽和所述至少两个额外填充沟槽内；以及
存储器导柱，其延伸穿过所述堆叠结构，所述存储器导柱分离成所述至少两个额外填充沟槽之间的块，其中所述存储器导柱的所述块中的至少一些块通过Y形相交点彼此分离。
22.根据权利要求21所述的电子系统，其进一步包括：
在所述堆叠结构的所述层下方的源极，所述源极以可操作方式耦合到所述存储器导柱，其中所述层的所述导电结构以可操作方式耦合到所述源极；以及
在所述源极下方的互补金属氧化物半导体电路系统。
23.根据权利要求21所述的电子系统，其中所述存储器导柱的所述块中的至少一些块通过T形相交点彼此分离，所述T形相交点与两个Y形相交点水平相邻，且所述Y形相交点与两个T形相交点水平相邻。
24.根据权利要求21所述的电子系统，其中至少两个Y形相交点彼此水平相邻。
25.根据权利要求21所述的电子系统，其中所述存储器导柱的所述块中的每一者通过所述Y形相交点彼此分离。
26.根据权利要求21所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
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