KR102190350B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치 및 그 제조 방법이 제공된다. 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하는 적층 게이트 구조체들이 기판에 수평한 제1 방향으로 서로 이격되고, 적층 게이트 구조체들을 관통하는 수직 채널 구조체들이 제공된다. 적층 게이트 구조체들 사이에는 기판과 접하며, 제1 방향과 교차하는 제2 방향으로 연장하는 소오스 플러그 라인이 제공된다. 소오스 플러그 라인과 접하는 기판은 제2 방향을 따라 형성된 복수의 돌출 영역들을 포함하고, 돌출 영역들은 각각 제1 폭을 가지고, 상기 제1 폭보다 큰 제1 거리로 서로 이격되어 제공된다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor Memory Device And Method of Fabricating The Same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 상세하게는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라 수직으로 메모리 셀들이 배열된 3차원 반도체 메모리 장치에 대한 요구가 증대되고 있다.
본 발명이 해결하고자 하는 일 과제는 보다 고 집적화되고 구조적, 전기적 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 보다 고 집적화되고 구조적, 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치는 기판, 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 상기 기판에 평행한 제1 방향으로 서로 이격되어 배치된 복수의 적층 게이트 구조체들, 상기 적층 게이트 구조체들의 각각을 관통하는 복수의 수직 채널 구조체들, 및 상기 적층 게이트 구조체들 사이에 배치되고, 상기 기판과 접하며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 소오스 플러그 라인을 포함하고, 상기 소오스 플러그 라인과 접하는 상기 기판은 상기 제2 방향을 따라 형성된 복수의 돌출 영역들을 포함하고, 상기 돌출 영역들의 각각은 제1 폭을 가지고, 상기 제2 방향으로 상기 제1 폭보다 큰 제1 거리로 서로 이격된 반도체 메모리 장치를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 상기 기판에 평행한 제1 방향으로 서로 이격되어 배치된 복수의 적층 게이트 구조체들, 상기 적층 게이트 구조체들의 각각을 관통하는 복수의 수직 채널 구조체들, 및 상기 복수의 적층 게이트 구조체들 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 도전 물질을 포함하는 소오스 플러그 라인, 및 상기 소오스 플로그 라인과 접하며 상기 기판 내에 배치된 공통 소오스 영역을 포함하며, 상기 공통 소오스 영역은 상기 제2 방향을 따라 교대로 형성된 제1 높이의 제1 불순물 영역과 제2 높이의 제2 불순물 영역을 포함할 수 있다. 상기 제1 높이는 상기 제2 높이보다 클 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 기판 상에 상기 기판에 대해 수직한 방향으로 연장된 복수의 수직 채널 구조체들, 상기 수직 채널 구조체들을 감싸며, 상기 기판에 수직 방향으로 적층된 게이트 전극들을 포함하며 상기 기판에 평행한 제1 방향으로 서로 이격되어 배치된 복수의 적층 게이트 구조체들, 및 상기 기판에 형성되고, 상기 적층 게이트 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 형성된 복수의 돌출 영역들을 포함하는 공통 소오스 영역을 포함할 수 있다. 상기 돌출 영역들의 각각은 상기 제2 방향에서 제1 폭을 가지고, 상기 제1 폭보다 큰 제2 거리로 서로 이격될 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 교대로 반복 적층된 절연막들과 희생막들을 포함하는 몰딩 구조체를 형성하고, 상기 몰딩 구조체를 관통하는 복수의 수직 채널 구조체들을 형성하고, 상기 기판에 평행한 제1 방향에서 상기 수직 채널 구조체들을 분리하며 상기 제1 방향과 교차하는 제2 방향으로 연장하는 트렌치를 상기 몰딩 구조체 내에 형성하고, 상기 트렌치를 상기 제1 방향으로 가로지르며 상기 제2 방향으로 서로 이격된 복수의 브리지들 및 상기 브리지들과 연결되는 고정부들을 포함하는 지지 패턴을 상기 몰딩 구조체 상에 형성하고, 상기 몰딩 구조체의 상기 희생막들을 제거하여 개구부를 형성하고, 상기 개구부 내에 게이트 전극들을 형성하고, 상기 트렌치의 측벽에 분리 절연 패턴을 형성하고, 상기 트렌치에 의해 노출된 상기 기판에 상기 제2 방향으로 제1 폭을 가지고, 상기 제1 폭보다 큰 제1 거리로 서로 이격된 복수의 돌출 영역들을 형성하고, 그리고 상기 트렌치 내에 배치되고, 상기 복수의 돌출 영역들 사이의 상기 기판과 접하며, 상기 제2 방향으로 연장하는 소오스 플러그 라인을 형성하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 상기 기판에 대해 수직한 방향으로 연장된 복수의 수직채널 구조체들을 형성하고, 상기 수직 채널 구조체들을 감싸며, 상기 기판에 수직 방향으로 적층된 게이트 전극들을 포함하며 상기 기판에 평행한 제1 방향으로 서로 이격되어 배치된 복수의 적층 게이트 구조체들을 형성하고, 그리고 상기 복수의 적층 게이트 구조체들 사이의 상기 기판에 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 형성되는 제1 높이의 제1 불순물 영역과 상기 제1 높이의 영역보다 낮은 제2 높이의 제2 불순물 영역을 포함하는 공통 소오스 영역을 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 기판 상에 적층된 게이트 구조체들의 기울어짐을 방지하여 구조적 안정성, 및 전기적 신뢰성을 가지는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 기판 상에 형성된 수직 채널 패턴들을 둘러싸는 적층 게이트 구조체들의 기울어짐을 방지하는 지지 패턴을 형성하여 적층 게이트 구조체들 형성 이후의 후속 공정에서 공정 불량이 방지될 수 있다. 이에 따라 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 1a은 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 일 예를 나타내는 개략적인 평면도이고, 도 1b는 본 발명의 예시적인 실시예에 따른 메모리 장치에 포함된 지지패턴의 다른 예를 나타내는 개략적인 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도들로서, 각각 도 1a의 I-I', 및 II-II' 선에 따른 단면도들이다.
도 3a은 도 2a의 A 부분의 확대도이고, 도 3b 및 도 3c는 각각 도 2b의 B 부분 및 C 부분의 확대도들이다.
도 4는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치에 포함된 지지 패턴의 또 다른 실시예를 나타내는 개략적인 평면도이다.
도 5a 및 도 5b는 본 발명의 예시적인 실시예에 따른 반도체 장치를 나타내는 단면도로서, 각각 도 1a의 I-I' 선, II-II' 선에 따른 단면도들이다.
도 6a 및 도 6b는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1a의 I-I' 선, 및 II-II' 선에 따른 단면도들이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 단면도들로서, 각각 도 1a의 I-I' 선, 및 II-II' 선에 따른 단면도들이다.
도 8a 및 도 8b는 각각 도 7b의 B 부분 및 C 부분의 확대도들이다.
도 9 내지 도 21b는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 9, 도 10, 도 11a, 도 12, 도 13, 및 도 14a 내지 도 21a는 각각 도 1a 의 I-I' 선에 따른 단면도들이고, 도 14b 내지 도 21b는 각각 도 1a의 II-II' 선에 따른 단면도들이고, 도 11b는 도 11a의 A 부분의 확대도이고, 도 19c 및 도 19d는 각각 도 19b의 B 부분과 C 부분의 확대도들이다.
도 22a 및 도 22b는 도 5a 및 도 5b를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 23a 및 도 23b는 도 6a 및 도 6b를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 24a 내지 도 25b는 도 7a 내지 도 8b를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 24a 및 도 25b는 도 1a의 I-I' 선에 따른 단면도들이고, 도 24b, 및 도 25b는 각각 도 1a의 II-II' 선에 따른 단면도들이다.
도 26은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 27은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치들을 포함하는 전자 시스템을 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1A은 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 일 예를 나타내는 개략적인 평면도이다. 도 1B는 본 발명의 예시적인 실시예에 따른 메모리 장치의 다른 예를 나타내는 개략적인 평면도이다. 도 2A 및 도 2B는 각각 도 1A의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 3A은 도 2A의 A 부분의 확대도이고, 도 3B 및 도 3C는 각각 도 2B의 B 부분 및 C 부분의 확대도들이다. 도 4는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 또 다른 예를 나타내는 개략적인 평면도이다.
도 1A 내지 도 3C를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는 기판(100) 상에 교대로 반복 적층된 절연막들(110) 및 게이트 전극들(172)을 포함하는 적층 게이트 구조체(30), 및 적층 게이트 구조체(30)를 관통하며 기판(100)의 주면(main surface)에 평행한 제1 방향(D1)으로 서로 이격된 수직 채널 구조체들(200)을 포함할 수 있다. 수직 채널 구조체들(200)은 기판(100) 상에서 기판(100)의 주면에 수직한 제3 방향(D3)으로 신장될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 이와는 달리, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다.
적층 게이트 구조체(30)는 도 1A에 도시된 바와 같이, 제 1 방향(D1)에 교차하며 기판(100)의 주면에 평행한 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 예를 들면, 적층 게이트 구조체(30)에 포함된 절연막들(110)과 게이트 전극들(172)은 제2 방향(D2)으로 연장된 라인 패턴들일 수 있다. 절연막들(110)은 기판(100) 상에 제3 방향(D3)으로 복수로 배치될 수 있다. 절연막들(110)의 두께는 게이트 전극들(172)의 두께보다 작을 수 있다. 일부 실시예에서, 절연막들(110)의 적어도 하나의 두께는 게이트 전극들(172)의 두께보다 클 수도 있다. 예를 들면, 기판(100)으로부터 두번째 층의 절연막(110b), 최상층의 절연막(110d) 및 최상층의 절연막(110d)에 바로 인접한 절연막(110c)은 게이트 전극들(172)의 두께보다 클 수 있다. 일부 실시예에서, 절연막들(110)의 두께와 게이트 전극들(172)의 두께는 서로 동일할 수도 있다. 기판(100)과 접하는 절연막(110a)은 그 것 위에 배치되는 다른 절연막들(110b, 110c, 110d) 보다 얇은 두께를 가질 수 있다. 절연막들(110)은 예를 들면, 실리콘 산화막을 포함할 수 있다.
게이트 전극들(172)은 제3 방향(D3)으로 절연막들(110) 사이에 각각 배치되어 복수로 적층될 수 있다. 게이트 전극들(172)은 3차원 반도체 메모리 장치(예를 들면, 수직형 낸드 플래시 메모리 장치)에 포함되는 메모리 셀들의 제어 게이트 전극들을 포함할 수 있다. 예를 들면, 최상층의 게이트 전극(172c) 및 최하층의 게이트 전극(172a) 사이의 게이트 전극들(172b)은 제어 게이트 전극들인 워드 라인들일 수 있다. 제어 게이트 전극들(172b)은 수직 채널 구조체들(200)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 기판(100) 상에 제3 방향(D2)으로 배열된 메모리 셀들을 포함하는 수직 메모리 셀 스트링들이 제공될 수 있다.
최하층 및 최상층의 게이트 전극들(172a, 172c)은 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 게이트 전극(172b)은 비트 라인(미도시)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 최하층의 게이트 전극(172a)은 기판(100)에 형성된 공통 소오스 영역(154)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.
게이트 전극들(172)은 수직 채널 구조체들(200)을 감쌀 수 있다. 게이트 전극들(172)은 게이트 도전막을 포함할 수 있다. 게이트 도전막은 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막 중 적어도 하나를 포함할 수 있다. 예를 들면, 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 또는 탄탈륨 실리사이드 중 적어도 어느 하나를 포함할 수 있다. 금속막은 예를 들면, 텅스텐, 니켈, 코발트, 티타늄, 또는 탄탈륨 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 금속 질화막은 티타늄 질화물, 텅스텐 질화물, 또는 탄탈륨 질화물 중 적어도 어느 하나를 포함할 수 있다.
수직 채널 구조체들(200)은 적층 게이트 구조체들(30)의 각각을 관통하여 기판(100)에 전기적으로 연결될 수 있다. 도 1A을 참조하면, 적층 게이트 구조체들(30)의 각각에 포함된 수직 채널 구조체들(200)은 제2 방향의 제1 열(①) 및 제2 열(②)을 따라 배열될 수 있다. 제1 열(①)의 제1 수직 채널 구조체들(200a)은 제2 열(②)의 제2 수직 채널 구조체들(200b)과 제1 방향(D1)으로 이격되어 배치될 수 있다. 수직 채널 구조체들(200)은 지그재그로 배치될 수 있다. 제1 수직 채널 구조체들(200a)은 제2 수직 채널 구조체들(200b)과 제1 방향(D1)으로 대칭되어 배치되지 않는다. 예를 들면, 제1 수직 채널 구조체들(200a)은 제2 수직 채널 구조체들(200b)로부터 제2 방향으로, 수직 채널 구조체들(200)의 반 피치만큼, 시프트될 수 있다.
추가로, 제1 열(①) 및 제2 열(②)의 제1 및 제2 수직 채널 구조체들(200a, 200b)과 제1 방향으로 이웃하여 제3 열(③) 및 제4 열(④)의 제3 및 제4 수직 채널 구조체들(200c, 200d)이 더 배치될 수 있다. 제1 및 제3 수직 채널 구조체들(200a, 200c)은 제1 방향(D1)으로 대칭되어 배치될 수 있다. 제2 및 제4 수직 채널 구조체들(200b, 200d) 역시 제1 방향(D1)으로 대칭되어 배치될 수 있다. 4열로 배열된 복수개의 수직 채널 구조체들(200)이 그룹을 이루어 공통 소오스 라인(182)을 사이에 두고 제1 방향(D1)으로 반복적으로 배치될 수 있다. 수직 채널 구조체들(200)은 4열로 배열되는 것에 한정되지 않고, 다른 수의 열들(예를 들면, 2 또는 6 이상의 열들)로 배열될 수 있다.
수직 채널 구조체들(200)은 복수의 게이트 전극들(172)을 관통할 수 있다. 게이트 전극들(172)은 수직 채널 구조체들(200)을 둘러쌀 수 있다. 수직 채널 구조체들(200)의 각각은 제1 수직 채널 패턴(128), 정보 저장 패턴(130), 제2 수직 채널 패턴(140) 및 매립 절연 패턴(144)을 포함할 수 있다. 정보 저장 패턴(130), 제2 수직 채널 패턴(140), 및 매립 절연 패턴(144)은 제1 수직 채널 패턴(128) 상에 배치될 수 있다.
제1 수직 채널 패턴(128)은 기판(100) 내부로 연장될 수 있다. 제1 수직 채널 패턴(128)의 일부는 기판(100) 내에 매립되고, 그 것의 다른 일부는 기판(100)상에 수직으로 돌출된 필라 형상을 가질 수 있다. 제1 수직 채널 패턴(128)은 적층 게이트 구조체(30)의 하부에 배치될 수 있다. 예를 들면, 제1 수직 채널 패턴(128)의 상면은 기판(100)에 인접하게 배치되는 최하층 게이트 전극(172a)의 상면(예를 들면, 접지 선택트랜지스터의 게이트 전극의 상면) 보다 높게 배치될 수 있다. 제1 수직 채널 패턴(128)은 반도체 물질을 포함하는 패턴일 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 화합물들, 또는 II-VI족 화합물들 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 단결정 실리콘을 포함하는 에피텍셜 층일 수 있다. 제1 수직 채널 패턴(128)은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
제1 수직 채널 패턴(128)의 측벽에 게이트 산화막(164)이 배치될 수 있다. 게이트 산화막(164)은 최하층 게이트 전극(172a)과 제1 수직 채널 패턴(128) 사이에 배치될 수 있다.
제1 수직 채널 패턴(128) 상에 제3 방향(D3)으로 연장되는 제2 수직 채널 패턴(140)이 배치될 수 있다. 제1 수직 채널 패턴(128)과 제2 수직 채널 패턴(140)은 서로 연결될 수 있다. 제2 수직 채널 패턴(140)은 정보 저장 패턴(130)과 매립 절연 패턴(144) 사이에 배치될 수 있다. 제2 수직 채널 패턴(140)은 상단이 오픈되고(opened), 속이 빈 마카로니 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 상단 및 하단이 오프된 형태를 가질 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 매립 절연 패턴(144)이 없이 속이 채워진 원기둥 형태일 수 있다. 제2 수직 채널 패턴(140)은 다결정 반도체 물질, 비정질 반도체 물질 또는 단결정 반도체 물질을 포함하는 패턴일 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 화합물들, 또는 II-VI족 화합물들 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 단결정 실리콘을 포함하는 에피텍셜 층일 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
정보 저장 패턴(130)은 적층 게이트 구조체(30)와 제2 수직 채널 패턴(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태를 가질수 있다. 정보 저장 패턴(130)은 데이터를 저장하는 박막을 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)에 저장되는 데이터는 수직 채널 구조체(200)와 게이트 전극들(172) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경될 수 있으나, 이에 한정되지 않는 것은 아니다. 이와 달리, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수도 있다.
도 3A를 참조하면, 정보 저장 패턴(130)은 게이트 전극들(172)에 인접한 제1 블로킹 절연막(132), 수직 채널 패턴(140)에 인접한 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 전하 저장막(134)은 트랩 절연막, 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
제2 블로킹 절연막(168)이 적층 게이트 구조체(30)와 제2 수직 채널 패턴(140) 사이에 추가적으로 제공되어, 절연막들(110)과 게이트 전극들(172) 사이로 연장할 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 실질적으로 기판(100)에 대해 수평적으로 연장되어, 게이트 전극들(172)의 상면 및 하면을 덮을 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 단일막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(168)은 형성되지 않을 수 있다.
매립 절연 패턴(144)은 수직 채널 구조체(200)의 내부를 채울 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도전 패드(146)가 수직 채널 구조체들(200)의 상에 각각 배치될 수 있다. 도전 패드(146)는 도전 물질을 포함할 수 있다. 이와는 달리, 도전 패드(146)는 불순물이 도핑된 불순물 영역일 수 있다. 도전 패드(146)에 접하는 수직 채널 구조체들(200)의 일단은 드레인 영역일 수 있다. 패드 보호막(148)이 도전 패드(146)을 덮도록 적층 게이트 구조체들(30) 상에 배치될 수 있다.
적층 게이트 구조체들(30) 사이를 분리하는 제1 트렌치(150)가 배치될 수 있다. 예를 들면, 제1 방향(D1)으로 배치된 4열의 수직 채널 구조체들(200) 사이를 분리하는 제1 트렌치(150)가 형성될 수 있다. 제1 트렌치(150)는 패드 보호막(148)의 상면으로부터 기판(100) 내로 연장될 수 있다. 따라서, 제1 트렌치(150)은 기판(100) 내로 확장된 리세스 영역(150R)을 포함할 수 있다. 리세스 영역(150R)은 제1 트렌치(150) 형성 시 기판(100)이 과 식각된 영역일 수 있다. 리세스 영역(150R)은 포지티브하게 경사진 측면을 가질 수 있다.
리세스 영역(150R) 내에 버퍼 산화막(166)이 배치될 수 있다. 예를 들면, 버퍼 산화막(166)은 리세스 영역(150R)의 측면 및 바닥면 상에 형성될 수 있고, 버퍼 산화막(166)은 게이트 산화막(164)과 같이 동일한 산화 공정으로 동시에 형성될 수 있다. 버퍼 산화막(166) 상에는 제2 블로킹 절연막(168)이 제공될 수 있다. 제2 블로킹 절연막(168)은 리세스 영역(150R) 내에 컨포멀하게 형성될 수 있다.
공통 소오스 영역(154)이 리세스 영역(150R)을 감싸며, 기판(100) 내에 형성될 수 있다. 즉, 공통 소오스 영역(154)은 적층 게이트 구조체들(30) 사이에 배치될 수 있다. 예를 들면, 제1 트렌치(150)에 노출된 기판(100)에 제2 방향(D2)을 따라 연장되는 공통 소오스 영역(154)이 형성될 수 있다. 즉, 공통 소오스 영역(154)은 적층 게이트 구조체들(30) 사이에 배치되어 제2 방향(D2)으로 신장될 수 있다. 공통 소오스 영역(154)은 도전성 불순물 영역을 포함할 수 있다, 공통 소오스 영역(154)은 예를 들면, 기판(100)과 다른 제2 도전형 불순물을 포함할 수 있다. 예를 들면, 공통 소오스 영역(154)은 아세닉(As), 또는 인(Ph)과 같은 N형의 불순물을 포함할 수 있다. 공통 소오스 영역(154)은 제1 불순물 영역(154a)과 제2 불순물 영역(154b)을 포함할 수 있다. 예를 들면, 제1 불순물 영역(154a)은 저농도 불순물 영역이고, 제2 불순물 영역(154b)은 고농도 불순물 영역일 수 있다. 예를 들면, 제1 불순물 영역(154a)의 불순물 농도는 약 1014 내지 약 1017 atoms/cm3일 수 있고, 제2 불순물 영역의 불순물 농도(154b)는 약 1019 내지 약 1021 atoms/cm3일 수 있다.
도 2B 및 3B를 참조하면, 공통 소오스 영역(154)이 형성된 기판(100)은 제2 방향(D2)를 따라 배치된 복수의 돌출 영역들(100a)을 포함할 수 있다. 돌출 영역들(100a)은 돌출 영역들(100a) 사이의 기판(100)의 상면보다 예를 들면, PH 만큼 높이의 상면을 가질 수 있다. 즉, 돌출 영역들(100a)는 PH의 높이를 가질 수 있다. 예를 들면, 돌츨 영역들(100a)은 제 2 방향(D2)에서 PL의 거리로 서로 이격되고, 돌출 영역들(100a)의 각각은 제 2 방향(D2)에서 PW의 폭을 가질 수 있다. 예를 들면, PL 거리는 PW 폭 보다 수 배 내지 수십 배로 클 수 있다. 이러한 돌출 영역들(100a)을 포함하는 기판(100)에 형성된 공통 소오스 영역(154)은 돌출 공통 소오스 영역들(CSP)과 리세스 공통 소오스 영역들(CSR)을 포함할 수 있다. 돌출 공통 소오스 영역들(CSP)은 기판(100)의 돌출 영역들(100a)과 그 아래의 기판(100)에 형성된 불순물 영역들이고, 리세스 공통 소오스 영역들(CSR)은 돌출 영역들(100a) 사이 또는 그것들에 인접한 기판(100)에 형성된 불순물 영역들로 정의될 수 있다. 이에 따라, 예를 들면, 돌출 공통 소오스 영역들(CSP)의 각각은 실질적으로 제 2 방향(D2)에서 PW의 폭을 가지며, 실질적으로 리세스 공통 소오스 영역들(CSR)의 폭에 해당할 수 있는 거리 PL로 서로 이격될 수 있다. 돌출 공통 소오스 영역(CSP)은 제1 불순물 영역(154a)을 포함할 수 있고, 리세스 공통 소오스 영역(CSR)은 제1 불순물 영역(154a)과 제2 불순물 영역(154b)을 포함할 수 있다. 제2 불순물 영역(154b)은 돌출 공통 소오스 영역들(CSP) 내로 일부 확장될 수 있다. 공통 소오스 영역(154)의 제1 불순물 영역(154a)은 제2 방향(D2)으로 연속적으로 연장될 수 있다. 제2 불순물 영역들(154a)은 불연속적으로 제2 방향(D2)을 따라 배치될 수 있다. 제1 불순물 영역(154a)은 높이가 다른 영역들을 포함할 수 있다. 예를 들면, 제1 불순물 영역(154a)은 제2 방향(D2)을 따라 교대로 배열된 1 높이 및, 제1 높이와 다른 제2 높이의 영역들을 가질 수 있다. 예를 들면, 제1 불순물 영역(154a)은 돌출 공통 소오스 영역들(CSP)에서 SH1의 제1 높이를 가지고, 리세스 공통 소오스 영역들(CSR)에서 SH2의 제2 높이를 가질 수 있다. SH1의 제1 높이는 SH2의 제2 높이보다 클 수 있다. 제1 불순물 영역(154b)은 제2 불순물 영역(154a) 내에 형성될 수 있으나, 이에 한정되지 않을 수 있다. 예를 들면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)을 관통하여 기판(100) 내로 확장될 수 있다.
돌출 공통 소오스 영역들(CSP) 상에는 하부 분리 절연 패턴(180a)을 포함한 절연막들이 배치될 수 있다. 예를 들면, 기판(100)의 돌출 영역(100a) 상에 버퍼 산화막(166), 제2 블로킹 절연막(168), 및 하부 분리 절연 패턴(180a)이 차례로 배치될 수 있다. 하부 분리 절연 패턴(180a), 제2 블로킹 절연막(168) 및 버퍼 산화막(180a)의 측벽은 돌출 영역(100a)의 측벽과 실질적으로 얼라인될 수 있다. 이에 따라, 하부 분리 절연 패턴(180a), 버퍼 산화막(166) 및 제2 블로킹 절연막(168)은 제2 방향(D2)에서 각각 실질적으로 동일하거나 유사한 폭 PW을 가지고, 실질적으로 동일하거나, 유사한 이격 거리 PL을 가지는 패턴들일 수 있다.
도 2A에서 도시된 바와 같이, 하부 분리 절연 패턴(180a)은 실질적으로 분리 절연 패턴(180)과 일체로 연결되며, 분리 절연 패턴(180)의 바닥부에 해당할 수 있다. 하부 분리 절연 패턴(180a)은 리세스 영역(150R)의 적어도 일부를 채우며 제1 불순물 영역(154a) 상에 배치될 수 있다. 하부 분리 절연 패턴(180a) 아래에 배치되는 버퍼 산화막(166)과 제2 블로킹 절연막(168)은 리세스 영역(150R) 내에 제공될 수 있다.
분리 절연 패턴(180)은 적층 게이트 구조체(30)와 소오스 플러그 라인(182) 사이에 배치될 수 있다. 예를 들면, 분리 절연 패턴(180)은 게이트 전극들(172)과 소오스 플러그 라인(182) 사이에 배치될 수 있다. 분리 절연 패턴(180)은 제1 트렌치(150)와 리세스 영역(150R)의 일부를 채우며 게이트 전극들(172)과 접할 수 있다. 분리 절연 패턴(180)은 절연막들(110) 사이의 공간을 채워 게이트 전극들(172)의 측면들을 보호할 수 있다. 분리 절연 패턴(180)은 소오스 플러그 라인(182)에 의해 슬릿 형태로 관통될 수 있다. 제2 방향(D2)에서, 분리 절연 패턴(180)의 일부는 분리 기판(100) 상에 분리 하부 절연 패턴(180a)으로 남고, 분리 절연 패턴(180)의 다른 일부는 공통 소오스 영역(154)이 노출될 수 있도록 다른 절연막들((예를 들면, 버퍼 산화막(166), 제2 블로킹 절연막(168))과 더불어 제거될 수 있다. 분리 절연 패턴(180)은 질화막, 산질화막, 또는 산화막을 포함할 수 있다.
소오스 플러그 라인(182)은 공통 소오스 영역(154) 상에 배치될 수 있다. 소오스 플러그 라인(182)은 제1 트렌치(150) 내에 배치되고, 리세스 영역(150R)으로 연장되어 공통 소오스 영역(154)과 연결될 수 있다. 소오스 플러그 라인(182)은 공통 소오스 영역(154)의 저항을 줄일 수 있다. 소오스 플러그 라인(182)은 제2 방향(D2)으로 연속적으로 연장되는 라인형 패턴일 수 있다. 소오스 플러그 라인(182)은 제2 블로킹 절연막(168)과 버퍼 산화막(166)을 관통하여 공통 소오스 영역(154)과 연결될 수 있다. 소오스 플러그 라인(182)의 하면의 일부는 공통 소오스 영역(154)과 접하고, 다른 일부는 공통 소오스 영역(154)과 이격되어 분리될 수 있다. 예를 들면, 소오스 플러그 라인(182)은 리세스 공통 소오스 영역들(CSR)의 상면과 접하고, 돌출 공통 소오스 영역들(CSP)의 상면과는 복수의 절연막들(180a, 168, 166)에 의해 이격될 수 있다. 소오스 플러그 라인(182)은 돌출 공통 소오스 영역(CSP)의 일부 측면과 접할 수 있다. 즉, 소오스 플러그 라인(182)의 하면의 일부는 하부 분리 절연 패턴들(180a)과 직접 접하고, 다른 일부는 공통 소오스 영역(154)의 제2 불순물 영역들(154b)과 직접 접할 수 있다. 소오스 플러그 라인(182)은 도전 물질을 포함할 수 있다. 예를 들면, 소오스 플러그 라인(182)은 장벽막(182a)과 도전막(182b)을 포함할 수 있다. 예를 들면, 장벽막(182a)은 제 2불순물 영역(154b)과 접하고 도전막(182b)의 측벽 및 저면을 감쌀수 있다.
장벽막(182a)은 금속, 및/또는 금속 질화물을 포함할 수 있다. 예를 들면, 장벽막(182a)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탄률 질화물(TaN), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 도전막(182b)은 예를 들면, 텅스텐, 또는 구리와 같은 금속을 포함할 수 있다. 소오스 플러그 라인(182)과 공통 소오스 영역(154) 사이에 실리사이드 층(미도시)이 형성될 수 있다.
적층 게이트 구조체들(30) 상에 지지 패턴(160)이 배치될 수 있다. 예를 들면, 소오스 플러그 라인(182)을 가로지르는 지지 패턴(160)이 패드 보호막(148) 상에 배치될 수 있다. 도 1A에 도시된 바와 같이, 지지 패턴(160)은 적층 게이트 구조체들(30) 상에 위치한 고정부들(160b)과 고정부들(160b)을 연결하는 복수의 브리지들(160a)을 포함할 수 있다. 브리지들(160)은 적층 게이트 구조체들(30)이 기울어지지 않도록 연결하는 역할을 할 수 있다. 브리지들(160a)의 각각은 제2 방향(D2)에서 BW(예를 들면, 돌출 영역(100a)의 폭 PW와 실질적으로 유사하거나, 동일한 크기)의 폭을 가지며, 서로 BL(예를 들면, 돌출 영역들(100a) 사이의 거리 PL과 실질적으로 유사하거나, 동일한 크기) 거리로 이격될 수 있다. 이에 따라, 지지 패턴(160) 내에 제1 트렌치(150)를 노출하며 제2 방향(D2)에서 BL 폭을 갖는 슬릿 형태의 제2 트렌치(162)가 제공될 수 있다. 제2 트렌치(162)는 제1 방향(D1)에서 제1 트렌치(150)의 폭 보다 2S 만큼 더 큰 폭을 가질 수 있다. 따라서, 소오스 플러그 라인(182)은 브리지들(160a) 사이의 제2 트렌치(162)를 채울 수 있고, 이것을 채우는 소오스 플러그 라인(182)의 폭은 제1 방향(D1)에서 브리지들(160a) 아래에 위치한 소오스 플러그 라인(182)의 폭보다 클 수 있다. 브리지들(160a)은 소오스 플러그 라인(182)의 상에서 소오스 플러그 라인(182)을 제1 방향(D1)으로 가로지를 수 있다.
일부 실시예에 따르면, 도 1B에 도시된 바와 같이, 브리지들(160a)은 지그재그 형태로 배열될 수 있다. 예를 들면, 제1 방향(D1)을 따라 인접한 브리지들(160a)은 서로 대칭되게 배치되지 않을 수 있다. 이에 따라, 이웃하는 공통 소오스 영역들(154)이 형성된 기판(100)의 돌출 영역들(100a)은 제1 방향(D1)에서 서로 대칭되지 않고 지그재그 형태로 배열될 수 있다. 일부 실시예에 따르면, 도 4에 도시된 바와 같이 지지 패턴(160)은 제1 방향(D1)을 따라 연장되는 라인 형상을 가질 수 있다. 지지 패턴(160)은 적층 게이트 구조체들(30)을 연결하며 제2 방향(D2)을 따라 복수로 배치된 브리지들(160a)이 적층 게이트 구조체들(30) 상으로 연장되어 실질적으로 브리지들(160a)과 동일한 형태의 라인 형상을 가지는 복수의 고정 패턴들(160b)을 포함할 수 있다. 일부 실시예에 따르면, 이에 한정되지 않고. 고정부들(160b)은 브리지들(160a) 보다 큰 폭을 가지거나, 다양한 형태를 가질 수 있다. 브리지들(160a)의 각각은 제2 방향(D2)에서 BW의 폭을 가지고, 서로 BL 거리로 이격될 수 있다. 지지 패턴(160)은 산화막, 질화막, 산질화막, 불순물을 포함하지 않는 언도프드 폴리 실리콘막 또는 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. 지지 패턴(160)은 화학기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다.
지지 패턴(160) 상에 상부 층간 절연막(186)이 배치될 수 있다. 상부 층간 절연막(186)은 산화막, 산질화막, 또는 질화막을 포함할 수 있다. 드레인 콘택(190)이 도전 패드(146)와 연결되도록, 상부 층간 절연막(186)과 지지 패턴(160), 및 패드 보호막(148)을 관통하는 드레인 콘택 홀(188) 내에 제공될 수 있다. 드레인 콘택(190)은 비트 라인(미도시)과 연결될 수 있다. 드레인 콘택(190)은 금속, 금속 질화물 또는 불순물을 포함한 도프드 폴리실리콘과 같은 도전물질을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 장치의 지지 패턴(160)으로 인해 제1 방향(D1)에서 게이트 전극들(172)의 패턴의 불균일성에 의한 적층 게이트 구조체들(30)의 기울어짐을 방지할 수 있다. 예를 들면, 도 1A 및 도 2A 에 도시된 바와 같이, 적층 게이트 구조체들(30)의 좌 측변으로부터 최인접 제1 열(①)의 제1 수직 채널 구조체들(200a) 까지의 거리 T1이 적층 게이트 구조체들(30)의 우측변으로부터 최인접 제4 열(④)의 제4 수직 채널 구조체들(200d) 까지의 거리 T2보다 크게 되도록, 게이트 전극들(172)이 패터닝될 수 있다. 이러한 경우, 제1 열(①)의 제1 수직 채널 구조체들(200a)의 좌측에 위치한 게이트 전극들(172)의 전체 양은 제4 열(④)의 제4 수직 채널 구조체들(200d)의 우측에 위치한 게이트 전극들(172)의 전체 양보다 클 수 있다. 이러한 게이트 전극들(172)의 좌우측 비대칭 양에 따라, 적층 게이트 구조체들(30)은 균형이 무너져서 적층 게이트 구조체들(30)은 좌측으로 기울어지는 불량이 발생될 수 있다. 이러한 불량은 게이트 전극들(172)의 적층 수가 많아질수록 심화될 수 있다. 이에 대해 적층 게이트 구조체들(30)의 기울어짐을 방지하기 위해 지지 패턴(160)이 제공될 수 있다. 지지 패턴(160)의 브리지들(160a)에 의해 적층 게이트 구조체들(30)은 기울어짐이 방지되어 도전 패드(146)와 드레인 콘택(190)과의 접속 불량, 및 소오스 플러그 라인(180)과 공통 소오스 영역(154)과의 접속 불량이 방지될 수 있다. 이에 따라, 구조적 안정성과 전기적 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 5A 및 도 5B는 본 발명의 예시적인 실시예에 따른 반도체 장치를 나타내는 단면도로서, 각각 도 1A의 I-I' 선 및 II-II' 선에 따른 단면도들이다. 이하 도 1A 내지 도 4를 참조하여 설명한 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치와 동일하거나 유사한 구성요소들 및 형상들에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 1A, 도 5A, 및 도 5B를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 장치는 패드 보호막(148) 상에 배치되어 소오스 플러그 라인(182)을 덮는 상부 층간 절연막(186)을 포함할 수 있다. 예를 들면, 도 1A 내지 도 4을 참조하여 설명된 예시적인 실시예에 따른 반도체 메모리 장치의 지지 패턴(160)이 선택적으로 제거된 구조물 상에 상부 층간 절연막(186)이 배치될 수 있다. 이에 따라, 상부 층간 절연막(186)은 패드 보호막(148)과 접할 수 있으며, 지지 패턴(160)의 브리지들(160a)이 제거된 영역인 브리지 그루브 영역들(184)을 채우며, 소오스 플러그 라인(182)를 덮을 수 있다. 브리지 그루브 영역들(184)은 소오스 플러그 라인(182)의 상부에 제2 방향(D2)을 따라 복수로 배치될 수 있다. 이에 따라, 소오스 플러그 라인(182)의 상면은 평탄하지 않을 수 있다. 일부 실시예에 따르면, 소스 플러그 라인(182)의 상부 측면에 배치된 분리 절연 패턴(180)과 제2 블로킹 절연막(168)이 제거될 수 있다. 브리지 그루브 영역들(184), 하부 분리 절연 패턴(180a) 및 기판의 돌출 영역(100a)은 평면적으로 볼 때 실질적으로 중첩될 수 있다. 예를 들면, 브리지 그루브 영역들(184)의 측벽, 하부 분리 절연 패턴(180a)의 측벽, 및 기판(100)의 돌출 영역(100a)의 측벽은 실질적으로 얼라인될 수 있다. 소오스 플러그 라인(182)의 하면의 일부는 기판(100)의 돌츨 영역(100a) 상에 위치한 하부 분리 절연 패턴(180a)과 접하고, 다른 일부는 제2 불순물 영역(154b)과 접하며 제2 방향(D2)으로 연장될 수 있다. 하부 분리 절연 패턴(180a)과 돌츨 영역(100a) 사이에 버퍼 산화막(166)과 제2 블로킹 절연막(168)이 배치될 수 있다.
도 6A 및 도 6B는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1A의 I-I' 선 및 II-II' 선에 따른 단면도들이다. 이하 도 1A 내지 도 4를 참조하여 설명한 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치와 동일하거나 유사한 구성요소들 및 형상들에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 1A, 도 6A 및 도 6B를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는 평탄한 상면을 가지는 소오스 플러그 라인(182) 및 패드 보호막(148) 상에 상부 층간 절연막(186)이 제공될 수 있다. 예를 들면, 도 5A 및 도 5B를 참조하여 설명한 예시적인 반도체 메모리 장치의 브리지 그루브 영역들(184)이 소오스 플러그 라인(182)의 상부에 형성되지 않도록 소오스 플러그 라인(182)이 평탄화될 수 있다. 이에 따라, 소오스 플러그 라인(182)의 상면은 패드 보호막(148)의 상면과 실질적으로 공면을 이룰 수 있다. 소오스 플러그 라인(182) 하면의 일부는 기판(100)의 돌츨 영역들(100a) 상에 위치한 하부 절연 패턴(180a)과 접하고, 다른 일부는 제2 불순물 영역(154b)과 접하며 제2 방향(D2)으로 연장될 수 있다. 하부 분리 절연 패턴(180a)과 돌츨 영역(100a) 사이에 버퍼 산화막(166)과 제2 블로킹 절연막(168)이 배치될 수 있다.
도 7A 및 도 7B는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 단면도들로서, 각각 도 1A의 I-I' 선 및 II-II' 선에 따른 단면도들이다. 도 8A 및 도 8B는 각각 도 7B의 B 부분 및 C 부분의 확대도들이다. 이하 도 1A 내지 도 4를 참조하여 설명한 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치와 동일하거나 유사한 구성요소들 및 형상들에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 1A, 및 도 7A 내지 도 8B를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는 평탄화된 상면을 가지는 소오스 플러그 라인(182) 및 소오스 플러그 라인(182)의 하면과 전면적으로 접하는 공통 소오스 영역(154)을 포함할 수 있다. 예를 들면, 도 6A 및 도 6B를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치에서 소오스 플러그 라인(182)의 하면과 접하는 하부 분리 절연 패턴(160), 제2 블로킹 절연막(168) 및 버퍼 산화막(166)이 제거되고, 소오스 플러그 라인(182)의 하면이 공통 소오스 영역(154)이 형성된 PH'의 높이를 가지는 돌출 영역(100a)과 직접 접할 수 있다. 이에 따라, 소오스 플러그 라인(182)은 제2 방향(D2)을 따라 복수로 배치되는 돌출 영역들(100a) 및 그 것들 사이의 기판(100)과 접하며, 제2 방향(D2)으로 연장될 수 있다. 돌출 영역(100a)을 포함하는 기판(100)에 형성된 돌출 공통 소오스 영역(CSP')은 저농도의 제1 불순물 영역(154a)과 고농도의 제2 불순물 영역(154b)을 포함할 수 있다. 또한, 돌출 영역들(100a) 사이에 위치한 기판(100)에 형성된 리세스 공통 소오스 영역(CSP')도 저농도의 제1 불순물 영역(154a)과 고농도의 제2 불순물 영역(154b)을 포함할 수 있다. 예를 들면, 고농도의 제2 불순물 영역(154b)은 저농도의 제1 불순물 영역(154a)에 의해 감싸질 수 있다. 제1 불순물 영역(154a)은 높이가 다른 영역들을 포함할 수 있다. 제1 불순물 영역(154a)은 제2 방향(D2)을 따라 교대로 배열된 SH1 높이 및, SH1 높이와 다른 SH2 높이의 영역들을 가질 수 있다. 예를 들면, 제1 불순물 영역(154a)은 돌출 공통 소오스 영역들(CSP)에서 SH1 높이를 가지고, 리세스 공통 소오스 영역들(CSR)에서 SH2 높이를 가질 수 있다. SH1 높이는 SH2 높이보다 클 수 있다. 제2 불순물 영역(154b)은 제1 불순물 영역(154a) 내에 형성될 수 있으나, 이에 한정되지 않을 수 있다. 예를 들면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)을 관통하여 기판(100) 내로 확장될 수 있다. 일부 실시예 따르면, 돌출 영역들(100a)은 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 또한, 공통 소오스 영역들(154)의 돌출 공통 소오스 영역들(CSP)도 제1 방향(D1)에서 서로 대칭되지 않고, 지그재그 형태로 배열되도록 형성될 수 있다. 소오스 플러그 라인(182)은 제2 방향(D2)을 따라 복수로 배치된 돌출 영역들(100a)를 포함하는 기판(100)에 형성된 고농도의 제2 불순물 영역들(154b)와 직접 접속하여 제2 방향(D2)으로 신장될 수 있다.
도 9 내지 도 21B는 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 9, 도 10, 도 11A, 도 12, 도 13, 및 도 14A 내지 도 21A는 각각 도 1A 의 I-I' 선에 대응하는 단면도들이고, 도 14B 내지 도 21B는 각각 도 1A의 II-II' 선에 대응하는 단면도들이고, 도 11B는 도 11A의 A 부분의 확대도이고, 도 19C 및 도 19D는 각각 도 19B의 B 부분과 C 부분의 확대도들이다.
도 9를 참조하면, 기판(100) 상에 몰딩 구조체(10)가 형성될 수 있다. 예를 들면, 몰딩 구조체(10)는 기판(100) 상에 절연막들(110) 및 희생막들(112)을 교대로 반복 적층하여 형성될 수 있다. 절연막들(110) 및 희생막들(112)은 각각 복수 층으로 형성될 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 이와는 달리, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형) 불순물층을 포함할 수 있다.
희생막들(112)은 절연막들(110)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 희생막들(112)은 절연막들(110)에 비해 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가질 수 있다. 예를 들면, 절연막들(110)은 실리콘산화막 또는 실리콘질화막일 수 있고, 희생막들(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드, 실리콘, 실리콘 게르마늄 중에서 선택된 것으로, 절연막들(110)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막이고 희생막들(120)은 실리콘 질화막일 수 있다.
절연막들(110) 및 희생막들(112)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
희생막들(112)은 동일한 두께를 가질 수 있다. 일부 실시예에 따르면, 기판(100)과 접하는 절연막(110a)은 열산화 공정 또는 증착 공정으로 형성된 실리콘 산화막일 수 있으며, 그것 위에 형성되는 다른 절연막들(110c, 100d)에 비해 얇게 형성될 수 있다. 기판(100) 상에 두번째로 적층된 절연막(110b), 최상층의 절연막(110d), 및 최상층의 절연막(10d)에 바로 인접한 절연막(110c)은 다른 절연막들(110c) 또는 희생막들(112)에 비해 두껍게 형성될 수 있다.
도 10을 참조하면, 몰딩 구조체(10)를 관통하여 기판(100)을 노출시키는 채널 홀들(124)을 형성할 수 있다.
채널 홀들(124)은 몰딩 구조체(10)을 이방성 식각하여 형성될 수 있다 채널 홀들(124)은 도 1A에 도시된 바와 같은 수직 채널 구조체들(200)과 같은 형태로 배열되도록 형성될 수 있다. 예를 들면, 각각 제2 방향(D2)으로 열을 이루는 4열로 배열된 채널 홀들(124)이 각각의 그룹을 이루고, 이러한 그룹들이 서로 제1 방향(D1)으로 이격되어 배열될 수 있다. 채널 홀들(124)은 4열로 배열될 수 있으나, 이에 한정되지 않고 2 열 또는 6열 이상으로 배열될 수 있다. 채널 홀들(124) 형성 시, 기판(100)이 과식각되어 리세스될 수 있다. 예를 들면, 리세스 깊이는 10nm 내지 200nm일 수 있다.
도 11A, 및 도 11B를 참조하면, 기판(100) 상에 몰딩 구조체(10)을 관통하며, 제3 방향(D3)으로 신장되는 수직 채널 구조체들(200)을 형성할 수 있다. 수직 채널 구조체들(200)은 채널 홀들(124)을 각각 채우며, 기판(100) 내로 연장될 수 있다. 수직 채널 구조체들(200)의 각각은 제1 수직 채널 구조체(128) 및 정보 저장 패턴(130), 제2 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 제1 수직 채널 패턴(128)은 리세스된 기판(100)을 채우며, 기판(100)위로 필라 형태로 수직하게 돌출되도록 형성될 수 있다. 제1 수직 채널 패턴(128)은 채널 홀들(124) 각각의 하부를 채울 수 있다. 예를 들면, 제1 수직 채널 패턴128)은 몰딩 구조체(10)의 최하층 절연막(110a)의 측면과 최하층 희생막(112a)의 측면과 접하며, 기판(100)으로부터 두번째 층의 절연막(110b)의 일부 측면을 덮도록 기판(100) 위로 돌출될 수 있다. 예를 들면, 제1 수직 채널 패턴(128)의 상면은 기판(100)으로부터 두번째 층의 절연막(110b)의 상면 보다 낮을 수 있다. 제1 수직 채널 패턴(128)은 반도체 물질을 포함하는 패턴일 수 있다, 예를 들면, 제1 수직 채널 패턴(128)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 화합물들, 또는 II-VI족 화합물들 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 반도체 물질을 선택적 에피택셜 성장(SEG)시켜 형성될 수 있다. 제1 수직 채널 패턴(128)은 기판(100)과 동일한 도전형의 불순물을 포함할 수 있다. 예를 들면, 제1 수직 채널 패턴(128)이 선택적 에피택셜 성장으로 형성될 시에 인시츄(in-situ)로 불순물을 도핑시킬 수 있다. 이와 달리, 제1 수직 채널 패턴(128)에 불순물을 이온 주입할 수 있다.
이어서, 기판(100) 상에 몰딩 구조체(10)을 관통하는 정보 저장 패턴(130)과 제2 수직 채널 패턴(140) 및 매립 절연 패턴(144)를 제1 수직 채널 패턴(128) 상에 형성할 수 있다.
정보 저장 패턴(130)은 채널 홀들(124)의 내벽을 덮을 수 있다, 예를 들면, 정보 저장 패턴(130)은 채널 홀들(124)의 내벽에 스페이서 형태로 형성되고, 채널 홀들(124)의 상단에서 제1 수직 채널 패턴(128)의 상면까지 연장될 수 있다. 예를 들면, 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태일 수 있다. 정보 저장 패턴(130)은 몰딩 구조체(10)의 절연막들(110) 및 희생막들(112)과 접할 수 있다. 정보 저장 패턴(130)은 데이터를 저장할 수 있는 박막을 포함할 수 있다. 예들 들면, 정보 저장 패턴(130)은 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 데이터를 저장할 수 있는 박막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이와 달리, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수 있다. 정보 저장 패턴(130)은 복수의 박막들로 형성될 수 있다.
정보 저장 패턴(130)은 예를 들면, 도 11B에 도시된 바와 같이 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)은 채널 홀(124)의 내벽으로부터 차례로 형성될 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화막을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 제1 블로킹 절연막(132) 및 전하 저장막(134)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정, 또는 열산화 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 제2 수직 채널 패턴(140)과 접할 수 있다.
제2 수직 채널 패턴(140)은 제1 수직 채널 패턴(128)과 연결되어 정보 저장 패턴(130)과 접하도록 형성될 수 있다. 제2 수직 채널 패턴(140)은 채널 홀들(124) 내에서 라이너 형태로 컨포멀하게 형성되어 제3 방향(D3)으로 연장될 수 있다. 제2 수직 채널 패턴(140)은 상단이 오픈되고(opened) 속이 빈 마카로니 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 상단 및 하단이 오프된 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 매립 절연 패턴(144) 없이 채널 홀들(124)을 채운 원기둥 형태일 수 있다. 제2 수직 채널 패턴(140)은 반도체 물질을 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함하는 패턴일 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), III-V족 화합물들, 또는 II-VI족 화합물들 중 적어도 어느 하나를 포함할 수 있다. 또는 이들의 혼합물을 포함할 수 있다. 제2 수직 채널 패턴(140)은 불순물이 포함되지 않은 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물을 포함한 반도체 물질일 수 있다. 제2 수직 채널 패턴(140)은 원자층 증착(ALD) 공정, 화학기상 증착(CVD) 공정, 또는 에피텍셜 성장을 이용하여 형성될 수 있다.
매립 절연 패턴(144)은 제2 수직 채널 패턴(140)이 형성된 채널 홀들(124)의 내부를 채우도록 형성될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 매립 절연 패턴(144)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 제2 수직 채널 패턴(140)에 존재할 수 있는 결정 결함들을 치유할 수 있다.
수직 채널 구조체들(200)의 상에 도전 패드(146)를 각각 형성할 수 있다. 예를 들면, 도전 패드(146)는 수직 채널 구조체들(200) 각각의 상부를 리세스하고, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 이와는 달리, 도전 패드(146)는 제2 수직 채널 패턴(140)에 불순물을 주입하여 형성될 수 있다. 도전 패드(146) 아래의 제2 수직 채널 패턴(140)에 드레인 영역을 형성할 수 있다. 도전 패드(146)와 최상층 절연막(110d) 상에 패드 보호막(148)을 형성할 수 있다.
도 12를 참조하면, 몰딩 구조체(10)를 패터닝하여 인접하는 수직 채널 구조체들(200) 사이에 기판(100)을 노출시키는 제1 트렌치(150)와 제1 트렌치(150)에 노출된 기판(100) 내에 공통 소오스 영역의 제1 불순물 영역(154a)을 형성할 수 있다. 예를 들면, 제1 트렌치(150)는 몰딩 구조체(10)를 이방성 식각하여 형성할 수 있다. 예를 들면, 도 1A에 도시된 바와 같이 제2 방향(D2)으로 각각 열을 이루는 4열의 수직 채널 구조체들(200)을 각각 포함하는 그룹들을 제1 방향(D1)에서 분리하는 제1 트렌치(150)가 형성될 수 있다. 일부 실시예에 따르면, 2 열 또는 6열 이상의 수직 채널 구조체들(200)을 각각 포함하는 그룹들을 분리하는 제1 트렌치(150)가 형성될 수 있다. 제1 트렌치(150)는 제2 방향(D2)으로 연장될 수 있다. 제1 트렌치(150) 형성 시, 기판(100)이 과식각되어 리세스 영역(150R)이 형성될 수 있다. 예를 들면, 리세스 영역(150R)의 깊이는 5nm 내지 150nm일 수 있다. 리세스 영역(150R)은 포지티브하게 경사진 측면을 가질 수 있다. 리세스 영역(150R)을 감싸는 제1 불순물 영역(154a)이 형성될 수 있다. 제1 불순물 영역(154a)은 리세스 영역(150R)의 측면 및 바닥면을 감쌀 수 있다. 제1 불순물 영역(154a)은 기판(100)과 다른 제2 도전형(예를 들면, n형)의 저농도 불순물을 포함할 수 있다. 예를 들면, 제1 불순물 영역(154a)은 아세닉(As), 또는 인(Ph)과 같은 N 형의 불순물을 약 10 내지 약 40KeV 에너지를 사용하여 약 1012 내지 약 1013 atoms/cm2의 도즈로 기판(100)에 이온 주입하여 형성될 수 있다.
도 13을 참조하면, 제1 트렌치(150) 내에 희생 매립 패턴(158)을 형성할 수 있다. 예를 들면, 제1 트렌치(150)를 채우며 패드 보호막(148) 상에 희생 매립막을 형성하고, 패드 보호막(148)이 노출되도록 희생 매립막을 에치백 공정 또는 화학 기계 연마(Chemical Mechanical Polishing: CMP) 공정을 이용하여 평탄화할 수 있다. 이에 따라, 제1 트렌치(150) 내에 희생 매립 패턴(158)이 형성될 수 있다. 희생 매립 패턴(158)은 절연막, 폴리실리콘막, 또는 이들의 복합막을 포함할 수 있다. 예를 들면, 절연막은 질화막, 또는 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크 막(Spin on Hard mask: SOH)일 수 있다. 희생 매립 패턴(158)은 화학기상 증착(CVD), 원차층 증착(ALD), 또는 스핀 코팅 공정 중 어느 하나의 공정을 이용하여 형성될 수 있다.
도 1A, 도 14A 및 도 14B를 참조하면, 몰디 구조체(10) 상에 지지 패턴(160)을 형성할 수 있다. 예를 들면, 패드 보호막(148)과 희생 매립 패턴(158) 상에 지지 패턴(160)을 형성할 수 있다. 도 1A에 도시된 바와 같이 복수의 브리지들(160a) 및 브리지들(160a)을 연결되는 고정부들(160b)을 포함하도록 형성될 수 있다. 예를 들면, 패드 보호막(148) 상에 형성된 지지 패턴(160)은 몰딩 구조체들(10) 상에 위치한 고정부들(160b)과 몰딩 구조체들(10) 사이를 연결하며 희생 매립 패턴(158)을 제1 방향(D1)으로 가로지르는 복수의 브리지들(160b)을 포함하도록 형성될 수 있다. 브리지들(160a)의 각각은 제2 방향(D2)에서 BW의 폭을 가지며, 서로 BL 거리로 이격될 수 있다. 이에 따라 지지 패턴(160) 내에 희생 매립 패턴(158)을 노출시키며, 제2 방향(D2)에서 BL 폭을 갖는 슬릿 형태의 제2 트렌치(162)가 제공될 수 있다. 예를 들면, BL 거리는 BW 폭 보다 수 배 내지 수십 배로 클 수 있다. 제2 트렌치(162)는 제1 방향(D1)에서 제1 트렌치(150)의 폭 보다 2S 만큼 더 큰 폭을 가질 수 있다.
일부 실시예에 따르면, 도 1B에 도시된 바와 같이, 지지 패턴(160)의 브리지들(160a)이 지그재그 형태로 배열되도록 형성될 수 있다. 예를 들면, 제1 방향(D1)을 따라 인접한 브리지들(160a)은 서로 대칭되게 배치되지 않고 지그 재그 형태로 배열될 수 있다. 일부 실시예에 따르면, 도 4에 도시된 바와 같이 지지 패턴(160)은 제1 방향(D1)을 따라 연장되는 라인 형상을 가지고 제2 방향(D2)을 따라 복수로 패드 보호막(148) 상에 형성될 수 있다. 지지 패턴(160)은 희생 매립 패턴(158)을 제1 방향(D1)으로 가로지르는 브리지들(160a)이 패드 보호막(148) 상으로 라인 형태로 연장되어 형성될 수 있다. 예를 들면, 브리지들(160a)과 실질적으로 동일한 형태의 라인 형상을 가지는 고정부들(160b)이 몰딩 구조체(10) 상에 형성될 수 있다. 일부 실시예에 따르면, 이에 한정되지 않고. 고정부들(160b)은 브리지들(160a) 보다 두꺼운 폭을 가지거나, 다양한 형태를 가질 수 있다. 브리지들(160a)은 각각 BW의 폭을 가지고, BL 거리로 서로 이격될 수 있다.
도 15A, 및 도 15B를 참조하면, 몰딩 구조체(10)에 개구 영역(OA)을 형성할 수 있다. 제1 트렌치(150) 및 제2 트렌치(162)에 노출된 희생막들(112) 및 희생 매립 패턴(158)을 제거하여, 절연막들(110) 사이에 개구 영역(OA)을 형성할 수 있다. 예를 들면, 희생막들(112)과 희생 매립 패턴(158)이 실리콘 질화막이고, 절연막들(112)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 희생막들(112)을 등방성 식각하여 개구 영역(OA)이 형성될 수 있다. 예를 들면, 희생막들(112)이 실리콘 절연막이고, 희생 매립 패턴(158)이 SOH막일 경우에는, 희생 매립 패턴(158)은 에싱 공정으로 제거하고, 실리콘 절연막은 인산을 포함하는 식각액을 사용하여 제거할 수 있다. 개구부 영역(OA)은 게이트 전극이 형성될 영역일 수 있다. 개구 영역(OA)에 의해 수직 채널 구조체들(200)의 일부가 노출될 수 있다. 예를 들면, 수직 채널 구조체들(200)의 정보 저장 패턴(130)이 개구 영역(OA)에 의해 노출될 수 있다. 예를 들면, 정보 저장 패턴(130)의 제1 블로킹 절연막(도 11B, 132)이 노출될 수 있다. 또한, 개구 영역(OA)에 의해 제1 수직 채널 패턴(128)의 측면이 노출될 수 있다. 각 희생막(112)에 해당되는 개구 영역(OA)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
제1 수직 채널 패턴(128)의 측면에 게이트 산화막(164)이 형성되고, 리세스 영역(150R) 내에 버퍼 산화막(166)이 형성될 수 있다. 예를 들면, 개구 영역(OA )에 의해 노출된 제1 수직 채널 패턴(128)의 측면이 산화되어 게이트 산화막(164)이 형성될 수 있다. 이와 동시에, 리세스 영역(150R)에서 노출된 기판(100)도 산화되어 버퍼 산화막(166)이 형성될 수 있다. 예를 들면, 제1 수직 채널 패턴(128)의 측면 및 제2 리세스 영역(150R)에서 노출된 기판(100)은 동일한 열산화 공정으로 산화될 수 있다. 이러한 열 산화 공정에 의해 형성된 게이트 산화막(164)은 접지 선택 트랜지스터의 게이트 산화막으로 활용될 수 있다. 버퍼 산화막(166)은 리세스 영역(150R)에 노출된 제1 불순물 영역(154a)을 포함한 기판(100)을 보호 할 수 있다.
도 16A, 및 도 16B를 참조하면, 개구 영역(OA)을 채우도록 기판(100) 상에 제2 블로킹 절연막(168)과 게이트 도전막(170)을 차례로 형성할 수 있다. 제2 블로킹 절연막(168)은 개구 영역(OA)의 내벽을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 절연막들(110)의 상면 및 하면과 접할 수 있다. 제2 블로킹 절연막(168)은 수직 채널 구조체들(200)의 측벽과 접할 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 제1 블로킹 절연막(132)과 접할 수 있다. 또한, 제2 블로킹 절연막(168)은 제1 수직 채널 패턴(128)의 게이트 산화막(164)과 접할 수 있다. 제2 블로킹 절연막(168)은 리세스 영역(150R)내로 연장되어 버퍼 산화막(166) 상에 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 단일막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(168)은 형성되지 않고 생략될 수 있다.
게이트 도전막(170)이 제2 블로킹 절연막(168)이 형성된 개구 영역(OA)을 채우도록 형성될 수 있다. 예를 들면, 게이트 도전막(170)은 금속을 포함하는 도전막을 포함할 수 있다. 예를 들면, 게이트 도전막(170)은 금속막, 금속 실리사이드막, 금속 질화막, 또는 이들의 조합막 중 적어도 하나을 포함할 수 있다. 예를 들면, 금속막은 니켈, 코발트, 플라티늄, 타타늄, 탄탈륨, 또는 텅스텐 중 적어도 하나를 포함할 수 있다, 금속막은 원자층 증착(ALD) 공정 또는 화학기상 증착(CVD) 공정을 이용하여 형성할 수 있다. 예를 들면, 금속 실리사이드막은 니켈 실리사이드, 코발트 실리사이드, 플라티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 텅스텐 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들면, 금속 실리사이드막은 개구부(160)를 채우는 폴리리실콘막과 금속막을 증착하고 열처리로 실리사이드화하여 형성될 수 있다. 예를 들면, 금속 질화막은 티타늄 질화물, 텅스텐 질화물, 또는 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 게이트 도전막(170)은 리세스 영역(150R)의 적어도 일부를 채울 수 있다.
도 17A, 및 도 17B를 참조하면, 기판(100) 상에 적층된 게이트 전극들(172)을 포함하는 적층 게이트 구조체들(30)을 형성할 수 있다. 예를 들면, 게이트 도전막(170)을 등방성 식각하여 제3 방향(D3)으로 서로 분리되어 적층된 게이트 전극들(172)을 형성할 수 있다. 예를 들면, 게이트 전극들(172)은 절연막들(110)의 측면으로부터 제1 방향(D1)에서 수직 채널 구조체들(200)을 향하여 리세스되어 절단된(truncated)를 단부를 가질 수 있다. 이에 따라 제3 방향(D3)에서 인접하게 배치된 게이트 전극들(172)은 서로 물리적으로 분리되어 그것들 간의 단락이 방지될 수 있다. 결과적으로, 기판(100) 상에 제3 방향(D3)으로 교대로 반복 적층된 절연막들(110) 및 게이트 전극들(172)을 포함하는 적층 게이트 구조체들(30)이 형성될 수 있다.
한편, 도 1A, 도 2A, 및 도 2B를 참조하여 설명된 바와 같이, 적층 게이트 구조체들(30)의 좌우 측변들로 부터 수직 채널 구조체들(200) 사이에 각각 위치한 게이트 전극들(172)의 양이 차이가 날 경우, 적층 게이트 구조체들(30)은 게이트 전극들(172)의 양이 많은 변 쪽으로 기울어질 수 있다. 이러한 기울어짐 불량은 게이트 전극들(172)의 적층 층수가 많을수록 심화될 수 있다. 그러나, 지지 패턴(160)에 의해 적층 게이트 구조체들(30)의 기울어짐이 방지될 수 있다. 예를 들면, 지지 패턴(160)의 브리지들(160a)에 의해 적층 게이트 구조체들(30)이 서로 연결되므로, 적층 게이트 구조체들(30)의 구조적 안정성이 확보되어 적층 게이트 구조체들(30)의 기울어짐이 방지될 수 있다. 이에 따라, 적층 게이트 구조체들(30)은 후속 공정에서 공정 불량이 차단될 수 있다.
도 18A, 및 도 18B를 참조하면, 적층 게이트 구조체들(30) 사이의 제1 트렌치(150)에 분리 절연막(178)을 형성할 수 있다. 예를 들면, 분리 절연막(178)은 지지 패턴(160) 상에 형성되고, 제1 트렌치(150) 및 제2 트렌치(162)의 내면에 라이너 형태로 형성될 수 있다. 분리 절연막(178)은 리세스 영역(150R)을 채울 수 있다. 분리 절연막(178)은 게이트 전극들(172)의 단부를 보호하도록 절연막들(110) 사이의 공간을 채울 수 있다. 분리 절연막(178)은 질화막, 산화막, 또는 산질화막 중에서 적어도 어느 하나를 포함할 수 있다. 분리 절연막(178)은 화학기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다.
도 19A 내지 도 19D를 참조하면, 적층 게이트 구조체들(30) 사이의 제1 트렌치(150)의 내 측벽 상에 분리 절연 패턴(180)이 형성될 수 있다. 제2 트렌치(162) 내 측벽 상에도 분리 절연 패턴(180)이 형성될 수 있다. 제1 트렌치(150)에 노출된 기판(100)에 돌출 영역들(100a)이 형성되고, 돌출 영역들(100a)의 각각 상에 하부 분리 절연 패턴(180a)이 형성될 수 있다. 예를 들면, 분리 절연막(178)을 이방성 식각으로 에치백하여 제1 트렌치(150) 및 제2 트렌치(162)에 분리 절연 패턴(180)을 형성할 수 있다. 이 때 제1 불순물 영역(154a)을 노출 시키기 위해 분리 절연막(178)과 더불어 제2 블로킹 절연막(168), 및 버퍼 산화막(166)이 식각되고, 기판(100)도 예를 들면, PH 만큼 과식각될 수 있다. 이러한 분리 절연막(178)의 에치백 공정 시 지지 패턴(160)의 브리지들(160a)에 의해 분리 절연막(178)의 일부는 식각되지 않고 보호되어 브리지들(160a)과 실질적으로 평면적으로 볼 때, 중첩되는 하부 분리 절연 패턴들(180a)이 제2 방향(D2)을 따라 형성될 수 있다. 즉, 하부 분리 절연 패턴들(180a)의 각각의 측벽은 브리지들(160a)의 각각의 측벽과 얼라인되어 형성될 수 있다. 하부 분리 절연 패턴들(180a) 아래에는 실질적으로 동일한 폭을 갖는 제2 블로킹 절연막(168)의 일부 및 버퍼 산화막(166)의 일부가 남을 수 있고, 버퍼 산화막(166)과 접하여 기판(100)의 돌출 영역들(100a)이 형성될 수 있다. 예를 들면, PH 만큼 높이의 기판(100)의 돌출 영역(100a)이 제2 방향(D2)을 따라 복수로 형성될 수 있다. 하부 분리 패턴들(180a)은 분리 절연 패턴(180)과 일체로 연결될 수 있다. 예를 들면, 분리 절연 패턴(180)은 제1 트렌치(150) 및 제2 트렌치(162)의 내 측벽에 스페이서 형태로 형성되고, 제1 트렌치(150)의 저면에서 지지 패턴(160)의 브리지들(160a)에 대응하여, 분리 절연 패턴(180)과 연결되는 하부 분리 절연 패턴들(180a)이 형성될 수 있다. 분리 절연 패턴(180)은 적층 게이트 구조체들(30)을 분리할 수 있다. 예를 들면, 분리 절연 패턴(180)은 게이트 전극들(172)을 제1 방향(D1)으로 분리할 수 있다. 하부 분리 패턴들(180a), 및 돌출 영역들(100a)은 예를 들면, 제2 방향(D2)으로 PW의 폭을 가지고, PL의 거리로 서로 이격되어 형성될 수 있다. PW의 폭은 실질적으로 BW 폭과 동일하고, PL의 거리는 실질적으로 BL의 거리와 동일할 수 있다.
이어서, 돌출 영역들(100a) 사이 또는 그 것에 인접한 기판(100)에 제2 불순물 영역들(154b)이 형성될 수 있다. 제2 불순물 영역들(154b)은 불연속적으로 제2 방향(D2)을 따라, 연속적으로 형성된 제1 불순물 영역(154a) 내에 형성될 수 있다. 일부 실시예에 따르면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)을 관통하여 기판(100) 내로 확장될 수 있다.
제2 불순물 영역(154b)은 제1 불순물 영역(154a)과 더불어 공통 소오스 영역(154)을 구성할 수 있다. 제2 불순물 영역(154b)은 제1 불순물 영역(154a)이 형성된 기판(100)에 고농도 불순물을 이온 주입하여 형성될 수 있다. 예를 들면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)과 동일한 제2 도전형의 불순물을 포함할 수 있다. 예를 들면, 제2 불순물 영역(154b)은 아세닉(As), 또는 인(Ph)과 같은 N 형의 불순물을 약 5 내지 약 30KeV 에너지를 사용하여 약 1014 내지 약 1015 atoms/cm2의 도즈로 기판(100)에 이온 주입하여 형성할 수 있다. 공통 소오스 영역(154)은 돌출 영역(100a) 및 그 아래의 기판(100)에 형성된 돌출 공통 소오스 영역들(CSP)과 돌출 영역들(100a) 사이 또는 그것들에 인접한 기판(100)에 형성된 리세스 공통 소오스 영역들(CSR)을 포함할 수 있다. 돌츨 공통 소오스 영역들(CSR)은 제1 불순물 영역(154a)을 포함하고, 리세스 공통 소오스 영역들(CSP)은 제1 불순물 영역(154a)과 제2 불순물 영역(154b)을 포함할 수 있다. 제2 불순물 영역(154b)이 돌출 영역(100a)의 측면에 인접한 돌출 공통 소오스 영역들(CSR)로 일부 확장될 수 있다.
제1 불순물 영역(154a)은 높이가 다른 영역들을 포함할 수 있다. 제1 불순물 영역(154a)은 제2 방향(D2)을 따라 교대로 배열된 제1 높이 및, 제1 높이와 다른 제2 높이의 영역들을 가질 수 있다. 예를 들면, 제1 불순물 영역(154a)은 돌출 공통 소오스 영역들(CSP)에서 SH1의 제1 높이를 가지고, 리세스 공통 소오스 영역들(CSR)에서 SH2의 제2 높이를 가질 수 있다. 예를 들면, SH1의 제1 높이는 SH2의 제2 높이보다 클 수 있다.
일부 실시예에 따르면, 도 1B에 도시된 바와 같이 제1 방향(D1)을 따라 지그재그 형태로 배열된 브리지들(160a)의 아래에 배치되는 하부 분리 절연 패턴들(180a) 및 돌출 영역들(100a)이 제1 방향(D1)을 따라 지그재그 형태로 배열되도록 형성될 수 있다. 또한, 공통 소오스 영역들(154)의 돌출 공통 소오스 영역들(CSP)도 제1 방향(D1)으로 서로 대칭되지 않고, 지그재그 형태로 배열되도록 형성될 수 있다.
도 20A 및 도 20B를 참조하면, 소오스 플러그 라인(182)이 제1 트렌치(150) 및 제2 트렌치(162) 내에 형성될 수 있다. 소오스 플러그 라인(182)은 리세스 영역(150R)으로 연장되어 공통 소오스 영역(154)과 접속하고 제2 방향(D2)으로 연장될 수 있다. 소오스 플러그 라인(182)은 장벽막(182a)과 도전막(182b)을 포함할 수 있다. 장벽막(182a)은 제 2 불순물 영역(154b)과 접하고 도전막(182b)의 측벽 및 저면을 감싸며, 도전막(182b)과 더불어 제2 방향(D2)으로 연속적으로 연장될 수 있다. 예를 들면, 소오스 플러그 라인(182)은 분리 절연 패턴(180)이 형성된 제1 트렌치(150)와 제2 트렌치(162)를 채우도록 장벽막(182a)과 도전막(182b)을 차례로 형성하고 지지 패턴(160)이 노출되도록 평탄화하여 형성될 수 있다. 장벽막(182a)은 금속, 및/또는 금속 질화물을 포함할 수 있다. 예를 들면, 장벽막(182a)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탄률 질화물(TaN), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 도전막(182b)은 예를 들면, 텅스텐, 또는 구리와 같은 금속을 포함할 수 있다. 소오스 플러그 라인(182)의 하면의 일부는 공통 소오스 영역(154)과 접하고, 다른 일부는 공통 소오스 영역(154)과 이격되어 분리될 수 있다. 예를 들면, 소오스 플러그 라인(182)은 리세스 공통 소오스 영역들(CSR)의 상면과 접하고, 돌출 공통 소오스 영역들(CSP)의 상면과는 하부 분리 절연 패턴(180a), 제2 블로킹 절연막(168), 및 버퍼 산화막(166)에 의해 이격되며, 돌출 공통 소오스 영역들(CSP)의 일부 측면과 접하고, 제2 방향(D2)으로 연속적으로 연장되는 라인형 패턴일 수 있다. 즉, 소오스 플러그 라인(182)의 하면의 일부는 하부 분리 절연 패턴들(180a)과 직접 접하고, 다른 일부는 제2 불순물 영역들(154b)과 직접 접하며, 제2 방향(D2)으로 연장될 수 있다.
도 21A 및 21B를 참조하면, 소오스 플러그 라인(182)를 덮는 상부 층간 절연막(186)과 도전 패드(146)와 연결되는 드레인 콘택(190)이 형성될 수 있다. 예를 들면, 상부 층간 절연막(186)은 소오스 플러그 라인(182)를 덮으며 지지 패턴(160) 상에 형성될 수 있다, 상부 층간 절연막(186)은 산화막, 산질화막, 또는 질화막 중 어느 하나로 형성될 수 있다. 드레인 콘택(190)이 도전 패드(146)와 연결되도록, 상부 층간 절연막(186)과 지지 패턴(160), 및 패드 보호막(148)을 관통하여 형성될 수 있다. 예를 들면, 상부 층간 절연막(186)과 지지 패턴(160), 및 패드 보호막(148)을 관통하여 도전 패드(146)을 노출시키도록 드레인 콘택홀(188)을 형성할 수 있다. 이어서 도전 물질을 드레인 콘택홀(188)을 채우도록 증착하고, 도전 물질을 에치백 또는 화학적 기계 연마 공정(CMP)을 통해 평탄화하여 드레인 콘택(190)을 형성할 수 있다. 드레인 콘택(190)은 금속, 금속 질화물 또는 불순물을 포함한 도프드 폴리실리콘과 같은 도전물질을 포함할 수 있다. 드레인 콘택(190)은 후속으로 형성될 비트 라인(미도시)과 연결될 수 있다.
전술한 지지 패턴(160)에 의해 적층 게이트 구조체들(30)의 기울어짐이 방지되어 공정 불량이 방지될 수 있다. 예를 들면, 적층 게이트 구조체들(30)의 좌우측 변에 인접한 게이트 전극들(172)의 양이 차이가 나서 적층 게이트 구조체들(30)이 기울어질 경우, 분리 절연 패턴(180)의 형성을 위한 분리 절연막(178) 식각 시에 공통 소오스 영역(154)이 노출되지 않아 후속으로 형성되는 소오스 플러그 라인(182)과 공통 소오스 영역(154)이 접속이 안되는 불량이 발생할 수 있다. 이와 함께, 게이트 전극들(172)에 인접한 분리 절연막(178)이 식각되어 게이트 전극들(172)을 노출시켜 소오스 플러그 라인(182)과 게이트 전극들(172)이 서로 단락되는 불량이 발생될 수 있다. 또한, 드레인 콘택 홀(188) 형성 시 도전 패드(146)가 노출되지 않거나 극히 일부만 노출되므로써, 후속으로 형성되는 드레인 콘택(190)과 도전 패드(146) 간의 접속 불량을 일으킬 수 있다. 그러나, 본 발명의 예시적인 실시예의 지지 패턴(160)에 의해 적층 게이트 구조체들(30)의 기울어짐이 방지되어, 구조적 안정성과 전기적 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 22A 및 도 22B는 도 5A 및 도 5B를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1A의 I-I' 선 및 II-II' 선에 따른 단면도들이다. 본 실시예에 따른 반도체 메모리 장치의 제조방법 중 몰딩 구조체(10) 형성부터 소오스 플러그 라인(182) 형성까지의 제조 방법은 도 9 내지 도 21B를 참조하여 설명된 예시적인 실시예에 따른 반도체 메모리 장치의 제조방법과 동일하여 설명은 생략한다.
도 22A, 및 도 22B를 참조 하면, 소오스 플러그 라인(182) 형성 후, 지지 패턴(160)이 제거될 수 있다. 예를 들면, 지지 패턴(160)이 선택적으로 이방성 식각 또는 등방성 식각으로 제거되어 패드 보호막(148)과 소오스 플러그 라인(182)이 노출될 수 있다. 일부 실시예에 따르면, 지지 패턴(160) 제거 시에 제2 트렌치(162)의 내측벽에 형성된 분리 절연 패턴(180)과 제2 블로킹 절연막(168)이 함께 제거될 수 있다. 지지 패턴(162)이 제거된 소오스 플러그 라인(182)의 상부에 브리지 그루브 영역들(184)이 형성될 수 있다. 이에 따라 플러그 라인(182)의 상면은 평탄하지 않을 수 있다. 브리지 그루브 영역들(184)의 내측벽과 하부 절연 패턴(180a)의 측벽 및 돌출 영역(100a)의 측벽은 서로 얼라인될 수 있다. 즉, 브리지 그루브 영역들(184)과 하부 절연 패턴(180a) 및 돌출 영역(100a)은 평면적으로 볼 때 중첩될 수 있다. 이러한 브리지 그루브 영역들(184)은 도 5A 및 도 5B에 도시된 바와 같이 상부 층간 절연막(186)으로 채워질 수 있다. 이어서, 드레인 콘택(190)이 상부 층간 절연막(186)과 패드 보호막(148)을 관통하는 드레인 콘택 홀(188) 내에 형성되어 도전 패드(146)와 연결될 수 있다.
도 23A 및 도 23B는 도 6A 및 도 6B를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 각각 도 1A의 I-I' 선 및 II-II' 선에 따른 단면도들이다. 본 실시예에 따른 반도체 메모리 장치의 제조방법 중 몰딩 구조체(10) 형성부터 소오스 플러그 라인(182) 형성까지의 제조 방법은 도 9 내지 도 20B를 참조하여 설명된 예시적인 실시예에 따른 반도체 메모리 장치의 제조방법은 동일하여 설명은 생략한다.
도 23A 및 도 23B를 참조하면, 소오스 플러그 라인(182) 형성 후, 소오스 플러그 라인(182)의 일부와 지지 패턴(160)을 제거할 수 있다. 예를 들면, 지지 패턴(160) 및 소오스 플러그 라인(182)의 상부 일부를 평탄화 공정을 통해 제거하여, 소오스 플러그 라인(182)의 상면을 평탄화시킬 수 있다. 예를 들면, 화학 기계 연막(CMP) 공정을 이용하여, 지지 패턴(160)과 소오스 플러그 라인(182)의 상부 일부를 제거하여, 패드 보호막(148)의 상면을 노출시키며 평탄한 상면을 가지는 소오스 플러그 라인(182)을 형성할 수 있다. 이에 따라, 소오스 플러그 라인(182)의 상면은 패드 보호막(148)의 상면과 실질적으로 공면을 이룰 수 있다. 이 후 도 6A 및 6B에 도시된 바와 같이, 패드 보호막(148)과 평탄된 상면을 가지는 소오스 플러그 라인(182) 상에 층간 절연막(186)이 형성되고, 드레인 콘택(190)이 상부 층간 절연막(186)과 패드 보호막(148)을 관통하는 드레인 콘택 홀(188) 내에 형성되어 도전 패드(146)와 연결될 수 있다.
도 24A 내지 도 25B는 도 7A 내지 도 8B를 참조하여 설명된 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 24A 및 25A는 도 1A의 I-I' 선에 따른 단면도들이고, 도 24B 및 도 25B는 도 1A의 II-II' 선에 따른 단면도들이다. 본 실시예에 따른 반도체 메모리 장치의 제조방법 중 몰딩 구조체(10) 형성부터 분리 절연막(178) 형성까지의 제조 방법은 도 9 내지 도 18B를 참조하여 설명된 예시적인 실시예에 따른 반도체 메모리 장치의 제조방법은 동일하여 설명은 생략한다.
도 24A 및 도 24B를 참조하면, 분리 절연 패턴(180)을 형성하기 위한 분리 절연막(178) 에치백 공정 시 지지 패턴(160)이 함께 제거될 수 있다. 예를 들면, 지지 패턴(180)과 분리 절연막(178)이 동일 물질로 형성된 경우, 분리 절연막(178)과 지지 패턴(180)이 동일 식각 조건으로 제거될 수 있다. 이에 따라, 제1 트렌치(150) 하부에서 리세스 영역150R)을 채우는 분리 절연막(178)과 제2 블로킹 절연막(168) 및 버퍼 산화막(166)은 제거될 수 있고, 제1 불순물 영역(154a)이 형성된 기판(100)의 상면을 제2 방향(D2)를 따라 연속적으로 노출시키는 분리 절연 패턴(180)이 제1 트렌치(150) 및 제2 트렌치(162)의 내측벽에 형성될 수 있다. 이 때, 브리지들(160a)과 평면적으로 볼 때 중첩되는 영역에 위치한 분리 절연막(178)이 식각되므로, 기판(100)은 과식각될 수 있다. 따라서 브리지들(160a)과 근사한 형태의 돌출 영역들(100a)이 예를 들면, PH'의 높이, 및 PW'의 폭을 가지고 서로 PL' 거리로 이격되어 형성될 수 있다. 예를 들면, PH'는 도 19C에 도시된 PH의 높이보다 실질적으로 동일하거나 클 수 있다. 예를 들면, PW'의 폭, 및 PL'의 거리는 도 19B에 도시된 PW, 및 PL과 실질적으로 유사하거나 동일할 수 있다. 제2 불순물 영역(154b)이 제1 불순물 영역(154a)이 형성된 기판(100)에 연속적으로 형성될 수 있다. 제2 불순물 영역(154b)은 제1 불순물 영역(154a)과 더불어 공통 소오스 영역(154)을 구성할 수 있다. 제2 불순물 영역(154b)은 제1 불순물 영역(154a)이 형성된 기판(100)에 고농도 불순물들을 이온 주입하여 형성될 수 있다. 예를 들면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)과 동일한 제2 도전형의 불순물을 포함할 수 있다. 예를 들면, 제2 불순물 영역(154b)은 아세닉(As), 또는 인(Ph))과 같은 N 형의 불순물을 약 10 내지 약 40KeV 에너지를 사용하여 약 1014 내지 약 1015 atoms/cm2의 도즈로 기판(100)에 이온 주입하여 형성될 수 있다.
돌출 영역(100a)을 포함하는 기판(100)에 형성된 돌출 공통 소오스 영역(CSP')은 저농도의 제1 불순물 영역(154a)과 고농도의 제2 불순물 영역(154b)을 포함할 수 있다. 또한 돌출 영역들(100a) 사이에 위치한 기판(100)에 형성된 리세스 공통 소오스 영역(CSP')도 저농도의 제1 불순물 영역(154a)과 고농도의 제2 불순물 영역(154b)을 포함할 수 있다. 예를 들면, 고농도의 제2 불순물 영역(154b)은 저농도의 제1 불순물 영역(154a)에 의해 감싸질 수 있으나, 이에 한정되지 않을 수 있다. 예를 들면, 제2 불순물 영역(154b)은 제1 불순물 영역(154a)을 관통하여 기판(100) 내로 확장될 수 있다. 제1 불순물 영역(154a)은 높이가 다른 영역들을 포함할 수 있다. 제1 불순물 영역(154a)은 제2 방향(D2)을 따라 교대로 배열된 예를 들면, SH1의 높이 및, SH1의 높이와 다른 SH2의 제2 높이의 영역들을 가질 수 있다. 예를 들면, 제1 불순물 영역(154a)은 돌출 공통 소오스 영역들(CSP)에서 SH1 높이를 가지고, 리세스 공통 소오스 영역들(CSR)에서 SH2 높이를 가질 수 있다. 예를 들면, SH1 높이는 SH2 높이보다 클 수 있다. (도 8A 및 도 8B 참조)
일부 실시예에 따르면, 도 1B에 도시된 바와 같은 제1 방향(D1)을 따라 지그재그 형태로 배열된 브리지들(160a)을 가지는 지지 패턴(160)이 제거되는 경우, 돌출 영역들(100a)이 제1 방향(D1)을 따라 지그재그 형태로 배열되도록 형성될 수 있다. 또한, 공통 소오스 영역들(154)의 돌출 공통 소오스 영역들(CSP)도 제1 방향(D1)에서 서로 대칭되지 않고, 지그재그 형태로 배열되도록 형성될 수 있다.
도 25A, 및 도 25B를 참조하면, 소오스 플러그 라인(182)이 제1 트렌치(150)을 채우며 형성될 수 있다. 소오스 플러그 라인(182)은 장벽막(182a)과 도전막(182b)을 포함할 수 있다. 소오스 플러그 라인(182)의 장벽막(182a)은 제 2불순물 영역(154b)과 접하고 도전막(182b)의 측벽 및 저면을 감싸며, 도전막(182b)과 더불어 제2 방향(D2)으로 연속적으로 연장될 수 있다. 예를 들면, 소오스 플러그 라인(182)은 분리 절연 패턴(180)이 형성된 제1 트렌치(150)를 채우도록 장벽막(182a)과 도전막(182b)를 차례로 형성하고 패드 보호막(148)이 노출되도록 평탄화하여 형성될 수 있다. 소오스 플러그 라인(182)에 포함된 도전 물질은 도 21A 및 도 21B를 참조하여 설명된 물질과 동일할 수 있다.
소오스 플러그 라인(182)의 하면이 공통 소오스 영역(154)이 형성된 PH'의 높이를 가지는 돌출 영역(100a)과 직접 접할 수 있다. 이에 따라, 소오스 플러그 라인(182)은 제2 방향(D2)을 따라 복수로 배치되는 돌출 영역들(100a) 및 그 것들 사이의 기판(100)과 접하며, 제2 방향(D2)으로 연장될 수 있다. 즉, 소오스 플러그 라인(182)은 제2 방향(D2)을 따라 복수로 배치된 돌출 영역들(100a)를 포함하는 기판(100)에 연속적으로 형성된 고농도의 제2 불순물 영역(154b)과 직접 접속하여 제2 방향(D2)으로 연장될 수 있다. 이어서 도 7A, 도 7B에 도시된 바와 같이, 패드 보호막(148)과 평탄된 상면을 가지는 소오스 플러그 라인(182) 상에 층간 절연막(186)이 형성되고, 드레인 콘택(190)이 상부 층간 절연막(186)과 패드 보호막(148)을 관통하는 드레인 콘택 홀(188) 내에 형성되어 도전 패드(146)와 연결될 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 26을 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 카드, 또는 SSD(Solid State Disk) 장치일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에따라, 메모리시스템(1000)은 메모리(1300)에 데이터를 저장하거나, 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
도 27은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
도 27을 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치가 실장된 패키지는 반도체장치를 제어하는 컨트롤러 및/또는 논리소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 몰딩 구조체 30: 적층 게이트 구조체
100: 기판 100a: 돌출 영역
110: 절연막 112: 희생막
128: 제1 수직 채널 패턴 130: 정보 저장 패턴
140; 제2 수직 채널 패턴 144: 매립 절연막
150: 제1 트렌치 154: 공통 소오스 영역
154a: 제1 불순물 영역 154b: 제2 불순물 영역
160: 지지 패턴 160a: 브리지
160b: 고정부 162: 제2 트렌치
180: 분리 절연 패턴 180a: 하부 분리 절연 패턴
182: 소오스 플러그 라인 200: 수직 채널 구조체

Claims (20)

  1. 기판;
    기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 상기 기판에 평행한 제1 방향으로 서로 이격되어 배치된 복수의 적층 게이트 구조체들;
    상기 적층 게이트 구조체들의 각각을 관통하는 복수의 수직 채널 구조체들; 및
    상기 적층 게이트 구조체들 사이에 배치되고, 상기 기판과 접하며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 소오스 플러그 라인을 포함하고,
    상기 소오스 플러그 라인과 접하는 상기 기판은 상기 제2 방향을 따라 형성된 복수의 돌출 영역들을 포함하고, 상기 돌출 영역들의 각각은 제1 폭을 가지고, 상기 제2 방향으로 상기 제1 폭보다 큰 제1 거리로 서로 이격된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 채널 구조체들의 각각은, 터널 절연막, 전하 저장막, 블로킹 절연막, 및 반도체 물질을 포함하는 수직 채널 패턴을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소오스 플러그 라인과 상기 적층 게이트 구조체들 사이에 배치된 분리 절연 패턴을 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 돌출 영역 상에 선택적으로 배치되고, 상기 소오스 플러그 라인의 하면과 직접 접속하는 하부 분리 절연 패턴을 더 포함하고, 상기 하부 분리 절연 패턴은 상기 분리 절연 패턴과 연결되는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 적층 게이트 구조체들 상에 배치되는 지지 패턴을 더 포함하고,
    상기 지지 패턴은 상기 소오스 플러그 라인을 상기 제1 방향으로 가로지르며 상기 제2 방향으로 서로 이격된 복수의 브리지들, 및 상기 브리지들과 연결되며 상기 적층 게이트 구조체들 상에 각각 배치되는 고정부들을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 브리지들은 상기 제1 방향을 따라 지그재그 형태로 배열되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 브리지들의 각각의 측벽은 상기 돌출 영역들 각각의 측벽과 수직적으로 실질적으로 얼라인되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 소오스 플러그 라인은 상기 제2 방향을 따라 제공된 복수의 그루브 영역들을 구비하는 상부를 포함하는 반도체 메모리 장치.
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