CN105047668B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本发明提供了半导体存储器装置及其制造方法。一种半导体存储器装置包括堆叠栅极结构，其沿着与衬底水平的第一方向彼此间隔开。堆叠栅极结构中的每一个包括交替和重复地堆叠在衬底上的绝缘层和栅电极。垂直沟道结构穿透堆叠栅极结构。源极插线设置在堆叠栅极结构之间。源极插线与衬底接触并且沿着与第一方向交叉的第二方向延伸。与源极插线接触的衬底包括沿着第二方向形成的多个突出区。突出区中的每一个具有第一宽度，并且突出区以大于第一宽度的第一距离彼此间隔开。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2014年5月2日在韩国知识产权局提交的韩国专利申请No.10-2014-0053601的优先权，该申请的公开全文以引用方式并入本文中。
技术领域
本发明构思涉及半导体存储器装置及其制造方法。更具体地说，本发明构思涉及三维(3D)半导体存储器装置及其制造方法。
背景技术
半导体装置正变得更加高度集成以提供高性能和低成本。半导体存储器装置的集成密度直接影响半导体存储器装置的成本，从而导致对高度集成的半导体装置的需求。常规二维(2D)的或平面的存储器装置的集成度主要由单位存储器单元占据的面积来确定。因此，形成细微图案的技术会极大地影响常规2D存储器装置的集成密度。然而，因为形成细微图案需要极高价格的设备，所以，2D存储器装置的集成密度尽管继续增大却仍然受限。因此，已针对包括垂直排列的存储器单元的3D半导体存储器装置进行了研究。
发明内容
本发明构思的实施例可提供能够提高集成度以及改进结构和电特性的半导体存储器装置。
本发明构思的实施例还可提供制造能够提高集成度以及改进结构和电特性的半导体存储器装置的方法。
在一个方面，一种半导体存储器装置可包括：衬底；多个堆叠栅极结构，其沿着与衬底的主表面平行的第一方向彼此间隔开，堆叠栅极结构中的每一个包括交替和重复地堆叠在衬底上的绝缘层和栅电极；多个垂直沟道结构，其穿透堆叠栅极结构中的每一个；以及源极插线，其设置在堆叠栅极结构之间，源极插线与衬底接触，并且沿着与第一方向交叉的第二方向延伸。与源极插线接触的衬底可包括沿着第二方向排列的多个突出区。突出区中的每一个可具有第一宽度，并且突出区可以以大于第一宽度的第一距离彼此间隔开。
在另一方面，一种半导体存储器装置可包括：多个堆叠栅极结构，其设置在衬底上，堆叠栅极结构中的每一个包括交替和重复地堆叠在衬底上的绝缘层和栅电极，并且堆叠栅极结构沿着第一方向彼此间隔开；多个垂直沟道结构，其穿透堆叠栅极结构中的每一个；源极插线，其设置在所述多个堆叠栅极结构之间，源极插线包括导电材料并且沿着与第一方向交叉的第二方向延伸；以及公共源极区，其与源极插线接触，并且设置在衬底中。公共源极区可包括沿着第二方向交替地形成的第一掺杂物区和第二掺杂物区。第一掺杂物区可具有第一高度，并且第二掺杂物区可具有第二高度。第一高度可大于第二高度。
在另一方面，一种半导体存储器装置可包括：多个垂直沟道结构，其设置在衬底上，并且沿着与衬底垂直的方向延伸；多个堆叠栅极结构，其包围垂直沟道结构，并且包括沿着与衬底垂直的方向堆叠的栅电极，堆叠栅极结构沿着平行于衬底的第一方向彼此间隔开；以及公共源极区，其形成在衬底中并包括多个突出区，所述多个突出区沿着与第一方向交叉的第二方向形成在堆叠栅极结构之间。突出区中的每一个可具有在第二方向上的第一宽度，并且突出区可以以大于第一宽度的第一距离彼此间隔开。
在另一方面，一种制造半导体存储器装置的方法可包括：形成包括交替和重复地堆叠在衬底上的绝缘层和牺牲层的模制结构；形成穿透模制结构的多个垂直沟道结构；在模制结构中形成沟槽，该沟槽使得垂直沟道结构中的一些与垂直沟道结构中的另一些在平行于衬底的第一方向上隔离，并且沟槽沿着与第一方向交叉的第二方向延伸；在模制结构上形成包括多个桥和固定部分的支撑图案，所述桥沿着第一方向与沟槽交叉并且沿着第二方向彼此间隔开，并且固定部分连接至桥；去除模制结构的牺牲层以形成开口；分别在各开口中形成栅电极；在沟槽的侧壁上形成隔离绝缘图案；在通过沟槽暴露的衬底上形成多个突出区，突出区中的每一个沿着第二方向具有第一宽度，并且突出区沿着第二方向以大于第一宽度的第一距离彼此间隔开；以及在沟槽中形成源极插线，源极插线与所述多个突出区之间的衬底接触并且沿着第二方向延伸。
在另一方面，一种制造半导体存储器装置的方法可包括：在衬底上形成多个垂直沟道结构，所述垂直沟道结构沿着与衬底垂直的方向延伸；形成多个堆叠栅极结构，所述多个堆叠栅极结构包围垂直沟道结构并包括沿着与衬底垂直的方向堆叠的栅电极，堆叠栅极结构沿着平行于衬底的第一方向彼此间隔开；以及在所述多个堆叠栅极结构之间的衬底中形成公共源极区。公共源极区可包括沿着与第一方向交叉的第二方向交替地形成的第一掺杂物区和第二掺杂物区。第一掺杂物区可具有第一高度，并且第二掺杂物区可具有小于第一高度的第二高度。
附图说明
鉴于附图和随后的详细描述，本发明构思将变得更加清楚。
图1A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图；
图1B是示出包括在根据本发明构思的示例实施例的半导体存储器装置中的支撑图案的实施例的平面图；
图2A和图2B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置；
图3A是图2A的部分‘A’的放大图；
图3B和图3C分别是图2B的部分‘B’和部分‘C’的放大图；
图4是示出包括在根据本发明构思的示例实施例的半导体存储器装置中的支撑图案的另一实施例的平面图；
图5A和图5B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置；
图6A和图6B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置；
图7A和图7B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置；
图8A和图8B分别是图7B的部分‘B’和部分‘C’的放大图；
图9、图10、图11A、图12、图13、图14A至图21A和图14B至图21B是示出制造根据本发明构思的示例实施例的半导体存储器装置的方法的一些处理的剖视图；
图11B是图11A的部分‘A’的放大图；
图19C和图19D分别是图19B的部分‘B’和部分‘C’的放大图；
图22A和图22B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出制造图5A和图5B的半导体存储器装置的方法的一些处理；
图23A和图23B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出制造图6A和图6B的半导体存储器装置的方法的一些处理；
图24A和图25A是沿着图1A的线I-I'截取的剖视图，以示出制造图7A、图7B、图8A和图8B的半导体存储器装置的方法的一些处理；
图24B和图25B是沿着图1A的线II-II'截取的剖视图，以示出制造图7A、图7B、图8A和图8B的半导体存储器装置的方法的一些处理；
图26是示出包括根据本发明构思的示例实施例的半导体存储器装置的半导体装置系统的示意性框图；以及
图27是示出包括根据本发明构思的示例实施例的半导体存储器装置的电子系统的示意性框图。
具体实施方式
现在，将在下文中参照其中示出了本发明构思的示例性实施例的附图更完全地描述本发明构思。从以下将参照附图更详细地描述的示例性实施例中，本发明构思和实现它们的方法的优点和特征将变得清楚。然而，应该注意，本发明构思不限于以下示例性实施例，并且可按照各种形式实现。因此，提供示例性实施例仅用于公开本发明构思并且使得本领域技术人员知晓本发明构思的类别。在附图中，本发明构思的实施例不限于本文提供的具体示例，并且为了清楚起见进行了夸大。
本文使用的术语仅是为了描述特定实施例的目的而非旨在限制本发明。如本文所用，除非上下文清楚地表示不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该理解，当一个元件被称作“连接”或“耦接”至另一元件时，该元件可直接连接或耦接至所述另一元件，或者可存在中间元件。
相似地，应该理解，当诸如层、区或衬底的元件被称作“位于”另一元件“上”时，其可直接位于所述另一元件上或可存在中间元件。相反，术语“直接”意味着不存在中间元件。还应该理解，术语“包括”、“包括……的”、“包含”、和/或“包含……的”当用于本文时，其指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与其他元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且可相应地解释本文所用的空间相对描述语。
另外，将通过作为本发明构思的理想示例图的剖视图来描述具体实施方式中的实施例。因此，可根据制造技术和/或容许误差修改示例图的形状。因此，本发明构思的实施例不限于示例图中示出的特定形状，而是可包括可根据制造工艺产生的其它形状。图中例示的区域具有一般特性，并且用于示出元件的特定形状。因此，这不应理解为限制本发明构思构思。
还应该理解，虽然本文中可使用术语第一、第二、第三等来描述各个元件，但是这些元件不应由这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，一些实施例中的第一元件可在其它实施例中被称作第二元件，而不脱离本发明的教导。本文中解释和示出的本发明构思的各方面的示例性实施例包括它们的互补的对应部分。在整个说明书中，相同的附图标记或相同的参考指示符指示相同的元件。
而且，本文中参照作为理想化的示例图的剖视图和/或平面图描述示例性实施例。因此，作为例如制造技术和/或公差的结果，可以预见图中的形状的变化。因此，示例性实施例不应理解为限于本文示出的区的形状，而是包括例如由制造导致的形状的偏差。例如，示为矩形的蚀刻区将通常具有圆形或弯曲特征。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文和本说明书中的含义一致的含义，而不应该理想化地或过于正式地解释它们。
如通过本发明的实体的理解，根据本文所述的各个实施例的装置和形成装置的方法可在诸如集成电路的微电子装置中实现，其中根据本文所述的各个实施例的多个装置集成在同一个微电子装置中。因此，本文所示的剖视图可在微电子装置中沿着两个不同方向(不需要是正交的)复制。因此，实现根据本文所述的各个实施例的装置的微电子装置的平面图可基于微电子装置的功能性包括阵列中和/或二维图案中的多个装置。
根据本文所述的各个实施例的装置可根据微电子装置的功能性散布在其它装置之间。而且，根据本文所述的各个实施例的微电子装置可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。
因此，本文所示的剖视图提供了用于沿着平面图中的两个不同方向和/或立体图中的三个不同方向延伸的根据本文所述的各个实施例的多个装置的支撑件。例如，当在装置/结构的剖视图中示出单个有源区时，装置/结构可包括其上的多个有源区和晶体管结构(或适于该情况的存储器单元结构、栅极结构等)，如装置/结构的平面图所示。
图1A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。图1B是示出包括在根据本发明构思的示例实施例的半导体存储器装置中的支撑图案的实施例的平面图。图2A和图2B分别是沿着图1A的线I-I'和II-II'截取的剖视图。图3A是图2A的部分‘A’的放大图，并且图3B和图3C分别是图2B的部分‘B’和部分‘C’的放大图。图4是示出包括在根据本发明构思的示例实施例的半导体存储器装置中的支撑图案的另一实施例的平面图。
参照图1A至图3C，根据示例实施例的半导体存储器装置可包括堆叠栅极结构30和垂直沟道结构200。堆叠栅极结构30可包括交替和重复地堆叠在衬底100上的绝缘层110和栅电极172。垂直沟道结构200可穿透堆叠栅极结构30，并且可沿着与衬底100的主表面平行的第一方向D1彼此间隔开。垂直沟道结构200可沿着与衬底100的主表面垂直的第三方向D3从衬底100延伸。衬底100可包括半导体材料。例如，衬底100可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，衬底100可为绝缘体上硅(SOI)衬底。例如，衬底100可包括设置在绝缘层上的半导体层(例如，硅层、硅锗层或锗层)，所述绝缘层保护设置在半导体衬底上的晶体管。衬底100可为具有第一导电类型(例如，P型)的半导体衬底。
如图1A所示，堆叠栅极结构30可具有沿着与第一方向D1交叉并且与衬底100的主表面平行的第二方向D2延伸的直线形状。例如，被包括在堆叠栅极结构30中的绝缘层110和栅电极172可为沿着第二方向D2延伸的直线图案。绝缘层110可沿着第三方向D3堆叠在衬底100上。绝缘层110的厚度可小于栅电极172的厚度。在其它实施例中，绝缘层110中的至少一个的厚度可大于栅电极172中的每一个的厚度。例如，从衬底100开始第二个堆叠的绝缘层110b、最上面的绝缘层110d以及与最上面的绝缘层110d直接相邻的绝缘层110c可比栅电极172厚。在另一些实施例中，绝缘层110的厚度可约等于栅电极172的厚度。与衬底100接触的最下面的绝缘层110a可比设置在其上的其它绝缘层110b、110c和110d更薄。例如，绝缘层110中的每一个可包括二氧化硅层。
栅电极172可沿着第三方向D3堆叠，并且可设置在绝缘层110之间。栅电极172可包括被包括在三维(3D)半导体存储器装置(例如，垂直NAND闪速存储器装置)中的存储器单元的控制栅电极。例如，设置在最上面的栅电极172c与最下面的栅电极172a之间的栅电极172b可为对应于控制栅电极的字线。控制栅电极172b可耦接至垂直沟道结构200以形成存储器单元。因此，垂直存储器单元串可设置在衬底100上。垂直存储器单元串中的每一个可包括沿着第三方向D3排列的存储器单元。
最下面的栅电极172a和最上面的栅电极172c可用作选择晶体管的栅电极。例如，最上面的栅电极172c可用作用于对位线(未示出)与垂直沟道结构200之间的电连接进行控制的串选择晶体管的栅电极，并且最下面的栅电极172a可用作用于对形成在衬底100中的公共源极区154与垂直沟道结构200之间的电连接进行控制的地选择晶体管的栅电极。
栅电极172可包围垂直沟道结构200。栅电极172中的每一个可包括栅极导电层。栅极导电层可包括金属硅化物层、金属层、金属氮化物层或它们的任何组合。例如，金属硅化物层可包括硅化钴、硅化钛、硅化钨或硅化钽中的至少一个。金属层可包括(但不限于)钨、镍、钴、钛或钽中的至少一个。例如，金属氮化物层可包括氮化钛，氮化钨或氮化钽中的至少一个。
垂直沟道结构200可穿透堆叠栅极结构30中的每一个，以电连接至衬底100。参照图1A，耦接至堆叠栅极结构30中的每一个的垂直沟道结构200可沿着平行于第二方向D2的第一列①和第二列②排列。第一列①的第一垂直沟道结构200a可沿着第一方向D1与第二列②的第二垂直沟道结构200b间隔开。第一和第二垂直沟道结构200可按照z字形排列。第一垂直沟道结构200a和第二垂直沟道结构200b沿着第一方向D1不对称。例如，第一垂直沟道结构200a可沿着第二方向D2分别从第二垂直沟道结构200b移位第二垂直沟道结构200b的间距的一半。
另外，第三列③的第三垂直沟道结构200c和第四列④的第四垂直沟道结构200d还可耦接至堆叠栅极结构30中的每一个。第三垂直沟道结构200c和第四垂直沟道结构200d可沿着第一方向D1设置在第一垂直沟道结构200a和第二垂直沟道结构200b的一侧。第一垂直沟道结构200a和第三垂直沟道结构200c可关于第二列②对称。第二垂直沟道结构200b和第四垂直沟道结构200d可关于第三列③对称。包括沿着四列排列的垂直沟道结构200的组可沿着第一方向D1重复地设置。当从平面图中看时，公共源极线(即源极插线)182可设置在彼此相邻的组之间。然而，本发明构思不限于沿着四列排列的垂直沟道结构200。在其它实施例中，垂直沟道结构200可沿着数量不为四的多列排列。例如，列数可为二或可大于或等于五。
垂直沟道结构200可穿透多个栅电极172。栅电极172可包围垂直沟道结构200。垂直沟道结构200中的每一个可包括第一垂直沟道图案128、数据存储图案130、第二垂直沟道图案140和填充绝缘图案144。数据存储图案130、第二垂直沟道图案140和填充绝缘图案144可设置在第一垂直沟道图案128上。
第一垂直沟道图案128可延伸至衬底100中。第一垂直沟道图案128的一部分可设置在衬底100中，第一垂直沟道图案128的另一部分可具有从衬底100垂直地突出的柱形。第一垂直沟道图案128可设置在堆叠栅极结构30的下部分中。例如，第一垂直沟道图案128的顶表面可高于与衬底100相邻的最下面的栅电极172a的顶表面(例如，地选择晶体管的栅电极的顶表面)。第一垂直沟道图案128可包括半导体材料。例如，第一垂直沟道图案128可包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族化合物或II-VI族化合物中的至少一个。例如，第一垂直沟道图案128可为包括单晶硅的外延层。第一垂直沟道图案128可包括未掺杂的半导体材料，或掺杂有导电类型与衬底100的导电类型相同的掺杂物的半导体材料。
可在第一垂直沟道图案128的侧壁上设置栅极氧化物层164。栅极氧化物层164可设置在最下面的栅电极172a与第一垂直沟道图案128之间。
沿着第三方向D3延伸的第二垂直沟道图案140可设置在第一垂直沟道图案128上。第二垂直沟道图案140可电连接至第一垂直沟道图案128。第二垂直沟道图案140可设置在数据存储图案130与填充绝缘图案144之间。第二垂直沟道图案140可具有顶端敞开的中空的通心粉形状。在一些实施例中，第二垂直沟道图案140可具有带敞开的顶端和底端的管状。在其它实施例中，第二垂直沟道图案140可具有填充的圆柱形形状，并且可省略填充绝缘图案144。第二垂直沟道图案140可包括多晶半导体材料、非晶半导体材料或单晶半导体材料。例如，第二垂直沟道图案140可包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族化合物或II-VI族化合物中的至少一个。例如，第二垂直沟道图案140可为包括单晶硅的外延层。例如，第二垂直沟道图案140可包括未掺杂的半导体材料、半导体材料、或者掺杂有导电类型与衬底100的导电类型相同的掺杂物的多晶硅。
数据存储图案130可设置在堆叠栅极结构30和第二垂直沟道图案140之间。数据存储图案130可具有开口顶端和底端。数据存储图案130可包括能够存储数据的薄层。例如，可利用通过垂直沟道结构200与栅电极172之间的电压差导致的Fowler-Nordheim隧穿效应改变存储在数据存储图案130中的数据。然而，本发明构思不限于此。可替换地，数据存储图案130可具有能够基于另一操作原理存储数据的薄层(例如，用于相变存储器装置的薄层或用于可变电阻存储器装置的薄层)。
参照图3A，数据存储图案130可包括与栅电极172相邻的第一阻挡介电层132、与第二垂直沟道图案140相邻的隧道介电层136和设置在第一阻挡介电层132与隧道介电层136之间的电荷存储层134。例如，隧道介电层136可包括二氧化硅层。电荷存储层134可包括陷阱介电层(trap dielectric layer)或者具有导电纳米点的介电层。例如，陷阱介电层可包含氮化硅层。第一阻挡介电层132可包括二氧化硅层和/或高k介电层(例如，氧化铝层或二氧化铪层)。第一阻挡介电层132可包括单层或多个薄层。在一些实施例中，第一阻挡介电层132可为具有二氧化硅层的单层。在其它实施例中，第一阻挡介电层132可包括包含二氧化硅层、氧化铝层或二氧化铪层中的至少两个的多个薄层。
可额外在堆叠栅极结构30与第二垂直沟道图案140之间设置第二阻挡介电层168，并且第二阻挡介电层168可在绝缘层110与栅电极172之间延伸。例如，第二阻挡介电层168可沿着相对于衬底100基本水平的方向延伸，以覆盖栅电极172的顶表面和底表面。例如，第二阻挡介电层168可为单层或多层。例如，第二阻挡介电层168可包括高k介电层(例如，氧化铝层和/或二氧化铪层)。在一些实施例中，可不形成第二阻挡介电层168。
填充绝缘图案144可填充垂直沟道结构200的内空间。填充绝缘图案144可包括二氧化硅层或氮化硅层。
可在垂直沟道结构200中的每一个上设置导电焊盘146。导电焊盘146可包括导电材料。可替换地，导电焊盘146可为掺杂有掺杂物的掺杂物区。垂直沟道结构200的与导电焊盘146接触的一端可为漏极区。可在堆叠栅极结构30上设置焊盘保护层148以覆盖导电焊盘146。
可在堆叠栅极结构30之间设置第一沟槽150以将堆叠栅极结构30彼此分离。例如，第一沟槽150可形成在各自包括沿着第一方向D1布置的四列的垂直沟道结构200的组之间。第一沟槽150可从焊盘保护层148的顶表面延伸至衬底100中。因此，第一沟槽150可包括延伸至衬底100中的凹进区150R。当形成第一沟槽150时，可将衬底100过度蚀刻以形成凹进区150R。凹进区150R可具有正向倾斜的侧壁。
可在凹进区150R中设置缓冲氧化物层166。例如，缓冲氧化物层166可形成在凹进区150R的侧壁和底表面上。缓冲氧化物层166和栅极氧化物层164可通过相同的氧化工艺同时形成。第二阻挡介电层168还可设置在缓冲氧化物层166上。第二阻挡介电层168可保形地形成在凹进区150R中。
公共源极区154可形成在衬底100中，并且可包围凹进区150R。换句话说，当从平面图看时，公共源极区154可设置在堆叠栅极结构30之间。例如，公共源极区154可在通过第一沟槽150暴露的衬底100中沿着第二方向D2延伸。换句话说，当从平面图看时，公共源极区154可设置在堆叠栅极结构30之间，以沿着第二方向D2延伸。公共源极区154可包括与衬底100的第一导电类型不同的第二导电类型的掺杂物。例如，公共源极区154可包括诸如砷(As)或磷(P)的N型掺杂物。公共源极区154可包括第一掺杂物区154a和第二掺杂物区154b。例如，第一掺杂物区154a可为低浓度掺杂物区，第二掺杂物区154b可为高浓度掺杂物区。例如，第一掺杂物区154a的掺杂物浓度的范围可为约1014atoms/cm3至约1017atoms/cm3，并且第二掺杂物区154b的掺杂物浓度的范围可为约1019atoms/cm3至约1021atoms/cm3。
参照图2B和图3B，其中形成有公共源极区154的衬底100可包括沿着第二方向D2排列的多个突出区100a。突出区100a可具有顶表面，该顶表面设置为与设置在突出区100a之间的衬底100的顶表面相距高度PH。换句话说，突出区100a可具有高度PH。例如，突出区100a可沿着第二方向D2以距离PL彼此间隔开，并且突出区100a中的每一个可具有沿着第二方向D2的宽度PW。在一些实施例中，距离PL可为宽度PW的几倍至几十倍大。形成在包括突出区100a的衬底100中的公共源极区154可包括突出公共源极区CSP和凹进公共源极区CSR。可将突出公共源极区CSP限定为形成在突出区100a和突出区100a下方的衬底100中的掺杂物区。可将凹进公共源极区CSR中的每一个限定为形成在设置在突出区100a之间的衬底100中的掺杂物区。因此，突出公共源极区CSP中的每一个沿着第二方向D2可具有宽度PW，并且突出公共源极区CSP可沿着第二方向D2以与凹进公共源极区CSR的宽度基本对应的距离PL彼此间隔开。突出公共源极区CSP可包括第一掺杂物区154a，并且凹进公共源极区CSR可包括第一掺杂物区154a和第二掺杂物区154b。第二掺杂物区154b可延伸至突出公共源极区CSP的一部分中。公共源极区154的第一掺杂物区154a可沿着第二方向D2连续延伸。第二掺杂物区154b可沿着第二方向D2不连续地排列。例如，沿着第二方向D2排列的第二掺杂物区154b可彼此间隔开。第一掺杂物区154a可包括其高度彼此不同的区。例如，第一掺杂物区154a可具有沿着第二方向D2交替排列的第一区和第二区。第一区具有第一高度，并且第二区具有与第一高度不同的第二高度。在一些实施例中，第一掺杂物区154a在突出公共源极区CSP中的每一个中可具有第一高度SH1，并且在凹进公共源极区CSR中的每一个中可具有第二高度SH2。第一高度SH1可大于第二高度SH2。第二掺杂物区154b可形成在第一掺杂物区154a中。然而，本发明构思不限于此。在其它实施例中，第二掺杂物区154b可穿透第一掺杂物区154a，并且可延伸至衬底100中。
包括下隔离绝缘图案180a的绝缘层可设置在突出公共源极区CSP中的每一个上。例如，缓冲氧化物层166、第二阻挡介电层168和下隔离绝缘图案180a可按顺序堆叠在衬底100的突出区100a上。下隔离绝缘图案180a、第二阻挡介电层168和缓冲氧化物层166的侧壁可与突出区100a的侧壁基本对齐。因此，下隔离绝缘图案180a、第二阻挡介电层168和缓冲氧化物层166的宽度(例如，PW)可沿着第二方向D2彼此基本相同或相似。另外，分别设置在突出区100a上的各下隔离绝缘图案180a(或各第二阻挡介电层168或各缓冲氧化物层166)可以按与距离PL基本相同或相似的距离彼此间隔开。
如图2A所示，下隔离绝缘图案180a和隔离绝缘图案180可构成一个联合主体，并且下隔离绝缘图案180a可对应于隔离绝缘图案180的底部。下隔离绝缘图案180a可填充凹进区150R的至少一部分，并且可设置在第一掺杂物区154a上。设置在下隔离绝缘图案180a下方的缓冲氧化物层166和第二阻挡介电层168可设置在凹进区150R中。
隔离绝缘图案180可设置在堆叠栅极结构30与源极插线(plug line)182之间。例如，隔离绝缘图案180可设置在源极插线182与栅电极172之间。隔离绝缘图案180可部分地填充第一沟槽150和凹进区150R，并且可与栅电极172接触。隔离绝缘图案180可填充形成在绝缘层110之间的空间，以保护栅电极172的侧壁。狭缝形开口可穿透隔离绝缘图案180，并且源极插线182可设置在狭缝形开口中。在第二方向D2上，隔离绝缘图案180的一部分可保留，以作为衬底100上的下隔离绝缘图案180a，并且隔离绝缘图案180的另一部分可与其它绝缘层(例如，缓冲氧化物层166和第二阻挡介电层168)一起被去除，以暴露出公共源极区154。隔离绝缘图案180可包括氮化物层、氧氮化物层或氧化物层。
源极插线182可设置在公共源极区154上。源极插线182可设置在第一沟槽150中。另外，源极插线182可延伸至凹进区150R中，以连接至公共源极区154。源极插线182可降低公共源极区154的电阻。源极插线182可为沿着第二方向D2连续延伸的线形图案。源极插线182可穿透第二阻挡介电层168和缓冲氧化物层166，以连接至公共源极区154。源极插线182的底表面的一部分可与公共源极区154接触，并且源极插线182的另一部分可与公共源极区154分离开和间隔开。例如，源极插线182可与凹进公共源极区CSR的顶表面接触，并且可通过多个绝缘层180a、168和166与突出公共源极区CSP的顶表面间隔开。源极插线182可与突出公共源极区CSP的侧壁的一部分接触。换句话说，源极插线182的底表面的一部分可与下隔离绝缘图案180a直接接触，并且源极插线182的底表面的另一部分可与公共源极区154的第二掺杂物区154b直接接触。源极插线182可包括导电材料。例如，源极插线182可包括势垒层182a和导电层182b。例如，势垒层182a可与第二掺杂物区154b接触，并且可包围导电层182b的侧壁和底表面。
势垒层182a可包括金属和金属氮化物中的至少一个。例如，势垒层182a可包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)或它们的任何组合中的至少一个。例如，导电层182b可包括诸如钨或铜的金属。硅化物层(未示出)可形成在源极插线182与公共源极区154之间。
支撑图案160可设置在堆叠栅极结构30上。在一些实施例中，跨越源极插线182的支撑图案160可设置在焊盘保护层148上。如图1A所示，支撑图案160可包括设置在堆叠栅极结构30上的固定部分160b和将固定部分160b彼此连接的多个桥160a。固定部分160b可防止堆叠栅极结构30倾斜。桥160a中的每一个沿着第二方向D2可具有宽度BW。例如，宽度BW可与突出区100a的宽度PW基本相同或相似。桥160a可沿着第二方向D2通过例如与突出区100a之间的距离PL基本相同或相似的距离BL彼此间隔开。因此，沿着第二方向D2具有宽度BL的第二沟槽162可设置在支撑图案160中。第二沟槽162可具有狭缝形。在第一方向D1上，第二沟槽162的宽度可大于第一沟槽150的宽度。第二沟槽162和第一沟槽150的宽度之间的差可为图1A中所述的距离S的两倍。因此，源极插线182可填充桥160a之间的第二沟槽162，并且源极插线182的填充第二沟槽162的沿第一方向D1的宽度可大于源极插线182的设置在桥160a下方的宽度。桥160a可在源极插线182上沿着第一方向D1与源极插线182交叉。
在一些实施例中，桥160a可按照z字形排列，如图1B所示。例如，沿着第一方向D1彼此邻近的桥160a可不对称。因此，邻近的公共源极区154的突出区100a可不对称，但是可沿着第一方向D1按照z字形排列。在一些实施例中，支撑图案160可具有沿着第一方向D1延伸的直线形状，如图4所示。支撑图案160可包括沿着第二方向D2排列的多个桥160a和从桥160a延伸至堆叠栅极结构30上的多个固定部分160b。桥160a和固定部分160b可将堆叠栅极结构30彼此连接。固定部分160b可与桥160a具有相同的直线形状。然而，本发明构思不限于此。在其它实施例中，固定部分160b的宽度可大于桥160a的宽度，或者可具有各种形状。桥160a中的每一个沿着第二方向D2可具有宽度BW。桥160a可沿着第二方向D2以距离BL彼此间隔开。支撑图案160可包括氧化物层、氮化物层、氧氮化物层、未掺杂的多晶硅层或它们的任何组合中的至少一个。可利用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成支撑图案160。
上层间绝缘层186可设置在支撑图案160上。上层间绝缘层186可包括氧化物层、氧氮化物层或氮化物层。漏极触点190可设置在穿透上层间绝缘层186、支撑图案160和焊盘保护层148的漏极接触孔188中。漏极触点190可连接至导电焊盘146。漏极触点190可连接至位线(未示出)。漏极触点190可包括诸如金属、金属氮化物或掺杂有掺杂物的多晶硅的导电材料。
根据实施例的半导体存储器装置的支撑图案160可防止栅电极172由于栅电极172的形状的非均匀性而沿着第一方向D1倾斜。例如，如图1A和图2A所示，栅电极172可能被图案化为使得从堆叠栅极结构30的左侧壁至最靠近左侧壁的第一列①的第一垂直沟道结构200a的距离T1大于从堆叠栅极结构30的右侧壁至最靠近右侧壁的第四列④的第四垂直沟道结构200d的距离T2。在这种情况下，位于第一列①的第一垂直沟道结构200a的左侧的栅电极172的总量可能会大于位于第四列④的第四垂直沟道结构200d的右侧的栅电极172的总量。堆叠栅极结构30的平衡会由于栅电极172的左右非对称量而打破，从而堆叠栅极结构30会倾斜。随着堆叠的栅电极172的数量增加，堆叠栅极结构30的倾斜现象会变得更加严重。因此，可提供支撑图案160以防止堆叠栅极结构30的倾斜现象。可通过支撑图案160的桥160a防止堆叠栅极结构30的倾斜现象，从而防止导电焊盘146与漏极触点190之间的不良连接和源极插线182与公共源极区154之间的不良连接。因此，可提高半导体存储器装置的结构稳定性和电可靠性。
图5A和图5B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置。下文中，将省略或简单描述如参照图1A至图4描述的对相同元件的描述。换句话说，将主要描述当前实施例与前述实施例之间的差异。
参照图1A、图5A和图5B，根据示例实施例的半导体存储器装置可包括上层间绝缘层186，其设置在焊盘保护层148上，并覆盖源极插线182。例如，上层间绝缘层186可设置在通过选择性地去除参照图1A至图4描述的半导体存储器装置的支撑图案160而形成的结构上。因此，上层间绝缘层186可与焊盘保护层148接触，并且可填充通过去除支撑图案160的桥160a形成的桥凹槽区184。另外，上层间绝缘层186可覆盖源极插线182。桥凹槽区184可沿着第二方向D2排列在源极插线182上。因此，源极插线182的顶表面可不为平坦的。在一些实施例中，可去除设置在源极插线182的侧壁的上部上的隔离绝缘图案180和第二阻挡介电层168。当从平面图看时，衬底100的桥凹槽区184、下隔离绝缘图案180a和突出区100a可基本彼此重叠。换句话说，衬底100的桥凹槽区184、下隔离绝缘图案180a和突出区100a可基本彼此垂直地重叠。例如，桥凹槽区184的侧壁、下隔离绝缘图案180a的侧壁和突出区100a的侧壁可基本彼此对齐。源极插线182的底表面的一部分可与设置在衬底100的突出区100a上的下隔离绝缘图案180a接触。源极插线182的底表面的另一部分可与第二掺杂物区154b接触，并且可沿着第二方向D2延伸。缓冲氧化物层166和第二阻挡介电层168可设置在下隔离绝缘图案180a与突出区100a之间。
图6A和图6B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置。下文中，将省略或简单描述如参照图1A至图4描述的对相同元件的描述。换句话说，将主要描述当前实施例与前述实施例之间的差异。
参照图1A、图6A和图6B，在根据示例实施例的半导体存储器装置中，上层间绝缘层186可设置在焊盘保护层148和具有平坦顶表面的源极插线182上。例如，可通过不在源极插线182的上部中形成图5A和图5B的桥凹槽区184的方式来使得源极插线182平坦化。因此，源极插线182的顶表面可与焊盘保护层148的顶表面基本共面。源极插线182的底表面的一部分可与设置在衬底100的突出区100a上的下隔离绝缘图案180a接触。源极插线182的底表面的另一部分可与第二掺杂物区154b接触，并且可沿着第二方向D2延伸。缓冲氧化物层166和第二阻挡介电层168可设置在下隔离绝缘图案180a与突出区100a之间。
图7A和图7B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的示例实施例的半导体存储器装置。图8A和图8B分别是图7B的部分‘B’和部分‘C’的放大图。下文中，将省略或简单描述如参照图1A至图4描述的对相同元件的描述。换句话说，将主要描述当前实施例与前述实施例之间的差异。
参照图1A、图7A、图7B、图8A和图8B，根据示例实施例的半导体存储器装置可包括具有平坦化的顶表面的源极插线182和与源极插线182的整个底表面接触的公共源极区154。例如，可去除图6A和图6B的下隔离绝缘图案180a、第二阻挡介电层168和缓冲氧化物层166，并且源极插线182的底表面可与其中形成有公共源极区154的突出区100a直接接触。突出区100a可具有高度PH'。因此，源极插线182可沿着第二方向D2延伸，并且可与沿着第二方向D2排列的突出区100a和突出区100a之间的衬底100接触。形成在包括突出区100a的衬底100中的突出公共源极区CSP'可包括具有低浓度的第一掺杂物区154a和具有高浓度的第二掺杂物区154b。另外，形成在突出区100a之间的衬底100中的凹进公共源极区CSR'还可包括具有低浓度的第一掺杂物区154a和具有高浓度的第二掺杂物区154b。例如，高浓度的第二掺杂物区154b可由低浓度的第一掺杂物区154a包围。第一掺杂物区154a可包括高度彼此不同的区。第一掺杂物区154a可具有沿着第二方向D2交替排列的第一区和第二区。第一区具有高度SH1，第二区具有与高度SH1不同的高度SH2。例如，第一掺杂物区154a在突出公共源极区CSP'中的每一个中可具有高度SH1，并且在凹进公共源极区CSR'中的每一个中可具有高度SH2。高度SH1可大于高度SH2。第二掺杂物区154b可形成在第一掺杂物区154a中。然而，本发明构思不限于此。在其它实施例中，第二掺杂物区154b可穿透第一掺杂物区154a，以延伸至衬底100中。在一些实施例中，突出区100a可沿着第一方向D1按照z字形排列。另外，公共源极区154的突出公共源极区CSP'沿着第一方向D1可不对称，并且可沿着第一方向D1按照z字形排列。源极插线182可沿着第二方向D2延伸以与具有高浓度的第二掺杂物区154b直接接触，并且形成在包括沿着第二方向D2排列的突出区100a的衬底100中。
图9、图10、图11A、图12、图13、图14A至图21A和图14B至图21B是示出制造根据本发明构思的示例实施例的半导体存储器装置的方法的一些处理的剖视图。图9、图10、图11A、图12、图13和图14A至图21A是对应于图1A的线I-I'的剖视图，并且图14B至图21B是对应于图1A的线II-II'的剖视图。图11B是图11A的部分‘A’的放大图。图19C和图19D分别是图19B的部分‘B’和部分‘C’的放大图。
参照图9，模制结构10可形成在衬底100上。例如，模制结构10可包括交替和重复地堆叠在衬底100上的绝缘层110和牺牲层112。在一些实施例中，绝缘层110和牺牲层112中的每一个可包括多个层。
衬底100可包括半导体材料。例如，衬底100可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，衬底100可为绝缘体上硅(SOI)衬底。例如，衬底100可包括设置在对设置在半导体衬底上的晶体管进行保护的绝缘层上的半导体层(例如，硅层、硅锗层或锗层)。衬底100可包括具有第一导电类型(例如，P型)的掺杂物区。
牺牲层112可由相对于绝缘层110具有蚀刻选择性的材料形成。例如，在利用化学溶液的湿蚀刻工艺中，牺牲层112的蚀刻率可高于绝缘层110的蚀刻率。例如，绝缘层110中的每一个可为二氧化硅层或氮化硅层，并且牺牲层112中的每一个可为二氧化硅层、氮化硅层、碳化硅层、硅层或硅锗层之一。此时，牺牲层112由相对于绝缘层110具有蚀刻选择性的材料形成。在一些实施例中，绝缘层110可为二氧化硅层，并且牺牲层112可为氮化硅层。
可利用热CVD工艺，等离子体增强的CVD工艺或ALD工艺形成绝缘层110和牺牲层112。
牺牲层112的厚度可彼此相等。在其它实施例中，与衬底100接触的绝缘层110a可为通过热氧化工艺或沉积工艺形成的二氧化硅层，并且绝缘层110a的厚度可小于其它绝缘层110b、110c和110d的厚度。在另一些实施例中，从衬底100开始第二个堆叠的绝缘层110b、最上面的绝缘层110d和直接与最上面的绝缘层110d相邻的绝缘层110c可比其它绝缘层110c或牺牲层112更厚。
参照图10，沟道孔124可形成为穿透模制结构10。沟道孔124可暴露衬底100。
可通过各向异性地蚀刻模制结构10形成沟道孔124。沟道孔124可与图1A所示的垂直沟道结构200按照相同形式排列。例如，沿着平行于第二方向D2的四列排列的沟道孔124可构成一组，并且多个组可设置为沿着第一方向D1彼此间隔开。本发明构思不限于四列沟道孔124。在其它实施例中，沟道孔124可沿着两列或五列或更多列排列。当形成沟道孔124时，可将衬底100过度蚀刻以形成凹进区。例如，凹进区的深度的范围可为10nm至200nm。
参照图11A和图11B，垂直沟道结构200可形成在衬底100上。垂直沟道结构200可穿透模制结构10，并且可沿着第三方向D3延伸。各垂直沟道结构200可分别填充沟道孔124。另外，垂直沟道结构200可延伸至衬底100中(例如，设置在沟道孔124下方的凹进区)。垂直沟道结构200中的每一个可包括第一垂直沟道图案128、数据存储图案130、第二垂直沟道图案140和填充绝缘图案144。第一垂直沟道图案128可填充凹进区，并且可像柱形那样从衬底100垂直地突出。第一垂直沟道图案128可填充沟道孔124中的每一个的下部分。例如，第一垂直沟道图案128可突出，以与模制结构10的最下面的绝缘层110a和最下面的牺牲层112a的侧壁接触。另外，第一垂直沟道图案128还可突出，以覆盖从衬底100开始第二个堆叠的绝缘层110b的侧壁的一部分。例如，第一垂直沟道图案128的顶表面可比从衬底100开始第二个堆叠的绝缘层110b的顶表面更低。第一垂直沟道图案128可包括半导体材料。例如，第一垂直沟道图案128可包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族化合物或II-VI族化合物中的至少一个。例如，第一垂直沟道图案128可包括通过选择性外延生长(SEG)工艺形成的半导体材料。第一垂直沟道图案128可包括其导电类型与衬底100的导电类型相同的掺杂物。例如，在SEG工艺中，第一垂直沟道图案128可原位掺杂掺杂物。可替换地，第一垂直沟道图案128可通过离子注入工艺掺杂掺杂物。
接着，穿透模制结构10的数据存储图案130、第二垂直沟道图案140和填充绝缘图案144可形成在第一垂直沟道图案128上。
数据存储图案130可覆盖沟道孔124的内侧壁。例如，数据存储图案130在沟道孔124的内侧壁上可具有间隔件形状，并且可从沟道孔124的顶端延伸至第一垂直沟道图案128的顶表面。例如，数据存储图案130可具有敞开的顶端和底端。数据存储图案130可与模制结构10的绝缘层110和牺牲层112接触。数据存储图案130可包括能够存储数据的薄层。例如，数据存储图案130可包括能够利用Fowler-Nordheim隧穿效应来存储数据的薄层。然而，本发明构思不限于此。可替换地，数据存储图案130可具有能够基于另一操作原理存储数据的薄层(例如，用于相变存储器装置的薄层或用于可变电阻存储器装置的薄层)。数据存储图案130可由多个薄层形成。
例如，数据存储图案130可包括第一阻挡介电层132、电荷存储层134和隧道介电层136，如图11B所示。例如，第一阻挡介电层132、电荷存储层134和隧道介电层146可按顺序形成在沟道孔124的内侧壁上。第一阻挡介电层132可包括二氧化硅层和/或高k介电层(例如，氧化铝层或二氧化铪层)。第一阻挡介电层132可包括单层或多个薄层。在一些实施例中，第一阻挡介电层132可为由二氧化硅层形成的单层。在其它实施例中，第一阻挡介电层132可包括具有二氧化硅层、氧化铝层和/或二氧化铪层中的至少两个的多个薄层。
电荷存储层134可包括陷阱介电层或具有导电纳米点的介电层。例如，陷阱介电层可包括氮化硅层。例如，隧道介电层136可包括二氧化硅层。可利用等离子体增强的CVD工艺或ALD工艺形成第一阻挡介电层132和电荷存储层134。可利用等离子体增强CVD工艺、ALD工艺或热氧化工艺形成隧道介电层136。隧道介电层136可与第二垂直沟道图案140接触。
第二垂直沟道图案140可电连接至第一垂直沟道图案128，并且可与数据存储图案130接触。第二垂直沟道图案140可保形地形成在沟道孔124中，以具有直线形状。第二垂直沟道图案140可沿着第三方向D3延伸。第二垂直沟道图案140可具有带开口顶端的中空的通心粉形状。在一些实施例中，第二垂直沟道图案140的顶端和底端可敞开。在其它实施例中，第二垂直沟道图案140可具有填充沟道孔124而不具有填充绝缘图案144的圆柱形。第二垂直沟道图案140可包括半导体材料。例如，第二垂直沟道图案140可包括多晶半导体材料、非晶半导体材料或单晶半导体材料。例如，第二垂直沟道图案140可包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、III-V族化合物、II-VI族化合物或它们的任何混合物中的至少一个。第二垂直沟道图案140可包括未掺杂的半导体材料或掺杂有其导电类型与衬底100的导电类型相同的掺杂物的半导体材料。可利用ALD工艺、CVD工艺或外延生长工艺形成第二垂直沟道图案140。
可形成填充绝缘图案144以填充具有第二垂直沟道图案140的沟道孔124。填充绝缘图案144可包括二氧化硅层或氮化硅层。还可在形成填充绝缘图案144之前执行氢退火工艺，从而固化可能存在于第二垂直沟道图案140中的晶体缺陷。
导电焊盘146可分别形成在垂直沟道结构200上。例如，垂直沟道结构200中的每一个的上部可凹进，随后，凹进区可填充有导电材料以形成导电焊盘146。可替换地，可通过将掺杂物注射至第二垂直沟道图案140中形成导电焊盘146。漏极区可形成在设置在导电焊盘146下方的第二垂直沟道图案140中。焊盘保护层148可形成在导电焊盘146和最上面的绝缘层110d上。
参照图12，可将模制结构10图案化，以在彼此相邻的垂直沟道结构200之间形成第一沟槽150。第一沟槽150可暴露出衬底100。公共源极区的第一掺杂物区154a可形成在通过第一沟槽150暴露的衬底100中。例如，模制结构10可被各向异性地蚀刻，以形成第一沟槽150。例如，第一沟槽150可形成在各自包括沿着与第二方向D2平行的四列排列的垂直沟道结构200的各个组之间。在其它实施例中，第一沟槽150可形成在各自包括沿着两列或五列或更多列排列的垂直沟道结构200的各个组之间。第一沟槽150可沿着第二方向D2延伸。图11A的模制结构10可通过第一沟槽150被划分为多个模制结构10，如图12所示。当形成第一沟槽150时，可将衬底100过度蚀刻以形成凹进区150R。例如，凹进区150R的深度范围可为5nm至150nm。凹进区150R可具有正向倾斜的侧壁。第一掺杂物区154a可形成为包围凹进区150R。第一掺杂物区154a可包围凹进区150R的侧壁和底表面。第一掺杂物区154a可包括与衬底100的第一导电类型不同的第二导电类型(例如，N型)的掺杂物。第一掺杂物区154a可为低浓度掺杂物区。例如，可将N型掺杂物离子(例如，砷(As)离子或磷(P)离子)以约10KeV至约40KeV的能量和约1012atoms/cm2至约1013atoms/cm2的剂量注入衬底100中，从而形成第一掺杂物区154a。
参照图13，牺牲填充图案158可形成在第一沟槽150中。例如，牺牲填充层可形成在焊盘保护层148上，以填充第一沟槽150，然后可通过回蚀工艺或化学机械抛光(CMP)工艺将牺牲填充层平坦化直至暴露焊盘保护层148的顶表面为止。因此，牺牲填充图案158可形成在第一沟槽150中。牺牲填充图案158可包括绝缘层、多晶硅层或它们的任何组合。例如，牺牲填充图案158的绝缘层可为氮化物层、硅基旋涂硬掩模(SOH)层或碳基SOH层。可利用CVD工艺、ALD工艺或旋涂工艺形成牺牲填充图案158。
参照图1A、图14A和图14B，支撑图案160可形成在模制结构10上。例如，支撑图案160可形成在焊盘保护层148和牺牲填充图案158上。如图1A所示，可形成支撑图案160以包括多个桥160a和连接至桥160a的固定部分160b。例如，形成在焊盘保护层148上的支撑图案160可包括设置在模制结构10上的固定部分160b和将模制结构10彼此连接的桥160a。桥160a可沿着第一方向D1跨越牺牲填充图案158。桥160a中的每一个沿着第二方向D2可具有宽度BW。桥160a可沿着第二方向D2以距离BL彼此间隔开。因此，暴露出牺牲填充图案158的第二沟槽162可设置在支撑图案160中。第二沟槽162可具有沿着第二方向D2具有宽度BL的狭缝形。例如，距离BL可比宽度BW大几倍至几十倍。在第一方向D1上，第二沟槽162的宽度可大于第一沟槽150的宽度。第二沟槽162和第一沟槽150的沿着第一方向D1的宽度之间的差距可为图14A所示的距离S的两倍。
在一些实施例中，支撑图案160的桥160a可按照z字形排列，如图1B所示。例如，沿着第一方向D1彼此相邻的桥160a可不对称并且可按照z字形排列。在其它实施例中，支撑图案160可具有沿着第一方向D1延伸的直线形状，如图4所示。在图4中，支撑图案160可设置为多个，并且支撑图案160可沿着第二方向D2排列在焊盘保护层148上。支撑图案160可包括多个桥160a，所述多个桥160a沿着第一方向D1跨越牺牲填充图案158，并延伸至焊盘保护层148上。例如，与桥160a具有基本相同的形状的固定部分160b可形成在模制结构10上。然而，本发明构思不限于此。固定部分160b的宽度可大于桥160a的宽度，或者可具有各种形状。桥160a中的每一个可具有在第二方向D2上的宽度BW，并且桥160a可通过距离BL沿着第二方向D2彼此间隔开。
参照图15A和图15B，开口区OA可形成在模制结构10中。可通过第一沟槽150和第二沟槽162去除牺牲层112和牺牲填充图案158，以在绝缘层110之间形成开口区OA。例如，如果牺牲层112和牺牲填充图案158由氮化硅层形成并且绝缘层112由二氧化硅层形成，则可利用包括磷酸的蚀刻溶液各向同性地蚀刻牺牲层112和牺牲填充图案158，以形成开口区OA。例如，如果牺牲层112是氮化硅层并且牺牲填充图案158是SOH层，则可通过灰化工艺去除牺牲填充图案158，并且可利用包括磷酸的蚀刻溶液去除牺牲层112。开口区OA可为其中将形成栅电极的区。可通过开口区OA暴露垂直沟道结构200的一些部分。例如，可通过开口区OA暴露出垂直沟道结构200的数据存储图案130。例如，可通过开口区OA暴露数据存储图案130的第一阻挡介电层(图11B的132)。另外，可通过开口区OA中的至少一个暴露第一垂直沟道图案128的侧壁。对应于牺牲层112中的每一个的开口区OA可沿着第一方向D1和第二方向D2延伸。
栅极氧化物层164可形成在第一垂直沟道图案128的侧壁上，并且缓冲氧化物层166可形成在凹进区150R中。例如，可将第一垂直沟道图案128的通过开口区OA暴露的侧壁氧化以形成栅极氧化物层164。同时，还可将通过凹进区150R暴露的衬底100氧化以形成缓冲氧化物层166。例如，可通过相同的热氧化工艺将通过凹进区150R暴露的第一垂直沟道图案128的侧壁和衬底100氧化。通过热氧化工艺形成的栅极氧化物层164可用作地选择晶体管的栅极氧化物层。缓冲氧化物层166可保护包括通过凹进区150R暴露的第一掺杂物区154a的衬底100。
参照图16A和图16B，第二阻挡介电层168和栅极导电层170可按次序形成在衬底100上，以填充开口区OA。可形成第二阻挡介电层168以保形地覆盖开口区OA的内表面。例如，第二阻挡介电层168可与绝缘层110的顶表面和底表面接触。第二阻挡介电层168可与垂直沟道结构200的侧壁接触。例如，第二阻挡介电层168可与第一阻挡介电层132接触。另外，第二阻挡介电层168可与第一垂直沟道图案128的栅极氧化物层164接触。第二阻挡介电层168可延伸至凹进区150R中，以形成在缓冲氧化物层166上。例如，第二阻挡介电层168可包括单层或多个薄层。例如，第二阻挡介电层168可包括高k介电层(例如，氧化铝层或二氧化铪层)。在其它实施例中，可不形成而是可省略第二阻挡介电层168。
可形成栅极导电层170以填充具有第二阻挡介电层168的开口区OA。例如，栅极导电层170可包括包含金属的导电层。例如，栅极导电层170可包括金属层、金属硅化物层或金属氮化物层中的至少一个。例如，金属层可包括镍、钴、铂、钛、钽或钨中的至少一个。可利用ALD工艺或CVD工艺形成金属层。例如，金属硅化物层可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨中的至少一个。在一些实施例中，可沉积多晶硅层和金属层以填充开口区OA，并且沉积的多晶硅层和金属层可通过热处理工艺彼此反应以形成金属硅化物层。例如，金属氮化物层可包括氮化钛、氮化钨或氮化钽中的至少一个。栅极导电层170可填充凹进区150R的至少一部分。
参照图17A和图17B，堆叠栅极结构30可形成在衬底100上。堆叠栅极结构30中的每一个可包括按顺序堆叠在衬底100上的栅电极172。在一些实施例中，可将栅极导电层170各向同性地蚀刻以形成沿着第三方向D3彼此分离的堆叠的栅电极172。例如，栅电极172可具有沿着第一方向D1从绝缘层110的侧壁朝着垂直沟道结构200横向凹进的被截顶的端部。因此，沿着第三方向D3彼此相邻的栅电极172可在物理上彼此分离以防止它们之间短路。结果，堆叠栅极结构30中的每一个可包括交替和重复地堆叠在衬底100上的绝缘层110和栅电极172。
同时，如果如参照图1A、图2A和图2B描述的那样，垂直沟道结构200与堆叠栅极结构30的左侧壁之间的栅电极172的数量和垂直沟道结构200与堆叠栅极结构30的右侧壁之间的栅电极172的数量不同，则堆叠栅极结构30会朝着栅电极172的数量更大的侧壁倾斜。随着堆叠的栅电极172的数量增加，堆叠栅极结构30的倾斜现象会变得更加严重。然而，根据本发明构思的实施例，可通过支撑图案160减轻或防止堆叠栅极结构30的倾斜现象。例如，堆叠栅极结构30可通过支撑图案160的桥160a彼此连接，从而可确保堆叠栅极结构30的结构稳定性，以减轻或防止堆叠栅极结构30的倾斜现象。结果，堆叠栅极结构30可减小或防止可在后续工艺中导致的工艺误差。
参照图18A和图18B，隔离绝缘层178可形成在堆叠的栅极结构30之间的第一沟槽150中。例如，隔离绝缘层178可具有在支撑图案160、以及第一沟槽150和第二沟槽162的内表面上形成的直线形状。隔离绝缘层178可填充凹进区150R。隔离绝缘层178还可填充绝缘层110之间的空间，以保护栅电极172的端部。隔离绝缘层178可包括氮化物层、氧化物层或氧氮化物层。可利用CVD工艺或ALD工艺形成隔离绝缘层178。
参照图19A、图19B、图19C和图19D，隔离绝缘图案180可形成在堆叠栅极结构30之间的第一沟槽150的内侧壁上。隔离绝缘图案180还可形成在第二沟槽162的内侧壁上。突出区110a可形成在通过第一沟槽150暴露的衬底100上，并且下隔离绝缘图案180a可形成在突出区100a中的每一个上。例如，可通过各向异性蚀刻工艺回蚀隔离绝缘层178，以在第一沟槽150和第二沟槽162中形成隔离绝缘图案180。此时，可将第二阻挡介电层168和缓冲氧化物层166与隔离绝缘层178一起蚀刻，以暴露第一掺杂物区154a。另外，可例如以深度PH将衬底100过度蚀刻。在隔离绝缘层178的该回蚀工艺中，支撑图案160的桥160a可保护隔离绝缘层178的一些部分，以形成下隔离绝缘图案180a。换句话说，下隔离绝缘图案180a可对应于在桥160a下方保留的隔离绝缘层178的所述部分。下隔离绝缘图案180a可在平面图中与桥160a基本重叠，并且可沿着第二方向D2排列。例如，下隔离绝缘图案180a中的每一个的侧壁可与桥160a中的每一个的侧壁对齐。第二阻挡介电层168的一部分和缓冲氧化物层166的一部分可保持在下隔离绝缘图案180a中的每一个的下方，并且衬底100的突出区100a可形成在缓冲氧化物层166的其余部分下方。第二阻挡介电层168和缓冲氧化物层166的其余部分的宽度可与下隔离绝缘图案180a的宽度基本相同。衬底100的突出区100a可具有高度PH，并且设置在下隔离绝缘图案180a中的每一个的下方。高度PH可对应于突出区100a的顶表面与经蚀刻的衬底100的顶表面之间的垂直距离。换句话说，衬底100的突出区100a可沿着第二方向D2排列。下隔离绝缘图案180a和隔离绝缘图案180可彼此连接以构成一个联合主体。隔离绝缘图案180可具有在第一沟槽150和第二沟槽162的内侧壁上形成的间隔件形状，并且下隔离绝缘图案180a可形成在第一沟槽150的底表面上，以分别对应于支撑图案160的各个桥160a。下隔离绝缘图案180a可连接至隔离绝缘图案180。例如，隔离绝缘图案180可沿着第一方向D1将栅电极172彼此隔离。下隔离绝缘图案180a和突出区100a沿着第二方向D2可具有宽度PW。下隔离绝缘图案180a可沿着第二方向D2通过距离PL彼此间隔开。突出区110a还可沿着第二方向D2通过距离PL彼此间隔开。宽度PW可基本等于宽度BW，并且距离PL可与距离BL基本相等。
接着，可在设置在突出区100a之间的衬底100中形成第二掺杂物区154b。第二掺杂物区154b可沿着第二方向D2排列，并且可形成在沿着第二方向D2连续地形成的第一掺杂物区154a中。第二掺杂物区154b可彼此间隔开。在一些实施例中，第二掺杂物区154b可穿透第一掺杂物区154a，以延伸至衬底100中。
第二掺杂物区154b和第一掺杂物区154a可构成公共源极区154。可将掺杂物离子大量注入至具有第一掺杂物区154a的衬底100中，以形成第二掺杂物区154b。例如，第二掺杂物区154b可包括其导电类型与第一掺杂物区154b的掺杂物的导电类型相同的掺杂物。换句话说，第二掺杂物区154b可具有第二导电类型的掺杂物。例如，可以以约5KeV至约30KeV的能量和约1014atoms/cm2至约1015atoms/cm2的剂量将N型掺杂物离子(例如，砷(As)离子或磷(P)离子)注入到衬底100中，从而形成第二掺杂物区154b。公共源极区154可包括突出公共源极区CSP和凹进公共源极区CSR。突出公共源极区CSP中的每一个可形成在其下方的突出区110a和衬底100中的每一个中，并且凹进公共源极区CSR中的每一个可形成在突出区100a之间的衬底100中，或形成在与突出区100a相邻的衬底100中。突出公共源极区CSP中的每一个可包括第一掺杂物区154a的一部分，并且凹进公共源极区CSR中的每一个可包括第一掺杂物区154a的一部分和第二掺杂物区154b。第二掺杂物区154b可延伸至与突出区100a的侧壁相邻的突出公共源极区CSP中。
第一掺杂物区154a可包括高度彼此不同的区。例如，第一掺杂物区154a可具有沿着第二方向D2交替排列的第一区和第二区。第一区具有第一高度，并且第二区具有与第一高度不同的第二高度。在一些实施例中，第一掺杂物区154a在突出公共源极区CSP中的每一个中可具有第一高度SH1，并且在凹进公共源极区CSR中的每一个中可具有第二高度SH2。例如，第一高度SH1可大于第二高度SH2。
在一些实施例中，设置在如图1B所示沿着第一方向D1按照z字形排列的桥160a下方的下隔离绝缘图案180a和突出区100a可沿着第一方向D1按照z字形排列。另外，公共源极区154的突出公共源极区CSP沿着第一方向D1可不对称，而是可沿着第一方向D1按照z字形排列。
参照图20A和图20B，源极插线182可形成在第一沟槽150和第二沟槽162中。源极插线182可延伸至凹进区150R中，以连接至公共源极区154，并且可沿着第二方向D2延伸。源极插线182可包括势垒层182a和导电层182b。势垒层182a可以与第二掺杂物区154b接触并且可包围导电层182b的侧壁和底表面。势垒层182a和导电层182b可沿着第二方向D2连续地延伸。例如，可形成势垒层182a和导电层182b，以填充具有隔离绝缘图案180的第一沟槽150和第二沟槽162，并且可将势垒层182a和导电层182b平坦化直至暴露支撑图案160为止，从而形成源极插线182。势垒层182a可包括金属和金属氮化物中的至少一个。例如，势垒层182a可包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钨(WN)或氮化钽(TaN)中的至少一个。例如，导电层182b可包括诸如钨或铜的金属。源极插线182的底表面的一部分可与公共源极区154接触，并且源极插线182的底表面的另一部分可与公共源极区154分离开。例如，源极插线182可与凹进公共源极区CSR的顶表面接触，但是可通过下隔离绝缘图案180a、第二阻挡介电层168的一些部分和缓冲氧化物层166的一些部分与突出公共源极区CSP的顶表面间隔开。源极插线182可与突出公共源极区CSP的侧壁的一些部分接触，并且可具有沿着第二方向D2连续地延伸的直线形状。换句话说，源极插线182的底表面的一些部分可与下隔离绝缘图案180a直接接触，并且源极插线182的底表面的其它部分可与第二掺杂物区154b直接接触。源极插线182可沿着第二方向D2延伸。
参照图21A和图21B，可形成上层间绝缘层186以覆盖源极插线182，并且可形成漏极触点190以连接至导电焊盘146。在一些实施例中，上层间绝缘层186可覆盖源极插线182并且可形成在支撑图案160上。上层间绝缘层186可由氧化物层、氧氮化物层、和氮化物层中的至少一个形成。漏极触点190可穿透上层间绝缘层186、支撑图案160和焊盘保护层148，以连接至导电焊盘146。例如，可形成漏极接触孔188以穿透上层间绝缘层186、支撑图案160和焊盘保护层148。漏极接触孔188将导电焊盘146暴露出来。可沉积导电材料以填充漏极接触孔188，并且可通过回蚀工艺或化学机械抛光(CMP)工艺将沉积的导电材料平坦化以形成漏极触点190。漏极触点190可包括诸如金属、金属氮化物和/或掺杂有掺杂物的多晶硅的导电材料。漏极触点190可连接至将在后续工艺中形成的位线(未示出)。
可通过上述支撑图案160减轻或防止堆叠栅极结构30的倾斜现象，从而减小或防止工艺误差。例如，如果堆叠栅极结构30由于与堆叠栅极结构30的左侧壁和右侧壁相邻的栅电极172的数量之间的差异而倾斜，则当将隔离绝缘层178蚀刻以形成隔离绝缘图案180时可能无法暴露公共源极区154。因此，在后续工艺中形成的源极插线182不会连接至公共源极区154。另外，可能会将与栅电极172相邻的隔离绝缘层178蚀刻，从而会暴露出栅电极172以导致源极插线182与栅电极172之间的短路。此外，当形成漏极接触孔188时，会无法暴露导电焊盘146或者仅会暴露出导电焊盘146的一小部分，从而导致漏极触点190与导电焊盘146之间的连接错误。然而，根据本发明构思的示例实施例，可通过支撑图案160减轻或防止堆叠栅极结构30的倾斜现象，从而提高了半导体存储器装置的结构稳定性和电可靠性。
图22A和图22B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出制造图5A和图5B的半导体存储器装置的方法的一些处理。在当前实施例中，制造半导体存储器装置的方法可包括参照图9至图20B描述的模制结构10的形成工艺至源极插线182的形成工艺。
参照图22A和图22B，可在形成源极插线182之后去除支撑图案160。例如，可通过各向异性或各向同性蚀刻工艺选择性地去除支撑图案160，从而将焊盘保护层148和源极插线182暴露出来。在一些实施例中，当去除支撑图案160时，可将形成在第二沟槽162的内侧壁上的隔离绝缘图案180和第二阻挡介电层168一起去除。可通过支撑图案160的去除在源极插线182的上部中形成桥凹槽区184。因此，源极插线182的顶表面可不平坦。桥凹槽区184的内侧壁可与下隔离绝缘图案180a的侧壁和突出区100a的侧壁对齐。例如，当从平面图看时，桥凹槽区184可与下隔离绝缘图案180a和突出区100a分别重叠。可通过上层间绝缘层186填充桥凹槽区184，如图5A和图5B所示。接着，可在穿透上层间绝缘层186和焊盘保护层148的漏极接触孔188中形成漏极触点190。漏极触点190可连接至导电焊盘146。
图23A和图23B分别是沿着图1A的线I-I'和II-II'截取的剖视图，以示出制造图6A和图6B的半导体存储器装置的方法的一些处理。在当前实施例中，制造半导体存储器装置的方法可包括参照图9至图20B描述的模制结构10的形成工艺至源极插线182的形成工艺。
参照图23A和图23B，在形成源极插线182之后可去除源极插线182的一部分和支撑图案160。例如，可通过平坦化工艺将支撑图案160和源极插线182的上部的一部分去除，从而可将源极插线182的顶表面平坦化。例如，可利用CMP工艺将支撑图案160和源极插线182的上部的该部分去除，以暴露出焊盘保护层148的顶表面以及形成具有基本平坦的顶表面的源极插线182。因此，源极插线182的顶表面可与焊盘保护层148的顶表面基本共面。然后，如图6A和图6B所示，上层间绝缘层186可形成在焊盘保护层148和具有基本平坦的顶表面的源极插线182上，并且漏极触点190可形成在穿透上层间绝缘层186和焊盘保护层148的漏极接触孔188中。漏极触点190可连接至导电焊盘146。
图24A和图25A是沿着图1A的线I-I'截取的剖视图，以示出制造图7A、图7B、图8A和图8B的半导体存储器装置的方法的一些处理。图24B和图25B是沿着图1A的线II-II'截取的剖视图，以示出制造图7A、图7B、图8A和图8B的半导体存储器装置的方法的一些处理。在当前实施例中，制造半导体存储器装置的方法可包括参照图9至图18B描述的模制结构10的形成工艺至隔离绝缘层178的形成工艺。
参照图24A和图24B，当在隔离绝缘层178上执行回蚀工艺以形成隔离绝缘图案180时可去除支撑图案160。例如，支撑图案160和隔离绝缘层178由相同材料形成，可利用相同蚀刻条件去除隔离绝缘层178的一部分和支撑图案160。因此，可去除填充凹进区150R的隔离绝缘层178、第二阻挡介电层168和缓冲氧化物层166，并且隔离绝缘图案180可形成在第一沟槽150和第二沟槽162的内侧壁上。隔离绝缘图案180可沿着第二方向D2连续地暴露具有第一掺杂物区154a的衬底100的顶表面。此时，因为还蚀刻设置在与桥160a重叠的区中的隔离绝缘层178，所以衬底100可被过度蚀刻。因此，可将与桥160a相似的突出区100a形成为具有高度PH'和宽度PW'。突出区100a可通过距离PL'彼此间隔开。例如，高度PH'可基本等于或大于图19C所示的高度PH。例如，宽度PW'和距离PL'可分别与图19B所示的宽度PW和距离PL基本相似或相等。第二掺杂物区154b可沿着第二方向D2连续地形成在具有第一掺杂物区154a的衬底100中。第二掺杂物区154b和第一掺杂物区154a可构成公共源极区154。可将掺杂物离子大量注入至具有第一掺杂物区154a的衬底100中，从而形成第二掺杂物区154b。例如，第二掺杂物区154b可包括与第一掺杂物区154b的掺杂物的导电类型相同的第二导电类型的掺杂物。例如，可以以约10KeV至约40KeV的能量和约1014atoms/cm2至约1015atoms/cm2的剂量将N型掺杂物离子(例如，砷(As)离子或磷(P)离子)注入至衬底100中，从而形成第二掺杂物区154b。
形成在包括突出区100a的衬底100中的突出公共源极区CSP'可包括具有低浓度的第一掺杂物区154a和具有高浓度的第二掺杂物区154b。形成在设置在突出区100a之间的衬底100中的凹进公共源极区CSR'还可包括具有低浓度的第一掺杂物区154a和具有高浓度的第二掺杂物区154b。例如，具有高浓度的第二掺杂物区154b可由具有低浓度的第一掺杂物区154a包围。然而，本发明构思不限于此。在其它实施例中，第二掺杂物区154b可穿透第一掺杂物区154a以延伸至衬底100中。第一掺杂物区154a可包括其高度彼此不等的区。例如，第一掺杂物区154a可包括沿着第二方向D2交替排列的第一区和第二区。第一区可具有第一高度SH1，并且第二区可具有与第一高度SH1不同的第二高度SH2。例如，第一掺杂物区154a在突出公共源极区CSP'中的每一个中可具有第一高度SH1，并且在凹进公共源极区CSR'中的每一个中可具有第二高度SH2。例如，第一高度SH1可大于第二高度SH2(见图8A和图8B)。
在一些实施例中，如果去除如图1B所示具有按照z字形排列的桥160a的支撑图案160，则突出区100a可沿着第一方向D1按照z字形排列。另外，公共源极区154的突出公共源极区CSP'沿着第一方向D1可不对称，但是可沿着第一方向D1按照z字形排列。
参照图25A和图25B，可形成源极插线182以填充第一沟槽150。源极插线182可包括势垒层182a和导电层182b。源极插线182的势垒层182a可与第二掺杂物区154b接触并且可包围导电层182b的侧壁和底表面。势垒层182a和导电层182b可沿着第二方向D2连续地延伸。例如，可形成势垒层182a和导电层182b以填充具有隔离绝缘图案180的第一沟槽150，并且可将势垒层182a和导电层182b平坦化直至暴露出焊盘保护层148为止，从而形成源极插线182。包括在源极插线182中的导电材料可与参照图20A和图20B描述的相同。
源极插线182的底表面可与具有高度PH'的突出区100a直接接触。因此，源极插线182可与沿着第二方向D2排列的突出区100a和它们之间的衬底100接触。源极插线182可沿着第二方向D2延伸。换句话说，源极插线182可沿着第二方向D2延伸，以与第二掺杂物区154b(其连续地形成在包括沿着第二方向D2排列的突出区100a的衬底100中)直接接触。接着，如图7A和图7B所示，上层间绝缘层186可形成在焊盘保护层148和具有基本平坦的顶表面的源极插线182上。连接至导电焊盘146的漏极触点190可形成在穿透上层间绝缘层186和焊盘保护层148的漏极接触孔188中。
图26是示出包括根据本发明构思的示例实施例的半导体存储器装置的半导体装置系统的示意性框图。
参照图26，根据本发明构思的示例实施例的存储器系统1000可为半导体存储装置。例如，存储器系统1000可为存储卡或固态盘(SSD)。存储器系统1000可包括设置在壳体1100中的控制器1200和存储器装置1300。控制器1200可与存储器装置1300交换电信号。例如，控制器1200和存储器装置1300可响应于控制器1200的命令彼此交换数据。因此，存储器系统1000可将数据存储在存储器装置1300中，或者可将数据从存储器装置1300输出至外部系统。存储器装置1300可包括根据本发明构思的示例实施例的半导体存储器装置中的至少一个。
图27是示出包括根据本发明构思的示例实施例的半导体存储器装置的电子系统的示意性框图。
参照图27，电子系统2000可包括控制器2200、存储器装置2300和输入/输出装置2400。控制器2200、存储器装置2300和输入/输出装置2400可通过数据总线2100彼此耦接。数据总线2100可对应于发送数据的路径。例如，控制器2200可包括微处理器、数字信号处理器、微控制器或其它逻辑装置中的至少一个。其它逻辑装置的功能可与微处理器、数字信号处理器和微控制器中的任一个相似。输入/输出装置2400可包括键区、键盘或显示装置中的至少一个。存储器装置2300是能够存储数据的装置。存储器装置2300可存储将通过控制器2200执行的数据和/或命令。存储器装置2300可包括易失性存储器装置和/或非易失性存储器装置。可替换地，存储器装置2300可包括闪速存储器装置。闪速存储器装置可实现为固态盘(SSD)。在这种情况下，电子系统2000可将大量数据稳定地存储在存储器装置2300中。存储器装置2300可包括根据本发明构思的示例实施例的半导体存储器装置中的至少一个。电子系统2000还可包括将数据发送至通信网络或者从通信网络接收数据的接口单元2500。接口单元2500可通过无线方式或通过线缆操作。例如，接口单元2500可包括天线或无线/线缆收发器。
可利用各种封装技术将根据本发明构思的示例实施例的半导体存储器装置包封。例如，可利用以下封装技术中的任一个将根据本发明构思的前述实施例的半导体存储器装置包封，所述封装技术有：层叠封装(PoP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、塑料引线芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件式裸晶技术、晶圆式裸晶技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料方形扁平封装(PMQFP)技术、塑料四边扁平封装(PQFP)技术、小外型封装(SOC)技术、缩小外型封装(SSOP)技术、薄型小外型封装(TSOP)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术和晶圆级处理堆叠封装(WSP)技术。其中安装了根据以上实施例之一的半导体存储器装置的封装件还可包括控制半导体存储器装置的至少一个半导体装置(例如，控制器和/或逻辑装置)。
根据本发明构思的示例实施例，可减轻或防止堆叠栅极结构的倾斜现象，以提高半导体存储器装置的结构稳定性和电可靠性。
根据本发明构思的示例实施例，可形成支撑图案以减轻或防止包围垂直沟道结构的堆叠栅极结构的倾斜，从而可在后续工艺中减小或防止工艺误差。结果，可提供能够提高可靠性的制造半导体存储器装置的方法。
虽然已经参照示例实施例描述了本发明构思，但是本领域技术人员应该理解，在不脱离本发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解以上实施例非限制性的而是例示性的。因此，通过对以下权利要求及其等同物的可允许的最宽的解释来确定本发明构思的范围，而不应通过以上描述来局限或限制本发明构思的范围。

Claims (25)

1.一种半导体存储器装置，包括：
衬底；
多个堆叠栅极结构，其沿着与所述衬底的主表面平行的第一方向彼此间隔开，所述堆叠栅极结构中的每一个包括交替和重复地堆叠在所述衬底上的绝缘层和栅电极；
多个垂直沟道结构，其穿透所述堆叠栅极结构中的每一个；以及
源极插线，其设置在所述堆叠栅极结构之间，所述源极插线与所述衬底接触，并且沿着与第一方向交叉的第二方向延伸，
其中，与所述源极插线接触的衬底包括沿着所述第二方向排列的多个突出区，
其中，所述突出区中的每一个具有第一宽度，并且
其中，所述突出区以大于所述第一宽度的第一距离彼此间隔开。
2.根据权利要求1所述的半导体存储器装置，其中，所述垂直沟道结构中的每一个包括隧道介电层、电荷存储层、阻挡介电层和包括半导体材料的垂直沟道图案。
3.根据权利要求2所述的半导体存储器装置，其中，所述垂直沟道图案包括从所述衬底垂直突出的第一垂直沟道图案以及垂直设置在所述第一垂直沟道图案上的第二垂直沟道图案，并且
其中，所述隧道介电层、所述电荷存储层和所属阻挡介电层布置在所述第二垂直沟道图案与所述多个堆叠栅极结构之间。
4.根据权利要求2所述的半导体存储器装置，其中，所述源极插线包括势垒层和所述势垒层上的导电层。
5.根据权利要求1所述的半导体存储器装置，还包括：
隔离绝缘图案，其设置在所述源极插线与所述堆叠栅极结构之间。
6.根据权利要求5所述的半导体存储器装置，还包括：
选择性地设置在所述多个突出区上的下隔离绝缘图案，
其中，所述下隔离绝缘图案与所述源极插线的底表面直接接触，并且
其中，所述下隔离绝缘图案连接至所述隔离绝缘图案。
7.根据权利要求5所述的半导体存储器装置，还包括：
设置在所述堆叠栅极结构上的支撑图案，
其中，所述支撑图案包括：多个桥，其沿着所述第一方向跨越所述源极插线，并且沿着所述第二方向彼此间隔开；以及固定部分，各固定部分分别连接至所述桥并设置在所述堆叠栅极结构上。
8.根据权利要求7所述的半导体存储器装置，其中，所述桥沿着所述第一方向按照z字形排列。
9.根据权利要求7所述的半导体存储器装置，其中，所述桥中的每一个与所述突出区中的每一个实质上垂直地重叠。
10.根据权利要求7所述的半导体存储器装置，其中，所述支撑图案具有沿着所述第一方向延伸的直线形状。
11.根据权利要求1所述的半导体存储器装置，其中，所述源极插线包括：上部，其包括沿着所述第二方向排列的多个凹槽区。
12.根据权利要求1所述的半导体存储器装置，还包括：
公共源极区，其与所述源极插线接触，并且设置在所述衬底中。
13.一种半导体存储器装置，包括：
多个堆叠栅极结构，其设置在衬底上，所述堆叠栅极结构中的每一个包括交替和重复地堆叠在所述衬底上的绝缘层和栅电极，并且所述堆叠栅极结构沿着第一方向彼此间隔开；
多个垂直沟道结构，其穿透所述堆叠栅极结构中的每一个；
源极插线，其设置在所述多个堆叠栅极结构之间，所述源极插线包括导电材料并且沿着与所述第一方向交叉的第二方向延伸；以及
公共源极区，其与所述源极插线接触，并且设置在所述衬底中，
其中，所述公共源极区包括沿着所述第二方向交替地形成的第一掺杂物区和第二掺杂物区，
其中，所述第一掺杂物区具有第一高度，并且所述第二掺杂物区具有第二高度，并且
其中，所述第一高度大于所述第二高度。
14.根据权利要求13所述的半导体存储器装置，还包括：
设置在所述第二掺杂物区中的第三掺杂物区，
其中，所述第三掺杂物区的掺杂物的浓度高于所述第一掺杂物区和所述第二掺杂物区的掺杂物的浓度。
15.根据权利要求13所述的半导体存储器装置，还包括：
设置在所述第一掺杂物区上的下隔离绝缘图案。
16.根据权利要求15所述的半导体存储器装置，还包括：
隔离绝缘图案，其设置在所述源极插线与所述堆叠栅极结构之间，
其中，所述隔离绝缘图案连接至所述下隔离绝缘图案。
17.根据权利要求13所述的半导体存储器装置，还包括：
设置在所述堆叠栅极结构上的支撑图案，
其中，所述支撑图案包括：多个桥，其沿着所述第一方向跨越所述源极插线，并且沿着所述第二方向彼此间隔开；以及固定部分，各固定部分分别连接至所述桥并设置在所述堆叠栅极结构上。
18.一种半导体存储器装置，包括：
多个垂直沟道结构，其设置在衬底上，并且沿着与所述衬底垂直的方向延伸；
多个堆叠栅极结构，其包围所述垂直沟道结构，并且包括沿着与所述衬底垂直的方向堆叠的栅电极，所述堆叠栅极结构沿着平行于所述衬底的第一方向彼此间隔开；以及
公共源极区，其形成在所述衬底中并包括多个突出区，所述多个突出区沿着与所述第一方向交叉的第二方向形成在所述堆叠栅极结构之间，
其中，所述突出区中的每一个具有在所述第二方向上的第一宽度，并且
其中，所述突出区以大于所述第一宽度的第一距离彼此间隔开。
19.根据权利要求18所述的半导体存储器装置，还包括：
源极插线，其设置在所述公共源极区上，所述源极插线与所述公共源极区接触并且沿着所述第二方向延伸。
20.根据权利要求19所述的半导体存储器装置，还包括：
设置在所述堆叠栅极结构上的支撑图案，
其中，所述支撑图案包括：多个桥，其沿着所述第一方向跨越所述源极插线，并且沿着所述第二方向彼此间隔开；以及固定部分，各固定部分分别连接至所述桥并设置在所述堆叠栅极结构上。
21.一种制造半导体存储器装置的方法，包括步骤：
形成从衬底垂直延伸的多个垂直沟道结构；
形成包围所述垂直沟道结构的多个堆叠栅极结构，所述多个堆叠栅极结构包括沿着与所述衬底垂直的方向堆叠的栅电极，并且所述堆叠栅极结构沿着平行于所述衬底的第一方向彼此间隔开；以及
在所述衬底中形成公共源极区，所述公共源极区在所述多个堆叠栅极结构之间，
其中，所述公共源极区包括沿着与所述第一方向交叉的第二方向交替地形成的第一掺杂物区和第二掺杂物区，所述第一掺杂物区具有第一高度，并且所述第二掺杂物区具有小于所述第一高度的第二高度。
22.根据权利要求21所述的方法，还包括步骤：
在所述第二掺杂物区中形成第三掺杂物区，
其中，所述第三掺杂物区的掺杂物的浓度高于所述第一掺杂物区和所述第二掺杂物区的掺杂物的浓度。
23.根据权利要求21所述的方法，还包括步骤：
在所述第一掺杂物区上形成下隔离绝缘图案。
24.根据权利要求23所述的方法，还包括步骤：
在所述多个堆叠栅极结构之间形成源极插线，所述源极插线与所述公共源极区接触并且沿着所述第二方向延伸；以及
在所述源极插线与所述堆叠栅极结构之间形成隔离绝缘图案，
其中，所述隔离绝缘图案连接至所述下隔离绝缘图案。
25.根据权利要求24所述的方法，还包括步骤：
在所述堆叠栅极结构上形成支撑图案，
其中，所述支撑图案包括：多个桥，其沿着所述第一方向跨越所述源极插线，并且沿着所述第二方向彼此间隔开；以及固定部分，各固定部分分别连接至所述桥并设置在所述堆叠栅极结构上。
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