KR20210023291A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 반도체 메모리 장치의 제조방법을 포함한다. 상기 반도체 메모리 장치의 제조방법은 제1 기판 상에 배치된 게이트 적층체와 상기 게이트 적층체를 관통하여 상기 제1 기판 내부로 연장된 제1 단부를 갖는 채널구조를 포함하는 예비 메모리 셀 어레이를 형성하는 단계, 상기 채널구조의 제2 단부에 접촉된 공통소스라인을 상기 게이트 적층체의 일면 상에 형성하는 단계, 상기 제1 기판을 제거하는 단계, 및 상기 채널구조의 상기 제1 단부에 연결된 비트라인을 상기 게이트 적층체의 상기 일면에 상반된 상기 게이트 적층체의 타면 상에 형성하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 제조방법 {SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들을 3차원으로 배열할 수 있다. 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치는 다양한 원인에 의해 2차원 반도체 메모리 장치에 비해 제조공정이 복잡하고, 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예들은 제조공정을 단순화할 수 있고, 동작 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 공통소스라인, 상기 공통소스라인으로부터 수직방향으로 연장된 채널구조, 상기 공통소스라인 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고 상기 채널구조를 감싸는 게이트 적층체, 및 상기 게이트 적층체 상에 배치되고 상기 채널구조에 연결된 비트라인을 포함할 수 있다. 상기 채널구조는, 상기 비트라인을 향하는 폐쇄형 단부와 상기 공통소스라인을 향하는 개방형 단부를 갖는 중공형의 채널막, 및 상기 채널막의 중심영역을 채우는 코어절연막을 포함할 수 있다.
상기 채널막의 상기 폐쇄형 단부는 상기 게이트 적층체로부터 상기 비트라인을 향하여 돌출될 수 있다.
상기 공통소스라인은 도전형 도펀트를 포함하는 도프트반도체패턴을 포함할 수 있다. 상기 도프트반도체패턴은 상기 채널막의 상기 개방형 단부의 측벽을 감싸고, 상기 채널막의 상기 중심영역 내부로 연장될 수 있다.
상기 반도체 메모리 장치는 상기 게이트 적층체에 나란한 더미 적층체, 및 상기 더미 적층체를 관통하는 수직콘택플러그를 더 포함할 수 있다.
상기 반도체 메모리 장치는 상기 게이트 적층체에 중첩된 소스라인 구동 회로 및 상기 더미 적층체에 중첩된 페이지 버퍼 회로를 포함하는 기판, 상기 기판과 상기 공통소스라인 사이로부터 상기 기판과 상기 수직콘택플러그 사이로 연장된 절연구조, 및 상기 공통소스라인을 상기 소스라인 구동 회로에 연결하고 상기 수직콘택플러그를 상기 페이지 버퍼 회로에 연결하도록 상기 절연구조를 관통하는 도전성연결구조들을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 공통소스라인, 상기 공통소스라인으로부터 수직방향으로 이격된 비트라인, 상기 공통소스라인과 상기 비트라인 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하고, 상기 공통소스라인으로부터 상기 비트라인을 가까워질수록 좁아지는 테이퍼 형상을 갖는 홀(tapered hole), 상기 홀 표면 상에 형성된 메모리막, 및 상기 메모리막 상에 배치되고 상기 공통소스라인과 상기 비트라인에 접속된 채널구조를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체와 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 제1 단부를 갖는 채널구조를 포함하는 예비 메모리 셀 어레이를 형성하는 단계, 상기 채널구조의 제2 단부에 접촉된 공통소스라인을 상기 게이트 적층체의 일면 상에 형성하는 단계, 상기 제1 기판을 제거하는 단계, 및 상기 채널구조의 상기 제1 단부에 연결된 비트라인을 상기 게이트 적층체의 상기 일면에 상반된 상기 게이트 적층체의 타면 상에 형성하는 단계를 포함할 수 있다.
상기 반도체 메모리 장치의 제조방법은 상기 제1 기판을 제거하기 전, 상기 공통소스라인 상에 제1 도전성 연결구조를 형성하는 단계, 제2 기판 상에 로직회로를 형성하는 단계, 상기 로직회로에 연결된 제2 도전성 연결구조를 상기 제2 기판 상에 형성하는 단계, 및 상기 제1 도전성 연결구조 및 상기 제2 도전성 연결구조가 서로 연결되도록 상기 제1 도전성 연결구조의 제1 본딩금속과 상기 제2 도전형 연결구조의 제2 본딩금속을 서로 접착시키는 단계를 더 포함할 수 있다.
본 기술에 따르면, 공통소스라인과 채널구조의 연결방법이 단순하여, 반도제 메모리 장치의 제조공정을 단순화할 수 있다.
본 기술에 따르면, 채널구조의 정션 오버랩 영역이 열 공정의 영향으로 변동되는 현상을 개선하여 소거동작에 필요한 GIDL(Gate induced drain leakage) 전류를 용이하게 제어할 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이 영역들과 인터커넥션 영역을 개략적으로 나타낸 사시도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 단면도이다.
도 3a는 도 2에 도시된 A영역을 확대한 단면도이고, 도 3b는 도 2에 도시된 B영역을 확대한 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 5a 내지 도 5i는 도 4에 도시된 S1A 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 6은 도 4에 도시된 S1B 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 7은 도 4에 도시된 S3 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 8a 및 도 8b는 도 4에 도시된 S5 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 9a 및 도 9b는 도 4에 도시된 S7 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(SMD)의 메모리 셀 어레이 영역들(MCA)과 인터커넥션 영역(ICA)을 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 반도체 메모리 장치(SMD)는 다수의 비트라인들(BLs), 다수의 희생막들을(SA1 내지 SAn), 다수의 도전패턴들(CP1 내지 CPn), 및 공통소스라인(CSL)을 포함할 수 있다.
비트라인들(BLs)은 서로 나란하게 연장될 수 있다. 이하, 비트라인들(BLs)의 배열방향을 제1 방향(D1)으로 정의하고, 비트라인들(BLs) 각각의 장축방향을 제2 방향(D2)으로 정의한다. 즉, 비트라인들(BLs)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있고, 비트라인들(BLs) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)을 따라 연장된 제1 축과, 제2 방향(D2)을 따라 연장된 제2 축은 서로 교차될 수 있으며, 예를 들어, 제1 축과 제2 축은 직교할 수 있다. 제1 축과 제2 축을 따라 연장된 평면에 직교하는 수직방향을 제3 방향(D3)으로 정의한다.
인터커넥션 영역(ICA)은 제2 방향(D2)으로 이웃한 메모리 셀 어레이 영역들(MCA) 사이에 배치될 수 있다. 다수의 비트라인들(BLs)은 메모리 셀 어레이 영역들(MCA)로부터 인터커넥션 영역(ICA)으로 연장될 수 있다.
다수의 희생막들(SA1 내지 SAn)은 인터커넥션 영역(ICA)에 배치될 수 있다. 희생막들(SA1 내지 SAn)은 제3 방향(D3)으로 이격되어 적층될 수 있다. 다수의 희생막들(SA1 내지 SAn)은 다수의 도전패턴들(CP1 내지 CPn)로부터 이격될 수 있다. 이하, 다수의 희생막들(SA1 내지 SAn)과 다수의 도전패턴들(CP1 내지 CPn) 사이의 공간은 제1 슬릿(SI1)으로 지칭된다. 다수의 희생막들(SA1 내지 SAn)은 다수의 비트라인들(BLs)에 중첩될 수 있다. 다수의 희생막들(SA1 내지 SAn)은 도 2에 도시된 수직콘택플러그(VCT)에 의해 관통될 수 있다.
다수의 도전패턴들(CP1 내지 CPn)은 다수의 비트라인들(BLs)과 공통소스라인(CSL) 사이에 배치될 수 있다. 도전패턴들(CP1 내지 CPn)은 제3 방향(D3)으로 서로 이격되어 적층될 수 있다. 다수의 도전패턴들(CP1 내지 CPn)은 다수의 희생막들(SA1 내지 SAn)에 마주할 수 있다. 다수의 도전패턴들(CP1 내지 CPn)은 제2 슬릿들(SI2)에 의해 관통될 수 있다. 제2 슬릿들(SI2)은 공통소스라인(CSL)에 중첩될 수 있다. 다수의 도전패턴들(CP1 내지 CPn)은 제2 슬릿들(SI2)에 의해 게이트 패턴 그룹들(GPG)과 더미 패턴 그룹(DPG)으로 구분될 수 있다.
더미 패턴 그룹(DPG)은 제1 슬릿(SI1)과 이에 이웃한 제2 슬릿(SI2) 사이에 배치된 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 제2 슬릿(SI2)을 향하는 더미 패턴 그룹(DPG)의 가장자리는 공통소스라인(CSL)에 중첩될 수 있다.
게이트 패턴 그룹들(GPG)은 메모리 셀 어레이 영역들(MCA) 각각에 배치되고, 공통소스라인(CSL)에 중첩될 수 있다. 게이트 패턴 그룹들(GPG) 각각의 도전패턴들(CP1 내지 CPn)은 도 2에 도시된 채널구조들(CH)에 의해 관통될 수 있다.
공통소스라인(CSL)은 메모리 셀 어레이 영역들(MCA) 각각에 배치될 수 있다. 공통소스라인(CSL)은 그에 대응하는 메모리 셀 어레이 영역(MCA)으로부터 인터커넥션 영역(ICA)을 향하여 연장될 수 있다. 공통소스라인(CSL)은 다수의 희생막들(SA1 내지 SAn)에 중첩되지 않도록 배치될 수 있다. 일 실시 예로서, 인터커넥션 영역(ICA)에 배치된 공통소스라인(CSL)의 가장자리는 제1 슬릿(SI1)과 이에 이웃한 제2 슬릿(SI2) 사이에 배치될 수 있다.
비트라인들(BLs) 각각은 제1 콘택플러그(51A)를 경유하여 그에 대응하는 채널구조(도 2에 도시된 CH)에 연결될 수 있고, 제2 콘택플러그(51B)를 경유하여 그에 대응하는 수직콘택플러그(도 2에 도시된 VCT)에 연결될 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치(SMD)의 단면도이다. 도 2는 도 1에 도시된 선 I-I'를 따라 반도체 메모리 장치(SMD)의 단면을 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(SMD)는 소스라인 구동 회로(SD) 및 페이지 버퍼 회로(PB)를 포함하는 기판(10)을 포함할 수 있다. 기판(10)은 게이트 적층체들(GST), 제1 더미 적층체(DST1), 및 제2 더미 적층체(DST2)에 중첩될 수 있다.
게이트 적층체들(GST) 각각은 그에 대응하는 게이트 패턴 그룹(도 1에 도시된 GPG)을 포함하고, 제1 더미 적층체(DST1)는 도 1을 참조하여 상술한 더미 패턴 그룹(DPG)을 포함하고, 제2 더미 적층체(DST2)는 도 1을 참조하여 상술한 다수의 희생막들(SA1 내지 SAn)을 포함한다.
공통소스라인(CSL)은 그에 대응하는 게이트 적층체(GST)와 기판(10) 사이에 배치될 수 있다.
기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
소스라인 구동 회로(SD) 및 페이지 버퍼 회로(PB) 각각은 다수의 트랜지스터들(TR)을 포함할 수 있다. 트랜지스터들(TR) 각각은 소자분리막(isolation layer: 13)에 의해 구획된 기판(10)의 활성영역 상에 배치될 수 있다. 트랜지스터들(TR) 각각은 그에 대응하는 활성영역 상에 배치된 게이트 절연막(17) 및 게이트 전극(19)을 포함하고, 게이트 전극(19) 양측의 활성영역 내에 형성된 정션들(15a, 15b)을 포함할 수 있다. 정션들(15a, 15b)은 도전형 도펀트들을 포함할 수 있다. 예를 들어, 정션들(15a, 15b) 중 하나는 소스영역으로 이용되고, 나머지 하나는 드레인영역으로 이용될 수 있다.
트랜지스터들(TR)은 제1 연결구조들(C1)과 제2 연결구조들(C2)을 통해 이들 상부에 배치된 메모리 셀 어레이 및 수직콘택플러그(VCT)에 전기적으로 연결될 수 있다. 이하의 도면은 메모리 셀 어레이가 낸드 플래시 메모리 셀들을 포함하는 경우를 일 예로 나타내고 있으나, 본 발명은 실시 예는 이에 제한되지 않고, 메모리 셀 어레이는 다양한 크로스 포인트 어레이를 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 디램 메모리 셀들 또는 가변저항메모리 셀들을 포함할 수 있다.
메모리 셀 어레이는 다수의 메모리 셀 스트링들을 포함할 수 있다. 메모리 스트링들 각각은 A영역에 도시된 바와 같이, 그에 대응하는 게이트 적층체(GST)와 이를 관통하는 채널구조들(CH)을 포함할 수 있다.
채널구조들(CH) 각각은 공통소스라인(CSL)과 그에 대응하는 비트라인(BL)에 접속될 수 있다. 게이트 적층체들(GST)은 공통소스라인(CSL)과 비트라인(BL) 사이에 배치될 수 있다. 채널구조들(CH) 각각은 그에 대응하는 채널홀(H1) 내부에 형성될 수 있고, 채널홀(H1)은 그에 대응하는 게이트 적층체(GST)를 관통할 수 있다.
채널구조들(CH) 각각은 공통소스라인(CSL)으로부터 제3 방향(D3)으로 연장될 수 있다. 채널구조들(CH)은 게이트 적층체들(GST)로부터 비트라인(BL)을 향하여 돌출된 제1 단부들을 각각 포함할 수 있다. 채널구조들(CH) 각각의 제1 단부는 그에 대응하는 비트라인(BL)에 직접 접촉되거나, 도면에 도시된 바와 같이, 제1 콘택 플러그(51A)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
비트라인(BL) 및 제1 콘택플러그(51A)는 다양한 도전물로 형성될 수 있다. 제1 콘택플러그(51A)는 게이트 적층체들(GST)과 비트라인(BL) 사이에 배치된 절연막(50) 내부에 형성될 수 있다.
채널구조들(CH)은 게이트 적층체들(GST)로부터 공통소스라인(CSL)을 향하여 돌출된 제2 단부들을 각각 포함할 수 있다. 채널구조들(CH)의 제2 단부들은 공통소스라인(CSL) 내부에 매립될 수 있다.
공통소스라인(CSL)은 채널구조들(CH)에 직접 접촉된 제1 도프트반도체패턴(DS1) 및 제1 도프트반도체패턴(DS1)에 중첩된 제1 금속패턴(MT1)을 포함할 수 있다. 제1 금속패턴(MT1)은 제1 도프트반도체패턴(DS1)의 표면상에 형성되고, 제1 도프트반도체패턴(DS1)을 경유하여 채널구조들(CH)에 전기적으로 연결될 수 있다. 제1 도프트반도체패턴(DS1)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
공통소스라인(CSL)은 절연구조들(20, 30, 40)을 통해 소스라인 구동 회로(SD) 및 페이지 버퍼 회로(PB)로부터 이격될 수 있다. 절연구조들(20, 30, 40) 각각은 한층의 절연막을 포함하거나, 2이상의 절연막들을 포함할 수 있다. 절연구조들(20, 30, 40)은 수직콘택플러그(VCT)와 기판(10) 사이로 연장될 수 있다. 도 2는 제1 내지 제3 절연구조들(20, 30, 40)을 포함하는 실시 예를 나타낸다. 본 발명의 실시 예는 이에 제한되지 않고, 절연구조들의 적층 수는 다양하게 변경될 수 있다.
제1 및 제2 더미 적층체들(DST1 및 DST2)은 게이트 적층체(GST)에 나란하게 배치될 수 있다. 제1 및 제2 더미 적층체들(DST1 및 DST2)은 게이트 적층체(GST)와 실질적으로 동일한 레벨에 배치될 수 있다. 제1 더미 적층체(DST1)와 게이트 적층체(GST)는 서로 동일한 적층구조로 형성될 수 있다. 제2 더미 적층체(DST2)는 콘택홀(H2)에 의해 관통되고, 콘택홀(H2)은 수직콘택플러그(VCT)로 채워질 수 있다. 절연막(50)은 제1 및 제2 더미 적층체들(DST1 및 DST2)을 덮도록 연장될 수 있다. 수직콘택플러그(VCT)는 절연막(50)을 관통하는 제2 콘택플러그(51B)를 통해 비트라인(BL)에 전기적으로 연결될 수 있다.
수직콘택플러그(VCT)는 제2 더미 적층체(DST2)의 바닥면을 따라 연장된 패드부(P)를 포함할 있다. 제2 더미 적층체(DST2)의 바닥면은 기판(10)을 향하는 제2 더미 적층체(DST2)의 일면으로 정의될 수 있다. 패드부(P)는 공통소스라인(CSL)과 실질적으로 동일한 레벨에 배치될 수 있다.
수직콘택플러그(VCT)는 제2 도프트반도체패턴(DS2) 및 제2 금속패턴(MT2)을 포함할 수 있다. 제2 도프트반도체패턴(DS2)은 제1 도프트반도체패턴(DS1)과 동일한 물질막으로 형성될 수 있다. 제2 금속패턴(MT2)은 제1 금속패턴(MT1)과 동일한 물질막으로 형성될 수 있다.
제2 금속패턴(MT2)은 콘택홀(H2)을 채우는 부분과 패드부(P)를 구성하는 부분을 포함할 수 있다. 즉, 제2 금속패턴(MT2)은 제2 더미 적층체(DST2)로부터 제2 더미 적층체(DST2)의 바닥면 상으로 연장될 수 있다.
제2 도프트반도체패턴(DS2)은 패드부(P)를 구성할 수 있다. 제2 도프트반도체패턴(DS2)은 제2 금속패턴(MT2)과 제2 더미 적층체(DST2)의 바닥면 사이에 배치될 수 있다. 제2 도프트반도체패턴(DS2)은 제1 도프트반도체패턴(DS1)과 실질적으로 동일한 레벨에 배치될 수 있다.
공통소스라인(CSL)은 그에 대응하는 제1 연결구조(C1) 및 제2 연결구조(C2)를 경유하여 소스라인 구동 회로(SD)에 전기적으로 연결될 수 있다. 비트라인(BL)은 제2 콘택플러그(51B), 수직콘택플러그(VCT) 및 그에 대응하는 제1 연결구조(C1) 및 제2 연결구조(C2)를 경유하여 페이지 버퍼 회로(PB)에 연결될 수 있다.
제1 연결구조들(C1)은 공통소스라인(CSL)과 수직콘택플러그(VCT)에 연결될 수 있다. 제1 연결구조들(C1) 각각은 공통소스라인(CSL)과 수직콘택플러그(VCT)를 덮는 제1 절연구조(40)를 관통할 수 있다. 제1 연결구조들(C1) 각각은 제1 절연구조(40) 내부에 매립된 다양한 도전성패턴들(41, 43)을 포함할 수 있다. 제1 연결구조들(C1) 각각은 제2 연결구조(C2)에 접착되는 제1 본딩금속(43)을 포함할 수 있다.
제2 연결구조들(C2)은 소스라인 구동 회로(SD)와 페이지 버퍼 회로(PB)에 포함된 트랜지스터들(TR)에 연결될 수 있다. 제2 연결구조들(C2) 각각은 제1 절연구조(40)와 기판(10) 사이에 적층된 제2 및 제3 절연구조들(20, 30)을 관통할 수 있다. 제2 연결구조들(C2) 각각은 다양한 도전성패턴들(21, 23, 25, 27, 31)을 포함할 수 있다. 제2 연결구조들(C2) 각각은 제1 연결구조(C1)에 접착되는 제2 본딩금속(31)을 포함할 수 있다.
도 3a는 도 2에 도시된 A영역을 확대한 단면도이고, 도 3b는 도 2에 도시된 B영역을 확대한 단면도이다.
도 3a를 참조하면, 게이트 적층체(GST)는 공통소스라인(CSL) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막, 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 금속으로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다.
공통소스라인(CSL)에 인접한 게이트 적층체(GST)의 제1 도전패턴(CP1)은 제1 소스 셀렉트 라인(SSL1)으로 이용될 수 있다. 비트라인(BL)에 인접한 게이트 적층체(GST)의 제n 도전패턴(CPn)은 제1 드레인 셀렉트 라인(DSL1)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 공통소스라인(CSL)에 인접하고 연이어 적층된 2층 이상의 도전패턴들이 소스 셀렉트 라인들로 이용되고, 비트라인(BL)에 인접하고 연이어 적층된 2층 이상의 도전패턴들이 드레인 셀렉트 라인들로 이용될 수 있다. 일 실시 예로서, 게이트 적층체(GST)의 제1 도전패턴(CP1)이 제1 소스 셀렉트 라인(SSL1)으로 이용되고, 제1 도전패턴(CP1) 상에 적층된 게이트 적층체(GST)의 제2 도전패턴(CP2)이 제2 소스 셀렉트 라인(SSL2)으로 이용될 수 있다. 일 실시 예로서, 게이트 적층체(GST)의 제n 도전패턴(CPn)이 제1 드레인 셀렉트 라인(DSL1)으로 이용되고, 게이트 적층체(GST)의 제n-1 도전패턴(CPn-1)이 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 서로 이웃한 소스 셀렉트 라인과 드레인 셀렉트 라인(예를 들어, SSL2와 DSL2) 사이에 배치된 게이트 적층체(GST)의 도전패턴들(예를 들어, CP3 내지 CPn-2)이 워드라인들(WL1 내지 WLk)로 이용될 수 있다.
게이트 적층체(GST)를 관통하는 채널홀(H1)은 공통소스라인(CSL)으로부터 비트라인(BL)에 가까워질수록 좁아지는 테이퍼 형상을 가질 수 있다. 이에 따라, 비트라인(BL)에 인접한 채널홀(H1)의 일부의 제1 폭(W1)은 공통소스라인(CSL)에 인접한 채널홀(H1)의 다른 일부의 제2 폭(W2)보다 좁을 수 있다.
채널구조(CH)는 공통소스라인(CSL)으로부터 제3 방향(D3)으로 연장되고, 채널홀(H1) 내부에 배치될 수 있다. 채널구조(CH)는 게이트 적층체(GST)로 에워싸인 부분, 게이트 적층체(GST)로부터 비트라인(BL)을 향해 돌출된 제1 단부, 게이트 적층체(GST)로부터 공통소스라인(CSL) 내부로 돌출된 제2 단부를 포함할 수 있다.
채널구조(CH)는 채널홀(H1)의 표면 상에 형성된 메모리막(ML) 상에 배치되고, 비트라인(BL) 및 공통소스라인(CSL)에 접속될 수 있다. 메모리막(ML)은 채널구조(CH)의 측벽을 따라 연장될 수 있다. 메모리막(ML)은 채널구조(CH)의 측벽으로부터 게이트 적층체(GST)의 측벽을 향하여 적층된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막으로 형성될 수 있다. 예를 들어, 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막 이외에 다양한 물질로 형성되고, 구현하고자 하는 셀의 구조에 따라 터널 절연막(TI)과 블로킹 절연막(BI) 사이에서 다양한 형태로 변형될 수 있다. 예를 들어, 데이터 저장막(DL)은 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성되거나, 플로팅 게이트를 위한 물질막으로 형성될 수 있다.
일 실시 예로서, 채널구조(CH)는 중공형의 채널막(CL) 및 채널막(CL)의 중심영역을 채우는 코어절연막(CO)을 포함할 수 있다. 코어절연막(CO)은 채널홀(H1)의 중심영역을 채우고, 채널막(CL)은 코어절연막(CO)과 메모리막(ML) 사이로부터 비트라인(BL)을 향하는 코어절연막(CO)의 일면 상으로 연장될 수 있다. 채널막(CL)은 비트라인(BL)을 향하는 폐쇄형 단부(E1)와 공통소스라인(CSL)을 향하는 개방형 단부(E2)를 포함할 수 있다. 폐쇄형 단부(E1)는 채널구조(CH)의 제1 단부를 구성하고, 개방형 단부(E2)는 채널구조(CH)의 제2 단부를 구성할 수 있다. 즉, 폐쇄형 단부(E1)는 게이트 적층체(GST)로부터 비트라인(BL)을 향하여 돌출된 부분이고, 개방형 단부(E2)는 게이트 적층체(GST)로부터 공통소스라인(CSL)의 내부로 돌출된 부분이다. 또한, 채널막(CL)의 개방형 단부(E2)는 메모리막(ML)보다 공통소스라인(CSL)을 향하여 돌출될 수 있다.
제1 콘택플러그(51A)는 채널막(CL)의 패쇄형 단부(E1)를 감싸도록 형성되고, 메모리막(ML)을 관통할 수 있다.
공통소스라인(CSL)의 제1 도프트반도체패턴(DS1)은 개방형 단부(E2)의 측벽을 감싸고, 채널막(CL)의 중심영역 내부로 연장될 수 있다. 이에 따라, 채널구조(CH)의 정선 오버랩 영역이 제1 소스 셀렉트 라인(SSL1)에 인접하게 배치될 수 있다. 제1 도프트반도체패턴(DS1)은 제1 소스 셀렉트 라인(SSL1)의 일부와 중첩되도록 채널막(CL)의 중심영역 내부로 연장될 수 있다.
다른 실시 예로서, 채널구조(CH)는 채널홀(H1)의 중심영역을 매립하는 매립형 채널막을 포함할 수 있고, 코어절연막(CO)은 생략될 수 있다.
채널막(CL)은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용된다. 채널막(CL)는 반도체물질로 형성될 수 있다. 예를 들어, 채널막(CL)은 실리콘막을 포함할 수 있다.
상술한 구조에 따르면, 채널구조(CH)와 워드라인들(WL1 내지 WLk)의 교차부들에 메모리 셀들이 형성되고, 채널구조(CH)와 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 각각의 교차부에 드레인 셀렉트 트랜지스터가 형성되고, 채널구조(CH)와 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 각각의 교차부에 소스 셀렉트 트랜지스터가 형성될 수 있다. 메모리 셀들은 채널구조(CH)에 의해 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에 직렬로 연결되어 메모리 셀 스트링을 구성할 수 있다.
도 3b를 참조하면, 제2 더미 적층체(DST2)는 제3 방향(D3)으로 교대로 적층된 더미 층간 절연막들(ILD') 및 희생막들(SA 내지 SAn)을 포함할 수 있다. 더미 층간 절연막들(ILD')은 도 3a에 도시된 층간 절연막들(ILD)과 실질적으로 동일한 레벨들에 배치될 수 있다. 희생막들(SA1 내지 SAn)은 도 3a에 도시된 도전패턴들(CP1 내지 CPn)과 실질적으로 동일한 레벨들에 배치될 수 있다.
층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')은 동일한 물질막으로 형성될 수 있다. 희생막들(SA1 내지 SAn)은 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD') 실리콘 산화물을 포함하고, 희생막들(SA1 내지 SAn)은 실리콘 질화물을 포함할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 4를 참조하면, 반도체 메모리 장치의 제조방법은 S1A 단계, S1B 단계, S3 단계, S5 단계, 및 S7 단계를 포함할 수 있다.
S1A 단계는 제1 기판 상에 예비 메모리 셀 어레이를 형성하는 단계, 예비 메모리 셀 어레이에 연결된 공통소스라인을 형성하는 단계, 및 예비 메모리 셀 어레이 및 공통소스라인에 연결된 제1 연결구조들을 형성하는 단계를 포함할 수 있다.
S1B 단계는 제2 기판 상에 소스라인 구동 회로 및 페이지 버퍼 회로를 포함하는 로직회로를 형성하는 단계, 및 로직회로에 연결된 제2 연결구조들을 형성하는 단계를 포함할 수 있다.
S3 단계는 제1 연결구조들 및 제2 연결구조들이 접촉되도록 제1 기판과 제2 기판을 정렬하여 제1 연결구조들 및 제2 연결구조들을 서로 접착하는 단계를 포함할 수 있다.
S5 단계는 예비 메모리 셀 어레이의 메모리막이 노출되도록 제1 기판을 제거하는 단계를 포함할 수 있다.
S7 단계는 예비 메모리 셀 어레이의 채널구조에 연결된 비트라인을 형성하는 단계를 포함할 수 있다.
도 5a 내지 도 5i는 도 4에 도시된 S1A 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 5a를 참조하면, S1A 단계는 제1 희생영역(Ra) 및 제2 희생영역(Rb)을 포함하는 제1 기판(101) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 한층씩 교대로 적층하는 단계를 포함할 수 있다. 제2 물질막들(113)은 제1 물질막들(111)과 다른 물질로 형성될 수 있다.
일 실시 예로서, 제1 물질막들(111)은 도 2를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')을 위한 절연물일 수 있다. 제2 물질막들(113)은 도 2를 참조하여 상술한 희생막들(SA1 내지 SAn)을 위한 물질로서, 도 2를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')과 다른 식각률을 갖는 물질일 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화물을 포함하고, 제2 물질막들(113)은 실리콘 질화물을 포함할 수 있다.
후속공정들은, 제1 물질막들(111)이 절연물로 형성되고, 제2 물질막들(113)이 희생막들로 형성된 실시 예를 기반으로 설명되나, 본 발명은 이에 제한되지 않는다. 제1 물질막들(111) 및 제2 물질막들(113)의 물성은 다양하게 변경될 수 있다. 예를 들어, 제1 물질막들(111)은 도 2를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')을 위한 절연물일 수 있고, 제2 물질막들(113)은 도 2를 참조하여 상술한 도전패턴들(CP1 내지 CPn)을 위한 도전물일 수 있다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 상에 제1 개구부(125)를 포함하는 제1 마스크 패턴(121)을 형성할 수 있다. 제1 마스크 패턴(121)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 이 후, 제1 마스크 패턴(121)의 제1 개구부(125)를 통해 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 채널홀(115)을 형성할 수 있다. 채널홀(115)은 제1 기판(101)의 제1 희생영역(Ra) 내부로 연장될 수 있다. 채널홀(115)은 제1 기판(101)에 가까워질수록 좁아지는 테이퍼 형상을 가질 수 있다. 예를 들어, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 내에서 제1 기판(101)에 인접한 채널홀(115)의 일부의 폭(WA)은 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 내에서 제1 마스크 패턴(121)에 인접한 채널홀(115)의 일부의 폭(WB)보다 좁을 수 있다(WA<WB).
제1 기판(101)은 제1 물질막들(111) 및 제2 물질막들(113)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 기판(101)은 실리콘을 포함할 수 있다. 제1 물질막들(111) 및 제2 물질막들(113)에 대한 제1 기판(101)의 식각률 차이로 인하여, 기판(101) 내부로 연장된 채널홀(115)의 하단의 폭(WC)은 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 내에서의 폭들(WA, WB) 보다 좁게 형성될 수 있다(WC<WA, WB). 본 발명은 이에 제한되지 않는다. 예를 들어, 채널홀(115)의 하단의 폭(WC)은 제1 기판(101)의 추가 식각을 통해 다양한 형태로 변형될 수 있다. 일 실시 예로서, 채널홀(115) 하단의 폭(WC)은 제1 기판(101)의 추가 식각공정에 의해 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 내에서의 채널홀(115) 폭들(WA, WB) 보다 넓게 형성될 수 있다.
도 5b를 참조하면, 채널홀(115) 내부에 메모리막(139) 및 채널구조(149)를 형성할 수 있다. 채널구조(149)는 제1 기판(101)의 내부로 연장된 제1 단부(149E1)를 포함할 수 있다. 메모리막(139)은 채널구조(149)의 측벽을 감싸고, 제1 단부(149E1)와 제1 기판(101) 사이로 연장될 수 있다.
메모리막(139) 및 채널구조(149)를 형성하는 단계는 채널홀(115)의 표면상에 블로킹 절연막(131), 데이터 저장막(133), 및 터널 절연막(135)을 순차로 적층하는 단계, 터널 절연막(135) 상에 채널막(141)을 형성하는 단계, 및 채널막(141) 상에 코어절연막(143)을 형성하는 단계를 포함할 수 있다.
블로킹 절연막(131), 데이터 저장막(133), 및 터널 절연막(135)은 메모리막(139)을 구성하고, 도 3a를 참조하여 상술한 블로킹 절연막(BI), 데이터 저장막(DL), 및 터널 절연막(TI)과 동일한 물질들을 포함할 수 있다. 메모리막(139)은 라이너 형태로 형성될 수 있고, 채널홀(115)은 메모리막(139)으로 채워지지 않은 중심영역을 포함할 수 있다.
채널막(141) 및 코어절연막(143)은 채널구조(149)를 구성할 수 있다. 채널막(141)은 메모리막(139)의 표면 상에 라이터 형태로 형성될 수 있고, 채널홀(115)은 채널막(141)으로 채워지지 않은 중심영역을 포함할 수 있다. 채널막(141)이 라이너 형태로 형성된 경우, 채널홀(115)의 중심영역은 코어절연막(143)으로 채워질 수 있다. 다른 실시 예로서, 코어절연막(143)은 생략될 수 있고, 채널막(141)은 채널홀(115)의 중심영역을 채우도록 확장될 수 있다.
채널막(141)은 실리콘막을 포함할 수 있다. 코어절연막(143)은 산화물을 포함할 수 있다.
도 5c를 참조하면, 도 5b에 도시된 제1 마스크 패턴(121)을 제거한 후, 상부 절연막(150)을 형성할 수 있다. 상부 절연막(150)은 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조와 채널구조(149)를 덮을 수 있다.
이어서, 상부 절연막(150), 제1 물질막들(111), 및 제2 물질막들(113)을 관통하는 슬릿(151)을 형성할 수 있다. 슬릿(151)은 도 1에 도시된 제2 슬릿들(SI2) 중 하나에 대응될 수 있다. 이어서, 슬릿(151)을 통해 제1 기판(101)의 제1 희생영역(Ra)에 중첩된 제2 물질막들(113)을 선택적으로 제거할 수 있다. 제2 물질막들(113)이 제거된 영역들에 수평공간들(153)이 정의될 수 있다. 수평공간들(153)은, 제1 기판(101)의 제1 희생영역(Ra)에 중첩되고 수직방향으로 이웃한 제1 물질막들(111) 사이에 정의될 수 있다. 이 때, 기판(101)의 제2 희생영역(Rb)에 중첩된 제2 물질막들(113)은 제거되지 않고 잔류할 수 있다. 기판(101)의 제2 희생영역(Rb)에 중첩된 제1 물질막들(111) 및 제2 물질막들(113)은 더미 적층체(119)를 구성할 수 있다. 더미 적층체(119)는 도 2에 도시된 제2 더미 적층체(DST2)에 대응될 수 있다.
도면에 도시되진 않았으나, 슬릿(151)을 형성하기 전, 도 1 및 도 2를 참조하여 상술한 제1 슬릿(SI1) 및 제1 슬릿(SI1) 내부를 채우는 절연물을 형성할 수 있다.
도 5d를 참조하면, 슬릿(151)을 통해 도 5c에 도시된 수평공간들(153)을 제3 물질막들(157)로 각각 채운다. 제3 물질막들(157)은 도 1 및 도 2를 참조하여 상술한 도전패턴들(CP1 내지 CPn)일 수 있다.
상술한 바와 같이, 기판(101)의 제1 희생영역(Ra) 상에 형성된 희생막들을 도전패턴들로 교체함으로써 기판(101)의 제1 희생영역(Ra) 상에 게이트 적층체(159)가 형성될 수 있다.
상술한 공정들에 의해, 기판(101)의 제1 희생영역(Ra) 상에 예비 메모리 셀 어레이가 형성될 수 있다. 예비 메모리 셀 어레이는 게이트 적층체(159), 채널구조(149), 및 메모리막(139)을 포함할 수 있다. 게이트 적층체(159)는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함할 수 있다. 채널구조(149)는 제1 기판(101)의 제1 희생영역(Ra) 내부로 연장된 제1 단부(149E1)를 갖고, 게이트 적층체(GST)를 관통할 수 있다. 메모리막(139)은 게이트 적층체(159)와 채널구조(149) 사이에 배치되고, 채널구조(149)의 제1 단부(149E1)와 제1 기판(101) 사이로 연장될 수 있다.
상술한 예비 메모리 셀 어레이는 도 5a 내지 도 5d를 참조하여 상술한 공정들 이외에도 다양한 공정들을 이용하여 형성될 수 있다. 예를 들어, 제1 물질막들(111)이 도 2를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')을 위한 절연물이고, 제2 물질막들(113)이 도 2를 참조하여 상술한 도전패턴들(CP1 내지 CPn)을 위한 도전물로 형성될 수 있다. 이 경우, 제2 물질막들(113)을 제3 물질막들(157)로 대체하는 공정은 생략될 수 있다.
이어서, 슬릿 절연막(161)을 상부 절연막(150) 상에 형성할 수 있다. 슬릿 절연막(161)은 게이트 적층체(159)의 측벽을 덮도록 슬릿(151) 내부를 채울 수 있다.
도 5e를 참조하면, 도 5d에 도시된 슬릿 절연막(161)의 일부 및 상부 절연막(150)을 제거할 수 있다. 이어서, 메모리막(139)의 일부 및 코어절연막(143)의 일부를 제거할 수 있다. 이로써, 게이트 적층체(159)로부터 돌출된 채널구조(149)의 제2 단부(149E2)가 노출될 수 있다.
슬릿 절연막(161) 및 상부 절연막(150)은 화학적기계적연마(CMP: Chemical Mechanical polishing) 방식등의 평탄화 공정을 통해 제거될 수 있다. 메모리막(139) 및 코어절연막(143)은 세정공정을 통해 제거될 수 있다. 이 때, 상부 절연막(150) 및 슬릿 절연막(161) 각각의 일부가 제거될 수 있다. 코어절연막(143)의 일부가 제거됨에 따라, 채널막(141)의 상단 중심영역이 개구될 수 있다. 코어절연막(143)의 제거량을 제어함으로써, 후속에서 정의되는 정션 오버랩 영역을 다양한 설계에 맞추어 최적화할 수 있다.
도 5f를 참조하면, 채널구조(149)의 제2 단부(149E2)를 감싸는 도프트반도체막(171)을 게이트 적층체(159)의 일면 상에 형성할 수 있다. 도프트반도체막(171)은 더미 적층체(119)의 일면 상으로 연장될 수 있다. 도프트반도체막(171)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다. 도프트반도체막(171)은 실리콘을 포함할 수 있다.
본 발명의 실시 예에 따르면, 도프트반도체막(171)은 채널막(141)의 상단 중심영역을 채울 수 있고, 채널막(141)의 측벽에 마주하는 정션 오버랩 영역을 정의할 수 있다. 정션 오버랩 영역은 게이트 적층체(159)의 형성공정 완료 후 정의된다. 게이트 적층체(159)는 고온에서 형성될 수 있다. 본 발명의 실시 예에 따르면, 게이트 적층체(159) 형성 공정 동안 발생되는 고온이 정션 오버랩 영역에 영향을 주지 않으므로, 정션 오버랩 영역을 균일하게 형성할 수 있다.
본 발명의 실시 예에 따르면, 정션 오버랩 영역은 고온의 제한 및 도펀트 주입 공정의 제한으로부터 벗어날 수 있다. 이에 따라, 정션 오버랩 영역의 분포 범위를 설계에 따른 타겟 범위로 제어하기 용이하므로, 소거동작을 위한 GIDL(gate induced drain leakage) 전류를 용이하게 제어할 수 있다. GIDL 전류는 소거 동작 동안, 도 3a를 참조하여 상술한 제1 소스 셀렉트 라인(SSL1) 측에서 발생될 수 있다.
이어서, 도프트반도체막(171) 상에 제2 개구부(179)를 포함하는 제2 마스크 패턴(177)을 형성할 수 있다. 제2 마스크 패턴(177)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 이 후, 제2 마스크 패턴(177)의 제2 개구부(179)를 통해 도프트반도체막(171), 제1 물질막들(111) 및 제2 물질막들(113)을 식각할 수 있다. 이로써, 더미 적층체(119)에 중첩된 도프트반도체막(171)을 관통하고, 더미 적층체(119)의 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 콘택홀(175)을 형성할 수 있다. 콘택홀(175)은 제1 기판(101)의 제2 희생영역(Rb)에 중첩되고, 제1 기판(101)의 제2 희생영역(Rb)을 개구할 수 있다.
도 5g를 참조하면, 도 5f에 도시된 제2 마스크 패턴(177)을 제거한 후, 금속막(181)을 형성할 수 있다. 금속막(181)은 도 5f에 도시된 콘택홀(175)을 채우고, 더미 적층체(119) 및 게이트 적층체(159)에 중첩된 도프트반도체막(171) 상으로 연장될 수 있다. 금속막(181)은 저저항 금속을 포함할 수 있으며, 예를 들어 텅스텐을 포함할 수 있다.
금속막(181)을 형성하기 전, 도 5f에 도시된 콘택홀(175)의 표면 및 도프트반도체막(171)의 표면을 따라 베리어막을 더 형성할 수 있다. 베리어막은 금속 확산을 방지하기 위한 물질을 포함할 수 있다. 예를 들어, 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
이어서, 금속막(181) 상에 제3 개구부(189)를 포함하는 제3 마스크 패턴(187)을 형성할 수 있다.
도 5h를 참조하면, 도 5g에 도시된 제3 마스크 패턴(187)을 식각 베리어로 이용하여, 도 5g에 도시된 제3 개구부(189)를 통해 금속막(181) 및 도프트반도체막(171)을 식각할 수 있다. 이로써, 금속막(181)의 일부가 제거되어, 금속막(181)이 제1 금속패턴(181A) 및 제2 금속패턴(181B)으로 분리될 수 있다. 또한, 도프트반도체막(171)의 일부가 제거되어, 도프트반도체막(171)이 제1 도프트반도체패턴(171A) 및 제2 도프트반도체패턴(171B)으로 분리될 수 있다.
제1 금속패턴(181A) 및 제1 도프트반도체패턴(171A)은 게이트 적층체(159)에 중첩된 공통소스라인(185A)을 구성할 수 있다. 제2 금속패턴(181B) 및 제2 도프트반도체패턴(171B)은 수직콘택플러그(185B)를 구성할 수 있다. 본 발명의 실시 예에 따르면, 더미 적층체(119)를 관통하는 수직콘택플러그(185B)를 공통소스라인(185A) 형성공정을 이용하여 형성할 수 있으므로 반도체 메모리 장치의 제조공정을 단순화할 수 있다.
도 5i를 참조하면, 수직콘택플러그(185B) 및 공통소스라인(185A)을 덮는 셀 측 절연구조(191) 및 셀 측 절연구조(191) 내부에 매립된 제1 연결구조들(197)을 형성할 수 있다. 셀 측 절연구조(191)는 단일층의 절연막으로 형성되거나, 2이상의 다층의 절연막들로 형성될 수 있다. 제1 연결구조들(197)은 다수의 도전패턴들(193, 195)을 포함할 수 있다. 제1 연결구조들(197) 각각은 셀 측 절연구조(191) 외부로 노출된 제1 본딩금속(195)을 포함할 수 있다. 제1 연결구조들(197)은 수직콘택플러그(185B)와 공통소스라인(185A)에 각각 연결될 수 있다.
도 6은 도 4에 도시된 S1B 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 6을 참조하면, S1B 단계는 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제2 기판(201) 상에 로직회로를 구성하는 다수의 트랜지스터들(251)을 형성하는 단계를 포함할 수 있다. 트랜지스터들(251) 각각은 소자 분리막(isolation layer; 203)에 의해 구획된 제2 기판(201)의 활성영역에 형성될 수 있다. 트랜지스터들(251) 각각은 그에 대응하는 활성영역 상에 적층된 게이트 절연막(215) 및 게이트 전극(217)을 포함할 수 있다. 트랜지스터들(251) 각각은 그에 대응하는 게이트 전극(215) 양측의 활성영역 내에 형성된 정션들(205)을 포함할 수 있다. 정션들(205)은 그에 대응하는 트랜지스터를 구현하기 위한 도전형 도펀트를 포함할 수 있다. 예를 들어, 정션들(205)은 n형 도펀트 또는 p형 도펀트를 포함할 수 있다.
제2 기판(201)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
제1 영역(R1)에 형성된 트랜지스터(251)는 도 2에 도시된 소스라인 구동 회로(SD)에 포함될 수 있고, 제2 영역(R2)에 형성된 트랜지스터(251)는 도 2에 도시된 페이지 버퍼 회로(PB)에 포함될 수 있다.
S1B 단계는 로직회로를 구성하는 트랜지스터들(251)을 덮는 주변회로측 절연구조(220, 230) 및 주변회로측 절연구조들(220, 230)을 관통하는 제2 연결구조들(253)을 형성하는 단계를 포함할 수 있다.
주변회로측 절연구조는 트랜지스터들(251)을 덮는 제1 절연구조(220) 및 제1 절연구조(220) 상에 적층된 제2 절연구조(230)를 포함할 수 있다. 제1 절연구조(220)는 단일층의 절연막으로 형성되거나, 2이상의 다층의 절연막들로 형성될 수 있다.
제2 연결구조들(253) 각각은 제1 절연구조(220)를 관통하는 다수의 도전성패턴들(221, 223, 225, 227) 및 다수의 도전성패턴들(221, 223, 225, 227)에 연결되고 제2 절연구조(230)를 관통하는 제2 본딩금속(231)을 포함할 수 있다. 다수의 도전성패턴들(221, 223, 225, 227)은 그에 대응하는 트랜지스터(251)에 연결될 수 있다.
도 7은 도 4에 도시된 S3 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 7을 참조하면, S3 단계는 제1 기판(101) 상의 제1 본딩금속(195)과 제2 기판(201) 상의 제2 본딩금속(231)이 서로 접촉될 수 있도록 제1 기판(101)과 제2 기판(201)을 정렬하는 단계를 포함할 수 있다. 이 때, 제1 기판(101)의 제1 희생영역(Ra)이 제2 기판(201)의 제1 영역(R1)에 마주하고, 제1 기판(101)의 제2 희생영역(Rb)이 제2 기판(201)의 제2 영역(R2)에 마주하도록 제1 기판(101)과 제2 기판(201)을 정렬할 수 있다. 제1 본딩금속(195) 및 제2 본딩금속(231)은 다양한 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
이 후, S3 단계는 제1 본딩금속(195)과 제2 본딩금속(231)을 서로 접착시키는 단계를 포함할 수 있다. 이를 위해, 제1 본딩금속(195)과 제2 본딩금속(231)에 열을 가한 후, 제1 본딩금속(195)과 제2 본딩금속(231)을 경화시킬 수 있다. 본 발명은 이에 제한되지 않으며, 제1 본딩금속(195)과 제2 본딩금속(231)을 연결하기 위한 다양한 공정들을 도입할 수 있다.
도 8a 및 도 8b는 도 4에 도시된 S5 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 8a를 참조하면, S5단계에서 도 7에 도시된 제1 기판(101)을 제거할 수 있다. 제1 기판(101)의 제거시, 메모리막(139)이 식각 정지막 역할을 할 수 있다. 이에 따라, 채널구조(149)의 제1 단부(149E1)가 메모리막(139)에 의해 보호될 수 있다. 제1 기판(101)의 제거를 통해, 제2 금속패턴(181B)의 단부가 노출될 수 있다.
도 8b를 참조하면, 게이트 적층체(159)로부터 돌출된 채널구조(149)의 제1 단부(도 8a에 도시된 149E1)에 도전형 도펀트(190)를 주입할 수 있다. 도전형 도펀트(190)는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트(190)는 카운터 도핑을 위한 p형 도펀트를 포함할 수 있다.
도전형 도펀트(190)는 블로킹 절연막(131), 데이터 저장막(133) 또는 터널 절연막(135) 중 적어도 하나에 의해 채널막(141)의 단부가 덮인 상태에서 주입될 수 있다. 일 실시 예로서, 도전형 도펀트(190)를 주입하기 전, 채널막(141)의 단부를 덮는 블로킹 절연막(131)의 일부 및 데이터 저장막(133)의 일부를 제거하여 터널 절연막(135)을 노출시킬 수 있다. 이 후, 터널 절연막(135)에 의해 채널막(141)의 단부가 덮인 상태에서 도전형 도펀트(190)가 주입될 수 있다.
도 9a 및 도 9b는 도 4에 도시된 S7 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 9a를 참조하면, S7단계는 메모리막(139) 및 제2 금속패턴(181B)을 덮도록 게이트 적층체(159) 및 더미 적층체(119) 상에 제1 절연막(331)을 형성하는 단계 및 제1 절연막(331)을 관통하는 제1 콘택플러그(335A) 및 제2 콘택플러그(335B)를 형성하는 단계를 포함할 수 있다.
제1 콘택플러그(335A)는 제1 절연막(331) 및 메모리막(139)을 관통하여 채널구조(149)의 제1 단부(149E1)에 직접 접촉될 수 있다. 제2 콘택플러그(335B)는 제1 절연막(331)을 관통하여 더미 적층체(119)를 관통하는 제2 금속패턴(181B)의 단부에 직접 접촉될 수 있다.
도 9b를 참조하면, S7 단계는 제1 콘택플러그(335A) 및 제2 콘택 플러그(335B)에 연결된 비트라인(343)을 형성하는 단계를 포함할 수 있다.
비트라인(343)은 제1 콘택플러그(335A)를 경유하여 채널막(141) 연결되고, 제2 콘택플러그(335B)를 경유하여 수직콘택플러그(185B)에 연결될 수 있다. 채널막(141)은 제1 콘택플러그(335A), 비트라인(343), 제2 콘택플러그(335B), 수직콘택플러그(185B), 제1 연결구조(197), 및 제2 연결구조(253)를 경유하여 페이지 버퍼 회로에 포함된 트랜지스터의 정션(205)에 연결될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 1, 도 2, 도 3a 및 도 3b에 도시된 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 메모리 장치는 공통소스라인, 상기 공통소스라인으로부터 수직방향으로 연장된 채널구조, 채널구조를 감싸는 게이트 적층체, 및 게이트 적층체 상에 배치되고 채널구조에 연결된 비트라인을 포함할 수 있다. 일 실시 예로서, 채널구조는 공통소스라인을 향하는 개방형 단부와, 비트라인을 향하는 폐쇄형 단부를 갖는 중공형 채널막을 포함할 수 있다. 다른 실시 예로서, 채널구조는 공통소스라인으로부터 비트라인을 향할수록 좁아지는 테이퍼 형상을 갖는 홀 내부에 배치될 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
CSL, 185A: 공통소스라인 CH, 149: 채널구조
ILD: 층간 절연막 CP1 내지 CPn: 도전패턴
GST, 159: 게이트 적층체 61, 343: 비트라인
CL, 141: 채널막 E1: 패쇄형 단부
E2: 개방형 단부 149E1: 제1 단부
149E2: 제2 단부 CO, 143: 코어절연막
ML, 139: 메모리막
DS1, DS2, 171A, 171B: 도프트반도체패턴
51A, 335A: 제1 콘택플러그 171: 도프트반도체막
MT1, MT2, 181A, 181B: 금속패턴 181: 금속막
DST1, DST2, 119: 더미적층체 VCT, 185B: 수직콘택플러그
H1, 115: 채널홀 H2, 175: 콘택홀
TR, 251: 로직회로의 트랜지스터 10, 101, 201: 기판
20, 30, 40, 191, 220, 230: 절연구조
C1, C2, 197, 253: 도전성연결구조 43, 31, 195, 231: 본딩금속
50, 150, 161, 331: 절연막 R1: 제1 영역
R2: 제2 영역 Ra: 제1 희생영역
Rb: 제2 희생영역 111: 제1 물질막
113: 제2 물질막 157: 제3 물질막
SI1, SI2, 151: 슬릿

Claims (30)

  1. 공통소스라인;
    상기 공통소스라인으로부터 수직방향으로 연장된 채널구조;
    상기 공통소스라인 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고, 상기 채널구조를 감싸는 게이트 적층체; 및
    상기 게이트 적층체 상에 배치되고, 상기 채널구조에 연결된 비트라인을 포함하고,
    상기 채널구조는,
    상기 비트라인을 향하는 폐쇄형 단부와 상기 공통소스라인을 향하는 개방형 단부를 갖는 중공형의 채널막; 및
    상기 채널막의 중심영역을 채우는 코어절연막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 채널막과 상기 비트라인 사이에 배치되고, 상기 채널막의 상기 폐쇄형 단부를 감싸는 비트콘택플러그를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 채널막의 상기 폐쇄형 단부는 상기 게이트 적층체로부터 상기 비트라인을 향하여 돌출된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 공통소스라인은,
    상기 채널막의 상기 개방형 단부의 측벽을 감싸고, 상기 채널막의 상기 중심영역 내부로 연장되고, 도전형 도펀트를 포함하는 도프트반도체패턴을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 공통소스라인은,
    상기 도프트반도체패턴의 표면 상에 형성되고, 상기 도프트반도체패턴을 경유하여 상기 채널구조에 연결된 금속패턴을 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 채널구조의 측벽을 따라 연장된 메모리막을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 채널막의 상기 개방형 단부는 상기 메모리막보다 상기 공통소스라인을 향하여 돌출되고, 상기 공통소스라인 내부에 매립된 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 게이트 적층체에 나란한 더미 적층체; 및
    상기 더미 적층체를 관통하는 수직콘택플러그를 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 수직콘택플러그는,
    상기 더미 적층체 내부로부터 상기 더미 적층체의 바닥면 상으로 연장된 금속패턴; 및
    상기 금속패턴 및 상기 더미 적층체의 상기 바닥면 사이에 배치된 도프트반도체패턴을 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 게이트 적층체에 중첩된 소스라인 구동 회로 및 상기 더미 적층체에 중첩된 페이지 버퍼 회로를 포함하는 기판;
    상기 기판과 상기 공통소스라인 사이로부터 상기 기판과 상기 수직콘택플러그 사이로 연장된 절연구조; 및
    상기 공통소스라인을 상기 소스라인 구동 회로에 연결하고, 상기 수직콘택플러그를 상기 페이지 버퍼 회로에 연결하도록, 상기 절연구조를 관통하는 도전성연결구조들을 더 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 비트라인은 상기 수직콘택플러그에 연결되도록 상기 더미 적층체 상으로 연장된 반도체 메모리 장치.
  12. 공통소스라인;
    상기 공통소스라인으로부터 수직방향으로 이격된 비트라인;
    상기 공통소스라인과 상기 비트라인 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 공통소스라인으로부터 상기 비트라인에 가까워질수록 좁아지는 테이퍼 형상을 갖는 홀(tapered hole);
    상기 홀 표면 상에 형성된 메모리막; 및
    상기 메모리막 상에 배치되고, 상기 공통소스라인과 상기 비트라인에 접속된 채널구조를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 채널구조는,
    상기 홀의 중심영역을 채우는 코어절연막; 및
    상기 코어절연막과 상기 메모리막 사이로부터 상기 비트라인을 향하는 상기 코어절연막의 일면 상으로 연장된 채널막을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 채널막은,
    상기 게이트 적층체로부터 상기 비트라인을 향하여 돌출된 제1 단부; 및
    상기 메모리막 보다 상기 공통소스라인을 향하여 돌출되고, 상기 공통소스라인 내부에 매립된 제2 단부를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 채널구조와 상기 비트라인 사이에 배치된 비트콘택플러그를 더 포함하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 공통소스라인은,
    상기 게이트 적층체에 중첩되고, 도전형 도펀트를 포함하는 도프트반도체패턴; 및
    상기 도프트반도체패턴의 표면 상에 형성되고, 상기 도프트반도체패턴을 경유하여 상기 채널구조에 연결된 금속패턴을 포함하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 게이트 적층체에 나란한 더미 적층체;
    상기 더미 적층체를 관통하고, 상기 공통소스라인과 동일한 물질막으로 형성된 수직콘택플러그를 더 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 수직콘택플러그는,
    상기 더미 적층체 내부로부터 상기 더미 적층체의 바닥면 상으로 연장된 금속패턴; 및
    상기 금속패턴 및 상기 더미 적층체의 상기 바닥면 사이에 배치된 도프트반도체패턴을 포함하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 게이트 적층체에 중첩된 소스라인 구동회로 및 상기 더미 적층체에 중첩된 페이지 버퍼 회로를 갖는 기판;
    상기 기판과 상기 공통소스라인 사이로부터 상기 기판과 상기 수직콘택플러그 사이로 연장된 절연구조; 및
    상기 소스라인 구동회로를 상기 공통소스라인에 연결하고, 상기 페이지 버퍼회로를 상기 수직콘택플러그를 연결하도록, 상기 절연구조를 관통하는 도전성연결구조들을 더 포함하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 비트라인은 상기 수직콘택플러그에 연결되도록 상기 더미 적층체 상으로 연장된 반도체 메모리 장치.
  21. 제1 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체와 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 제1 단부를 갖는 채널구조를 포함하는 예비 메모리 셀 어레이를 형성하는 단계;
    상기 채널구조의 제2 단부에 접촉된 공통소스라인을 상기 게이트 적층체의 일면 상에 형성하는 단계;
    상기 제1 기판을 제거하는 단계; 및
    상기 채널구조의 상기 제1 단부에 연결된 비트라인을 상기 게이트 적층체의 상기 일면에 상반된 상기 게이트 적층체의 타면 상에 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 기판을 제거하기 전,
    상기 공통소스라인 상에 제1 도전성 연결구조를 형성하는 단계;
    제2 기판 상에 로직회로를 형성하는 단계;
    상기 로직회로에 연결된 제2 도전성 연결구조를 상기 제2 기판 상에 형성하는 단계; 및
    상기 제1 도전성 연결구조 및 상기 제2 도전성 연결구조가 서로 연결되도록 상기 제1 도전성 연결구조의 제1 본딩금속과 상기 제2 도전형 연결구조의 제2 본딩금속을 서로 접착시키는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 예비 메모리 셀 어레이를 형성하는 단계는
    상기 제1 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 기판 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 메모리막을 형성하는 단계;
    상기 메모리막의 표면 상에 채널막을 형성하는 단계; 및
    상기 채널홀의 중심영역을 코어절연막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 예비 메모리 셀 어레이를 형성하는 단계는,
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제2 물질막들을 제3 물질막으로 교체하는 단계를 더 포함하고,
    상기 제1 물질막들은 상기 층간 절연막들이고,
    상기 제3 물질막들은 상기 도전패턴들이고,
    상기 제2 물질막들은 상기 층간 절연막들과 다른 식각률을 갖는 희생막들인 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 기판은 제1 희생영역 및 제2 희생영역을 포함하고,
    상기 제2 물질막들을 상기 제3 물질막으로 교체하는 단계는,
    상기 제1 기판의 상기 제1 희생영역 상에 배치된 상기 제2 물질막들의 일부들이 상기 채널막을 감싸도록 상기 제3 물질막들로 교체되고, 상기 제1 기판의 상기 제2 희생영역 상에 배치된 상기 제2 물질막들의 다른 일부들은 더미 적층체로서 잔류되도록 실시되는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 더미 적층체의 상기 제2 물질막들 및 상기 제1 물질막들을 관통하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부를 채우는 도전성 수직콘택플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 도전성 수직콘택플러그를 형성하는 단계는 상기 공통소스라인을 형성하는 단계를 이용하는 반도체 메모리 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 도전성 수직콘택플러그의 단부는 상기 제1 기판을 제거함으로써 노출되고,
    상기 비트라인은 상기 도전성 수직콘택플러그의 상기 단부에 연결되도록 연장된 반도체 메모리 장치의 제조방법.
  29. 제 23 항에 있어서,
    상기 공통소스라인을 형성하는 단계는,
    상기 채널구조의 상기 제2 단부가 노출되도록 상기 메모리막의 일부 및 상기 코어절연막의 일부를 제거하는 단계;
    상기 채널구조의 상기 제2 단부를 감싸고, 도전형 도펀트를 포함하는 도프트반도체막을 상기 게이트 적층체 상에 형성하는 단계; 및
    상기 도프트반도체막 상에 금속막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 23 항에 있어서,
    상기 채널구조의 상기 제1 단부에 도전형 도펀트를 주입하는 단계;
    상기 채널구조의 상기 제1 단부를 덮는 절연막을 형성하는 단계; 및
    상기 절연막 및 상기 메모리막을 관통하여 상기 채널구조의 상기 제1 단부에 접촉된 비트콘택플러그를 형성하는 단계를 더 포함하고,
    상기 비트라인은 상기 비트콘택플러그에 연결된 반도체 메모리 장치의 제조방법.
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