KR20220151533A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는 제1 층간 절연막, 상기 제1 층간 절연막 아래에 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들을 포함하는 적층체; 상기 적층체를 관통하는 홀; 상기 홀 내부에 배치된 코어 절연패턴, 메모리 패턴 및 채널패턴; 및 제1 층간 절연막 상에 배치되고, 홀 내부로 연장된 도프트 반도체막을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들이 3차원으로 배열됨에 따라, 복수의 메모리 셀들에 의해 점유되는 기판의 면적이 감소될 수 있으므로, 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 기판 상에 적층되는 메모리 셀의 개수를 증가시킴으로써 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다. 기판 상에 적층되는 메모리 셀의 개수가 증가됨에 따라, 3차원 반도체 메모리 장치의 동작 신뢰성이 열화될 수 있다.
본 발명의 실시 예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 층간 절연막 아래에 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들; 상기 제1 층간 절연막 상의 도프트 반도체막; 상기 도프트 반도체막과 상기 제1 층간 절연막 사이의 스페이서 패턴; 상기 스페이서 패턴, 상기 제1 층간 절연막, 상기 복수의 제2 층간 절연막들 및 상기 복수의 도전패턴들을 관통하는 홀; 상기 홀의 측벽 상에 형성된 메모리 패턴; 상기 홀의 중심영역에 형성된 코어 절연패턴; 및 상기 코어 절연패턴과 상기 메모리 패턴 사이의 채널패턴을 포함할 수 있고, 상기 도프트 반도체막은 상기 홀 내부로 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향을 향하는 제1 면과 상기 제1 방향과 상반된 제2 방향을 향하는 제2 면을 갖는 제1 층간 절연막과, 상기 제1 층간 절연막의 상기 제2 면 상에 상기 제2 방향으로 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들을 포함하는 적층체; 상기 적층체를 관통하는 코어 절연패턴; 상기 코어 절연패턴과 상기 적층체 사이에 배치된 채널패턴; 상기 채널패턴과 상기 적층체 사이에 배치된 메모리 패턴; 및 상기 제1 층간 절연막의 상기 제1 면 상에 배치되고, 상기 채널패턴에 연결되도록 상기 메모리 패턴과 상기 코어 절연패턴 사이로 연장된 도프트 반도체막을 포함할 수 있고, 상기 도프트 반도체막은 상기 채널패턴과 상기 도프트 반도체막 사이의 경계면으로부터 상기 메모리 패턴과 상기 코어 절연패턴 사이로 성장된 결정립을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 기저구조 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 교대로 적층된 복수의 도전패턴들 및 복수의 제2 층간 절연막들, 상기 복수의 도전패턴들, 상기 복수의 제2 층간 절연막들 및 상기 제1 층간 절연막을 관통하고 상기 기저구조 내부로 연장된 홀의 표면 상의 메모리막, 상기 홀의 중심영역에 배치된 코어 절연막, 및 상기 메모리막과 상기 코어 절연막 사이의 채널막을 포함하는 예비 메모리 셀 어레이 구조를 형성하는 단계; 상기 코어 절연막이 노출되도록 상기 기저구조의 배면으로부터 상기 예비 메모리 셀 어레이 구조의 일부를 제거하는 단계; 및 상기 기저구조의 잔류부에 의해 정의된 스페이서 패턴 상에 도프트 반도체막을 형성하는 단계를 포함할 수 있고, 상기 도프트 반도체막은 상기 채널막에 접촉되고, 상기 스페이서 패턴의 측벽에 중첩될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 반도체막 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 교대로 적층된 복수의 도전패턴들 및 복수의 제2 층간 절연막들, 상기 복수의 도전패턴들, 상기 복수의 제2 층간 절연막들 및 상기 제1 층간 절연막을 관통하고 상기 반도체막 내부로 연장된 홀의 표면 상의 메모리막, 상기 홀의 중심영역에 배치된 코어 절연막, 및 상기 메모리막과 상기 코어 절연막 사이의 채널막을 포함하는 예비 메모리 셀 어레이 구조를 형성하는 단계; 상기 메모리막이 노출되도록 상기 반도체막의 배면으로부터 상기 반도체막의 일부를 제거하는 단계; 상기 메모리막의 일부를 제거함으로써, 상기 반도체막과 상기 채널막 사이에 제1 리세스부를 정의하는 단계; 상기 반도체막과 상기 채널막에 불순물을 주입하는 단계; 및 상기 반도체막과 상기 채널막의 일부를 용융시킴으로써, 용융된 반도체 물질로 상기 제1 리세스부를 채우는 단계를 포함할 수 있다.
본 기술의 실시 예에 따르면, 도프트 반도체막과 게이트 적층체의 도전패턴 사이의 이격거리를 확보함으로써, 누설전류를 줄일 수 있다. 이로써, 반도체 메모리 장치의 동작 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 단면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 5a 내지 도 5e는 본 발명의 실시 예들에 따른 메모리 셀 어레이를 나타내는 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀 어레이를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 8a 내지 도 8d는 도 7에 도시된 ST11 단계를 나타내는 단면도들이다.
도 9는 도 7에 도시된 ST13 단계 및 ST15 단계를 설명하기 위한 단면도이다.
도 10은 도 7에 도시된 ST21 단계, ST23단계, ST25 단계 및 ST31단계를 설명하기 위한 단면도이다.
도 11a 내지 도 11c는 도 10에 도시된 AR2 영역에 대한 확대 단면도들이며, 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다.
도 12a 및 도 12b는 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다.
도 16은 예비 도프트 반도체막을 증착하는 단계를 설명하기 위한 단면도이다.
도 17a 내지 도 17e는 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다.
도 18a 내지 도 18d는 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다.
도 19는 금속막을 형성하는 단계를 설명하기 위한 단면도이다.
도 20a 내지 도 20c는 도 7에 도시된 ST33 단계 및 ST35단계를 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 복수의 비트라인들(BL), 공통소스패턴(CSL) 및 메모리 블록(10)을 포함할 수 있다.
복수의 비트라인들(BL)은 서로 이격되며, 서로 나란하게 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 X축 방향으로 서로 이격될 수 있고, Y축 방향으로 연장될 수 있다. 본 발명은 이에 제한되지 않는다.
공통소스패턴(CSL)은 메모리 블록(10)을 사이에 두고 복수의 비트라인들(BL)에 중첩될 수 있다. 공통소스패턴(CSL)은 XY평면에서 확장된 수평패턴을 포함할 수 있다.
메모리 블록(10)은 복수의 비트라인들(BL)과 공통소스패턴(CSL) 사이에 배치될 수 있다. 메모리 블록(10)은 복수의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링은 셀 플러그의 채널패턴을 통해 그에 대응하는 비트라인(BL)뿐 아니라 공통소스패턴(CSL)에 접속될 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이(MCA)를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 비트라인들(BL)에 각각 접속된 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다. 복수의 메모리 셀 스트링들(CS)은 공통소스패턴(CSL)에 병렬로 접속될 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다.
복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스패턴(CSL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
복수의 메모리 셀들(MC)은 복수의 워드라인들(WL)에 각각 연결될 수 있다. 복수의 메모리 셀들(MC)의 동작은 복수의 워드라인들(WL)에 인가되는 게이트 신호들에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 서로 이격되어 적층된 도전패턴들에 의해 구현될 수 있다.
도 3a 및 도 3b는 도 1에 도시된 메모리 셀 어레이(MCA)에 대한 일 실시 예를 나타내는 단면도들이다. 보다 구체적으로, 도 3a는 복수의 비트라인들(BL)에 교차되는 방향을 따라 절취한 메모리 셀 어레이(MCA)에 대한 단면도이고, 도 3b는 도 3a에 도시된 AR1 영역에 대한 확대 단면도이다.
도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(MCA)는 도프트 반도체막(185A), 스페이서 패턴(101A), 제1 층간 절연막(105A), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 셀 플러그(CPL) 및 비트라인(BL)을 포함할 수 있다.
복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 제1 층간 절연막(105A) 아래에 교대로 배치될 수 있다. 보다 구체적으로, 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 제1 층간 절연막(105A)과 비트라인(BL) 사이에 배치될 수 있고, Z축 방향으로 한층씩 교대로 배치될 수 있다.
제1 층간 절연막(105A)과 각각의 제2 층간 절연막(109)은 서로 동일한 절연물을 포함할 수 있다. 일 실시 예로서, 제1 층간 절연막(105A)과 제2 층간 절연막(109)은 실리콘 산화물을 포함할 수 있다.
복수의 도전패턴들(107)은 제1 층간 절연막(105A)에 의해 스페이서 패턴(101A)으로부터 이격될 수 있다. 복수의 도전패턴들(107)은 복수의 제2 층간 절연막들(109)에 의해 서로 절연될 수 있다. 복수의 도전패턴들(107) 중 도프트 반도체막(185A)에 인접한 적어도 하나의 도전패턴은 도 2를 참조하여 설명한 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 복수의 도전패턴들(107)중 비트라인(BL)에 인접한 적어도 하나의 도전패턴은 도 2를 참조하여 설명한 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 복수의 도전패턴들(107) 중, 소스 셀렉트 라인(SSL)으로 이용되는 도전패턴과 드레인 셀렉트 라인(DSL)으로 이용되는 도전패턴 사이에 배치된 도전패턴은 도 2를 참조하여 설명한 워드라인(WL)으로 이용될 수 있다.
스페이서 패턴(101A)은 제1 층간 절연막(105A) 상에 배치될 수 있다. 스페이서 패턴(101A)은 반도체막을 포함할 수 있다. 일 실시 예로서, 반도체막은 단결정 실리콘을 포함할 수 있다.
스페이서 패턴(101A), 제1 층간 절연막(105A), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 홀(120)에 의해 관통될 수 있다. 셀 플러그(CPL)는 홀(120) 내부에 배치될 수 있다.
메모리 셀 어레이(MCA)는 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)의 적층체와 비트라인(BL) 사이에 배치된 제1 절연막(131)을 포함할 수 있다. 셀 플러그(CPL)는 제1 절연막(131) 내부로 연장될 수 있다.
셀 플러그(CPL)는 메모리 패턴(121A), 채널패턴(123A), 코어 절연패턴(125A) 및 캡핑패턴(127)을 포함할 수 있다.
메모리 패턴(121A)은 홀(120)의 측벽을 따라 연장될 수 있다. 도 3b에 도시된 바와 같이, 메모리 패턴(121A)은 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 블로킹 절연막(BI)은 금속 산화막, 실리콘 산화막 등을 포함할 수 있다. 데이터 저장막(DS)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 구성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 데이터 저장막(DS)은 나노닷 등을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
코어 절연패턴(125A) 및 캡핑패턴(127)은 홀(120)의 중심영역에 배치될 수 있다. 캡핑패턴(127)은 코어 절연패턴(125A)과 비트라인(BL) 사이에 배치될 수 있다. 캡핑패턴(127)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑패턴(127)은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다.
채널패턴(123A)은 코어 절연패턴(125A)과 메모리 패턴(121A) 사이에 배치될 수 있다. 채널패턴(123A)은 코어 절연패턴(125A)에 비해 Z축 방향으로 돌출될 수 있다. 채널패턴(123A)은 캡핑패턴(127)의 측벽을 감싸도록, 코어 절연패턴(125A)에 비해 비트라인(BL)을 향해 돌출된 부분을 포함할 수 있다. 채널패턴(123A)은 반도체막을 포함할 수 있다. 채널패턴(123A)은 채널영역(A1), 드레인 정션영역(A2) 및 소스 정션영역(A3)을 포함할 수 있다. 채널패턴(123A)의 채널영역(A1)은 드레인 정션영역(A2) 및 소스 정션영역(A3) 사이에 배치될 수 있다.
채널영역(A1)을 구성하는 반도체막의 일부는 실질적으로 진성상태(instrinsic)일 수 있다. 드레인 정션영역(A2) 및 소스 정션영역(A3)을 구성하는 반도체막의 일부는 도전형의 불순물을 포함할 수 있다. 채널패턴(123A)의 드레인 정션영역(A2)은 캡핑패턴(127)에 접촉될 수 있다. 채널패턴(123A)의 소스 정션영역(A3)은 도프트 반도체막(185A)에 접촉될 수 있다. 드레인 정션영역(A2) 및 소스 정션영역(A3) 각각은 도프트 반도체막(185A) 및 캡핑패턴(127)에 비해 채널영역(A1)을 향해 확장될 수 있다. 채널패턴(123A)의 드레인 정션영역(A2)은 캡핑패턴(127)과 동일한 도전형의 불순물을 포함할 수 있다. 채널패턴(123A)의 소스 정션영역(A3)은 도프트 반도체막(185A)과 동일한 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 드레인 정션영역(A2) 및 소스 정션영역(A3)은 n형 불순물을 포함할 수 있다.
도프트 반도체막(185A)은 도 1 및 도 2에 도시된 공통소스패턴(CSL)으로 이용될 수 있다. 도프트 반도체막(185A)은 스페이서 패턴(101A)을 사이에 두고 제1 층간 절연막(105A) 상에 배치될 수 있다. 즉, 스페이서 패턴(101A)은 도프트 반도체막(185A)과 제1 층간 절연막(105A) 사이에 개재될 수 있다. 도프트 반도체막(185A)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(185A)은 n형 불순물을 포함할 수 있다.
도프트 반도체막(185A)은 스페이서 패턴(101A)의 측벽에 중첩되도록 홀(120) 내부로 연장될 수 있다. 보다 구체적으로 도프트 반도체막(185A)은 수평패턴(185HP), 코어패턴(185CP) 및 측벽패턴(185SP)을 포함할 수 있다. 도프트 반도체막(185A)의 수평패턴(185HP)은 스페이서 패턴(101A) 상에 배치될 수 있으며, 도 1에 도시된 공통소스패턴(CSL)과 같이 XY평면으로 확장될 수 있다. 도프트 반도체막(185A)의 코어패턴(185CP)은 수평패턴(185HP)으로부터 코어 절연패턴(125A)을 향해 홀(120) 내부로 돌출될 수 있다. 도프트 반도체막(185A)의 측벽패턴(185SP)은 수평패턴(185HP)으로부터 메모리 패턴(121A)을 향해 홀(120)의 측벽을 따라 연장될 수 있다. 즉, 도프트 반도체막(185A)의 측벽패턴(185SP)은 채널패턴(123A)과 스페이서 패턴(101A) 사이에 개재될 수 있다. 이에 따라, 채널패턴(123A)은 도프트 반도체막(185A)의 코어패턴(185CP)과 측벽패턴(185SP) 사이에 개재될 수 있다.
메모리 셀 어레이(MCA)는 제1 절연막(131)과 비트라인(BL) 사이에 배치된 적어도 하나의 절연막을 더 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(MCA)는 제1 절연막(131)과 비트라인(BL) 사이의 제2 절연막(135) 및 제2 절연막(135)과 비트라인(BL) 사이의 제3 절연막(139)을 포함할 수 있다. 비트라인(BL)은 제3 절연막(139)에 중첩된 제4 절연막(143)을 관통할 수 있다. 비트라인(BL)은 비트라인-채널간 연결구조(BCC)를 경유하여 셀 플러그(CPL)의 캡핑패턴(127)에 접속될 수 있다. 비트라인-채널간 연결구조(BCC)는 다양한 구조의 도전패턴들을 포함할 수 있다. 일 실시 예로서, 비트라인-채널간 연결구조(BCC)는 캡핑패턴(127)으로부터 제1 절연막(131)을 관통하도록 연장된 제1 도전성 플러그(133), 제1 도전성 플러그(133)로부터 제2 절연막(135)을 관통하도록 연장된 도전성 패드(137) 및 도전성 패드(137)로부터 제3 절연막(139)을 관통하도록 연장된 제2 도전성 플러그(141)를 포함할 수 있다.
도 3b를 참조하면, 메모리 패턴(121A)과 도프트 반도체막(185A)의 측벽패턴(185SP) 사이의 계면(BS1)은 소스 셀렉트 라인(SSL)으로부터 이격될 수 있다. 보다 구체적으로, 계면(BS1)은 소스 셀렉트 라인(SSL)이 배치된 레벨보다 상위의 레벨에 배치될 수 있다. 이러한 계면(BS1)의 레벨은 반도체 메모리 장치를 제조하는 과정에서 스페이서 패턴(101A)에 의해 용이하게 제어될 수 있다. 본 발명의 실시 예에 따르면, 스페이서 패턴(101A)을 통해 계면(BS1)과 소스 셀렉트 라인(SSL) 사이의 거리가 확보될 수 있으므로, 소스 셀렉트 라인(SSL)과 도프트 반도체막(185A)이 접촉되는 불량이 개선될 수 있다.
상술한 계면(BS1)과 소스 셀렉트 라인(SSL) 사이의 거리를 증가시키기 위해, 제1 층간 절연막(105A)의 두께(D1A)를 제2 층간 절연막(109)의 두께(D2)보다 크게 제어할 수 있다. 스페이서 패턴(101A)의 두께(D3A)는 다양할 수 있다. 일 실시 예로서, 스페이서 패턴(101A)의 두께(D3A)는 제1 층간 절연막(105A)의 두께(D1A)보다 작을 수 있다.
소스 셀렉트 라인(SSL)에 접속된 소스 셀렉트 트랜지스터의 턴-온 전류는 도프트 반도체막(185A)과 소스 셀렉트 라인(SSL)의 거리를 좁힐수록 증가될 수 있다. 소스 셀렉트 트랜지스터의 턴-온 전류를 증가시키기 위해, 도프트 반도체막(185A)의 코어패턴(185CP)은 도프트 반도체막(185A)의 측벽패턴(185SP) 보다 Z축 방향으로 길게 연장될 수 있다.
본 발명에 따르면, 소스 셀렉트 라인(SSL)과 도프트 반도체막(185A) 사이의 갭이 스페이서 패턴(101A)에 의해 안정적으로 유지될 수 있을 뿐 아니라, 소스 셀렉트 트랜지스터의 턴-온 전류는 코어패턴(185CP)에 의해 향상될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 보다 구체적으로, 도 4a는 도 3a에 도시된 메모리 셀 어레이(MCA) 상에 배치되는 구조에 대한 일 실시 예를 나타내는 단면도이고, 도 4b는 도 3a에 도시된 메모리 셀 어레이(MCA) 아래에 배치되는 구조에 대한 일 실시 예를 나타내는 단면도이다.
도 4a를 참조하면, 반도체 메모리 장치는 금속막(191)을 더 포함할 수 있다. 금속막(191)은 도 3a 및 도 3b를 참조하여 설명한 메모리 셀 어레이(MCA)의 도프트 반도체막(185A) 상에 접촉될 수 있다. 금속막(191) 및 도프트 반도체막(185A)은 도 1 및 도 2에 도시된 공통소스패턴(CSL)으로 이용될 수 있다. 공통소스패턴(CSL)의 저항은 금속막(191)에 의해 감소될 수 있다.
도 4b를 참조하면, 반도체 메모리 장치는 주변 회로 구조(200), 제1 인터커넥션(153), 제2 인터커넥션(230), 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)를 포함할 수 있다. 주변 회로 구조(200), 제1 인터커넥션(153), 제2 인터커넥션(230), 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)는 도 3a 및 도 3b를 참조하여 설명한 메모리 셀 어레이(MCA) 하부에 배치될 수 있다.
제1 인터커넥션(153)과 제2 인터커넥션(230)은 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)의 상호 접속구조에 의해 서로 연결될 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)는 본딩공정에 의해 서로 결합될 수 있다.
주변 회로 구조(200)는 기판(201) 및 복수의 트랜지스터들(TR)을 포함할 수 있다. 기판(201)은 실리콘, 게르마늄 등의 반도체 기판일 수 있다. 기판(201)은 소자 분리막들(isolation layers; 203)에 의해 구획된 활성영역들을 포함할 수 있다.
복수의 트랜지스터들(TR)은 메모리 셀 어레이(MCA)의 동작을 제어하기 위한 주변 회로를 구성할 수 있다. 일 실시 예로서, 복수의 트랜지스터들(TR)은 비트라인(BL)을 제어하기 위한 페이지 버퍼회로의 트랜지스터를 포함할 수 있다. 각각의 트랜지스터(TR)는 게이트 절연막(205), 게이트 전극(207) 및 접합영역들(junctions: 201J)을 포함할 수 있다. 게이트 절연막(205) 및 게이트 전극(207)은 기판(201)의 활성영역 상에 적층될 수 있다. 접합영역들(201J)은 소스 영역 및 드레인 영역으로서 제공될 수 있다. 접합영역들(201J)은 게이트 전극(207) 양측에서 노출된 활성영역 내부에 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 도핑함으로써 제공될 수 있다.
제1 인터커넥션(153) 및 제1 도전성 본딩패드(155)는 셀 어레이측 절연구조(151) 내부에 형성될 수 있다. 셀 어레이측 절연구조(151)는 2중층 이상의 절연막들을 포함할 수 있다. 제1 인터커넥션(153)은 다양한 구조의 도전패턴을 포함할 수 있다. 제1 도전성 본딩패드(155)는 제1 인터커넥션(153)을 경유하여 비트라인(BL)에 접속될 수 있다.
제2 인터커넥션(230) 및 제2 도전성 본딩패드(231)는 주변 회로측 절연구조(210) 내부에 형성될 수 있다. 주변 회로측 절연구조(210)는 2중층 이상의 절연막들을 포함할 수 있다. 제2 인터커넥션(230)은 트랜지스터(TR)에 접속된 복수의 도전패턴들(211, 213, 215, 217, 219, 221, 223, 225)을 포함할 수 있다. 복수의 도전패턴들(211, 213, 215, 217, 219, 221, 223, 225)은 다양한 구조로 형성될 수 있다. 제2 도전성 본딩패드(231)는 제2 인터커넥션(230)을 경유하여 트랜지스터(TR)에 접속될 수 있다.
상술한 구조에 따르면, 비트라인(BL)은 제1 인터커넥션(153), 제1 도전성 본딩패드(155), 제2 도전성 본딩패드(231) 및 제2 인터커넥션(230)을 경유하여 트랜지스터(TR)에 접속될 수 있다.
도 5a 내지 도 5e는 본 발명의 실시 예들에 따른 메모리 셀 어레이를 나타내는 단면도들이다. 특히, 도 5a 내지 도 5e는 도 3a에 도시된 AR1 영역에 대한 다양한 실시 예들을 나타내는 확대 단면도들이다. 이하, 동일한 구성에 대한 중복되는 설명은 생략한다.
도 5a 내지 도 5e를 참조하면, 제1 층간 절연막들(105B, 105)은 스페이서 패턴들(101B, 101)에 의해 보호될 수 있으므로, 반도체 메모리 장치를 제조하는 동안 일정한 두께를 유지할 수 있다. 도프트 반도체막들(185B, 185C, 185D, 185E, 185F)은 스페이서 패턴들(101B, 101)에 의해 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)의 적층체로부터 안정적으로 이격될 수 있다.
도프트 반도체막들(185B, 185C, 185D, 185E, 185F) 각각은 수평패턴(185HP)과 수평패턴(185HP)으로부터 연장된 코어패턴(185CP)을 포함할 수 있다. 측벽패턴(185SP)은 도 5a, 도 5b, 도 5d, 도 5e에 도시된 바와 같이 도프트 반도체막들(185B, 185C, 185E, 185F) 각각의 수평패턴(185HP)로부터 연장되되, 코어패턴(185CP)보다 짧은 길이를 가질 수 있다. 또는 측벽패턴(185SP)는 도 5c에 도시된 바와 같이 생략될 수 있다.
코어패턴(185CP)의 길이와 측벽패턴(185SP)의 길이는 메모리 패턴들(121B, 121C, 121D, 121E, 121F) 각각의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)에 대한 코어 절연패턴들(125B, 125C, 125D, 125E, 125F)의 식각 선택비에 따라 제어될 수 있다. 본 발명에 따르면, 코어 절연패턴들(125B, 125C, 125D, 125E, 125F) 각각은 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)보다 깊게 식각될 수 있다. 이에 따라, 도 5a, 도 5b, 도 5d, 도 5e에 도시된 바와 같이, 코어패턴(185CP)의 길이가 측벽패턴(185SP)의 길이보다 길게 형성되거나, 도 5c에 도시된 바와 같이 수평패턴(185HP)과 메모리 패턴(121D) 사이의 계면은 수평패턴(185HP)과 스페이서 패턴(101) 사이의 계면과 실질적으로 동일한 레벨에 배치될 수 있다.
채널패턴들(123B, 123C, 123D, 123E, 123F) 각각의 소스 정션영역(A3)의 길이는 코어패턴(185CP)의 길이와 측벽패턴(185SP)의 길이에 따라 제어될 수 있다. 소스 정션영역(A3)은 코어패턴(185CP)에 비해 채널영역(A1)을 향해 돌출될 수 있다.
도 5a 내지 도 5e는 스페이서 패턴들(101B, 101) 각각이 반도체막을 포함하는 경우를 도시하고 있으나, 본 발명은 이에 제한되지 않는다.
도 5a를 참조하면, 스페이서 패턴(101B)의 두께(D3B)는 제1 층간 절연막(105B)의 두께(D1B)보다 크게 형성될 수 있다. 이로써, 메모리 패턴(121B)과 측벽패턴(185SP) 사이의 계면(BS2)의 위치를 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)의 적층체보다 상위 레벨로 제어할 수 있다. 보다 구체적으로, 계면(BS2)의 레벨은 복수의 도전패턴들(107) 중 제1 층간 절연막(105B)에 인접한 소스 셀렉트 라인(SSL) 보다 상위의 레벨에 위치될 수 있다.
도 5b 및 도 5c를 참조하면, 스페이서 패턴(101)이 도 5a에 도시된 스페이서 패턴(101B)보다 얇게 형성될 수 있다. 일 실시 예로서, 스페이서 패턴(101)은 제1 층간 절연막(105)과 실질적으로 동일한 두께로 잔류될 수 있다.
일 실시 예에 따르면, 도 5b에 도시된 바와 같이, 메모리 패턴(121C)의 식각량을 제어함으로써, 메모리 패턴(121C)과 측벽패턴(185SP) 사이의 계면(BS3)의 레벨을 제어할 수 있다. 보다 구체적으로, 계면(BS3)은 복수의 도전패턴들(107) 중 제1 층간 절연막(105)에 인접한 소스 셀렉트 라인(SSL) 보다 상위의 레벨에 위치될 수 있다.
다른 일 실시 예에 따르면, 도 5c에 도시된 바와 같이, 도프트 반도체막(185D)의 수평부(185HP)가 메모리 패턴(121D)에 접촉될 수 있다. 도프트 반도체막(185D)의 코어패턴(185CP)은 도프트 반도체막(185D)의 수평패턴(185HP)으로부터 코어 절연패턴(125D)를 향해 돌출될 수 있고, 스페이서 패턴(101) 및 제1 층간 절연막(105)을 관통하는 홀(120)의 단부의 중심영역을 채울 수 있다.
도 5d를 참조하면, 소스 셀렉트 라인(SSL)에 접속된 소스 셀렉트 트랜지스터의 턴-온 전류를 더욱 향상시키기 위해, 도프트 반도체막(185E)의 코어패턴(185CP)을 복수의 도전패턴들(107) 중 제1 층간 절연막(105)에 인접한 소스 셀렉트 라인(SSL)이 배치된 레벨 또는 그 하부의 레벨로 연장시킬 수 있다. 이를 위해, 메모리 패턴(121E)에 대한 코어 절연패턴(125E)의 식각 선택비를 도 3b, 도 5a, 도 5b 및 도 5c에 도시된 코어 절연패턴들(125A, 125B, 125C, 125D)에 비해 증대시킬 수 있다.
일 실시 예로서, 도 3b, 도 5a, 도 5b 및 도 5c에 도시된 코어 절연패턴들(125A, 125B, 125C, 125D)은 폴리 실라잔(PSZ: polysilazane)의 산화물을 포함할 수 있고, 도 5d에 도시된 코어 절연패턴(125E)은 다공성 절연물을 포함할 수 있다. 다른 실시 예로서, 도 5d에 도시된 코어 절연패턴(125E)은 도 3b, 도 5a, 도 5b 및 도 5c에 도시된 코어 절연패턴들(125A, 125B, 125C, 125D)에 비해 낮은 경화도를 갖는 폴리 실라잔의 산화물을 포함할 수 있다.
도 5e를 참조하면, 복수의 도전패턴들(107)은 제1 층간 절연막(105)에 인접한 제1 소스 셀렉트 라인(SSL1) 및 제1 소스 셀렉트 라인(SSL1) 아래의 제2 소스 셀렉트 라인(SSL2)을 포함할 수 있다. 도프트 반도체막(185F)의 코어패턴(185CP)을 제2 소스 셀렉트 라인(SSL2)이 배치된 레벨로 연장시킬 수 있다. 이를 위해, 코어 절연패턴(125F)을 도 5d에서 상술한 코어 절연패턴(125E)과 동일한 물질로 구성하되, 코어 절연패턴(125F)의 식각량을 도 5d에 도시된 바에 비해 더 증대시킬 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 셀 어레이를 나타내는 단면도이다. 보다 구체적으로, 도 6은 비트라인들(BL)에 교차되는 방향을 따라 절취한 메모리 셀 어레이(MCA')에 대한 단면도이다. 이하, 동일한 구성에 대한 중복되는 설명은 생략한다.
도 6을 참조하면, 메모리 셀 어레이(MCA')는 도프트 반도체막(185G), 스페이서 패턴(103), 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 셀 플러그(CPL) 및 비트라인(BL)을 포함할 수 있다. 또한, 메모리 셀 어레이(MCA')는 제1 절연막(131), 제2 절연막(135), 제3 절연막(139), 제4 절연막(143), 제1 도전성 플러그(133), 도전성 패드(137) 및 제2 도전성 플러그(141)를 포함할 수 있다.
스페이서 패턴(103)은 반도체막에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 일 실시 예로서, 스페이서 패턴(103)은 탄화실리콘질화막(SiCN) 및 실리콘 질화막(SiN) 중 적어도 어느 하나를 포함할 수 있다.
셀 플러그(CPL)는 메모리 패턴(121G), 채널패턴(123G), 코어 절연패턴(125G) 및 캡핑패턴(127)을 포함할 수 있다. 채널패턴(123G)은 채널영역(A1), 드레인 정션영역(A2) 및 소스 정션영역(A3)을 포함할 수 있고, 도프트 반도체막(185G)은 수평패턴(185HP)과 수평패턴(185HP)으로부터 연장된 코어패턴(185CP) 및 측벽패턴(185SP)을 포함할 수 있다.
채널패턴(123G)의 소스 드레인 정션영역(A2)은 도프트 반도체막(185G)의 측벽패턴(185SP) 및 도프트 반도체막(185G)의 코어패턴(185CP) 중 적어도 어느 하나와 채널패턴(123G) 사이의 접촉면을 따라 정의될 수 있다. 코어 절연패턴(125G)의 식각량, 메모리 패턴(121G)의 식각량, 제1 층간 절연막(105)의 두께, 스페이서 패턴(103)의 두께, 도프트 반도체막(185G)의 측벽패턴(185SP)의 길이 및 도프트 반도체막(185G)의 코어패턴(185CP)의 길이는 도 5a 내지 도 5e를 참조하여 설명한 바와 같이 다양하게 제어될 수 있다.
도 6에 도시된 메모리 셀 어레이(MCA') 상에 도 4a에 도시된 바와 같이 금속막(191)이 배치될 수 있다. 도 6에 도시된 메모리 셀 어레이(MCA')의 아래에 도 4b에 도시된 주변 회로 구조(200), 제1 인터커넥션(153), 제2 인터커넥션(230), 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)가 배치될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 7을 참조하면, 반도체 메모리 장치의 제조공정은 예비 메모리 셀 어레이 구조를 형성하는 ST11 단계, 제1 인터커넥션을 형성하는 ST13 단계, 제1 도전성 본딩패드를 형성하는 ST15 단계, 주변 회로 구조를 형성하는 ST21 단계, 제2 인터커넥션을 형성하는 ST23 단계, 제2 도전성 본딩패드를 형성하는 ST25 단계, 제1 도전성 본딩패드를 제2 도전성 본딩패드에 본딩하는 ST31 단계, 셀 플러그를 노출하는 ST33 단계 및 도프트 반도체막을 형성하는 ST35 단계를 포함할 수 있다.
ST11 단계 및 ST21 단계는 개별적으로 실시될 수 있다. 이로써, ST11 단계에서 요구되는 고온에 의해 주변 회로 구조의 전기적 특성이 열화되는 문제를 원천적으로 차단할 수 있다.
이하, 공정 단계별 단면도들을 참조하여, 반도체 메모리 장치의 제조방법에 대해 보다 구체적으로 설명한다.
도 8a 내지 도 8d는 도 7에 도시된 ST11 단계를 나타내는 단면도들이다.
도 8a 내지 도 8d를 참조하면, ST11 단계를 통해 형성된 예비 메모리 셀 어레이 구조는 기저구조를 포함할 수 있다. 일 실시 예로서, 기저구조는 도 8a 내지 도 8c에 도시된 바와 같이, 반도체막(101L)으로 구성될 수 있다. 다른 일 실시 예로서, 기저구조는 도 8d에 도시된 바와 같이, 반도체막(101L) 및 식각 정지막(103L)의 적층체로 구성될 수 있다.
예비 메모리 셀 어레이 구조는 상술한 기저구조 상의 제1 층간 절연막(105A 또는 105), 제1 층간 절연막(105A 또는 105) 상에 교대로 적층된 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)을 관통하고 기저구조 내부로 연장된 셀 플러그(CPL) 및 셀 플러그(CPL)에 접속된 비트라인(BL)을 포함할 수 있다.
반도체막(101L)은 단결정 실리콘을 포함할 수 있다. 식각 정지막(103L)은 반도체막(101L)에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 도 17b에 도시된 바와 같이, 후속에서 반도체막(101L)은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식, 습식 식각, 건식 식각, 또는 세정공정 중 적어도 어느 하나의 공정을 이용하여 선택적으로 제거될 수 있다. 식각 정지막(103L)은 상술한 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식, 습식 식각, 건식 식각, 또는 세정공정을 수행하는데 사용되는 물질에 대해 식각 저항성을 갖는 물질로 구성될 수 있다. 일 실시 예로서, 식각 정지막(103L)은 탄화실리콘질화막(SiCN) 및 실리콘 질화막(SiN) 중 적어도 어느 하나를 포함할 수 있다.
제1 층간 절연막(105A 또는 105)은 각각의 제2 층간 절연막(109)과 동일한 물질로 구성될 수 있다. 일 실시 예로서, 제1 층간 절연막(105A 또는 105)은 실리콘 산화물 등의 산화막을 포함할 수 있다.
일 실시 예로서, 도 8a 내지 도 8c에 도시된 바와 같이, 제1 층간 절연막(105A 또는 105)은 기저구조로서 제공된 반도체막(101L)에 직접 접촉될 수 있다. 다른 일 실시 예로서, 도 8d에 도시된 바와 같이, 제1 층간 절연막(105)은 기저구조로서 제공된 반도체막(101L) 및 식각 정지막(103L)의 적층체 상에 형성될 수 있다.
도 8a 내지 도 8d에 도시된 제1 층간 절연막(105A 또는 105)은 제2 층간 절연막(109)에 비해 두껍게 형성될 수 있으며, 다양한 두께를 가질 수 있다. 일 실시 예로서, 도 8a에 도시된 바와 같이, 제1 층간 절연막(105A)의 두께(D1A)는 기저구조(예를 들어, 반도체막(101L)) 내부에 배치된 셀 플러그(CPL)의 단부의 길이(L1)보다 클 수 있다. 다른 일 실시 예로서, 도 8b에 도시된 바와 같이, 제1 층간 절연막(105)의 두께(D)는 기저구조(예를 들어, 반도체막(101L)) 내부에 배치된 셀 플러그(CPL)의 단부의 길이(L2)보다 작을 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제1 층간 절연막의 두께는 기저구조 내부에 배치된 셀 플러그 단부의 길이와 실질적으로 동일할 수 있다.
복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 셀 플러그(CPL)를 감쌀 수 있다. 셀 플러그(CPL)를 감싸는 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)을 형성하는 단계는, 제1 층간 절연막(105A 또는 105) 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 단계를 포함할 수 있다. 일 실시 예로서, 제1 물질막은 도전패턴(107)을 위한 도전물로 형성될 수 있고, 제2 물질막은 제2 층간 절연막(109)을 위한 절연물일 수 있다. 다른 실시 예로서, 제1 물질막은 희생물일 수 있고, 제2 물질막은 제2 층간 절연막(109)을 위한 절연물일 수 있다. 보다 구체적으로, 희생물은 질화막일 수 있고, 제2 층간 절연막(109)은 산화막일 수 있다.
셀 플러그(CPL)를 감싸는 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)을 형성하는 단계는, 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정을 통해 복수의 제1 물질막들 및 복수의 제2 물질막들을 관통하는 홀(120)을 형성하는 단계, 홀(120) 내부에 셀 플러그(CPL)를 형성하는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다. 홀(120) 및 셀 플러그(CPL)는 반도체막(101L) 내부로 연장될 수 있다. 셀 플러그(CPL)를 형성하는 단계는 홀(120)의 표면 상에 메모리막(121)을 형성하는 단계, 메모리막(121) 상에 채널막(123)을 형성하는 단계, 및 홀(120)의 중심영역을 코어 절연막(125 또는 125') 및 캡핑패턴(127)으로 채우는 단계를 포함할 수 있다. 메모리막(121)은 도 11a에 도시된 바와 같이 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 채널막(123)은 반도체막을 포함할 수 있다. 코어 절연막(125 또는 125')은 메모리막(121)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 일 실시 예로서, 도 8a, 도 8b 및 도 8d에 도시된 바와 같이, 코어 절연막(125)은 폴리 실라잔의 산화물을 포함할 수 있다. 다른 일 실시 예로서, 도 8c에 도시된 바와 같이, 코어 절연막(125')은 다공성 절연물을 포함할 수 있다.
코어 절연막(125 또는 125')은 채널막(123)보다 낮은 높이로 형성될 수 있다. 캡핑패턴(127)은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 도프트 반도체막을 포함할 수 있고, 코어 절연막(125 또는 125')에 중첩될 수 있다. 캡핑패턴(127) 내부의 도전형 불순물은 캡핑패턴(127)에 접촉된 채널막(123)의 측벽으로부터 채널막(123) 내부로 확산될 수 있다. 이로써, 채널막(123)은 캡핑패턴(127)에 인접한 드레인 정션영역(A2) 및 드레인 정션영역(A2) 아래의 예비 채널영역(PA1)으로 구분될 수 있다. 예비 채널영역(PA1)은 실질적으로 진성상태일 수 있다.
이어서, 마스크 패턴이 제거된 영역을 제1 절연막(131)으로 채울 수 있다. 셀 플러그(CPL)는 제1 절연막(131)으로 덮일 수 있다. 상술한, 제1 물질막 및 제2 물질막이 도전패턴(107)을 위한 도전물 및 제2 층간 절연막(109)을 위한 절연물로 구성된 경우, 제1 물질막 및 제2 물질막은 셀 플러그(CPL)를 감싸는 도전패턴(107) 및 제2 층간 절연막(109)으로서 잔류될 수 있다. 제1 물질막 및 제2 물질막이 희생물 및 제2 층간 절연막(109)을 위한 절연물로 구성된 경우, 희생물을 제1 도전패턴(107)으로 대체하는 공정이 추가로 실시될 수 있다.
셀 플러그(CPL)에 접속된 비트라인(BL)을 형성하는 단계는 셀 플러그(CPL)의 캡핑패턴(127)에 접속된 비트라인-채널간 연결구조(BCC)를 형성하는 단계, 및 비트라인-채널간 연결구조(BCC)에 접속된 비트라인(BL)을 형성하는 단계를 포함할 수 있다. 일 실시 예로서, 비트라인-채널간 연결구조(BCC)를 형성하는 단계는 제1 절연막(131)을 관통하는 제1 도전성 플러그(133)를 형성하는 단계, 제1 도전성 플러그(133) 및 제1 절연막(131)을 덮는 제2 절연막(135)을 형성하는 단계, 제2 절연막(135)을 관통하는 도전성 패드(137)를 형성하는 단계, 도전성 패드(137) 및 제2 절연막(135)을 덮는 제3 절연막(139)을 형성하는 단계, 및 제3 절연막(139)을 관통하는 제2 도전성 플러그(141)를 형성하는 단계를 포함할 수 있다.
비트라인(BL)을 형성하는 단계는 제2 도전성 플러그(141) 및 제3 절연막(139)을 덮는 제4 절연막(143)을 형성하는 단계, 제4 절연막(143)을 관통하고 비트라인-채널간 연결구조(BCC)를 노출하는 트렌치를 형성하는 단계, 및 트렌치를 도전물로 채우는 단계를 포함할 수 있다.
도 9는 도 7에 도시된 ST13 단계 및 ST15 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, ST13 단계 및 ST15 단계를 통해 예비 메모리 셀 어레이 구조(PMCA) 상의 셀 어레이측 절연구조(151)와, 셀 어레이측 절연구조(151) 내에 매립된 제1 인터커넥션(153) 및 제1 도전성 본딩패드(155)가 형성될 수 있다. 도 9에 도시된 예비 메모리 셀 어레이 구조(PMCA)는 도 8a 내지 도 8d에 도시된 예비 메모리 셀 어레이 구조들 중 어느 하나일 수 있다. 도 9는 예비 메모리 셀 어레이 구조(PMCA)가 도 8a에 도시된 예비 메모리 셀 어레이 구조로 구성된 경우를 도시하고 있으나, 본 발명의 실시 예는 이에 제한되지 않는다.
도 10은 도 7에 도시된 ST21 단계, ST23 단계, ST25 단계 및 ST31 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, ST21 단계를 통해 도 4b를 참조하여 설명한 주변 회로 구조(200)가 형성될 수 있고, ST23 단계 및 ST25 단계를 통해 주변 회로 구조(200)를 덮는 주변 회로측 절연구조(210)와, 주변 회로측 절연구조(210) 내에 매립된 제2 인터커넥션(230) 및 제2 도전성 본딩패드(231)가 형성될 수 있다.
이 후, ST31 단계를 통해 도 9를 참조하여 설명한 공정에 의해 제공된 구조의 제1 도전성 본딩패드(155)를 제2 도전성 본딩패드(231)에 본딩시킬 수 있다. 또한, 주변 회로측 절연구조(210)는 셀 어레이측 절연구조(151)에 본딩될 수 있다.
도 11a 내지 도 11c는 도 10에 도시된 AR2 영역에 대한 확대 단면도들이며, 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다. 도 11a 내지 도 11c에 도시된 제1 층간 절연막(105A), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI), 채널막(123) 및 코어 절연막(125)은 도 8a에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 11a를 참조하면, ST33 단계를 통해 코어 절연막(125)이 노출되도록, 도 10에 도시된 기저구조(예를 들어, 반도체막(101L))의 배면으로부터 도 10에 도시된 예비 메모리 셀 어레이 구조(PMCA)의 일부를 제거할 수 있다. 일 실시 예로서, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 도 10에 도시된 예비 메모리 셀 어레이 구조(PMCA)의 일부를 제거할 수 있다.
도 10에 도시된 기저구조(예를 들어, 반도체막(101L))의 일부는 스페이서 패턴(101A)으로 잔류될 수 있다. 일 실시 예로서, 스페이서 패턴(101A)은 제1 층간 절연막(105A)보다 얇게 잔류될 수 있다. 제1 층간 절연막(105A)은 스페이서 패턴(101A)에 의해 보호될 수 있다.
또한, ST33 단계를 통해, 채널막(123), 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)이 노출될 수 있다.
도 11b를 참조하면, ST35 단계는 습식식각 및 건식식각 중 적어도 어느 하나의 방식을 이용하여 도 11a에 도시된 코어 절연막(125)의 일부를 제거하는 단계를 포함할 수 있다. 이 때, 메모리막(121)의 일부가 제거되도록 식각 시간을 제어할 수 있다. 이로써, 코어 절연막의 일부가 제거된 제1 리세스부(RP11)와 메모리막의 일부가 제거된 제2 리세스부(RP21)가 정의될 수 있다. 코어 절연막과 메모리막의 식각속도 차이에 의해, 제1 리세스부(RP11)는 제2 리세스부(RP21)에 비해 깊게 형성될 수 있다. 도면에 구체적으로 나타내진 않았으나, 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)은 서로 상이한 높이로 잔류될 수 있다.
이하, 잔류되는 메모리막은 메모리 패턴(121A)으로서 명명하고, 잔류되는 코어 절연막은 코어 절연패턴(125A)으로 명명한다.
복수의 도전패턴들(107) 중 제1 층간 절연막(105A)에 인접한 도전패턴은 소스 셀렉트 라인(SSL)일 수 있다. 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 턴-온 전류를 증가시키기 위해, 제1 리세스부(RP11)를 소스 셀렉트 라인(SSL)이 배치된 레벨을 향해 제2 리세스부(RP21)보다 깊게 형성할 수 있다.
제1 리세스부(RP11)를 형성하기 위한 식각공정 동안, 도 11a에 도시된 스페이서 패턴(101A)과 채널막(123) 사이의 메모리막 일부를 통해 제2 리세스부(RP21)가 소스 셀렉트 라인(SSL)이 배치된 레벨에 도달하는데 소요되는 시간을 증가시킬 수 있다. 이에 따라, 본 발명의 실시 예에 따르면, 제2 리세스부(RP21)의 바닥면과 소스 셀렉트 라인(SSL) 사이의 간격이 확보되도록 식각공정을 제어하기가 용이할 수 있다. 또한, 스페이서 패턴(101A)이 제1 층간 절연막(105A)보다 얇게 잔류되더라도, 채널막(123)과 제2 층간 절연막(109)보다 두껍게 형성된 제1 층간 절연막(105A) 사이의 메모리막 일부를 통해 제2 리세스부(RP21)가 소스 셀렉트 라인(SSL)이 배치된 레벨에 도달하는데 소요되는 시간을 증가시킬 수 있다. 따라서, 본 발명이 실시 예에 따르면, 제2 리세스부(RP21)를 통해 소스 셀렉트 라인(SSL)이 노출되는 현상을 방지되도록 식각 공정을 제어하기가 용이할 수 있다.
도 11c를 참조하면, ST35 단계는 도 11b에 도시된 제1 리세스부(RP11) 및 제2 리세스부(RP21)를 도프트 반도체막(185A)으로 채우는 단계를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(185A)은 다결정 실리콘을 포함할 수 있다.
도프트 반도체막(185A) 형성 후, 도프트 반도체막(185A) 내부의 도전형 불순물이 활성화되도록 어닐 공정을 수행할 수 있다. 어닐 공정을 수행하는 동안, 도프트 반도체막(185A) 내부의 불순물이 채널막(123) 내부로 확산됨으로써, 도 3a 및 도 3b에 도시된 바와 같이, 소스 정션영역(A3)이 정의될 수 있다. 이로써, 도 3a 및 도 3b에 도시된 바와 같이, 소스 정션영역(A3), 채널영역(A1) 및 드레인 정션영역(A2)을 포함하는 채널패턴(123A)이 정의될 수 있다.
도면에 도시되진 않았으나, 어닐 공정을 수행하기 전, 도프트 반도체막(185A) 내부와 스페이서 패턴(101A)에 의해 둘러싸인 채널막(123)의 단부에 도전형 불순물을 주입하는 공정이 추가로 실시될 수 있다.
도 12a 및 도 12b는 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다. 도 12a 및 도 12b는 도 10에 도시된 AR2 영역에 대응하는 확대 단면도들이다. 도 12a 및 도 12b에 도시된 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI), 채널막(123) 및 코어 절연막(125)은 도 8b에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 12a를 참조하면, ST33 단계를 통해 코어 절연막(125) 및 메모리막(121)이 노출되도록 예비 메모리 셀 어레이 구조의 일부를 제거함으로써, 스페이서 패턴(101B)을 정의할 수 있다. 일 실시 예로서, 스페이서 패턴(101B)은 도 8b에 도시된 반도체막(101L)의 잔류부로 구성될 수 있고, 제1 층간 절연막(105)보다 두껍게 잔류될 수 있다. 제1 층간 절연막(105)은 스페이서 패턴(101B)에 의해 보호될 수 있다. 도 12a에 도시된 제1 층간 절연막(105)은 도 5a에 도시된 제1 층간 절연막(105B)에 대응될 수 있다.
도 12b를 참조하면, 도 11b를 참조하여 설명한 ST35 단계의 식각공정을 통해 메모리 패턴(121B)과 코어 절연패턴(125B)이 정의될 수 있다. 이 때, 메모리 패턴(121B)의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)의 식각면들 위치가 상이할 수 있으나, 상기 식각면들은 소스 셀렉트 라인(SSL)이 배치된 레벨보다 상위의 레벨에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 복수의 도전패턴들(107) 중 제1 층간 절연막(105)에 인접한 도전패턴일 수 있다.
본 발명의 실시 예에 따르면, 스페이서 패턴(101B)을 제1 층간 절연막(105B) 보다 두껍게 잔류시킴으로써, 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)의 식각면들 위치를 소스 셀렉트 라인(SSL)이 배치된 레벨보다 상위의 레벨로 제어하기 용이할 수 있다.
이어서, 도 11c를 참조하여 설명한 바와 같이, 도프트 반도체막(185B)을 형성할 수 있다. 이 후, 어닐 공정을 수행함으로써, 도프트 반도체막(185B) 내부의 도전형 불순물을 활성화시킬 수 있을 뿐 아니라, 도프트 반도체막(185B) 내부의 도전형 불순물을 채널막(123) 내부로 확산시킬 수 있다. 이로써, 도 5a에 도시된 바와 같이, 소스 정션영역(A3) 및 채널영역(A1)을 포함하는 채널패턴(123B)이 정의될 수 있다.
도 13a 및 도 13b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다. 도 13a 및 도 13b는 도 10에 도시된 AR2 영역에 대응하는 확대 단면도들이다. 도 13a 및 도 13b에 도시된 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI), 채널막(123)은 도 8b에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 13a를 참조하면, 도 12a를 참조하여 설명한 공정을 통해 제1 층간 절연막(105) 상에 스페이서 패턴(101)을 형성할 수 있다. 이 때, 스페이서 패턴(101)은 제1 층간 절연막(105)과 실질적으로 동일한 두께로 잔류될 수 있다.
이어서, 도 11b를 참조하여 설명한 ST35 단계의 식각공정을 통해 메모리막의 일부 및 코어 절연막의 일부를 제거할 수 있다. 코어 절연막의 일부가 제거된 영역에 제1 리세스부(RP1')가 정의될 수 있고, 잔류하는 코어 절연막은 코어 절연패턴(125C)으로 정의될 수 있다. 메모리막의 일부가 제거된 영역에 제2 리세스부(RP2')가 정의될 수 있고, 잔류하는 메모리막은 메모리 패턴(121C)으로 정의될 수 있다. 코어 절연막과 메모리막의 식각속도 차이에 의해, 제1 리세스부(RP1')는 제2 리세스부(RP2')에 비해 깊게 형성될 수 있다.
복수의 도전패턴들(107) 중 제1 층간 절연막(105A)에 인접한 도전패턴은 소스 셀렉트 라인(SSL)일 수 있다. ST35 단계의 식각시간을 제어함으로써, 제2 리세스부(RP2')의 바닥면을 소스 셀렉트 라인(SSL)이 배치된 레벨보다 스페이서 패턴(101)이 배치된 레벨에 가깝게 위치시킬 수 있다. 이로써, 제2 리세스부(RP2')를 통해 소스 셀렉트 라인(SSL)이 노출되는 현상을 방지될 수 있다.
도 13b를 참조하면, 도 11c를 참조하여 설명한 바와 같이, ST35 단계를 통해 도프트 반도체막(185C)으로 도 13a에 도시된 제1 리세스부(RP1') 및 제2 리세스부(RP2')를 채울 수 있다. 이 후, 도프트 반도체막(185C) 내부의 도전형 불순물을 활성화시키고, 채널막(123) 내부로 확산시키는 어닐공정을 수행할 수 있다. 이로써, 도 5b에 도시된 바와 같이, 소스 정션영역(A3)을 포함하는 채널패턴(123C)이 정의될 수 있다.
도면에 도시되진 않았으나, ST35 단계의 식각공정에 대한 다른 일 실시 예로서, 메모리막에 대한 손실이 거의 없도록 ST35 단계의 식각시간을 제어할 수 있다. 이로써, 도 5c에 도시된 바와 같이, 메모리 패턴(121D)과 스페이서 패턴(101)을 실질적으로 동일선상에 잔류시킬 수 있다.
도 14a 및 도 14b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다. 도 14a 및 도 14b는 도 10에 도시된 AR2 영역에 대응하는 확대 단면도들이다. 도 14a 및 도 14b에 도시된 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS), 블로킹 절연막(BI) 및 채널막(123)은 도 8c에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 14a를 참조하면, 도 12a를 참조하여 설명한 공정을 통해 제1 층간 절연막(105) 상에 스페이서 패턴(101)을 형성할 수 있다. 이 때, 스페이서 패턴(101)의 두께는 다양하게 제어될 수 있다.
이어서, 도 11b를 참조하여 설명한 ST35 단계의 식각공정을 통해 메모리막의 일부 및 코어 절연막의 일부를 제거할 수 있다. 코어 절연막의 일부가 제거된 영역에 제1 리세스부(RP12)가 정의될 수 있고, 잔류하는 코어 절연막은 코어 절연패턴(125E)으로 정의될 수 있다. 메모리막의 일부가 제거된 영역에 제2 리세스부(RP22)가 정의될 수 있고, 잔류하는 메모리막은 메모리 패턴(121E)으로 정의될 수 있다. 코어 절연막과 메모리막의 식각속도 차이에 의해, 제1 리세스부(RP12)는 제2 리세스부(RP22)에 비해 깊게 형성될 수 있다. 일 실시 예로서, 제1 리세스부(RP12)의 바닥면은 소스 셀렉트 라인(SSL)이 배치된 레벨보다 하위 레벨에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 복수의 도전패턴들(107) 중 제1 층간 절연막(105)에 인접한 도전패턴일 수 있다.
도 14b를 참조하면, 도 11c를 참조하여 설명한 바와 같이, ST35 단계를 통해 도프트 반도체막(185E)으로 도 14a에 도시된 제1 리세스부(RP12) 및 제2 리세스부(RP22)를 채울 수 있다. 이 후, 도프트 반도체막(185E) 내부의 도전형 불순물을 활성화시키고, 채널막(123) 내부로 확산시키는 어닐공정을 수행할 수 있다. 이로써, 도 5d에 도시된 바와 같이, 소스 정션영역(A3)을 포함하는 채널패턴(123E)이 정의될 수 있다.
도 15a 및 도 15b는 도 7에 도시된 ST35 단계를 설명하기 위한 단면도들이다. 도 15a 및 도 15b는 도 10에 도시된 AR2 영역에 대응하는 확대 단면도들이다. 도 15a 및 도 15b에 도시된 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS), 블로킹 절연막(BI) 및 채널막(123)은 도 8c에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 15a를 참조하면, 도 12a를 참조하여 설명한 공정을 통해 제1 층간 절연막(105) 상에 스페이서 패턴(101)을 형성할 수 있다. 이 때, 스페이서 패턴(101)의 두께는 다양하게 제어될 수 있다.
이어서, 도 11b를 참조하여 설명한 ST35 단계의 식각공정을 통해 메모리막의 일부 및 코어 절연막의 일부를 제거할 수 있다. 코어 절연막의 일부가 제거된 영역에 제1 리세스부(RP13)가 정의될 수 있고, 잔류하는 코어 절연막은 코어 절연패턴(125E)으로 정의될 수 있다. 메모리막의 일부가 제거된 영역에 제2 리세스부(RP23)가 정의될 수 있고, 잔류하는 메모리막은 메모리 패턴(121E)으로 정의될 수 있다. 코어 절연막과 메모리막의 식각속도 차이에 의해, 제1 리세스부(RP13)는 제2 리세스부(RP23)에 비해 깊게 형성될 수 있다. 일 실시 예로서, 제1 리세스부(RP13)는 복수의 도전패턴들(107) 중 제1 층간 절연막(105)에 인접한 적어도 2층의 도전패턴들에 중첩될 수 있다. 적어도 2층의 도전패턴들은 소스 셀렉트 라인들(SSL1, SSL2)로 이용될 수 있다.
도 15b를 참조하면, ST35 단계는 스페이서 패턴(101) 상에 예비 도프트 반도체막(185L)을 증착하는 단계를 포함할 수 있다. 단차 피복성이 낮은 증착방식으로 예비 도프트 반도체막(185L)을 증착하는 경우, 도 15a에 도시된 제1 리세스부(RP13) 및 제2 리세스부(RP23)가 예비 도프트 반도체막(185L)으로 완전히 채워지지 못하고, 예비 도프트 반도체막(185L) 내에 보이드(301, 303)가 정의될 수 있다.
도 16은 예비 도프트 반도체막을 증착하는 단계를 설명하기 위한 단면도이다. 도 16은 도 15a에 도시된 바와 동일한 스페이서 패턴(101), 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 메모리 패턴(121F)의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)과, 채널막(123)을 나타낸다.
도 16을 참조하면, 도 15a에 도시된 ST35 단계의 식각공정을 수행한 후, 도 15b를 참조하여 설명한 바와 같이 예비 도프트 반도체막(185L')을 형성할 수 있다. 단차 피복성이 높은 증착 방식으로 예비 도프트 반도체막(185L')을 형성하는 경우, 도 15a에 도시된 제2 리세스부(RP23)는 예비 도프트 반도체막(185L')으로 채워질 수 있다. 도 15a에 도시된 제1 리세스부(RP13)는 상대적으로 높은 종횡비를 가지므로 예비 도프트 반도체막(185L')으로 완전히 채워지지 않고, 예비 도프트 반도체막(185L') 내에 심(seam: 305)이 잔류될 수 있다.
ST35 단계는 예비 도프트 반도체막(185L 또는 185L')을 어닐공정으로 용융시키는 단계를 포함할 수 있다. 이로써, 도 15b에 도시된 보이드(301, 303) 또는 도 16에 도시된 심(305)이 제거될 수 있고, 예비 도프트 반도체막(185L 또는 185L')의 표면이 평탄화될 수 있다.
상술한 어닐공정을 통한 용융 및 재결정화를 통해 도 5e에 도시된 바와 같이, 코어패턴(185CP) 및 측벽패턴(185SP)을 포함하는 도프트 반도체막(185F)이 형성될 수 있다. 어닐공정 동안, 도프트 반도체막(185F) 내부의 도전형 불순물이 활성화될 수 있고, 도 15b 또는 도 16에 도시된 채널막(123) 내부로 도전형 불순물이 확산될 수 있다. 이로써, 도 5e에 도시된 바와 같이, 소스 정션영역(A3)을 포함하는 채널패턴(123F)이 정의될 수 있다.
도 17a 내지 도 17e는 도 7에 도시된 ST33 단계 및 ST35 단계를 설명하기 위한 단면도들이다. 도 17a 내지 도 17e는 도 10에 도시된 AR2 영역에 대응하는 확대 단면도들이다.
도 17a를 참조하면, 반도체막(101L), 식각 정지막(103L), 제1 층간 절연막(105), 복수의 도전패턴들(107), 복수의 제2 층간 절연막들(109), 터널 절연막(TI), 데이터 저장막(DS), 블로킹 절연막(BI) 및 채널막(123)은 도 8d에 도시된 예비 메모리 셀 어레이 구조의 일부일 수 있다.
도 17b를 참조하면, 도 11a를 참조하여 설명한 ST33 단계를 통해 코어 절연막(125) 및 메모리막(121)이 노출되도록 예비 메모리 셀 어레이 구조의 일부를 제거할 수 있다. 이 때, 도 17a에 도시된 반도체막(101L)이 제거될 수 있다. 도 17a에 도시된 식각 정지막(103L)은 제1 층간 절연막(105)에 비해 반도체막(101L)에 대한 높은 식각 선택비를 가질 수 있다.
제1 층간 절연막(105)은 반도체막(101L)이 제거되는 동안 식각 정지막(103L)에 의해 보호될 수 있다. ST33 단계 후, 잔류되는 식각 정지막(103L)은 스페이서 패턴(103)으로 정의될 수 있다.
도 17c를 참조하면, 도 11b를 참조하여 설명한 ST35 단계의 식각공정을 통해 메모리막의 일부 및 코어 절연막의 일부를 제거할 수 있다. 코어 절연막의 일부가 제거된 영역에 제1 리세스부(RP14)가 정의될 수 있고, 잔류하는 코어 절연막은 코어 절연패턴(125G)으로 정의될 수 있다. 메모리막의 일부가 제거된 영역에 제2 리세스부(RP24)가 정의될 수 있고, 잔류하는 메모리막은 메모리 패턴(121G)으로 정의될 수 있다. 코어 절연막과 메모리막의 식각속도 차이에 의해, 제1 리세스부(RP14)는 제2 리세스부(RP24)에 비해 깊게 형성될 수 있다.
도 17d를 참조하면, ST35 단계는 도 17c에 도시된 제1 리세스부(RP14) 및 제2 리세스부(RP24)를 도프트 반도체막(185G)로 채우는 단계를 포함할 수 있다.
도 17e를 참조하면, ST35 단계 후, 도프트 반도체막(185G) 내부의 도전형 불순물이 활성화되도록 어닐 공정을 수행할 수 있다. 어닐 공정을 수행하는 동안, 도프트 반도체막(185G) 내부의 불순물이 도 17d에 도시된 채널막(123) 내부로 확산됨으로써, 소스 정션영역(A3)이 정의될 수 있으며, 실질적으로 진성상태의 채널영역(A1)이 잔류될 수 있다. 이로써, 도 6을 참조하여 설명한 채널패턴(123G)이 형성될 수 있다.
도 18a 내지 도 18d는 도 7에 도시된 ST33 단계 및 ST35단계를 설명하기 위한 단면도들이다.
도 18a 내지 도 18d에 도시된 공정들을 수행하기 전, 도 7에 도시된 ST11단계를 통해 도 8a 내지 도 8c에 도시된 반도체막(101L), 제1 층간 절연막(105A 또는 105), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109), 셀 플러그(CPL) 및 비트라인(BL)을 포함하는 예비 메모리 셀 어레이 구조를 형성할 수 있다. 이하, 도 8a에 도시된 구조를 기반으로 후속 공정들을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다.
예비 메모리 셀 어레이 구조 형성 후, 도 7에 도시된 ST13 단계 및 ST15 단계를 통해 도 9에 도시된 셀 어레이측 절연구조(151), 제1 인터커넥션(153) 및 제1 도전성 본딩패드(155)를 형성할 수 있다. 이 후, 도 10에 도시된 바와 같이, 제1 도전성 본딩패드(155)를 제2 도전성 본딩패드(231)를 본딩시키고, 셀 어레이측 절연구조(151)를 주변 회로측 절연구조(210)에 본딩시킬 수 있다. 제2 도전성 본딩 패드(231)는 주변 회로측 절연구조(210) 내에 매립된 제2 인터커넥션(230)을 경유하여 주변 회로 구조(200)에 접속될 수 있다. 도 10에 도시된 주변 회로 구조(200), 제2 인터커넥션(230) 및 제2 도전성 본딩패턴(231)는 도 7에 도시된 ST21 단계, ST23 단계 및 ST25 단계를 통해 제공될 수 있다.
도 18a 내지 도 18d는 도 10에 도시된 AR2영역에 대응될 수 있다.
도 18a를 참조하면, ST33 단계를 통해 메모리막(121)이 노출되도록, 반도체막(101L)의 배면으로부터 반도체막(101L)의 일부를 제거할 수 있다. 일 실시 예로서, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 도 10에 도시된 반도체막(101L)의 일부를 제거할 수 있다. 제1 층간 절연막(105A)은 잔류되는 반도체막(101L)에 의해 보호될 수 있다.
채널막(123)은 메모리막(121)에 의해 보호될 수 있다. 일 실시 예로서, 메모리막(121)의 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI) 각각은 채널막(123)을 보호할 수 있다.
이어서, 도 7에 도시된 ST35단계를 수행할 수 있다. ST35단계는 메모리막(121)의 일부를 제거하는 단계, 반도체막(101L)과 채널막(123)에 도전형 불순물을 주입하는 단계, 반도체막(101L)과 채널막(123)의 일부를 용융 및 결정화하는 단계를 포함할 수 있다.
도 18b를 참조하면, ST35단계에서 도 18a에 도시된 메모리막(121)의 일부를 제거함으로써, 반도체막(101L)과 채널막(123) 사이에 리세스부(Ra)가 정의될 수 있다. 이 때, 습식식각 및 건식식각 중 적어도 어느 하나의 방식을 이용하여 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI) 각각의 일부가 제거될 수 있으며, 채널막(123)이 노출될 수 있다. 이하, 잔류되는 메모리막은 메모리 패턴(121H)으로 명명한다.
복수의 도전패턴들(107) 중 제1 층간 절연막(105A)에 인접한 도전패턴은 소스 셀렉트 라인(SSL)일 수 있다. 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 턴-온 전류를 증가시키기 위해, 메모리막의 식각량을 제어할 수 있다. 리세스부(Ra)의 깊이는 메모리막의 식각량에 비례하여 증가될 수 있다. 리세스부(Ra)를 형성하기 위한 식각공정 동안, 리세스부(Ra)의 바닥면이 소스 셀렉트 라인(SSL)이 배치된 레벨에 도달되는 시간은 잔류하는 반도체막(101L)에 의해 반도체막(101L)이 완전히 제거된 경우보다 증가될 수 있다. 이에 따라, 본 발명의 실시 예에 따르면, 리세스부(Ra)의 바닥면과 소스 셀렉트 라인(SSL) 사이의 간격이 확보되도록 메모리막의 식각량을 제어하기가 용이할 수 있다.
리세스부(Ra)를 형성하기 위한 식각공정은, 코어 절연막(125)이 채널막(123)으로 차단된 상태에서 수행될 수 있다. 이에 따라, 코어 절연막(125)이 식각공정으로부터 보호될 수 있다.
도 18c를 참조하면, ST35 단계에서 반도체막(101L)과 채널막(123)에 도전형 불순물(200)을 주입할 수 있다. 도전형 불순물(200)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
도 18d를 참조하면, ST35 단계에서 도 18c에 도시된 채널막(123)의 일부와 반도체막(101L)을 용융시킬 수 있다. 이는 레이저 어닐링을 통해 수행될 수 있다. 채널막(123)의 일부와 반도체막(101L)에 레이저를 조사함으로써 채널막(123)의 일부와 반도체막(101L)이 용융되어, 용융된 반도체 물질이 생성될 수 있다. 도 18c에 도시된 리세스부(Ra)는 용융된 반도체 물질로 채워질 수 있다. 레이저의 에너지 밀도에 따라, 도 18c에 도시된 채널막(123) 내에서 용융영역이 변경될 수 있다. 예를 들어, 레이저의 에너지 밀도를 증가시킬수록 도 18c에 도시된 채널막(123) 내 용융영역이 증가될 수 있다.
ST35 단계에서 도 18c에 도시된 채널막(123)의 일부와 반도체막(101L)을 용융시키는 동안, 도전형 불순물이 활성화될 수 있다.
이 후, 용융된 반도체 물질을 결정화함으로써, 도프트 반도체막(185H)이 형성될 수 있다. 도프트 반도체막(185H)은 활성화된 도전형 불순물을 포함할 수 있다. 채널막의 일부 영역은 용융되지 않고 채널패턴(123H)으로 잔류될 수 있다. 채널패턴(123H)은 도 3a 및 도 3b를 참조하여 설명한 채널영역(A1)을 포함할 수 있다.
이하, 도프트 반도체막(185H)으로 둘러싸인 코어 절연막을 코어 절연패턴(125H)으로 명명한다.
도 18a 내지 도 18d를 참조하여 설명한 제조공정에 따르면, 메모리 셀 어레이는 제1 층간 절연막(105A), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)을 포함하는 적층체, 적층체를 관통하는 코어 절연패턴(125H), 코어 절연패턴(125H)와 적층체 사이에 배치된 채널패턴(123H), 채널패턴(123H)과 적층체 사이의 메모리 패턴(121H) 및 채널패턴(123H)에 연결된 도프트 반도체막(185H)을 포함할 수 있다.
제1 층간 절연막(105A)은 제1 방향(DR1)을 향하는 제1 면(SU1) 및 제1 방향(DR1)과 상반된 제2 방향(DR2)을 향하는 제2 면(SU2)을 포함할 수 있다. 일 실시 예로서, 제1 방향(DR1) 및 제2 방향(DR2)은 Z축의 양의 방향 및 음의 방향에 각각 대응될 수 있다. 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 제1 층간 절연막(105A)의 제2 면(SU2) 상에 제2 방향(DR2)으로 교대로 배치될 수 있다.
코어 절연패턴(125H)은 제1 층간 절연막(105A)보다 제1 방향(DR1)으로 돌출된 단부(125EG)를 포함할 수 있다. 메모리 패턴(121H)은 제1 방향(DR1)으로 채널패턴(123H)보다 돌출될 수 있고, 제1 층간 절연막(105A)과 코어 절연패턴(125H) 사이에서 코어 절연패턴(125H)으로부터 이격될 수 있다.
도프트 반도체막(185H)은 제1 층간 절연막(105A)의 제1 면(SU1) 상에 배치될 수 있고, 코어 절연패턴(125H)과 메모리 패턴(121H) 사이로 연장될 수 있다. 일 실시 예로서, 도프트 반도체막(185H)은 수평패턴(185HP'), 제1 돌출부(185P1) 및 제2 돌출부(185P2)로 구분될 수 있다. 수평패턴(185HP')은 코어 절연패턴(125H)의 단부(125EG)를 둘러쌀 수 있다. 제1 돌출부(185P1)는 수평패턴(185HP')으로부터 제1 층간 절연막(105A)의 측벽을 따라 연장될 수 있다. 제1 돌출부(185P1)는 제1 방향(DR1)을 향하는 메모리 패턴(121H)의 일면 상에 안착될 수 있다. 제1 돌출부(185P1)는 제1 층간 절연막(105A)의 측벽과 코어 절연패턴(125H)의 측벽 사이에 배치될 수 있고, 제1 층간 절연막(105A)의 측벽 및 코어 절연패턴(125H)의 측벽과 공면을 이룰 수 있다. 제2 돌출부(185P2)는 제1 돌출부(185P1)로부터 메모리패턴(121H)의 측벽을 따라 연장될 수 있다. 제2 돌출부(185P2)는 메모리 패턴(121H)의 측벽과 코어 절연패턴(125H)의 측벽 사이에 배치될 수 있고, 메모리 패턴(121H)의 측벽 및 코어 절연패턴(125H)의 측벽과 공면을 이룰 수 있다. 제2 돌출부(185P2)는 제1 돌출부(185P1)의 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성될 수 있다. 제2 돌출부(185P2)는 소스 정션영역(source junction)으로 이용될 수 있다.
도프트 반도체막(185H)은 레이저 어닐에 의한 용융 및 결정화에 의해 형성되므로, 도프트 반도체막(185H)의 결정립은 용융되지 않은 채널패턴(123H)을 시드로 하여 용융된 반도체 물질을 향하여 성장될 수 있다. 이에 따라, 도프트 반도체막(185H)은 제2 돌출부(185P2)와 채널패턴(123H)사이의 경계면(BS)으로부터 메모리 패턴(121H)과 코어 절연패턴(125H) 사이로 성장된 결정립을 포함할 수 있다.
도 19는 금속막을 형성하는 단계를 설명하기 위한 단면도이다.
도 19를 참조하면, 도 7에 도시된 ST35단계를 수행한 후, 도프트 반도체막(185H) 상에 금속막(191)을 형성할 수 있다. 일 실시 예로서, 금속막(191)은 도 18d에 도시된 공정 이후 수행될 수 있다. 이 경우, 금속막(191)은 코어 절연패턴(125H)의 단부(125EG) 및 도프트 반도체막(185H)의 수평패턴(185HP')을 덮도록 연장될 수 있다. 도프트 반도체막(185H)은 금속막(191)과 코어 절연패턴(125H)의 단부(125EG) 사이로 연장될 수 있다.
도 20a 내지 도 20c는 도 7에 도시된 ST33 단계 및 ST35단계를 설명하기 위한 단면도들이다.
도 20a 내지 도 20c에 도시된 공정들을 수행하기 전, 도 10에 도시된 구조가 제공될 수 있다. 도 10에 도시된 예비 메모리 셀 어레이 구조(PMCA)는 도 8a 내지 도 8c를 참조하여 설명한 구조들 중 하나를 포함할 수 있다. 이하, 도 8a에 도시된 구조를 기반으로 후속 공정들을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다.
도 20a 내지 도 20c는 도 10에 도시된 AR2영역에 대응될 수 있다.
도 20a을 참조하면, 이전에 수행된 공정들을 통해, 반도체막(101L)으로 구성된 기저구조, 제1 층간 절연막(105A), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109), 메모리막(121), 채널막(123) 및 코어 절연막(125)을 포함하는 예비 메모리 셀 어레이 구조가 제공될 수 있다.
메모리막(121)의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 각각은 ST33 단계를 통해 노출될 수 있다. 이를 위해, 반도체막(101L)의 배면으로부터 반도체막(101L)의 일부를 제거할 수 있다. 일 실시 예로서, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 도 10에 도시된 반도체막(101L)의 일부를 제거할 수 있다. 제1 층간 절연막(105A)은 잔류되는 반도체막(101L)에 의해 보호될 수 있다. ST33 단계에서 메모리막(121) 뿐 아니라, 코어 절연막(125)이 노출되도록 채널막(123)의 일부가 제거될 수 있다.
이어서, 메모리막(121)의 일부를 제거하는 단계, 반도체막(101L)과 채널막(123)에 도전형 불순물을 주입하는 단계, 반도체막(101L)과 채널막(123)의 일부를 용융 및 결정화하는 단계를 포함하는 ST35단계를 수행할 수 있다.
도 20b를 참조하면, ST35단계에서 도 20a에 도시된 메모리막(121)의 일부를 제거함으로써, 제1 리세스부(Rb)가 정의될 수 있다. 제1 리세스부(Rb)는 반도체막(101L)과 채널막(123) 사이에 정의될 수 있다. 도 20a에 도시된 메모리막(121)의 일부를 제거하는 동안, 도 20a에 도시된 바와 같이 노출된 코어 절연막(125)의 일부가 제거됨에 따라 제2 리세스부(Rc)가 정의될 수 있다. 제1 리세스부(Rb)와 제2 리세스부(Rc)의 깊이는 도 20a에 도시된 메모리막(121)과 코어 절연막(125)간 식각 선택비 차이에 따라 다양하게 제어될 수 있다.
이하, 잔류되는 메모리막은 메모리 패턴(121I)으로 명명하고, 잔류되는 코어 절연막은 코어 절연패턴(125I)으로 명명한다.
복수의 도전패턴들(107) 중 제1 층간 절연막(105A)에 인접한 도전패턴은 소스 셀렉트 라인(SSL)일 수 있다. 제1 리세스부(Rb) 및 제2 리세스부(Rc)의 깊이는 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 턴-온 전류 설계값에 맞추어 제어할 수 있다. 제1 리세스부(Rb)를 형성하기 위한 식각공정 동안, 제1 리세스부(Rb)의 바닥면이 소스 셀렉트 라인(SSL)이 배치된 레벨에 도달되는 시간은 잔류하는 반도체막(101L)에 의해 반도체막(101L)이 잔류되지 않는 경우보다 증가될 수 있다.
ST35 단계에서 반도체막(101L)과 채널막(123)에 도전형 불순물(200)을 주입할 수 있다. 도전형 불순물(200)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
도 20c를 참조하면, 도 20b에 도시된 채널막(123)의 일부와 반도체막(101L)을 용융시킬 수 있다. 이는 레이저 어닐링을 통해 수행될 수 있다. 채널막(123)의 일부와 반도체막(101L)에 레이저를 조사함으로써, 용융된 반도체 물질이 도 20b에 도시된 제1 리세스부(Rb) 및 제2 리세스부(Rc)를 채울 수 있다.
이 후, 용융된 반도체 물질을 결정화함으로써, 도프트 반도체막(185I)이 형성될 수 있다. 도프트 반도체막(185I)은 레이저 어닐에 의해 활성화된 도전형 불순물을 포함할 수 있다. 채널막의 일부 영역은 용융되지 않고 채널패턴(123I)으로 잔류될 수 있다. 채널패턴(123I)은 도 3a 및 도 3b를 참조하여 설명한 채널영역(A1)을 포함할 수 있다.
도 20a 내지 도 20c를 참조하여 설명한 제조공정에 따르면, 메모리 셀 어레이는 제1 층간 절연막(105A), 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)을 포함하는 적층체, 적층체를 관통하는 코어 절연패턴(125I), 코어 절연패턴(125I)와 적층체 사이에 배치된 채널패턴(123I), 채널패턴(123I)과 적층체 사이의 메모리 패턴(121I) 및 채널패턴(123I)에 연결된 도프트 반도체막(185I)을 포함할 수 있다.
제1 층간 절연막(105A)은 도 18d를 참조하여 설명한 바와 같이, 제1 방향(DR1)을 향하는 제1 면(SU1) 및 제1 방향(DR1)과 상반된 제2 방향(DR2)을 향하는 제2 면(SU2)을 포함할 수 있다. 복수의 도전패턴들(107) 및 복수의 제2 층간 절연막들(109)은 제1 층간 절연막(105A)의 제2 면(SU2) 상에 제2 방향(DR2)으로 교대로 배치될 수 있다.
제1 층간 절연막(105A)의 제1 면(SU1)은 코어 절연패턴(125I)보다 제1 방향(DR1)으로 돌출된 상태로 잔류될 수 있다. 메모리 패턴(121I)은 제1 방향(DR1)으로 채널패턴(123I)보다 돌출될 수 있다.
도프트 반도체막(185I)은 제1 층간 절연막(105A)의 제1 면(SU1) 상에 배치될 수 있고, 코어 절연패턴(125I)과 메모리 패턴(121I) 사이로 연장될 수 있다. 일 실시 예로서, 도프트 반도체막(185I)은 수평패턴(185HP) 및 돌출부(185PP)로 구분될 수 있다. 수평패턴(185HP)은 제1 층간 절연막(105A), 코어 절연패턴(125I) 및메모리 패턴(121I)을 덮도록 연장될 수 있다. 돌출부(185PP)는 수평패턴(185HP)으로부터 메모리 패턴(121I)의 측벽과 코어 절연패턴(125I)의 측벽 사이에 배치될 수 있다. 돌출부(185PP)는 메모리 패턴(121I)의 측벽 및 코어 절연패턴(125I)의 측벽과 공면을 이룰 수 있다.
도프트 반도체막(185I)은 레이저 어닐에 의한 용융 및 결정화에 의해 형성되므로, 돌출부(185PP)와 채널패턴(123I)사이의 경계면(BS)으로부터 메모리 패턴(121I)과 코어 절연패턴(125I) 사이로 성장된 결정립을 포함할 수 있다.
상술한 바와 같이, 본 발명은 반도체막을 포함하는 기저구조의 배면으로부터 예비 메모리 셀 어레이 구조의 일부를 식각함으로써, 기저구조 내부에 매립된 채널막을 용이하게 노출시킬 수 있다. 이로써, 기저구조 내부의 채널막에 도프트 반도체막을 용이하게 접촉시킬 수 있다.
본 발명에 따르면, 노출된 채널막 내부에 도전형 불순물을 확산시키거나, 노출된 채널막에 도전형 불순물을 주입하고 용융 및 결정화함으로써 정션영역(junction)을 정의할 수 있다.
본 발명에 따르면, 코어 절연막 및 메모리막 중 적어도 어느 하나의 식각량을 제어함으로써 정션영역과 도전패턴 간 이격거리를 제어할 수 있다.
본 발명에 따르면, 코어 절연막 및 메모리막 중 적어도 어느 하나와 채널막 간 식각 선택비를 이용하여 균일한 리세스부를 제공할 수 있으므로, 정션영역의 균일도를 향상시킬 수 있다.
본 발명에 따르면, 정션영역의 형성범위를 정량적으로 제어할 수 있으므로, 정션영역의 형성범위에 의해 결정되는 게이트 유도 드레인 누설 전류(GIDL: gate induced drain leakage)를 이용한 소거 동작의 신뢰성을 향상시킬 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 21을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 제1 층간 절연막, 제1 층간 절연막 아래에 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들을 포함하는 적층체; 적층체를 관통하는 홀; 홀 내부에 배치된 코어 절연패턴, 메모리 패턴 및 채널패턴; 및 제1 층간 절연막 상에 배치되고, 홀 내부로 연장된 도프트 반도체막을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 제1 층간 절연막, 제1 층간 절연막 아래에 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들을 포함하는 적층체; 적층체를 관통하는 홀; 홀 내부에 배치된 코어 절연패턴, 메모리 패턴 및 채널패턴; 및 제1 층간 절연막 상에 배치되고, 홀 내부로 연장된 도프트 반도체막을 포함할 수 있다.
메모리 컨트롤러(1211)는 도 21을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
105A, 105B, 105: 제1 층간 절연막 109: 제2 층간 절연막
107: 도전패턴 185A 내지 185I: 도프트 반도체막
185HP, 185HP': 수평패턴 185CP: 코어패턴
185SP: 측벽패턴 185PP1, 185PP2, 185PP: 돌출부
101L: 반도체막 120: 홀
101A, 101B, 101, 103: 스페이서 패턴
121A 내지 121I: 메모리 패턴 125A 내지 125I: 코어 절연패턴
123A 내지 123I: 채널패턴 121: 메모리막
125, 125': 코어 절연막 123: 채널막
A2, A3: 정션영역 SSL, SSL1, SSL2: 소스 셀렉트 라인
PMCA: 예비 메모리 셀 어레이 구조
RP11 내지 RP14, RP1', RP21 내지 RP24, RP2', Ra 내지 Rc: 리세스부
185L, 185L': 예비 도프트 반도체막

Claims (37)

  1. 제1 층간 절연막 아래에 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들;
    상기 제1 층간 절연막 상의 도프트 반도체막;
    상기 도프트 반도체막과 상기 제1 층간 절연막 사이의 스페이서 패턴;
    상기 스페이서 패턴, 상기 제1 층간 절연막, 상기 복수의 제2 층간 절연막들 및 상기 복수의 도전패턴들을 관통하는 홀;
    상기 홀의 측벽 상에 형성된 메모리 패턴;
    상기 홀의 중심영역에 형성된 코어 절연패턴; 및
    상기 코어 절연패턴과 상기 메모리 패턴 사이의 채널패턴을 포함하고,
    상기 도프트 반도체막은 상기 홀 내부로 연장된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스페이서 패턴은 반도체막을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스페이서 패턴은 단결정 실리콘을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 스페이서 패턴은 반도체막에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 스페이서 패턴은 탄화실리콘질화막(SiCN) 및 실리콘 질화막(SiN) 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 도프트 반도체막은,
    상기 스페이서 패턴 상의 수평패턴; 및
    상기 수평패턴으로부터 상기 코어 절연패턴을 향하여 상기 홀 내부로 돌출된 코어패턴을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 도프트 반도체막은,
    상기 수평패턴으로부터 상기 메모리 패턴을 향하여 상기 홀의 측벽을 따라 연장된 측벽패턴을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 복수의 도전패턴들은 상기 제1 층간 절연막에 인접한 소스 셀렉트 라인을 포함하고,
    상기 메모리 패턴과 상기 도프트 반도체막의 상기 측벽패턴 사이의 계면은 상기 소스 셀렉트 라인이 배치된 레벨보다 상위의 레벨에 배치된 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 도프트 반도체막의 상기 측벽패턴은 상기 도프트 반도체막의 상기 코어패턴에 비해 짧은 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 코어 절연패턴은 상기 메모리 패턴에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 코어 절연패턴은 다공성 절연물을 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 채널패턴은,
    상기 도프트 반도체막에 접촉되고, 상기 도프트 반도체막과 동일한 도전형의 불순물을 포함하는 정션영역(junction)을 포함하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제1 층간 절연막은 상기 제2 층간 절연막에 비해 두꺼운 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 스페이서 패턴은 상기 제1 층간 절연막에 비해 얇은 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 스페이서 패턴은 상기 제1 층간 절연막에 비해 두꺼운 반도체 메모리 장치.
  16. 제1 방향을 향하는 제1 면과 상기 제1 방향과 상반된 제2 방향을 향하는 제2 면을 갖는 제1 층간 절연막과, 상기 제1 층간 절연막의 상기 제2 면 상에 상기 제2 방향으로 교대로 배치된 복수의 제2 층간 절연막들 및 복수의 도전패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 코어 절연패턴;
    상기 코어 절연패턴과 상기 적층체 사이에 배치된 채널패턴;
    상기 채널패턴과 상기 적층체 사이에 배치된 메모리 패턴; 및
    상기 제1 층간 절연막의 상기 제1 면 상에 배치되고, 상기 채널패턴에 연결되도록 상기 메모리 패턴과 상기 코어 절연패턴 사이로 연장된 도프트 반도체막을 포함하고,
    상기 도프트 반도체막은 상기 채널패턴과 상기 도프트 반도체막 사이의 경계면으로부터 상기 메모리 패턴과 상기 코어 절연패턴 사이로 성장된 결정립을 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 코어 절연패턴은 상기 제1 층간 절연막보다 상기 제1 방향으로 돌출된 단부를 포함하고,
    상기 도프트 반도체막은 상기 코어 절연패턴의 상기 단부를 둘러싸는 수평패턴, 상기 수평패턴으로부터 상기 제1 층간 절연막의 측벽을 따라 연장된 제1 돌출부 및 상기 제1 돌출부로부터 상기 메모리 패턴의 측벽을 따라 연장된 제2 돌출부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 돌출부는 상기 코어 절연패턴과 상기 제1 층간 절연막 사이에서 제1 폭으로 형성되고,
    상기 제2 돌출부는 상기 코어 절연패턴과 상기 메모리 패턴 사이에서 제1 폭보다 작은 제2 폭으로 형성된 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 도프트 반도체막의 상기 수평패턴을 덮는 금속막을 더 포함하고,
    상기 도프트 반도체막은 상기 금속막과 상기 코어 절연패턴의 상기 단부 사이로 연장된 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제1 층간 절연막의 상기 제1 면은 상기 코어 절연패턴보다 상기 제1 방향으로 돌출되고,
    상기 도프트 반도체막은, 상기 제1 층간 절연막, 상기 코어 절연패턴 및 상기 메모리 패턴을 덮도록 연장된 수평패턴 및 상기 수평패턴으로부터 상기 메모리 패턴과 상기 코어 절연패턴 사이로 연장된 돌출부를 포함하는 반도체 메모리 장치.
  21. 기저구조 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 교대로 적층된 복수의 도전패턴들 및 복수의 제2 층간 절연막들, 상기 복수의 도전패턴들, 상기 복수의 제2 층간 절연막들 및 상기 제1 층간 절연막을 관통하고 상기 기저구조 내부로 연장된 홀의 표면 상의 메모리막, 상기 홀의 중심영역에 배치된 코어 절연막, 및 상기 메모리막과 상기 코어 절연막 사이의 채널막을 포함하는 예비 메모리 셀 어레이 구조를 형성하는 단계;
    상기 코어 절연막이 노출되도록 상기 기저구조의 배면으로부터 상기 예비 메모리 셀 어레이 구조의 일부를 제거하는 단계; 및
    상기 기저구조의 잔류부에 의해 정의된 스페이서 패턴 상에 도프트 반도체막을 형성하는 단계를 포함하고,
    상기 도프트 반도체막은 상기 채널막에 접촉되고, 상기 스페이서 패턴의 측벽에 중첩된 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 스페이서 패턴은 반도체막을 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 반도체막은 단결정 실리콘을 포함하고,
    상기 도프트 반도체막은 다결정 실리콘을 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 스페이서 패턴은 반도체막에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 스페이서 패턴은 탄화실리콘질화막(SiCN) 및 실리콘 질화막(SiN) 중 적어도 어느 하나를 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 21 항에 있어서,
    상기 도프트 반도체막을 형성하는 단계는,
    상기 코어 절연막의 일부를 제거함으로써, 제1 리세스부를 정의하는 단계; 및
    상기 제1 리세스부를 상기 도프트 반도체막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 도프트 반도체막을 형성하는 단계는,
    상기 메모리막의 일부를 제거함으로써, 상기 스페이서 패턴과 상기 채널막 사이에 제2 리세스부를 정의하는 단계; 및
    상기 제2 리세스부를 상기 도프트 반도체막으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 리세스부를 상기 도프트 반도체막으로 채우는 단계 및 상기 제2 리세스부를 상기 도프트 반도체막으로 채우는 단계 각각은.
    예비 도프트 반도체막을 증착하는 단계; 및
    상기 예비 도프트 반도체막에 대한 어닐 공정을 수행하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 제1 리세스부는 상기 제2 리세스부에 비해 깊게 형성되는 반도체 메모리 장치의 제조방법.
  30. 제 21 항에 있어서,
    상기 도프트 반도체막으로부터의 도전형 불순물을 상기 채널막 내부로 확산시키는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  31. 반도체막 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 교대로 적층된 복수의 도전패턴들 및 복수의 제2 층간 절연막들, 상기 복수의 도전패턴들, 상기 복수의 제2 층간 절연막들 및 상기 제1 층간 절연막을 관통하고 상기 반도체막 내부로 연장된 홀의 표면 상의 메모리막, 상기 홀의 중심영역에 배치된 코어 절연막, 및 상기 메모리막과 상기 코어 절연막 사이의 채널막을 포함하는 예비 메모리 셀 어레이 구조를 형성하는 단계;
    상기 메모리막이 노출되도록 상기 반도체막의 배면으로부터 상기 반도체막의 일부를 제거하는 단계;
    상기 메모리막의 일부를 제거함으로써, 상기 반도체막과 상기 채널막 사이에 제1 리세스부를 정의하는 단계;
    상기 반도체막과 상기 채널막에 불순물을 주입하는 단계; 및
    상기 반도체막과 상기 채널막의 일부를 용융시킴으로써, 용융된 반도체 물질로 상기 제1 리세스부를 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 메모리막의 일부를 제거하는 단계는 상기 코어 절연막이 상기 채널막으로 차단된 상태에서 실시되는 반도체 메모리 장치의 제조방법.
  33. 제 31 항에 있어서,
    상기 메모리막의 일부를 제거하기 전, 상기 코어 절연막이 노출되도록 상기 채널막의 일부를 제거하는 단계를 더 포함하고,
    상기 제1 리세부를 형성하는 동안, 상기 코어 절연막의 일부가 제거됨으로써 제2 리세스부가 정의되고,
    상기 제2 리세스부는 상기 용융된 반도체 물질로 채워지는 반도체 메모리 장치의 제조방법.
  34. 제 31 항에 있어서,
    상기 반도체막과 상기 채널막의 일부를 용융시키는 단계는 레이저 어닐링을 통해 수행되는 반도체 메모리 장치의 제조방법.
  35. 제 31 항에 있어서,
    상기 반도체막과 상기 채널막의 일부를 용융시키는 동안, 상기 불순물이 활성화되는 반도체 메모리 장치의 제조방법.
  36. 제 31 항에 있어서,
    상기 용융된 반도체 물질을 결정화함으로써 도프트 반도체막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 도프트 반도체막은 상기 메모리막과 상기 코어 절연막 사이에 개재된 반도체 메모리 장치의 제조방법.
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