CN115312531A - 半导体存储器装置及半导体存储器装置的制造方法 - Google Patents

半导体存储器装置及半导体存储器装置的制造方法 Download PDF

Info

Publication number
CN115312531A
CN115312531A CN202210393754.2A CN202210393754A CN115312531A CN 115312531 A CN115312531 A CN 115312531A CN 202210393754 A CN202210393754 A CN 202210393754A CN 115312531 A CN115312531 A CN 115312531A
Authority
CN
China
Prior art keywords
layer
pattern
interlayer insulating
semiconductor layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210393754.2A
Other languages
English (en)
Inventor
吴在永
崔殷硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220011777A external-priority patent/KR20220151533A/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115312531A publication Critical patent/CN115312531A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了半导体存储器装置及半导体存储器装置的制造方法。一种半导体存储器装置包括：层叠结构，其包括第一层间绝缘层、以及交替设置在第一层间绝缘层下方的多个第二层间绝缘层和多个导电图案；贯穿层叠结构的孔；设置在孔的内部的芯绝缘图案、存储器图案和沟道图案；以及设置在第一层间绝缘层上方的掺杂半导体层，掺杂半导体层延伸到孔的内部。

Description

半导体存储器装置及半导体存储器装置的制造方法
技术领域
本公开总体上涉及半导体存储器装置及该半导体存储器装置的制造方法，更具体地，涉及三维半导体存储器装置及该三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括多个能够存储数据的存储器单元。三维半导体存储器装置可以包括三维布置的多个存储器单元。由于多个存储器单元是三维布置的，因此可以减小多个存储器单元占据的基板面积，从而可以提高半导体存储器装置的集成度。层叠在基板上的存储器单元的数量增加，使得可以进一步提高半导体存储器装置的集成度。随着层叠在基板之上的存储器单元的数量增加，三维半导体存储器装置的操作可靠性可能劣化。
发明内容
根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：交替地设置于第一层间绝缘层下方的多个第二层间绝缘层及多个导电图案；掺杂半导体层，其位于第一层间绝缘层上方；间隔体图案，其位于掺杂半导体层与第一层间绝缘层之间；孔，其贯穿间隔体图案、第一层间绝缘层、多个第二层间绝缘层和多个导电图案；存储器图案，其位于孔的侧壁上；芯绝缘图案，其位于孔的中心区域中；以及沟道图案，其位于芯绝缘图案和存储器图案之间，其中，掺杂半导体层延伸至孔的内部。
根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：层叠结构，其包括具有面向第一方向的第一表面和面向与第一方向相对的第二方向的第二表面的第一层间绝缘层、以及沿第二方向交替设置在第一层间绝缘层的第二表面上的多个第二层间绝缘层和多个导电图案；芯绝缘图案，其贯穿层叠结构；沟道图案，其设置于芯绝缘图案和层叠结构之间；存储器图案，其设置于沟道图案和层叠结构之间；以及掺杂半导体层，其设置于第一层间绝缘层的第一表面上方，该掺杂半导体层在存储器图案和芯绝缘图案之间延伸以连接至沟道图案，其中，掺杂半导体层包括从沟道图案开始在存储器图案和芯绝缘图案之间延伸的结晶区。
根据本公开的实施方式，可以提供一种制造半导体存储器装置的方法，该方法包括：形成初步存储器单元阵列结构，初步存储器单元阵列结构包括位于基础结构上的第一层间绝缘层、交替层叠在第一层间绝缘层上的多个导电图案和多个第二层间绝缘层、位于贯穿多个导电图案、多个第二层间绝缘层、和第一层间绝缘层并延伸到基础结构的内部的孔的表面上的存储器层、设置于孔的中心区域中的芯绝缘层、以及位于存储器层与芯绝缘层之间的沟道层；从基础结构的背表面去除初步存储器单元阵列结构的一部分，使得暴露出芯绝缘层；以及在由基础结构的剩余部分限定的间隔体图案上形成掺杂半导体层，其中掺杂半导体层与沟道层接触，并与间隔体图案的侧壁交叠。
根据本公开的实施方式，可以提供一种制造半导体存储器装置的方法，该方法包括：形成初步存储器单元阵列结构，初步存储器单元阵列结构包括在半导体层上方的第一层间绝缘层、在第一层间绝缘层上交替层叠的多个导电图案和多个第二层间绝缘层、位于贯穿多个第二层间绝缘层和第一层间绝缘层并延伸到半导体层的内部的孔的表面上的存储器层、设置在孔的中心区域中的芯绝缘层、以及位于存储器层和芯绝缘层之间的沟道层；从半导体层的背表面去除半导体层的一部分，使得暴露出存储器层；通过去除存储器层的一部分，在半导体层和沟道层之间限定第一凹陷部；将杂质注入半导体层和沟道层中；以及通过使半导体层和沟道层的一部分熔融，来用熔融的半导体材料填充第一凹陷部。
附图说明
在下文中，现在将参照附图更全面地描述实施方式的各种示例；然而，它们可以以不同的形式体现，并且不应被解释为限于这里提出的实施方式。相反，提供这些实施方式，将使得本领域技术人员能够实现本公开。
在附图中，为了例示清楚，可以夸大尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。将理解，当元件、图案或层等被称为“在另一元件上”、“连接至”或“联接至”另一元件、图案或层等时，它可以直接在另一元件、图案或层等上、直接连接至或联接至另一元件、图案或层等，或者可以存在居间元件、图案或层等。相反，当元件、图案或层等被称为“直接在另一元件、图案或层上”、“直接连接至”或“直接联接至”另一元件、图案或层等时，不存在居间元件或层。相似的附图标记贯穿附图指代相似的元件。
图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的存储器单元阵列的图。
图2是例示了图1所示的存储器单元阵列的电路图。
图3A和图3B是例示了图1所示的存储器单元阵列的实施方式的截面图。
图4A和图4B是例示了根据本公开的实施方式的半导体存储器装置的截面图。
图5A、图5B、图5C、图5D和图5E是例示了根据本公开的实施方式的存储器单元阵列的截面图。
图6是例示了根据本公开的实施方式的存储器单元阵列的截面图。
图7是示意性例示了根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图8A、图8B、图8C和图8D是例示了图7所示的步骤ST11的实施方式的截面图。
图9是例示了图7所示的步骤ST13和ST15的截面图。
图10是例示了图7所示的步骤ST21、ST23、ST25、ST31的截面图。
图11A、图11B和图11C是图10所示的区域AR2的放大截面图，并且是例示了图7所示的步骤ST33和ST35的截面图。
图12A和图12B是例示了图7所示的步骤ST33和ST35的截面图。
图13A和图13B是例示了图7所示的步骤ST35的截面图。
图14A和图14B是例示了图7所示的步骤ST35的截面图。
图15A和图15B是例示了图7所示的步骤ST35的截面图。
图16是例示了沉积初步掺杂半导体层的步骤的截面图。
图17A、图17B、图17C、图17D和图17E是例示了图7所示的步骤ST33和ST35的截面图。
图18A、图18B、图18C和图18D是例示了图7所示的步骤ST33和ST35的截面图。
图19是例示了形成金属层的工艺的截面图。
图20A、图20B和图20C是例示了图7所示的步骤ST33和ST35的截面图。
图21是例示了根据本公开的实施方式的存储器系统的配置的框图。
图22是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文所公开的具体结构和功能描述仅仅是出于描述根据本公开的概念的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实施，并且它们不应被解释为限于这里阐述的具体实施方式。
将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元素，但是这些元素不受这些术语的限制。这些术语用于将一个元素与另一元素区分开来，并非暗示元素的数量或顺序。
本公开的各种实施方式涉及具有改进的操作可靠性的半导体存储器装置及该半导体存储器装置的制造方法。
图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的存储器单元阵列的图。
参照图1，存储器单元阵列MCA可以包括多条位线BL、公共源极层CSL和存储器块10。
多条位线BL可以彼此间隔开，并且彼此平行延伸。在实施方式中，多条位线BL可以在X轴方向上彼此间隔开，并且在Y轴方向上延伸。然而，本公开不限于此。
公共源极层CSL可以与多条位线BL交叠，并且存储器块10插置在它们之间。公共源极层CSL可以包括在XY平面上延伸的水平图案。
存储器块10可以设置在多条位线BL和公共源极层CSL之间。存储器块10可以包括多个存储器单元串。每个存储器单元串不仅可以连接至与其对应的位线BL，而且可以通过单元插塞件的沟道图案连接至公共源极层CSL。
图2是例示了图1所示的存储器单元阵列MCA的电路图。
参照图2，存储器单元阵列MCA可以包括分别连接至多条位线BL的多个存储器单元串CS。多个存储器单元串CS可以并联连接至公共源极层CSL。
每个存储器单元串CS可以包括至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。
多个存储器单元MC可以串联连接在漏极选择晶体管DST和源极选择晶体管SST之间。多个存储器单元MC可以经由源极选择晶体管SST连接至公共源极层CSL。多个存储器单元MC可以经由漏极选择晶体管DST连接至与其对应的位线BL。
多个存储器单元MC可以分别连接至多条字线WL。多个存储器单元MC的操作可以由施加到多条字线WL的栅极信号控制。漏极选择晶体管DST可以连接至漏极选择线DSL。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL的栅极信号控制。源极选择晶体管SST可以连接至源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的栅极信号控制。源极选择线SSL、多条字线WL和漏极选择线DSL可以由彼此间隔开地层叠的导电图案来实现。
图3A和图3B是例示了图1所示的存储器单元阵列MCA的实施方式的截面图。图3A是沿与多条位线BL交叉的方向截取的存储器单元阵列MCA的截面图，而图3B是图3A所示的区域AR1的放大截面图。
参照图3A和图3B，存储器单元阵列MCA可以包括掺杂半导体层185A、间隔体图案101A、第一层间绝缘层105A、多个导电图案107、多个第二层间绝缘层109、单元插塞件CPL和位线BL。
多个导电图案107和多个第二层间绝缘层109可以交替地设置在第一层间绝缘层105A下方。更具体地，多个导电图案107和多个第二层间绝缘层109可以设置在第一层间绝缘层105A和位线BL之间，并且在Z轴方向上一个接一个地交替设置。
第一层间绝缘层105A和每个第二层间绝缘层109可以包括相同的绝缘材料。在实施方式中，第一层间绝缘层105A和第二层间绝缘层109可以包括硅氧化物。
多个导电图案107可以通过第一层间绝缘层105A与间隔体图案101A间隔开。多个导电图案107可以通过多个第二层间绝缘层109彼此绝缘。多个导电图案107当中与第一层间绝缘层105A相邻的至少一个导电图案可以用作参照图2描述的源极选择线SSL。多个导电图案107当中与位线BL相邻的至少一个导电图案可以用作参照图2描述的漏极选择线DSL。多个导电图案107当中设置于用作源极选择线SSL的导电图案和用作漏极选择线DSL的导电图案之间的导电图案可以用作参照图2描述的字线WL。
间隔体图案101A可以设置在第一层间绝缘层105A上。间隔体图案101A可以包括半导体层。在实施方式中，半导体层可以包括单晶硅。
间隔体图案101A、第一层间绝缘层105A、多个导电图案107和多个第二层间绝缘层109可以被孔120贯穿。单元插塞件CPL可以设置在孔120中。
存储器单元阵列MCA可以包括设置在多个导电图案107和多个第二层间绝缘层109的层叠结构与位线BL之间的第一绝缘层131。单元插塞件CPL可以延伸到第一绝缘层131的内部。
单元插塞件CPL可以包括存储器图案121A、沟道图案123A、芯绝缘图案125A和覆盖图案127。
存储器图案121A可以沿着孔120的侧壁延伸。如图3B所示，存储器图案121A可以包括阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI。阻挡绝缘层BI可以包括金属氧化物层、硅氧化物层等。数据储存层DS可以被配置为使用福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的能够存储数据的材料层。材料层可以包括其中可以俘获电荷的氮化物层。然而，本公开的实施方式不限于此，并且数据储存层DS可以包括纳米点等。隧道绝缘层TI可以包括电荷可以隧穿通过的绝缘材料。在实施方式中，隧道绝缘层TI可以包括硅氧化物层。
芯绝缘图案125A和覆盖图案127可以设置在孔120的中心区域中。覆盖图案127可以设置在芯绝缘图案125A和位线BL之间。覆盖图案127可以包括掺杂的半导体层。在实施方式中，覆盖图案127可以包括包含n型杂质的掺杂硅层。
沟道图案123A可以设置在芯绝缘图案125A和存储器图案121A之间。沟道图案123A可以比芯绝缘图案125A在Z轴方向上突出更远。沟道图案123A可以包括比芯绝缘图案125A朝向位线BL突出更远以围绕覆盖图案127的侧壁的部分。沟道图案123A可以包括半导体层。沟道图案123A可以包括沟道区A1、漏极结A2和源极结A3。沟道图案123A的沟道区A1可以设置在漏极结A2和源极结A3之间。
半导体层中构成沟道区A1的的部分可以基本上是本征的。半导体层中构成漏极结A2和源极结A3的部分可以包括导电型杂质。沟道图案123A的漏极结A2可以与覆盖图案127接触。沟道图案123A的源极结A3可以与掺杂半导体层185A接触。漏极结A2和源极结A3中的每一个可以比掺杂半导体层185A和覆盖图案127朝向沟道区A1进一步延伸。沟道图案123A的漏极结A2可以包括与覆盖图案127相同的导电型杂质。沟道图案123A的源极结A3可以包括与掺杂半导体层185A相同的导电型杂质。在实施方式中，漏极结A2和源极结A3可以包括n型杂质。
掺杂半导体层185A可以用作图1和图2所示的公共源极层CSL。掺杂半导体层185A可以设置在第一层间绝缘层105A之上，并且间隔体图案101A插置在它们之间。也就是说，间隔体图案101A可以插置在掺杂半导体层185A和第一层间绝缘层105A之间。掺杂半导体层185A可以包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体层185A可以包括n型杂质。
掺杂半导体层185A可以延伸到孔120的内部，以与间隔体图案101A的侧壁交叠。更具体地，掺杂半导体层185A可以包括水平图案185HP、芯图案185CP和侧壁图案185SP。掺杂半导体层185A的水平图案185HP可以设置在间隔体图案101A上，并且与图1所示的公共源极层CSL一样在XY平面上延伸。掺杂半导体层185A的芯图案185CP可以从水平图案185HP朝向芯绝缘图案125A突出到孔120的内部。掺杂半导体层185A的侧壁图案185SP可以沿着孔120的侧壁从水平图案185HP朝向存储器图案121A延伸。也就是说，掺杂半导体层185A的侧壁图案185SP可以插置在沟道图案123A和间隔体图案101A之间。因此，沟道图案123A可以插置在掺杂半导体层185A的芯图案185CP和侧壁图案185SP之间。
存储器单元阵列MCA还可以包括设置在第一绝缘层131和位线BL之间的至少一个绝缘层。在实施方式中，存储器单元阵列MCA可以包括位于第一绝缘层131和位线BL之间的第二绝缘层135、以及位于第二绝缘层135和位线BL之间的第三绝缘层139。位线BL可以贯穿与第三绝缘层139交叠的第四绝缘层143。位线BL可以经由位线-沟道连接结构BCC连接至单元插塞件CPL的覆盖图案127。位线-沟道连接结构BCC可以包括具有各种结构的导电图案。在实施方式中，位线-沟道连接结构BCC从覆盖图案127延伸以贯穿第一绝缘层131的第一导电插塞件133、从第一导电插塞件133延伸以贯穿第二绝缘层135的导电焊盘137、以及从导电焊盘137延伸以贯穿第三绝缘层139的第二导电插塞件141。
参照图3B，存储器图案121A和掺杂半导体层185A的侧壁图案185SP之间的界面BS1可以与源极选择线SSL间隔开。更具体地，界面BS1可以设置在比设置源极选择线SSL的高度高的高度。在制造半导体存储器装置的工艺中，界面BS1的高度可以由间隔体图案101A控制。根据本公开的实施方式，可以通过间隔体图案101A确保界面BS1和源极选择线SSL之间的距离，从而可以减少源极选择线SSL和掺杂半导体层185A彼此接触的故障。
为了增加界面BS1和源极选择线SSL之间的上述距离，可以使第一层间绝缘层105A的厚度D1A大于第二层间绝缘层109的厚度D2。间隔体图案101A的厚度D3A可以是多种多样的。在实施方式中，间隔体图案101A的厚度D3A可以小于第一层间绝缘层105A的厚度D1A。
连接至源极选择线SSL的源极选择晶体管的导通电流可以随着掺杂半导体层185A和源极选择线SSL之间的距离变窄而增加。为了增加源极选择晶体管的导通电流，掺杂半导体层185A的芯图案185CP可以比掺杂半导体层185A的侧壁图案185SP在Z轴方向上延伸得更长。
根据本公开，可以通过间隔体图案101A稳定地保持源极选择线SSL和掺杂半导体层185A之间的间隙，并且可以芯图案185CP来增加源极选择晶体管的导通电流。
图4A和图4B是例示了根据本公开的实施方式的半导体存储器装置的截面图。更具体地说，图4A是例示了设置于图3A所示的存储器单元阵列MCA上方的结构的实施方式的截面图，而图4B是例示了设置在图3A所示的存储器单元阵列MCA下方的结构的实施方式的截面图。
参照图4A，半导体存储器装置还可以包括金属层191。金属层191可以位于参照图3A和图3B描述的存储器单元阵列MCA的掺杂半导体层185A上与掺杂半导体层185A接触。金属层191和掺杂半导体层185A可以用作图1和图2所示的公共源极层CSL。通过金属层191可以降低公共源极层CSL的电阻。
参照图4B，半导体存储器装置可以包括外围电路结构200、第一互连件153、第二互连件230、第一导电接合焊盘155和第二导电接合焊盘231。外围电路结构200、第一互连件153、第二互连件230、第一导电接合焊盘155和第二导电接合焊盘231可以设置在参照图3A和图3B描述的存储器单元阵列MCA下方。
第一互连件153和第二互连件230可以通过第一导电接合焊盘155和第二导电接合焊盘231的相互连接结构彼此连接。在实施方式中，第一导电接合焊盘155和第二导电接合焊盘230可以通过接合工艺彼此联接。
外围电路结构200可以包括基板201和多个晶体管TR。基板201可以是包含硅、锗等的半导体基板。基板201可以包括通过隔离层203划分的有源区。
多个晶体管TR可以构成用于控制存储器单元阵列MCA的操作的外围电路。在实施方式中，多个晶体管TR可以包括用于控制位线BL的页面缓冲器电路的晶体管。每个晶体管TR可以包括栅极绝缘层205、栅电极207和结201J。栅极绝缘层205和栅电极207可以层叠在基板201的有源区上。结201J可以设置为源极区和漏极区。可以通过将n型杂质和p型杂质中的至少一种掺杂到暴露于栅电极207两侧的有源区中，来提供结201J。
第一互连件153和第一导电接合焊盘155可以形成在单元阵列侧绝缘结构151中。单元阵列侧绝缘结构151可以包括两个或更多个绝缘层。第一互连件153可以包括具有各种结构的导电图案。第一导电接合焊盘155可以经由第一互连件153连接至位线BL。
第二互连件230和第二导电接合焊盘231可以形成于外围电路侧绝缘结构210中。外围电路侧绝缘结构210可以包括两个或更多个绝缘层。第二互连件230可以包括连接至晶体管TR的多个导电图案211、213、215、217、219、221、223和225。多个导电图案211、213、215、217、219、221、223和225可以形成为各种结构。第二导电接合焊盘231可以经由第二互连件230连接至晶体管TR。
根据上述结构，位线BL可以经由第一互连件153、第一导电焊盘155、第二导电焊盘231和第二互连件230连接至晶体管TR。
图5A至图5E是例示了根据本公开的实施方式的存储器单元阵列的截面图。具体而言，图5A至5E是例示了图3A所示的区域AR1的各种实施方式的放大截面图。在下文中，将省略相同组件的重复描述。
参照图5A至图5E，因为第一层间绝缘层105B和105可以被间隔体图案101B和101保护，所以在制造半导体存储器装置时第一层间绝缘层105B和105可以保持恒定厚度。掺杂半导体层185B、185C、185D、185E和185F可以通过间隔体图案101B和101与多个导电图案107和多个第二层间绝缘层109的层叠结构稳定地间隔开。
掺杂半导体层185B、185C、185D、185E和185F中的每一个可以包括水平图案185HP和从水平图案185HP延伸出的芯图案185CP。侧壁图案185SP从掺杂半导体层185B、185C、185E和185F中的每一个的水平图案185HP延伸出，如图5A、图5B、图5D和图5E所示，并且可以具有比芯图案185CP的长度短的长度。例如，参照图5A，侧壁图案185SP可以具有比芯图案185CP的长度L2短的长度L1。另选地，可以省略侧壁图案185SP，如图5C所示。
可以通过芯绝缘图案125B、125C、125D、125E和125F相对于每个存储器图案121B、121C、121D、121E和121F的隧道绝缘层TI、数据存储器层DS和阻挡绝缘层BI的蚀刻选择性，来控制芯图案185CP的长度和侧壁图案185SP的长度。根据本公开，芯绝缘图案125B、125C、125D、125E和125F中的每一个可以被蚀刻得比隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI更深。因此，芯图案185CP的长度可以形成为比侧壁图案185SP的长度长，如图5A、图5B、图5D和图5E所示，或者水平图案185HP和存储器图案121D之间的界面可以设置在与水平图案185HP和间隔体图案101之间的界面的高度基本相同的高度，如图5C所示。
可以由芯图案185CP的长度和侧壁图案185SP的长度来控制每个沟道图案123B、123C、123D、123E和123F的源极结A3的长度。源极结A3可以比芯图案185CP朝向沟道区A1突出更远。
图5A至图5E例示了间隔体图案101B和101中的每一个包括半导体层的情况，但是本公开不限于此。
参照图5A，间隔件图案101B的厚度D3B可以形成为大于第一层间绝缘层105B的厚度D1B。因此，存储器图案121B和侧壁图案185SP之间的界面BS2的位置可以被控制为高于多个导电图案107和多个第二层间绝缘层109的层叠结构的高度的高度。更具体地，界面BS2可以位于比多个导电图案107当中的与第一层间绝缘层105B相邻的源极选择线SSL的高度高的高度。
参照图5B和图5C，间隔体图案101可以形成为比图5A所示的间隔体图案101B薄。在实施方式中，间隔体图案101可以保留与第一层间绝缘层105的厚度基本相等的厚度。
根据实施方式，如图5B所示，控制存储器图案123C的蚀刻量，使得可以控制存储器图案123C和侧壁图案185SP之间的界面BS3的高度。更具体地，界面BS3可以位于比多个导电图案107当中与第一层间绝缘层105相邻的源极选择线SSL高的水平。
根据另一实施方式，如图5C所示，掺杂半导体层185D的水平部分185HP可以与存储器图案123D接触。掺杂半导体层185D的芯图案185CP可以从掺杂半导体层185D的水平图案185HP朝向芯绝缘图案125D突出，并且填充贯穿第一层间绝缘层105的孔120的端部的中心区。
参照图5D，为了进一步增加连接至源极选择线SSL的源极选择晶体管的导通电流，掺杂半导体层185E的芯图案185CP可以在设置多个导电图案107当中与第一层间绝缘层105相邻的源极选择线SSL的高度或其下方的高度延伸。为此，与图3B、图5A、图5B或图5C所示的芯绝缘图案125A、125B、125C或125D相对于相应存储器图案的蚀刻选择性相比，芯绝缘图案125E相对于存储器图案121E的蚀刻选择性可以增加。
在实施方式中，图3B、图5A、图5B和图5C所示的芯绝缘图案125A、125B、125C和125D可以包括聚硅氮烷(PSZ)的氧化物，并且图5D所示的芯绝缘图案125E可以包括多孔绝缘材料。在另一实施方式中，图5D中所示的芯绝缘图案125E可以包括PSZ的氧化物，该PSZ的氧化物具有比图3B、图5A、图5B和图5C所示的芯绝缘图案125A、125B、125C和125D的硬度低的硬度。
参照图5E，多个导电图案107可以包括与第一层间绝缘层105相邻的第一源极选择线SSL1和在第一源极选择线SSL1下方的第二源极选择线SSL2。掺杂半导体层185F的芯图案185CP可以在设置第二源极选择线SSL2的高度延伸。为此，芯绝缘图案125F与以上参照图5D描述的芯绝缘图案125E由相同的材料制成，并且与芯绝缘图案125E的蚀刻量相比，芯绝缘图案125F的蚀刻量可以增加。
图6是例示了根据本公开的实施方式的存储器单元阵列的截面图。更具体地说，图6是沿与位线BL相交的方向截取的存储器单元阵列MCA′的截面图。在下文中，将省略相同组件的交叠描述。
参照图6，存储器单元阵列MCA′可以包括掺杂半导体层185G、间隔体图案103、第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、单元插塞件CPL和位线BL。此外，存储器单元阵列MCA′可以包括第一绝缘层131、第二绝缘层135、第三绝缘层139、第四绝缘层143、第一导电插塞件133、导电焊盘137和第二导电插塞件141。
间隔体图案103可以由相对于半导体层具有蚀刻选择性的材料制成。在实施方式中，间隔体图案103可以包括碳氮化硅(SiCN)层和氮化硅(SiN)层中的至少一种。
单元插塞件CPL可以包括存储器图案121G、沟道图案123G、芯绝缘图案125G和覆盖图案127。沟道图案123G可以包括沟道区A1、漏极结A2和源极结A3，并且掺杂半导体层185G可以包括水平图案185HP以及从水平图案185HP延伸出的芯图案185CP和侧壁图案185SP。
可以沿着沟道图案123G与掺杂半导体层185G的侧壁图案185SP和掺杂半导体层185G的芯图案185CP中的至少一个之间的接触面限定沟道图案123G。可以如参照图5A至图5E所描述的那样以各种方式来控制芯绝缘图案125G的蚀刻量、存储器图案121G的蚀刻量、第一层间绝缘层105的厚度、间隔体图案103的厚度、掺杂半导体层185G的侧壁图案185SP的长度和掺杂半导体层185G的芯图案185CP的长度。
图4A所示的金属层191可以设置在图6所示的存储器单元阵列MCA′上。如图4B所示的外围电路结构200、第一互连件153、第二互连件230、第一导电焊盘155和第二导电焊盘231可以设置在图6所示的存储器单元阵列MCA′下方。
图7是示意性例示了根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图7，该制造方法可以包括形成初步存储器单元阵列结构的步骤ST11、形成第一互连件的步骤ST13、形成第一导电接合焊盘的步骤ST15、形成外围电路结构的步骤ST21、形成第二互连件的步骤ST23、形成第二导电接合焊盘的步骤ST25、将第一导电接合焊盘接合到第二导电接合焊盘的步骤ST31、暴露出单元插塞件的步骤ST33、以及形成掺杂半导体层的步骤ST35。
可以单独执行步骤ST11和ST21。因此，在实施方式中，可以预先减轻或防止外围电路结构的电特性因步骤ST11中所需的高温而劣化的问题。
在下文中，将参照工艺截面图更详细地描述制造方法。
图8A至图8D是例示了图7中所示的步骤ST11的实施方式的截面图。
参照图8A至图8D，通过步骤ST11形成的初步存储器单元阵列结构可以包括基础结构。在实施方式中，基础结构可以由半导体层101L形成，如图8A至图8C所示。在另一实施方式中，基础结构可以由半导体层101L和蚀刻停止层103L的层叠结构形成，如图8D所示。
初步存储器单元阵列结构可以包括在上述基础结构上的第一层间绝缘层105A或105、交替层叠在第一层间绝缘层105A或105上的多个导电图案107和多个第二层间绝缘层109、贯穿多个导电图案107和多个第二层间绝缘层109并延伸到基础结构内部的单元插塞件CPL、以及连接至单元插塞件CPL的位线BL。
半导体层101L可以包括单晶硅。蚀刻停止层103L可以由相对于半导体层101L具有蚀刻选择性的材料制成。如图17B所示，可以通过在后续工艺中使用化学机械抛光(CMP)工艺、湿蚀刻工艺、干蚀刻工艺和清洗工艺中的至少一种工艺来选择性地去除半导体层101L。蚀刻停止层103L可以由相对于用于执行上述CMP工艺、湿蚀刻工艺、干蚀刻工艺或清洗工艺的材料具有抗蚀性的材料制成。在实施方式中，蚀刻停止层103L可以包括碳氮化硅(SiCN)层和氮化硅(SiN)层中的至少一种。
第一层间绝缘层105A或105可以与每个第二层间绝缘层109由相同的材料制成。在实施方式中，第一层间绝缘层105A或105可以包括含有硅氧化物等的氧化物层。
在实施方式中，如图8A至图8C所示，第一层间绝缘层105A或105可以与设置为基础结构的半导体层101L直接接触。在另一实施方式中，如图8D所示，第一层间绝缘层105可以形成在被提供为基础结构和半导体层101L和蚀刻停止层103L的层叠结构上。
图8A至图8D中所示的第一层间绝缘层105A或105可以形成为比第二层间绝缘层109厚，并且具有各种厚度。在实施方式中，如图8A所示，第一层间绝缘层105A的厚度D1A可以大于设置在基础结构(例如，半导体层101L)中的单元插塞件CPL的端部的长度L1。在另一实施方式中，如图8B所示，第一层间绝缘层105的厚度D可以小于设置在基础结构(例如，半导体层101L)中的单元插塞件CPL的端部的长度L2。本公开的实施方式不限于此，并且第一层间绝缘层的厚度可以与设置在基础结构中的单元插塞件的端部的长度基本相等。
多个导电图案107和多个第二层间绝缘层109可以围绕单元插塞件CPL。形成围绕单元插塞件CPL的多个导电图案107和多个第二层间绝缘层109的工艺可以包括在第一层间绝缘层105A或105上交替地层叠多个第一材料层和多个第二材料层的工艺。在实施方式中，第一材料层可以由用于导电图案107的导电材料形成，而第二材料层可以是用于第二层间绝缘层109的绝缘材料。在另一实施方式中，第一材料层可以是牺牲材料，而第二材料层可以是第二层间绝缘层109的绝缘材料。更具体地，牺牲材料可以是氮化物层，而第二层间绝缘层109可以是氧化物层。
形成围绕单元插塞件CPL的多个导电图案107和多个第二层间绝缘层109的工艺可以包括：通过使用掩模图案(未示出)作为蚀刻阻挡层的蚀刻工艺来形成贯穿多个第一材料层和多个第一材料层的孔120的工艺、在孔120中形成单元插塞件CPL的工艺、以及去除掩模图案的工艺。孔120和单元插塞件CPL可以延伸到半导体层101L的内部。形成单元插塞件CPL的工艺可以包括：在孔120的表面上形成存储器层121的工艺、在存储器层121上形成沟道层123的工艺、以及用芯绝缘层125或125′和覆盖图案127填充孔120的中心区域的工艺。存储器层121可以包括如图11A所示的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI。沟道层123可以包括半导体层。芯绝缘层125或125′可以包括相对于存储器层121具有蚀刻选择性的绝缘材料。在实施方式中，如图8A、图8B和图8D所示，芯绝缘层125可以包括聚硅氮烷(PSZ)的氧化物。在另一实施方式中，如图8C所示，芯绝缘层125′可以包括多孔绝缘材料。
芯绝缘层125或125′可以形成为具有比沟道层123的高度低的高度。覆盖图案127可以包括如参照图3A和图3B所描述的掺杂半导体层，并与芯绝缘层125或125′交叠。覆盖图案127中的导电型杂质可以从与沟道层123中覆盖图案127接触的侧壁扩散到沟道层123中。因此，沟道层123可以被分成与覆盖图案127相邻的漏极结A2和在漏极结A2下方的初步沟道区PA1。初步沟道区PA1可以基本上是本征的。
随后，可以用第一绝缘层131填充其中去除了掩模图案的区域。单元插塞件CPL可以被第一绝缘层131覆盖。当以上描述的第一材料层和第二材料层由用于导电图案107的导电材料和用于第二层间绝缘层109的绝缘材料制成，第一材料层和第二材料层可以保留为围绕单元插塞件CPL的导电图案107和第二层间绝缘层109。当第一材料层和第二材料层由牺牲材料和用于第二层间绝缘层109的绝缘材料制成时，可以附加地执行用导电图案107代替牺牲材料的工艺。
形成连接至单元插塞件CPL的位线BL的工艺可以包括：形成连接至单元插塞件CPL的覆盖图案127的位线-沟道连接结构BCC的工艺、和形成连接至位线-沟道连接结构BCC的位线BL的工艺。在实施方式中，形成位线-沟道连接结构BCC的工艺可以包括：形成贯穿第一绝缘层131的第一导电插塞件133的工艺、形成覆盖第一导电插塞件133和第一绝缘层131的第二绝缘层135的工艺、形成贯穿第二绝缘层135的导电焊盘137的工艺、形成覆盖导电焊盘137和第二绝缘层135的第三绝缘层139的工艺、以及形成贯穿第三绝缘层139的第二导电插塞件141的工艺。
形成位线BL的工艺可以包括：形成覆盖第二导电插塞件141和第三绝缘层139的第四绝缘层143的工艺、形成贯穿第四绝缘层143并暴露出位线-沟道连接结构BCC的沟槽的工艺、以及用导电材料填充沟槽的工艺。
图9是例示了图7所示的步骤ST13和ST15的截面图。
参照图9，通过步骤ST13和ST15可以形成在初步存储器单元阵列结构PMCA上方的单元阵列侧绝缘结构151、以及掩埋在单元阵列侧绝缘结构151中的第一互连件153和第一导电接合焊盘155。图9所示的初步存储器单元阵列结构PMCA可以是图8A至图8D中所示的初步存储器单元阵列结构中的任意一种。图9例示了初步存储器单元阵列结构PMCA被配置为图8A所示的初步存储器单元阵列结构的情况，但是本公开的实施方式不限于此。
图10是例示了图7所示的步骤ST21、ST23、ST25、ST31的截面图。
参照图10，通过步骤ST21可以形成参照图4B描述的外围电路结构200，并且通过步骤ST23和ST25可以形成外围电路侧绝缘结构210，外围电路侧绝缘结构210覆盖外围电路结构200、以及掩埋在外围电路侧绝缘结构210中的第二互连件230和第二导电接合焊盘231。
随后，具有通过参照图9描述的工艺提供的结构的第一导电接合焊盘155可以通过步骤ST31接合到第二导电接合焊盘231。另外，外围电路侧绝缘结构210可以接合到单元阵列侧绝缘结构151。
图11A至图11C是图10所示的区域AR2的放大截面图，并且是例示了图7所示的步骤ST33、ST35的截面图。如图11A至图11C所示的第一层间绝缘层105A、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡绝缘层BI、沟道层123和芯绝缘层125是图8A所示的初步存储器单元阵列结构的一些部分。
参照图11A，通过步骤ST33，可以从图10所示的基础结构(例如，半导体层101L)的背表面去除图10所示的初步存储器单元阵列结构PMCA的一部分，使得暴露出芯绝缘层125。在实施方式中，可以通过化学机械抛光(CMP)工艺去除图10所示的初步存储器单元阵列结构PMCA的一部分。
图10所示的基础结构(例如，半导体层101L)的一部分可以保留为间隔体图案101A。在实施方式中，间隔体图案101A可以保留为比第一层间绝缘层105A薄。第一层间绝缘层105A可以由间隔体图案101A保护。
另外，通过步骤ST33，可以暴露出沟道层123、阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI。
参照图11B，步骤ST35可以包括通过使用湿蚀刻工艺和干蚀刻工艺中的至少一种工艺去除图11A所示的芯绝缘层125的一部分的步骤。可以控制蚀刻时间，使得去除存储器层121的一部分。因此，可以限定去除了一部分芯绝缘层的第一凹陷部RP11和去除了一部分存储器层的第二凹陷部RP21。由于芯绝缘层和存储器层之间的蚀刻速度差异，第一凹陷部RP11可以形成得比第二凹陷部RP21更深。尽管附图中没有详细示出，但是隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI可以保持具有不同的高度。
在下文中，剩余的存储器层可以被称为存储器图案121A，剩余的芯绝缘层可以被称为芯绝缘图案125A。
多个导电图案107当中与第一层间绝缘层105A相邻的导电图案可以是源极选择线SSL。为了增加连接至源极选择线SSL的源极选择晶体管的导通电流，第一凹陷部RP11可以形成为比第二凹陷部RP21朝向设置源极选择线SSL的高度更深。
在用于形成第一凹陷部RP11的蚀刻工艺期间，第二凹陷部RP21达到设置源极选择线SSL的高度所需的时间可以通过存储器层中位于间隔体图案101A和沟道层123之间的部分而增加，如图11A所示。因此，根据本公开的实施方式，可以控制蚀刻工艺，使得确保第二凹陷部RP21的底表面与源极选择线SSL之间的距离。此外，尽管间隔体图案101A保持比第一层间绝缘层105A薄，但是第二凹陷部RP21达到设置源极选择线SSL的高度所需的时间可以通过存储器层中位于沟道层123和形成得比第二层间绝缘层109厚的第一层间绝缘层105A之间的部分而增加。因此，根据本公开的实施方式，可以控制蚀刻工艺，使得可以防止或减轻通过第二凹陷部RP21暴露出源极选择线SSL的现象。
参照图11C，步骤ST35可以包括用掺杂半导体层185A填充图11B所示的第一凹陷部RP11和第二凹陷部RP21的步骤。在实施方式中，掺杂半导体层185A可以包括多晶硅。
在形成掺杂半导体层185A之后，可以执行退火工艺，使得激活掺杂半导体层185A中的导电型杂质。在执行退火工艺时，可以如图3A和图3B所示地限定源极结A3。因此，如图3A和图3B所示，可以限定包括源极结A3、沟道区A1和漏级结A2的沟道图案123。
虽然附图中未示出，但是在执行退火工艺之前，可以附加地执行将导电型杂质注入掺杂半导体层185A的内部和沟道层123中由间隔体图案101A围绕的的端部的工艺。
图12A和图12B是例示了图7所示的步骤ST33和ST35的截面图。图12A和图12B是与图10所示的区域AR2相对应的放大截面图。图12A和图12B所示的第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡绝缘层BI、沟道层123和芯绝缘层125可以是图8B所示的初步存储器单元阵列结构的一些部分。
参照图12A，通过步骤ST33，可以通过去除部分初步存储器单元阵列结构的一部分使得暴露出芯绝缘层125和存储器层121，来限定间隔体图案101B。在实施方式中，间隔体图案101B可以被配置为图8B所示的半导体层101L的剩余部分，并且保持比第一层间绝缘层105厚。第一层间绝缘层105可以由间隔体图案101B保护。图12A所示的第一层间绝缘层105可以对应于图5A所示的第一层间绝缘层105B。
参照图12B，可以通过步骤ST35的蚀刻工艺，来限定存储器图案121B和芯绝缘图案125B。存储器图案121B的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI的蚀刻表面可以具有不同的位置。然而，蚀刻表面可以设置在比设置源极选择线SSL的高度高的高度。源极选择线SSL可以是多个导电图案107当中与第一层间绝缘层105相邻的导电图案。
根据本公开的实施方式，间隔体图案101B保留得比第一层间绝缘层105B厚，使得隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI的蚀刻表面的位置可以被控制为变为比设置源极选择线SSL的高度高的高度。
随后，如参照图11C所描述的，可以形成掺杂半导体层185B。随后，执行退火工艺，使得可以激活掺杂半导体层185B中的导电型杂质。另外，掺杂半导体层185B中的导电型杂质可以扩散到沟道层123中。因此，如图5A所示，可以限定包括源极结A3和沟道区A1的沟道图案123B。
图13A和图13B是例示了图7所示的步骤ST35的截面图。图13A和图13B是对应于图10所示的区域AR2的放大截面图。图13A和13B所示的第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡绝缘层BI和沟道层123可以是图8B所示的初步存储器单元阵列结构的部分。
参照图13A，可以通过参照图12A描述的工艺在第一层间绝缘层105上形成间隔体图案101。间隔体图案101可以保持具有与第一层间绝缘层105的厚度基本相同的厚度。
随后，可以通过参照图11B描述的步骤ST35的蚀刻工艺去除存储器层的一部分和芯绝缘层的一部分。第一凹陷部RP1′可以被限定在被去除了一部分芯绝缘层的区域中，并且剩余的芯绝缘层可以被限定为芯绝缘图案125C。第二凹陷部RP2′可以被限定在被去除了一部分存储器层的区域中，并且剩余的存储器层可以被限定为存储器图案121C。由于芯绝缘层和存储器层之间的蚀刻速度差异，第一凹陷部RP1′可以形成得比第二凹陷部RP2′更深。
与第一层间绝缘层105相邻的导电图案可以是源极选择线SSL。控制步骤ST35的蚀刻时间，使得第二凹陷部RP2′的底表面可以位于比设置源极选择线SSL的高度更靠近设置间隔体图案101的高度。因此，在实施方式中，可以防止或减轻通过第二凹陷部RP2′暴露出源极选择线SSL的现象。
参照图13B，如参照图11C所描述的，通过步骤ST35可以用掺杂的半导体层185C填充图13A所示的第一凹陷部RP1′和第二凹陷部RP2′。随后，可以执行激活掺杂半导体层185C中的导电型杂质并使导电型杂质扩散到沟道层123中的退火工艺。因此，如图5B所示，可以限定包括源极结A3的沟道图案123C。
虽然图中未示出，但作为步骤ST35的蚀刻工艺的另一实施方式，可以控制步骤ST35的蚀刻时间，使得在存储器层中几乎不发生损失。因此，如图5C所示，存储器图案121D和间隔体图案101可以基本上保持在同一线上。
图14A和图14B是例示了图7所示的步骤ST35的截面图。图14A和图14B是对应于图10所示的区域AR2的放大截面图。图14A和14B所示的第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡绝缘层BI和沟道层123可以是图8C所示的初步存储器单元阵列结构的一部分。
参照图14A，可以通过参照图12A描述的工艺在第一层间绝缘层105上形成间隔体图案101。可以以各种方式控制间隔体图案101的厚度。
随后，可以通过参照图11B描述的步骤ST35的蚀刻工艺，去除存储器层的一部分和芯绝缘层的一部分。第一凹陷部RP12可以被限定在被去除了一部分芯绝缘层的区域中，并且剩余的芯绝缘层可以被限定为芯绝缘图案125E。第二凹陷部RP22可以被限定在被去除了一部分存储器层的区域中，并且剩余的存储器层可以被限定为存储器图案121E。由于芯绝缘层和存储器层之间的蚀刻速度差异，第一凹陷部RP12可以形成得比第二凹陷部RP22深。在实施方式中，第一凹陷部RP12的底表面可以设置在比设置源极选择线SSL的高度低的高度。源极选择线SSL可以是多个导电图案107当中与第一层间绝缘层105相邻的导电图案。
参照图14B，如参照图11C所描述的，通过步骤ST35可以用掺杂的半导体层185E填充图14A中示出的第一凹陷部RP12和第二凹陷部RP22。随后，可以执行激活掺杂半导体层185E中的导电型杂质并将导电型杂质扩散到沟道层123中的退火工艺。因此，参照图5D，可以限定包括源极结A3的沟道图案123E。
图15A和图15B是例示了图7所示的步骤ST35的截面图。图15A和图15B是对应于图10所示的区域AR2的放大截面图。图15A和15B所示的第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡绝缘层BI和沟道层123可以是图8C所示的初步存储器单元阵列结构的一些部分。
参照图15A，可以通过参照图12A描述的工艺，在第一层间绝缘层105上形成间隔体图案101。可以以各种方式控制间隔体图案101的厚度。
随后，可以通过参照图11B描述的步骤ST35的蚀刻工艺去除存储器层的一部分和芯绝缘层的一部分。第一凹陷部RP13可以被限定在被去除了一部分芯绝缘层的区域中，并且剩余的芯绝缘层可以被限定为芯绝缘图案125F。第二凹陷部RP23可以被限定为被去除了一部存储器层的区域中，并且剩余的存储器层可以被限定为存储器图案121F。由于芯绝缘层和存储器层之间的蚀刻速度差异，第一凹陷部RP13可以形成得比第二凹陷部RP23更深。在实施方式中，第一凹陷部RP13可以与多个导电图案107当中与第一层间绝缘层105相邻的至少两个导电图案交叠。所述至少两个导电图案可以用作源极选择线SSL1和SSL2。
参照图15B，步骤ST35可以包括在间隔体图案101上沉积初步掺杂半导体层185L的步骤。当通过具有低台阶覆盖率的沉积工艺沉积初步掺杂半导体层185L时，图15A所示的第一凹陷部RP13和第二凹陷部RP23未完全填充有初步掺杂半导体层185L，并且可以在初步掺杂半导体层185L中限定空隙301和303。
图16是例示了沉积初步掺杂半导体层的步骤的截面图。图16例示了与图15A所示的相同的间隔体图案101、第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、存储器图案121F的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI、以及沟道层123。
参照图16，在执行图15A所示的步骤ST35的蚀刻工艺之后，可以形成如参照图15B所描述的初步掺杂半导体层185L′。当通过具有高台阶覆盖率的沉积工艺形成初步掺杂半导体层185L′时，可以用初步掺杂半导体层185L′填充图15A中所示的第二凹陷部RP23。因为图15A中所示的第一凹陷部RP13具有相对高的纵横比，因此第一凹陷部RP13没有完全填充初步掺杂半导体层185L′，并且在初步掺杂半导体层185L′中可以保留接缝305。
步骤ST35可以包括通过退火工艺使初步掺杂半导体层185L或185L′熔融和再结晶的步骤。因此，可以去除图15B所示的空隙301和303或图16所示的接缝305，并且可以使初步掺杂半导体层185L或185L′的表面平坦化。
通过上述退火工艺的熔融和再结晶，可以形成包括芯图案185CP和侧壁图案185SP的掺杂半导体层185F，如图5E所示。在退火工艺期间，掺杂半导体层185F中的导电型杂质可以被激活，并扩散到图15B或图16所示的沟道层123中。因此，可以限定包括源极结A3的沟道图案123F，如图5E所示。
图17A至图17E是例示了图7所示的步骤ST33和ST35的截面图。图17A至图17E是对应于图10所示的区域AR2的放大截面图。
参照图17A，半导体层101L、蚀刻停止层103L、第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、隧道绝缘层TI、数据储存层DS、阻挡层绝缘层BI和沟道层123可以是图8D所示的初步存储器单元阵列结构的一些部分。
参照图17B，通过参照图11A描述的步骤ST33，可以去除初步存储器单元阵列结构的一部分，使得暴露出芯绝缘层125和存储器层121。可以去除图17A所示的半导体层101L。与第一层间绝缘层105相比，图17A所示的蚀刻停止层103L可以相对于半导体层101L具有高蚀刻选择性。
在去除半导体层101L时，可以由蚀刻停止层103L保护第一层间绝缘层105。在步骤ST33之后，剩余的蚀刻停止层103L可以被限定为间隔体图案103。
参照图17C，可以通过参照图11B描述的步骤ST35的蚀刻工艺，去除存储器层的一部分和芯绝缘层的一部分。第一凹陷部RP14可以被限定在被去除了一部分芯绝缘层的区域中，并且剩余的芯绝缘层可以被限定为芯绝缘图案125G。第二凹陷部RP24可以被限定在被去除了一部分存储器层的区域中，并且剩余的存储器层可以被限定为存储器图案121G。由于芯绝缘层和存储器层之间的蚀刻速度差异，第一凹陷部RP14可以形成得比第二凹陷部RP24更深。
参照图17D，步骤ST35可以包括用掺杂半导体层185G填充图17C所示的第一凹陷部RP14和第二凹陷部RP24的步骤。
参照图17E，在步骤ST35之后，可以执行退火工艺，使得激活掺杂半导体层185G中的导电杂质。在执行退火工艺时，掺杂半导体层185G中的杂质扩散到图17D所示的沟道层123中。因此，可以限定源极结A3，并且可以保留基本上本征的沟道区A1。因此，可以形成参照图6描述的沟道图案123G。
图18A至图18D是例示了图7所示的步骤ST33和ST35的截面图。
在执行图18A至18D所示的工艺之前，可以通过图7所示的步骤ST11形成包括图8A至图8C所示的半导体层101L、第一层间绝缘层105A或105、多个导电图案107和多个第二层间绝缘层109、单元插塞件CPL和位线BL的初步存储器单元阵列结构。在下文中，将基于图8A所示的结构来描述后续工艺，但本公开的实施方式不限于此。
在形成初步存储器单元阵列之后，通过图7所示的步骤ST13和ST15可以形成图9所示的单元阵列侧绝缘结构151、第一互连件153和第一导电接合焊盘155。随后，如图10所示，第一导电接合焊盘155可以接合到第二导电接合焊盘231，并且单元阵列侧绝缘结构151可以接合到外围电路侧绝缘结构210。第二导电接合焊盘231可以经由埋在外围电路侧绝缘结构210中的第二互连件230连接外围电路结构200。通过图7所示的ST21、ST23和ST25提供图10所示的外围电路结构200、第二互连件230和第二导电接合图案231。
图18A到图18D可以对应于图10中所示的区域AR2。
参照图18A，通过步骤ST33，可以从半导体层101L的背表面去除半导体层101L的一部分，从而暴露出存储器层121。在实施方式中，可以通过化学机械抛光(CMP)工艺去除图10中所示的半导体层101L的一部分。可以由剩余的半导体层101L保护第一层间绝缘层105A。
可以由存储器层121保护沟道层123。在实施方式中，存储器层121的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI中的每一个可以保护沟道层123。
随后，可以执行图7所示的步骤ST35。步骤ST35可以包括：去除存储器层121的一部分的工艺、将导电型杂质注入半导体层101L和沟道层123的工艺、以及熔融和结晶半导体层101L和沟道层123的一部分的工艺。
参照图18B，在步骤ST35中，可以通过去除图18A所示的存储器层121的一部分，在半导体层101L和沟道层123之间限定凹陷部Ra。可以通过使用湿蚀刻和干蚀刻中的至少一种来去除阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI中的每一个的一部分，并且可以暴露出沟道层123。在下文中，剩余的存储器层被称为存储器图案121H。
多个导电图案107当中与第一层间绝缘层105A相邻的导电图案可以是源极选择线SSL。可以控制存储器层的蚀刻量，以增加连接至源极选择线SSL的源极选择晶体管的导通电流。凹陷部Ra的深度可以与存储器层的蚀刻量成比例地增加。在用于形成凹陷部Ra的蚀刻工艺期间，与半导体层101L被完全去除的情况相比，通过剩余的半导体层101L，凹陷部Ra的底表面达到设置源极选择线SSL的高度的时间可以增加。因此，根据本公开的实施方式，可以通过存储器层的蚀刻量来促进控制，从而确保凹陷部Ra的底表面与源极选择线SSL之间的距离。
可以在芯绝缘层125被沟道层123阻挡的状态下执行用于形成凹陷部Ra的蚀刻工艺。因此，可以保护芯绝缘层125免受蚀刻工艺的影响。
参照图18C，在步骤ST35中，可以将导电型杂质200注入到半导体层101L和沟道层123中。导电型杂质200可以包括n型杂质和p型杂质中的至少一种。
参照图18D，在步骤ST35中，可以使图18C所示的沟道层123的一部分和半导体层101L熔融。这可以通过激光退火来执行。可以通过将激光照射到沟道层123的一部分和半导体层101L上，使沟道层123的一部分和半导体层101熔融。因此，可以产生熔融的半导体材料。可以用熔融的半导体材料填充图18C所示的凹陷部Ra。在图18C所示的沟道层123中，熔融的区域可以根据激光的能量密度而改变。例如，图18C所示的沟道层123中的熔融区域可以随着激光能量密度的增加而增加。
在步骤ST35中，导电型杂质可以被激活，同时图18C所示的沟道层123的一部分和半导体层101L熔融。
随后，可以通过使熔融的半导体材料结晶来形成掺杂半导体层185H。掺杂半导体层185H可以包括被激活的导电型杂质。沟道层中的局部区域没有熔融而是可以保留为沟道图案123H。沟道图案123H可以包括参照图3A和图3B描述的沟道区A1。
在下文中，被掺杂半导体层185H围绕的芯绝缘层被称为芯绝缘图案125H。
根据参照图18A至图18D描述的制造工艺，存储器单元阵列可以包括：层叠结构，该层叠结构包括第一层间绝缘层105A、多个导电图案107和多个第二层间绝缘层109；贯穿层叠结构的芯绝缘图案125H；设置于芯绝缘图案125H和层叠结构之间的沟道图案123H；位于沟道图案123H和层叠结构之间的存储器图案121H；以及连接至沟道图案123H的掺杂半导体层185H。
第一层间绝缘层105A可以包括面向第一方向DR1的第一表面SU1和面向与第一方向DR1相反的第二方向DR2的第二表面SU2。在实施方式中，第一方向DR1和第二方向DR2可以分别对应于Z轴的正方向和负方向。多个导电图案107和多个第二层间绝缘层109可以沿第二方向DR2交替地设置在第一层间绝缘层105A的第二表面SU2上。
芯绝缘图案125H可以包括比第一层间绝缘层105A在第一方向DR1上突出更远的端部125EG。存储器图案121H可以比沟道图案123H在第一方向DR1上突出更远，并且在第一层间绝缘层105A和芯绝缘图案125H之间与芯绝缘图案125H隔开。
掺杂半导体层185H可以设置在第一层间绝缘层105A的第一表面SU1上，并且在芯绝缘图案125H和存储器图案121H之间延伸。在实施方式中，掺杂半导体层185H可以被划分为水平图案185HP′、第一突出部185P1和第二突出部185P2。水平图案185HP′可以围绕芯绝缘图案125H的端部125EG。第一突出部185P1可以从水平图案185HP′沿着第一层间绝缘层105A的侧壁延伸。第一突出部185P1可以安装在存储器图案121H的面向第一方向DR1的一个表面上。第一突出部185P1可以设置在第一层间绝缘层105A的侧壁和芯绝缘图案125H的侧壁之间，并且与第一层间绝缘层105A的侧壁和芯绝缘图案125H的侧壁形成共面的表面。第二突出部185P2可以从第一突出部185P1沿着存储器图案121H的侧壁延伸。第二突出部185P2可以设置在存储器图案121H的侧壁和芯绝缘图案125H的侧壁之间，并与存储器图案121H的侧壁和芯绝缘图案125H的侧壁形成共面的表面。第二突出部185P2可以形成为具有比第一突出部185P1的第一宽度W1窄的第二宽度W2。第二突出部185P2可以用作源极结。
通过激光退火的熔融和结晶化形成掺杂半导体层185H，掺杂半导体层185H的晶粒可以通过使用没有熔融的沟道图案123H作为晶种而朝向熔融的半导体材料生长。因此，掺杂半导体层185H可以包括从沟道图案123H在存储器图案121H和芯绝缘图案125H之间延伸的结晶区。
图19是例示了形成金属层的工艺的截面图。
参照图19，在执行图7所示的步骤ST35之后，金属层191可以形成在掺杂半导体层185H上。在实施方式中，可以在图18D所示的工艺之后执行形成金属层191的工艺。金属层191可以延伸以覆盖芯绝缘图案125H的端部125EG和掺杂半导体层185H的水平图案185HP′。掺杂半导体层185H可以在金属层191和芯绝缘图案125H的端部125EG之间延伸。
图20A至图20C是例示了图7中所示的步骤ST33和ST35的截面图。
在执行图20A至图20C中所示的工艺之前。图10所示的初步存储器单元阵列结构PMCA可以包括参考图8A至图8C描述的结构之一。在下文中，将基于图8A所示的结构来描述后续工艺，但本公开的实施方式不限于此。
图20A到图20C可以对应于图10中所示的区域AR2。
参照图20A，通过先前执行的工艺，可以提供初步存储器单元阵列结构，该初步存储器单元阵列结构包括配置有半导体层101L、第一层间绝缘层105A、多个导电图案107和多个第二层间绝缘层109的基础结构、存储器层121、沟道层123和芯绝缘层125。
通过步骤ST33，可以暴露出存储器层121的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI中的每一个。为此，可以从半导体层101L的背表面去除半导体层101L的一部分。在实施方式中，可以通过化学机械抛光(CMP)工艺去除图10中所示的半导体层101L的一部分。可以由剩余的半导体层101L保护第一层间绝缘层105A。在步骤ST33中，可以去除沟道层123的一部分，使得除了存储器层121之外还暴露出芯绝缘层125。
随后，可以执行步骤ST35，步骤ST35包括去除存储器层121的一部分的工艺、将导电型杂质注入半导体层101L和沟道层123中的工艺、以及使半导体层101L和沟道层123的一部分熔融以及结晶化的工艺。
参照图20B，可以通过在步骤S35中去除图20A所示的存储器层121的一部分来限定第一凹陷部Rb。第一凹陷部Rb可以限定在半导体层101L和沟道层123之间。在去除图20A所示的存储器层121的一部分时，随着如图20A所示被暴露出来的芯绝缘层125的一部分被去除，可以限定第二凹陷部Rc。可以根据图20A所示的存储器层121和芯绝缘层125之间的蚀刻选择性差异以各种方式控制第一凹陷部Rb和第二凹陷部Rc的深度。
在下文中，剩余的存储器层被称为存储器图案121I，并且剩余的芯绝缘层被称为芯绝缘图案125I。
多个导电图案107当中与第一层间绝缘层105A相邻的导电图案可以是源极选择线SSL。可以控制第一凹陷部Rb和第二凹陷部Rc的深度，以适合连接至源极选择线SSL的源极选择晶体管的导通电流设计值。在用于形成凹陷部Rb的蚀刻工艺期间，与不保留半导体层101L情况相比，凹陷部Rb的底表面达到设置源极选择线SSL的高度的时间可以通过剩余的半导体层101L而增加。
在步骤ST35中，可以将导电型杂质200注入到半导体层101L和沟道层123中。导电型杂质200可以包括n型杂质和p型杂质中的至少一种。
参照图20C，图20B所示的沟道层123的一部分和半导体层101L可以被熔融。这可以通过激光退火来执行。通过将激光照射到沟道层123和半导体层101L的部分上，熔融的半导体材料可以填充图20B所示的第一凹陷部Rb和第二凹陷部Rc。
随后，可以通过使熔融的半导体材料结晶来形成掺杂半导体层185I。掺杂半导体层185I可以包括通过激光退火而被激活的导电材料。沟道层的局部区域没有熔融但可以保留为沟道图案123I。沟道图案123I可以包括参照图3A和图3B描述的沟道区A1。
根据参照图20A至图20C描述的制造工艺，存储器单元阵列可以包括：层叠结构，该层叠结构包括第一层间绝缘层105A、多个导电图案107和多个第二层间绝缘层109；贯穿层叠结构的芯绝缘图案125I、设置在芯绝缘图案125I和层叠结构之间的沟道图案123I、位于沟道图案123I和层叠结构之间的存储器图案121I、以及连接至沟道图案123I的掺杂半导体层185I。
第一层间绝缘层105A可以包括面向第一方向DR1的第一表面SU1和面向与第一方向DR1相对的第二方向DR2的第二表面SU2，如参照图18D所描述的。多个导电图案107和多个第二层间绝缘层109可以在第二方向DR2上交替地设置在第一层间绝缘层105A的第二表面SU2上。
第一层间绝缘层105A的第一表面SU1可以保持处于第一层间绝缘层105A的第一表面SU1比芯绝缘图案125I在第一方向DR1上突出更远的状态。存储器图案121I可以比沟道图案123I在第一方向DR1上突出更远。
掺杂半导体层185I可以设置在第一层间绝缘层105A的第一表面SU1上，并且在芯绝缘图案125I和存储器图案121I之间延伸。在实施方式中，掺杂半导体层185I可以被划分为水平图案185HP和突出部185PP。水平图案185HP可以延伸以覆盖第一层间绝缘层105A、芯绝缘图案125I和存储器图案121I。突出部185PP可以从水平图案185HP开始设置在存储器图案121I的侧壁和芯绝缘图案125I的侧壁之间。突出部185PP可以与存储器图案121I的侧壁和芯绝缘图案125I的侧壁形成共面的表面。
因为通过经由激光退火的熔融和结晶化来形成掺杂半导体层185I，所以掺杂半导体层185I可以包括从突出部185PP和沟道图案123I之间的边界表面BS开始在存储器图案121I和芯绝缘图案125I之间生成的晶粒。
如上所述，从包括半导体层的基础结构的背表面蚀刻初步存储器单元阵列结构的一部分，使得可以暴露出埋在基础结构中的沟道层。因此，掺杂半导体层可以与基础结构中的沟道层接触。
根据本公开的各种实施方式，导电型杂质扩散到暴露出的沟道层中，或者将导电型杂质注入暴露出的沟道层中并熔融和结晶，使得可以限定结。
根据本公开的各种实施方式，控制芯绝缘层和存储器层中的至少一个的蚀刻量，使得能够控制结和导电图案之间的分离距离。
根据本公开的各种实施方式，可以通过使用芯绝缘层和存储器层中的至少一个与沟道层之间的蚀刻选择性，来提供均匀的凹陷部分，使得可以提高结的均匀性。
根据本公开的各种实施方式，可以定量地控制结的形成范围，使得可以提高使用由结的形成范围所确定的栅致漏极泄漏(GIDL)电流的擦除操作的可靠性。
图21是例示了根据本公开的实施方式的存储器系统的配置的框图。
参照图21，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括：层叠结构，其包括第一层间绝缘层以及交替设置在第一层间绝缘层下方的多个第二层间绝缘层和多个导电图案；贯穿层叠结构的孔；设置在孔的内部的芯绝缘图案、存储器图案和沟道图案；以及设置在第一层间绝缘层上方的掺杂半导体层，掺杂半导体层延伸到孔的内部。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中包含的错误，并纠正检测到的错误。存储器接口1115与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储与主机接口的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是存储器装置1120与控制器1110组合在一起的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如以下的各种接口协议之一与外部(例如，主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议。
图22是例示了根据本公开的实施方式的计算系统的配置的框图。
参照图22，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
存储器装置1212可以包括：层叠结构，其包括第一层间绝缘层以及交替设置在第一层间绝缘层下方的多个第二层间绝缘层和多个导电图案；贯穿层叠结构的孔；设置在孔的内部的芯绝缘图案、存储器图案和沟道图案；以及设置在第一层间绝缘层上方的掺杂半导体层，掺杂半导体层延伸到孔的内部。
存储器控制器1211可以被配置为与以上参照图21描述的存储器控制器1110相同。
根据本公开的各个实施方式，确保了栅层叠结构的导电图案和掺杂半导体层之间的分离距离，使得可以减少泄漏电流。因此，根据本公开的各种实施方式，可以提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求2021年5月6日提交的韩国专利申请No.10-2021-0058774和2022年1月26日提交的韩国专利申请No.10-2022-0011777的优先权，其整个公开内容通过引用并入本文中。

Claims (37)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个第二层间绝缘层及多个导电图案，该多个第二层间绝缘层及该多个导电图案交替地设置于第一层间绝缘层下方；
掺杂半导体层，该掺杂半导体层位于所述第一层间绝缘层上方；
间隔体图案，该间隔体图案位于所述掺杂半导体层与所述第一层间绝缘层之间；
孔，该孔贯穿所述间隔体图案、所述第一层间绝缘层、所述多个第二层间绝缘层和所述多个导电图案；
存储器图案，该存储器图案位于所述孔的侧壁上；
芯绝缘图案，该芯绝缘图案位于所述孔的中心区域中；以及
沟道图案，该沟道图案位于所述芯绝缘图案和所述存储器图案之间，
其中，所述掺杂半导体层延伸至所述孔的内部。
2.根据权利要求1所述的半导体存储器装置，其中，所述间隔体图案包括半导体层。
3.根据权利要求2所述的半导体存储器装置，其中，所述间隔体图案包括单晶硅。
4.根据权利要求1所述的半导体存储器装置，其中，所述间隔体图案包括相对于半导体层具有蚀刻选择性的材料。
5.根据权利要求4所述的半导体存储器装置，其中，所述间隔体图案包括碳氮化硅SiCN层和氮化硅SiN层中的至少一种。
6.根据权利要求1所述的半导体存储器装置，其中，所述掺杂半导体层包括：
水平图案，该水平图案位于所述间隔体图案上；以及
芯图案，该芯图案从所述水平图案朝向所述芯绝缘图案突出到所述孔的内部。
7.根据权利要求6所述的半导体存储器装置，其中，所述掺杂半导体层还包括从所述水平图案沿着所述孔的侧壁朝向所述存储器图案延伸的侧壁图案。
8.根据权利要求7所述的半导体存储器装置，其中，所述多个导电图案当中与所述第一层间绝缘层相邻的导电图案是源极选择线，并且
其中，所述存储器图案与所述掺杂半导体层的所述侧壁图案之间的界面设置在比设置所述源极选择线的高度高的高度。
9.根据权利要求7所述的半导体存储器装置，其中，所述掺杂半导体层的所述侧壁图案比所述掺杂半导体层的所述芯图案短。
10.根据权利要求1所述的半导体存储器装置，其中，所述芯绝缘图案包括相对于所述存储器图案具有蚀刻选择性的材料。
11.根据权利要求10所述的半导体存储器装置，其中，所述芯绝缘图案包括多孔绝缘材料。
12.根据权利要求1所述的半导体存储器装置，其中，所述沟道图案与所述掺杂半导体层接触，并且包括包含与所述掺杂半导体层相同的导电型杂质的结。
13.根据权利要求1所述的半导体存储器装置，其中，所述第一层间绝缘层比所述第二层间绝缘层厚。
14.根据权利要求13所述的半导体存储器装置，其中，所述间隔体图案比所述第一层间绝缘层薄。
15.根据权利要求1所述的半导体存储器装置，其中，所述间隔体图案比所述第一层间绝缘层厚。
16.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构，该层叠结构包括：具有面向第一方向的第一表面和面向与所述第一方向相对的第二方向的第二表面的第一层间绝缘层、以及沿所述第二方向交替设置在所述第一层间绝缘层的第二表面上的多个第二层间绝缘层和多个导电图案；
芯绝缘图案，该芯绝缘图案贯穿所述层叠结构；
沟道图案，该沟道图案设置于所述芯绝缘图案和所述层叠结构之间；
存储器图案，该存储器图案设置于所述沟道图案和所述层叠结构之间；以及
掺杂半导体层，该掺杂半导体层设置于所述第一层间绝缘层的第一表面上方，该掺杂半导体层在所述存储器图案和所述芯绝缘图案之间延伸以连接至所述沟道图案，
其中，所述掺杂半导体层包括从所述沟道图案开始在所述存储器图案和所述芯绝缘图案之间延伸的结晶区。
17.根据权利要求16所述的半导体存储器装置，其中，所述芯绝缘图案包括比所述第一层间绝缘层在所述第一方向上突出更远的端部，并且
其中，所述掺杂半导体层包括围绕所述芯绝缘图案的所述端部的水平图案、从所述水平图案开始沿着所述第一层间绝缘层的侧壁延伸的第一突出部、以及从所述第一突出部开始沿着所述存储器图案的侧壁延伸的第二突出部。
18.根据权利要求17所述的半导体存储器装置，其中，所述第一突出部形成为在所述芯绝缘图案和所述第一层间绝缘层之间具有第一宽度，并且
所述第二突出部形成为在所述芯绝缘图案和所述存储器图案之间具有第二宽度，所述第二宽度小于所述第一宽度。
19.根据权利要求17所述的半导体存储器装置，该半导体存储器装置还包括覆盖所述掺杂半导体层的所述水平图案的金属层，
其中，所述掺杂半导体层在所述芯绝缘图案的所述端部和所述金属层之间延伸。
20.根据权利要求16所述的半导体存储器装置，其中，所述第一层间绝缘层的所述第一表面比所述芯绝缘图案在所述第一方向上突出更远，并且
其中，所述掺杂半导体层包括延伸以覆盖所述第一层间绝缘层、所述芯绝缘图案和所述存储器图案的水平图案、以及从所述水平图案开始在所述存储器图案和所述芯绝缘图案之间延伸的突出部。
21.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成初步存储器单元阵列结构，该初步存储器单元阵列结构包括：位于基础结构上的第一层间绝缘层、交替层叠在所述第一层间绝缘层上的多个导电图案和多个第二层间绝缘层、位于贯穿所述多个导电图案、所述多个第二层间绝缘层、和所述第一层间绝缘层并延伸到所述基础结构的内部的孔的表面上的存储器层、设置于所述孔的中心区域中的芯绝缘层、以及位于所述存储器层与所述芯绝缘层之间的沟道层；
从所述基础结构的背表面去除所述初步存储器单元阵列结构的一部分，使得暴露出所述芯绝缘层；以及
在由所述基础结构的剩余部分限定的间隔体图案上形成掺杂半导体层，
其中，所述掺杂半导体层与所述沟道层接触，并与所述间隔体图案的侧壁交叠。
22.根据权利要求21所述的方法，其中，所述间隔体图案包括半导体层。
23.根据权利要求22所述的方法，其中，所述半导体层包括单晶硅，并且
所述掺杂半导体层包括多晶硅。
24.根据权利要求21所述的方法，其中，所述间隔体图案包括相对于半导体层具有蚀刻选择性的材料。
25.根据权利要求24所述的方法，其中，所述间隔体图案包括碳氮化硅SiCN层和氮化硅SiN层中的至少一种。
26.根据权利要求21所述的方法，其中，所述掺杂半导体层的形成步骤包括以下步骤：
通过去除所述芯绝缘层的一部分来限定第一凹陷部；以及
用所述掺杂半导体层填充所述第一凹陷部。
27.根据权利要求26所述的方法，其中，所述掺杂半导体层的形成步骤进一步包括以下步骤：
通过去除所述存储器层的一部分，在所述间隔体图案和所述沟道层之间限定第二凹陷部；以及
用所述掺杂半导体层填充所述第二凹陷部。
28.根据权利要求27所述的方法，其中，用所述掺杂半导体层填充所述第一凹陷部的步骤和用所述掺杂半导体层填充所述第二凹陷部的步骤中的每一个包括以下步骤：
沉积初步掺杂半导体层；以及
对所述初步掺杂半导体层进行退火工艺。
29.根据权利要求27所述的方法，其中，所述第一凹陷部形成得比所述第二凹陷部深。
30.根据权利要求21所述的方法，该方法还包括以下步骤：将导电型杂质从所述掺杂半导体层扩散到所述沟道层中。
31.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成初步存储器单元阵列结构，该初步存储器单元阵列结构包括：在半导体层上方的第一层间绝缘层、在所述第一层间绝缘层上交替层叠的多个导电图案和多个第二层间绝缘层、位于贯穿所述多个第二层间绝缘层和所述第一层间绝缘层并延伸到所述半导体层的内部的孔的表面上的存储器层、设置在所述孔的中心区域中的芯绝缘层、以及位于所述存储器层和所述芯绝缘层之间的沟道层；
从所述半导体层的背表面去除所述半导体层的一部分，使得暴露出所述存储器层；
通过去除所述存储器层的一部分，在所述半导体层和所述沟道层之间限定第一凹陷部；
将杂质注入所述半导体层和所述沟道层中；以及
通过使所述半导体层和所述沟道层的一部分熔融，来用熔融的半导体材料填充所述第一凹陷部。
32.根据权利要求31所述的方法，其中，在所述芯绝缘层被所述沟道层阻挡的状态下执行所述存储器层的一部分的去除。
33.根据权利要求31所述的方法，该方法还包括以下步骤：在去除所述存储器层的一部分之前，去除所述沟道层的一部分以使得暴露出所述芯绝缘层，
其中，通过在形成所述第一凹陷部时去除所述芯绝缘层的一部分来限定第二凹陷部，并且
其中，用熔融的半导体材料填充所述第二凹陷部。
34.根据权利要求31所述的方法，其中，通过激光退火来执行所述半导体层的一部分和所述沟道层的一部分的熔融。
35.根据权利要求31所述的方法，其中，在使所述半导体层的一部分和所述沟道层的一部分熔融时，激活所述杂质。
36.根据权利要求31所述的方法，该方法还包括以下步骤：通过使所述熔融的半导体材料结晶来形成掺杂半导体层。
37.根据权利要求36所述的方法，其中，所述掺杂半导体层插置在所述存储器层和所述芯绝缘层之间。
CN202210393754.2A 2021-05-06 2022-04-15 半导体存储器装置及半导体存储器装置的制造方法 Pending CN115312531A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2021-0058774 2021-05-06
KR20210058774 2021-05-06
KR10-2022-0011777 2022-01-26
KR1020220011777A KR20220151533A (ko) 2021-05-06 2022-01-26 반도체 메모리 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
CN115312531A true CN115312531A (zh) 2022-11-08

Family

ID=83692301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210393754.2A Pending CN115312531A (zh) 2021-05-06 2022-04-15 半导体存储器装置及半导体存储器装置的制造方法

Country Status (4)

Country Link
US (1) US20220359564A1 (zh)
CN (1) CN115312531A (zh)
DE (1) DE102022203925A1 (zh)
TW (1) TW202310372A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102253630B1 (ko) 2017-09-26 2021-05-21 정무신 개똥쑥 추출물을 포함하는 생리대
WO2020246972A1 (en) 2019-06-05 2020-12-10 Xilectric, Inc. Systems apparatus and methods of cyclic coulometry

Also Published As

Publication number Publication date
US20220359564A1 (en) 2022-11-10
DE102022203925A1 (de) 2022-11-10
TW202310372A (zh) 2023-03-01

Similar Documents

Publication Publication Date Title
US11171116B2 (en) Semiconductor devices and manufacturing methods of the same
US11177274B2 (en) Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device
CN106558591B (zh) 三维半导体器件
US9406688B2 (en) Vertical structure non-volatile memory device having insulating regions that are formed as air gaps
KR102592894B1 (ko) 반도체 장치 및 그 제조방법
CN110752216B (zh) 半导体器件以及该半导体器件的制造方法
US20220344363A1 (en) Semiconductor memory device and manufacturing method thereof
TW202213718A (zh) 記憶體裝置以及該記憶體裝置的製造方法
KR20220076804A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112530967A (zh) 存储器器件
US20220139944A1 (en) Semiconductor device and data storage system including the same
CN115312531A (zh) 半导体存储器装置及半导体存储器装置的制造方法
CN114203720A (zh) 存储器装置及其制造方法
KR20220151533A (ko) 반도체 메모리 장치 및 그 제조방법
US20230354603A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20230046500A1 (en) Semiconductor devices and data storage systems including the same
US20220115397A1 (en) Semiconductor device and data storage system including the same
US20230005955A1 (en) Semiconductor devices and data storage systems including the same
US20220310801A1 (en) Semiconductor devices and data storage systems including the same
US11967557B2 (en) Semiconductor device and manufacturing method thereof
US20220359560A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20220399369A1 (en) Semiconductor devices and data storage systems including the same
US20230083114A1 (en) Semiconductor devices and data storage systems including the same
US20220359442A1 (en) Semiconductor devices and data storage systems including the same
KR20230064472A (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination