TW202310372A - 半導體記憶體裝置及半導體記憶體裝置的製造方法 - Google Patents

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Abstract

公開了半導體記憶體裝置及半導體記憶體裝置的製造方法。一種半導體記憶體裝置包括：層疊結構，其包括第一層間絕緣層、以及交替設置在第一層間絕緣層下方的多個第二層間絕緣層和多個導電圖案；貫穿層疊結構的孔；設置在孔的內部的核心絕緣圖案、記憶體圖案和通道圖案；以及設置在第一層間絕緣層上方的摻雜半導體層，摻雜半導體層延伸到孔的內部。

Description

半導體記憶體裝置及半導體記憶體裝置的製造方法
本揭示內容總體上涉及半導體記憶體裝置及該半導體記憶體裝置的製造方法，更具體地，涉及三維半導體記憶體裝置及該三維半導體記憶體裝置的製造方法。 相關申請的交叉引用
本申請主張2021年5月6日提交的韓國專利申請No. 10-2021-0058774和2022年1月26日提交的韓國專利申請No. 10-2022-0011777的優先權，其整個公開內容藉由引用併入本文中。
背景技術
半導體記憶體裝置包括多個能夠存儲數據的記憶體單元。三維半導體記憶體裝置可以包括三維佈置的多個記憶體單元。由於多個記憶體單元是三維佈置的，因此可以減小多個記憶體單元佔據的基板面積，從而可以提高半導體記憶體裝置的整合度。層疊在基板上的記憶體單元的數量增加，使得可以進一步提高半導體記憶體裝置的整合度。隨著層疊在基板之上的記憶體單元的數量增加，三維半導體記憶體裝置的操作可靠性可能劣化。
根據本揭示內容的實施方式，可以提供一種半導體記憶體裝置，其包括：交替地設置於第一層間絕緣層下方的多個第二層間絕緣層及多個導電圖案；摻雜半導體層，其位於第一層間絕緣層上方；間隔體圖案，其位於摻雜半導體層與第一層間絕緣層之間；孔，其貫穿間隔體圖案、第一層間絕緣層、多個第二層間絕緣層和多個導電圖案；記憶體圖案，其位於孔的側壁上；核心絕緣圖案，其位於孔的中心區域中；以及通道圖案，其位於核心絕緣圖案和記憶體圖案之間，其中，摻雜半導體層延伸至孔的內部。
根據本揭示內容的實施方式，可以提供一種半導體記憶體裝置，其包括：層疊結構，其包括具有面向第一方向的第一表面和面向與第一方向相對的第二方向的第二表面的第一層間絕緣層、以及沿第二方向交替設置在第一層間絕緣層的第二表面上的多個第二層間絕緣層和多個導電圖案；核心絕緣圖案，其貫穿層疊結構；通道圖案，其設置於核心絕緣圖案和層疊結構之間；記憶體圖案，其設置於通道圖案和層疊結構之間；以及摻雜半導體層，其設置於第一層間絕緣層的第一表面上方，該摻雜半導體層在記憶體圖案和核心絕緣圖案之間延伸以連接至通道圖案，其中，摻雜半導體層包括從通道圖案開始在記憶體圖案和核心絕緣圖案之間延伸的結晶區。
根據本揭示內容的實施方式，可以提供一種製造半導體記憶體裝置的方法，該方法包括：形成初步記憶體單元陣列結構，初步記憶體單元陣列結構包括位於基礎結構上的第一層間絕緣層、交替層疊在第一層間絕緣層上的多個導電圖案和多個第二層間絕緣層、位於貫穿多個導電圖案、多個第二層間絕緣層、和第一層間絕緣層並延伸到基礎結構的內部的孔的表面上的記憶體層、設置於孔的中心區域中的核心絕緣層、以及位於記憶體層與核心絕緣層之間的通道層；從基礎結構的背表面去除初步記憶體單元陣列結構的一部分，使得曝露出核心絕緣層；以及在由基礎結構的剩餘部分界定的間隔體圖案上形成摻雜半導體層，其中摻雜半導體層與通道層接觸，並與間隔體圖案的側壁交疊。
根據本揭示內容的實施方式，可以提供一種製造半導體記憶體裝置的方法，該方法包括：形成初步記憶體單元陣列結構，初步記憶體單元陣列結構包括在半導體層上方的第一層間絕緣層、在第一層間絕緣層上交替層疊的多個導電圖案和多個第二層間絕緣層、位於貫穿多個第二層間絕緣層和第一層間絕緣層並延伸到半導體層的內部的孔的表面上的記憶體層、設置在孔的中心區域中的核心絕緣層、以及位於記憶體層和核心絕緣層之間的通道層；從半導體層的背表面去除半導體層的一部分，使得曝露出記憶體層；藉由去除記憶體層的一部分，在半導體層和通道層之間界定第一凹陷部；將雜質注入半導體層和通道層中；以及藉由使半導體層和通道層的一部分熔融，來用熔融的半導體材料填充第一凹陷部。
本文所公開的具體結構和功能描述僅僅是出於描述根據本揭示內容的概念的實施方式的目的而例示的。根據本揭示內容的構思的實施方式可以以各種形式實施，並且它們不應被解釋為限於這裡闡述的具體實施方式。
將理解，儘管在本文中可以使用術語“第一”、“第二”等來描述各種元素，但是這些元素不受這些術語的限制。這些術語用於將一個元素與另一元素區分開來，並非暗示元素的數量或順序。
本揭示內容的各種實施方式涉及具有改進的操作可靠性的半導體記憶體裝置及該半導體記憶體裝置的製造方法。
圖1是示意性地例示了根據本揭示內容的實施方式的半導體記憶體裝置的記憶體單元陣列的圖。
參照圖1，記憶體單元陣列MCA可以包括多條位元線BL、公共源極層CSL和記憶體方塊10。
多條位元線BL可以彼此間隔開，並且彼此平行延伸。在實施方式中，多條位元線BL可以在X軸方向上彼此間隔開，並且在Y軸方向上延伸。然而，本揭示內容不限於此。
公共源極層CSL可以與多條位元線BL交疊，並且記憶體方塊10插置在它們之間。公共源極層CSL可以包括在XY平面上延伸的水平圖案。
記憶體方塊10可以設置在多條位元線BL和公共源極層CSL之間。記憶體方塊10可以包括多個記憶體單元串。每個記憶體單元串不僅可以連接至與其對應的位元線BL，而且可以藉由單元插塞件的通道圖案連接至公共源極層CSL。
圖2是例示了圖1所示的記憶體單元陣列MCA的電路圖。
參照圖2，記憶體單元陣列MCA可以包括分別連接至多條位元線BL的多個記憶體單元串CS。多個記憶體單元串CS可以並聯連接至公共源極層CSL。
每個記憶體單元串CS可以包括至少一個汲極選擇電晶體DST、多個記憶體單元MC和至少一個源極選擇電晶體SST。
多個記憶體單元MC可以串聯連接在汲極選擇電晶體DST和源極選擇電晶體SST之間。多個記憶體單元MC可以經由源極選擇電晶體SST連接至公共源極層CSL。多個記憶體單元MC可以經由汲極選擇電晶體DST連接至與其對應的位元線BL。
多個記憶體單元MC可以分別連接至多條字元線WL。多個記憶體單元MC的操作可以由施加到多條字元線WL的閘極信號控制。汲極選擇電晶體DST可以連接至汲極選擇線DSL。汲極選擇電晶體DST的操作可以由施加到汲極選擇線DSL的閘極信號控制。源極選擇電晶體SST可以連接至源極選擇線SSL。源極選擇電晶體SST的操作可以由施加到源極選擇線SSL的閘極信號控制。源極選擇線SSL、多條字元線WL和汲極選擇線DSL可以由彼此間隔開地層疊的導電圖案來實現。
圖3A和圖3B是例示了圖1所示的記憶體單元陣列MCA的實施方式的截面圖。圖3A是沿與多條位元線BL交叉的方向截取的記憶體單元陣列MCA的截面圖，而圖3B是圖3A所示的區域AR1的放大截面圖。
參照圖3A和圖3B，記憶體單元陣列MCA可以包括摻雜半導體層185A、間隔體圖案101A、第一層間絕緣層105A、多個導電圖案107、多個第二層間絕緣層109、單元插塞件CPL和位元線BL。
多個導電圖案107和多個第二層間絕緣層109可以交替地設置在第一層間絕緣層105A下方。更具體地，多個導電圖案107和多個第二層間絕緣層109可以設置在第一層間絕緣層105A和位元線BL之間，並且在Z軸方向上一個接一個地交替設置。
第一層間絕緣層105A和每個第二層間絕緣層109可以包括相同的絕緣材料。在實施方式中，第一層間絕緣層105A和第二層間絕緣層109可以包括矽氧化物。
多個導電圖案107可以藉由第一層間絕緣層105A與間隔體圖案101A間隔開。多個導電圖案107可以藉由多個第二層間絕緣層109彼此絕緣。多個導電圖案107當中與第一層間絕緣層105A相鄰的至少一個導電圖案可以用作參照圖2描述的源極選擇線SSL。多個導電圖案107當中與位元線BL相鄰的至少一個導電圖案可以用作參照圖2描述的汲極選擇線DSL。多個導電圖案107當中設置於用作源極選擇線SSL的導電圖案和用作汲極選擇線DSL的導電圖案之間的導電圖案可以用作參照圖2描述的字元線WL。
間隔體圖案101A可以設置在第一層間絕緣層105A上。間隔體圖案101A可以包括半導體層。在實施方式中，半導體層可以包括單晶矽。
間隔體圖案101A、第一層間絕緣層105A、多個導電圖案107和多個第二層間絕緣層109可以被孔120貫穿。單元插塞件CPL可以設置在孔120中。
記憶體單元陣列MCA可以包括設置在多個導電圖案107和多個第二層間絕緣層109的層疊結構與位元線BL之間的第一絕緣層131。單元插塞件CPL可以延伸到第一絕緣層131的內部。
單元插塞件CPL可以包括記憶體圖案121A、通道圖案123A、核心絕緣圖案125A和覆蓋圖案127。
記憶體圖案121A可以沿著孔120的側壁延伸。如圖3B所示，記憶體圖案121A可以包括阻擋絕緣層BI、數據儲存層DS和隧道絕緣層TI。阻擋絕緣層BI可以包括金屬氧化物層、矽氧化物層等。數據儲存層DS可以被配置為使用福勒-諾德海姆（Fowler-Nordheim）隧穿而改變的能夠存儲數據的材料層。材料層可以包括其中可以俘獲電荷的氮化物層。然而，本揭示內容的實施方式不限於此，並且數據儲存層DS可以包括納米點等。隧道絕緣層TI可以包括電荷可以穿隧通過的絕緣材料。在實施方式中，隧道絕緣層TI可以包括矽氧化物層。
核心絕緣圖案125A和覆蓋圖案127可以設置在孔120的中心區域中。覆蓋圖案127可以設置在核心絕緣圖案125A和位元線BL之間。覆蓋圖案127可以包括摻雜的半導體層。在實施方式中，覆蓋圖案127可以包括包含n型雜質的摻雜矽層。
通道圖案123A可以設置在核心絕緣圖案125A和記憶體圖案121A之間。通道圖案123A可以比核心絕緣圖案125A在Z軸方向上突出更遠。通道圖案123A可以包括比核心絕緣圖案125A朝向位元線BL突出更遠以圍繞覆蓋圖案127的側壁的部分。通道圖案123A可以包括半導體層。通道圖案123A可以包括通道區A1、汲極接合處A2和源極接合處A3。通道圖案123A的通道區A1可以設置在汲極接合處A2和源極接合處A3之間。
半導體層中構成通道區A1的的部分可以基本上是本征的。半導體層中構成汲極接合處A2和源極接合處A3的部分可以包括導電型雜質。通道圖案123A的汲極接合處A2可以與覆蓋圖案127接觸。通道圖案123A的源極接合處A3可以與摻雜半導體層185A接觸。汲極接合處A2和源極接合處A3中的每一個可以比摻雜半導體層185A和覆蓋圖案127朝向通道區A1進一步延伸。通道圖案123A的汲極接合處A2可以包括與覆蓋圖案127相同的導電型雜質。通道圖案123A的源極接合處A3可以包括與摻雜半導體層185A相同的導電型雜質。在實施方式中，汲極接合處A2和源極接合處A3可以包括n型雜質。
摻雜半導體層185A可以用作圖1和圖2所示的公共源極層CSL。摻雜半導體層185A可以設置在第一層間絕緣層105A之上，並且間隔體圖案101A插置在它們之間。也就是說，間隔體圖案101A可以插置在摻雜半導體層185A和第一層間絕緣層105A之間。摻雜半導體層185A可以包括n型雜質和p型雜質中的至少一種。在實施方式中，摻雜半導體層185A可以包括n型雜質。
摻雜半導體層185A可以延伸到孔120的內部，以與間隔體圖案101A的側壁交疊。更具體地，摻雜半導體層185A可以包括水平圖案185HP、核心圖案185CP和側壁圖案185SP。摻雜半導體層185A的水平圖案185HP可以設置在間隔體圖案101A上，並且與圖1所示的公共源極層CSL一樣在XY平面上延伸。摻雜半導體層185A的核心圖案185CP可以從水平圖案185HP朝向核心絕緣圖案125A突出到孔120的內部。摻雜半導體層185A的側壁圖案185SP可以沿著孔120的側壁從水平圖案185HP朝向記憶體圖案121A延伸。也就是說，摻雜半導體層185A的側壁圖案185SP可以插置在通道圖案123A和間隔體圖案101A之間。因此，通道圖案123A可以插置在摻雜半導體層185A的核心圖案185CP和側壁圖案185SP之間。
記憶體單元陣列MCA還可以包括設置在第一絕緣層131和位元線BL之間的至少一個絕緣層。在實施方式中，記憶體單元陣列MCA可以包括位於第一絕緣層131和位元線BL之間的第二絕緣層135、以及位於第二絕緣層135和位元線BL之間的第三絕緣層139。位元線BL可以貫穿與第三絕緣層139交疊的第四絕緣層143。位元線BL可以經由位元線-通道連接結構BCC連接至單元插塞件CPL的覆蓋圖案127。位元線-通道連接結構BCC可以包括具有各種結構的導電圖案。在實施方式中，位元線-通道連接結構BCC從覆蓋圖案127延伸以貫穿第一絕緣層131的第一導電插塞件133、從第一導電插塞件133延伸以貫穿第二絕緣層135的導電焊盤137、以及從導電焊盤137延伸以貫穿第三絕緣層139的第二導電插塞件141。
參照圖3B，記憶體圖案121A和摻雜半導體層185A的側壁圖案185SP之間的界面BS1可以與源極選擇線SSL間隔開。更具體地，界面BS1可以設置在比設置源極選擇線SSL的高度高的高度。在製造半導體記憶體裝置的製程中，界面BS1的高度可以由間隔體圖案101A控制。根據本揭示內容的實施方式，可以藉由間隔體圖案101A確保界面BS1和源極選擇線SSL之間的距離，從而可以減少源極選擇線SSL和摻雜半導體層185A彼此接觸的故障。
為了增加界面BS1和源極選擇線SSL之間的上述距離，可以使第一層間絕緣層105A的厚度D1A大於第二層間絕緣層109的厚度D2。間隔體圖案101A的厚度D3A可以是多種多樣的。在實施方式中，間隔體圖案101A的厚度D3A可以小於第一層間絕緣層105A的厚度D1A。
連接至源極選擇線SSL的源極選擇電晶體的導通電流可以隨著摻雜半導體層185A和源極選擇線SSL之間的距離變窄而增加。為了增加源極選擇電晶體的導通電流，摻雜半導體層185A的核心圖案185CP可以比摻雜半導體層185A的側壁圖案185SP在Z軸方向上延伸得更長。
根據本揭示內容，可以藉由間隔體圖案101A穩定地保持源極選擇線SSL和摻雜半導體層185A之間的間隙，並且可以核心圖案185CP來增加源極選擇電晶體的導通電流。
圖4A和圖4B是例示了根據本揭示內容的實施方式的半導體記憶體裝置的截面圖。更具體地說，圖4A是例示了設置於圖3A所示的記憶體單元陣列MCA上方的結構的實施方式的截面圖，而圖4B是例示了設置在圖3A所示的記憶體單元陣列MCA下方的結構的實施方式的截面圖。
參照圖4A，半導體記憶體裝置還可以包括金屬層191。金屬層191可以位於參照圖3A和圖3B描述的記憶體單元陣列MCA的摻雜半導體層185A上與摻雜半導體層185A接觸。金屬層191和摻雜半導體層185A可以用作圖1和圖2所示的公共源極層CSL。藉由金屬層191可以降低公共源極層CSL的電阻。
參照圖4B，半導體記憶體裝置可以包括周邊電路結構200、第一互連件153、第二互連件230、第一導電接合焊盤155和第二導電接合焊盤231。周邊電路結構200、第一互連件153、第二互連件230、第一導電接合焊盤155和第二導電接合焊盤231可以設置在參照圖3A和圖3B描述的記憶體單元陣列MCA下方。
第一互連件153和第二互連件230可以藉由第一導電接合焊盤155和第二導電接合焊盤231的相互連接結構彼此連接。在實施方式中，第一導電接合焊盤155和第二導電接合焊盤230可以藉由接合製程彼此耦接。
周邊電路結構200可以包括基板201和多個電晶體TR。基板201可以是包含矽、鍺等的半導體基板。基板201可以包括藉由隔離層203劃分的主動區。
多個電晶體TR可以構成用於控制記憶體單元陣列MCA的操作的周邊電路。在實施方式中，多個電晶體TR可以包括用於控制位元線BL的頁面緩衝器電路的電晶體。每個電晶體TR可以包括閘極絕緣層205、閘電極207和接合處201J。閘極絕緣層205和閘電極207可以層疊在基板201的主動區上。接合處201J可以設置為源極區和汲極區。可以藉由將n型雜質和p型雜質中的至少一種摻雜到曝露於閘電極207兩側的主動區中，來提供接合處201J。
第一互連件153和第一導電接合焊盤155可以形成在單元陣列側絕緣結構151中。單元陣列側絕緣結構151可以包括兩個或更多個絕緣層。第一互連件153可以包括具有各種結構的導電圖案。第一導電接合焊盤155可以經由第一互連件153連接至位元線BL。
第二互連件230和第二導電接合焊盤231可以形成於周邊電路側絕緣結構210中。周邊電路側絕緣結構210可以包括兩個或更多個絕緣層。第二互連件230可以包括連接至電晶體TR的多個導電圖案211、213、215、217、219、221、223和225。多個導電圖案211、213、215、217、219、221、223和225可以形成為各種結構。第二導電接合焊盤231可以經由第二互連件230連接至電晶體TR。
根據上述結構，位元線BL可以經由第一互連件153、第一導電焊盤155、第二導電焊盤231和第二互連件230連接至電晶體TR。
圖5A至圖5E是例示了根據本揭示內容的實施方式的記憶體單元陣列的截面圖。具體而言，圖5A至5E是例示了圖3A所示的區域AR1的各種實施方式的放大截面圖。在下文中，將省略相同組件的重複描述。
參照圖5A至圖5E，因為第一層間絕緣層105B和105可以被間隔體圖案101B和101保護，所以在製造半導體記憶體裝置時第一層間絕緣層105B和105可以保持恒定厚度。摻雜半導體層185B、185C、185D、185E和185F可以藉由間隔體圖案101B和101與多個導電圖案107和多個第二層間絕緣層109的層疊結構穩定地間隔開。
摻雜半導體層185B、185C、185D、185E和185F中的每一個可以包括水平圖案185HP和從水平圖案185HP延伸出的核心圖案185CP。側壁圖案185SP從摻雜半導體層185B、185C、185E和185F中的每一個的水平圖案185HP延伸出，如圖5A、圖5B、圖5D和圖5E所示，並且可以具有比核心圖案185CP的長度短的長度。例如，參照圖5A，側壁圖案185SP可以具有比核心圖案185CP的長度L2短的長度L1。另選地，可以省略側壁圖案185SP，如圖5C所示。
可以藉由核心絕緣圖案125B、125C、125D、125E和125F相對於每個記憶體圖案121B、121C、121D、121E和121F的隧道絕緣層TI、數據記憶體層DS和阻擋絕緣層BI的蝕刻選擇性，來控制核心圖案185CP的長度和側壁圖案185SP的長度。根據本揭示內容，核心絕緣圖案125B、125C、125D、125E和125F中的每一個可以被蝕刻得比隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI更深。因此，核心圖案185CP的長度可以形成為比側壁圖案185SP的長度長，如圖5A、圖5B、圖5D和圖5E所示，或者水平圖案185HP和記憶體圖案121D之間的界面可以設置在與水平圖案185HP和間隔體圖案101之間的界面的高度基本相同的高度，如圖5C所示。
可以由核心圖案185CP的長度和側壁圖案185SP的長度來控制每個通道圖案123B、123C、123D、123E和123F的源極接合處A3的長度。源極接合處A3可以比核心圖案185CP朝向通道區A1突出更遠。
圖5A至圖5E例示了間隔體圖案101B和101中的每一個包括半導體層的情況，但是本揭示內容不限於此。
參照圖5A，間隔件圖案101B的厚度D3B可以形成為大於第一層間絕緣層105B的厚度D1B。因此，記憶體圖案121B和側壁圖案185SP之間的界面BS2的位置可以被控制為高於多個導電圖案107和多個第二層間絕緣層109的層疊結構的高度的高度。更具體地，界面BS2可以位於比多個導電圖案107當中的與第一層間絕緣層105B相鄰的源極選擇線SSL的高度高的高度。
參照圖5B和圖5C，間隔體圖案101可以形成為比圖5A所示的間隔體圖案101B薄。在實施方式中，間隔體圖案101可以保留與第一層間絕緣層105的厚度基本相等的厚度。
根據實施方式，如圖5B所示，控制記憶體圖案123C的蝕刻量，使得可以控制記憶體圖案123C和側壁圖案185SP之間的界面BS3的高度。更具體地，界面BS3可以位於比多個導電圖案107當中與第一層間絕緣層105相鄰的源極選擇線SSL高的水平。
根據另一實施方式，如圖5C所示，摻雜半導體層185D的水平部分185HP可以與記憶體圖案123D接觸。摻雜半導體層185D的核心圖案185CP可以從摻雜半導體層185D的水平圖案185HP朝向核心絕緣圖案125D突出，並且填充貫穿第一層間絕緣層105的孔120的端部的中心區。
參照圖5D，為了進一步增加連接至源極選擇線SSL的源極選擇電晶體的導通電流，摻雜半導體層185E的核心圖案185CP可以在設置多個導電圖案107當中與第一層間絕緣層105相鄰的源極選擇線SSL的高度或其下方的高度延伸。為此，與圖3B、圖5A、圖5B或圖5C所示的核心絕緣圖案125A、125B、125C或125D相對於相應記憶體圖案的蝕刻選擇性相比，核心絕緣圖案125E相對於記憶體圖案121E的蝕刻選擇性可以增加。
在實施方式中，圖3B、圖5A、圖5B和圖5C所示的核心絕緣圖案125A、125B、125C和125D可以包括聚矽氮烷（PSZ）的氧化物，並且圖5D所示的核心絕緣圖案125E可以包括多孔絕緣材料。在另一實施方式中，圖5D中所示的核心絕緣圖案125E可以包括PSZ的氧化物，該PSZ的氧化物具有比圖3B、圖5A、圖5B和圖5C所示的核心絕緣圖案125A、125B、125C和125D的硬度低的硬度。
參照圖5E，多個導電圖案107可以包括與第一層間絕緣層105相鄰的第一源極選擇線SSL1和在第一源極選擇線SSL1下方的第二源極選擇線SSL2。摻雜半導體層185F的核心圖案185CP可以在設置第二源極選擇線SSL2的高度延伸。為此，核心絕緣圖案125F與以上參照圖5D描述的核心絕緣圖案125E由相同的材料製成，並且與核心絕緣圖案125E的蝕刻量相比，核心絕緣圖案125F的蝕刻量可以增加。
圖6是例示了根據本揭示內容的實施方式的記憶體單元陣列的截面圖。更具體地說，圖6是沿與位元線BL相交的方向截取的記憶體單元陣列MCA′的截面圖。在下文中，將省略相同組件的交疊描述。
參照圖6，記憶體單元陣列MCA′可以包括摻雜半導體層185G、間隔體圖案103、第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、單元插塞件CPL和位元線BL。此外，記憶體單元陣列MCA′可以包括第一絕緣層131、第二絕緣層135、第三絕緣層139、第四絕緣層143、第一導電插塞件133、導電焊盤137和第二導電插塞件141。
間隔體圖案103可以由相對於半導體層具有蝕刻選擇性的材料製成。在實施方式中，間隔體圖案103可以包括碳氮化矽（SiCN）層和氮化矽（SiN）層中的至少一種。
單元插塞件CPL可以包括記憶體圖案121G、通道圖案123G、核心絕緣圖案125G和覆蓋圖案127。通道圖案123G可以包括通道區A1、汲極接合處A2和源極接合處A3，並且摻雜半導體層185G可以包括水平圖案185HP以及從水平圖案185HP延伸出的核心圖案185CP和側壁圖案185SP。
可以沿著通道圖案123G與摻雜半導體層185G的側壁圖案185SP和摻雜半導體層185G的核心圖案185CP中的至少一個之間的接觸面界定通道圖案123G。可以如參照圖5A至圖5E所描述的那樣以各種方式來控制核心絕緣圖案125G的蝕刻量、記憶體圖案121G的蝕刻量、第一層間絕緣層105的厚度、間隔體圖案103的厚度、摻雜半導體層185G的側壁圖案185SP的長度和摻雜半導體層185G的核心圖案185CP的長度。
圖4A所示的金屬層191可以設置在圖6所示的記憶體單元陣列MCA′上。如圖4B所示的周邊電路結構200、第一互連件153、第二互連件230、第一導電焊盤155和第二導電焊盤231可以設置在圖6所示的記憶體單元陣列MCA′下方。
圖7是示意性例示了根據本揭示內容的實施方式的半導體記憶體裝置的製造方法的流程圖。
參照圖7，該製造方法可以包括形成初步記憶體單元陣列結構的步驟ST11、形成第一互連件的步驟ST13、形成第一導電接合焊盤的步驟ST15、形成周邊電路結構的步驟ST21、形成第二互連件的步驟ST23、形成第二導電接合焊盤的步驟ST25、將第一導電接合焊盤接合到第二導電接合焊盤的步驟ST31、曝露出單元插塞件的步驟ST33、以及形成摻雜半導體層的步驟ST35。
可以單獨執行步驟ST11和ST21。因此，在實施方式中，可以預先減輕或防止周邊電路結構的電特性因步驟ST11中所需的高溫而劣化的問題。
在下文中，將參照製程截面圖更詳細地描述製造方法。
圖8A至圖8D是例示了圖7中所示的步驟ST11的實施方式的截面圖。
參照圖8A至圖8D，藉由步驟ST11形成的初步記憶體單元陣列結構可以包括基礎結構。在實施方式中，基礎結構可以由半導體層101L形成，如圖8A至圖8C所示。在另一實施方式中，基礎結構可以由半導體層101L和蝕刻停止層103L的層疊結構形成，如圖8D所示。
初步記憶體單元陣列結構可以包括在上述基礎結構上的第一層間絕緣層105A或105、交替層疊在第一層間絕緣層105A或105上的多個導電圖案107和多個第二層間絕緣層109、貫穿多個導電圖案107和多個第二層間絕緣層109並延伸到基礎結構內部的單元插塞件CPL、以及連接至單元插塞件CPL的位元線BL。
半導體層101L可以包括單晶矽。蝕刻停止層103L可以由相對於半導體層101L具有蝕刻選擇性的材料製成。如圖17B所示，可以藉由在後續製程中使用化學機械拋光（CMP）製程、濕蝕刻製程、乾蝕刻製程和清洗製程中的至少一種製程來選擇性地去除半導體層101L。蝕刻停止層103L可以由相對於用於執行上述CMP製程、濕蝕刻製程、乾蝕刻製程或清洗製程的材料具有抗蝕性的材料製成。在實施方式中，蝕刻停止層103L可以包括碳氮化矽（SiCN）層和氮化矽（SiN）層中的至少一種。
第一層間絕緣層105A或105可以與每個第二層間絕緣層109由相同的材料製成。在實施方式中，第一層間絕緣層105A或105可以包括含有矽氧化物等的氧化物層。
在實施方式中，如圖8A至圖8C所示，第一層間絕緣層105A或105可以與設置為基礎結構的半導體層101L直接接觸。在另一實施方式中，如圖8D所示，第一層間絕緣層105可以形成在被提供為基礎結構和半導體層101L和蝕刻停止層103L的層疊結構上。
圖8A至圖8D中所示的第一層間絕緣層105A或105可以形成為比第二層間絕緣層109厚，並且具有各種厚度。在實施方式中，如圖8A所示，第一層間絕緣層105A的厚度D1A可以大於設置在基礎結構（例如，半導體層101L）中的單元插塞件CPL的端部的長度L1。在另一實施方式中，如圖8B所示，第一層間絕緣層105的厚度D可以小於設置在基礎結構（例如，半導體層101L）中的單元插塞件CPL的端部的長度L2。本揭示內容的實施方式不限於此，並且第一層間絕緣層的厚度可以與設置在基礎結構中的單元插塞件的端部的長度基本相等。
多個導電圖案107和多個第二層間絕緣層109可以圍繞單元插塞件CPL。形成圍繞單元插塞件CPL的多個導電圖案107和多個第二層間絕緣層109的製程可以包括在第一層間絕緣層105A或105上交替地層疊多個第一材料層和多個第二材料層的製程。在實施方式中，第一材料層可以由用於導電圖案107的導電材料形成，而第二材料層可以是用於第二層間絕緣層109的絕緣材料。在另一實施方式中，第一材料層可以是犧牲材料，而第二材料層可以是第二層間絕緣層109的絕緣材料。更具體地，犧牲材料可以是氮化物層，而第二層間絕緣層109可以是氧化物層。
形成圍繞單元插塞件CPL的多個導電圖案107和多個第二層間絕緣層109的製程可以包括：藉由使用遮罩圖案（未示出）作為蝕刻阻擋層的蝕刻製程來形成貫穿多個第一材料層和多個第一材料層的孔120的製程、在孔120中形成單元插塞件CPL的製程、以及去除遮罩圖案的製程。孔120和單元插塞件CPL可以延伸到半導體層101L的內部。形成單元插塞件CPL的製程可以包括：在孔120的表面上形成記憶體層121的製程、在記憶體層121上形成通道層123的製程、以及用核心絕緣層125或125′和覆蓋圖案127填充孔120的中心區域的製程。記憶體層121可以包括如圖11A所示的阻擋絕緣層BI、數據儲存層DS和隧道絕緣層TI。通道層123可以包括半導體層。核心絕緣層125或125′可以包括相對於記憶體層121具有蝕刻選擇性的絕緣材料。在實施方式中，如圖8A、圖8B和圖8D所示，核心絕緣層125可以包括聚矽氮烷（PSZ）的氧化物。在另一實施方式中，如圖8C所示，核心絕緣層125′可以包括多孔絕緣材料。
核心絕緣層125或125′可以形成為具有比通道層123的高度低的高度。覆蓋圖案127可以包括如參照圖3A和圖3B所描述的摻雜半導體層，並與核心絕緣層125或125′交疊。覆蓋圖案127中的導電型雜質可以從與通道層123中覆蓋圖案127接觸的側壁擴散到通道層123中。因此，通道層123可以被分成與覆蓋圖案127相鄰的汲極接合處A2和在汲極接合處A2下方的初步通道區PA1。初步通道區PA1可以基本上是本征的。
隨後，可以用第一絕緣層131填充其中去除了遮罩圖案的區域。單元插塞件CPL可以被第一絕緣層131覆蓋。當以上描述的第一材料層和第二材料層由用於導電圖案107的導電材料和用於第二層間絕緣層109的絕緣材料製成，第一材料層和第二材料層可以保留為圍繞單元插塞件CPL的導電圖案107和第二層間絕緣層109。當第一材料層和第二材料層由犧牲材料和用於第二層間絕緣層109的絕緣材料製成時，可以附加地執行用導電圖案107代替犧牲材料的製程。
形成連接至單元插塞件CPL的位元線BL的製程可以包括：形成連接至單元插塞件CPL的覆蓋圖案127的位元線-通道連接結構BCC的製程、和形成連接至位元線-通道連接結構BCC的位元線BL的製程。在實施方式中，形成位元線-通道連接結構BCC的製程可以包括：形成貫穿第一絕緣層131的第一導電插塞件133的製程、形成覆蓋第一導電插塞件133和第一絕緣層131的第二絕緣層135的製程、形成貫穿第二絕緣層135的導電焊盤137的製程、形成覆蓋導電焊盤137和第二絕緣層135的第三絕緣層139的製程、以及形成貫穿第三絕緣層139的第二導電插塞件141的製程。
形成位元線BL的製程可以包括：形成覆蓋第二導電插塞件141和第三絕緣層139的第四絕緣層143的製程、形成貫穿第四絕緣層143並曝露出位元線-通道連接結構BCC的溝槽的製程、以及用導電材料填充溝槽的製程。
圖9是例示了圖7所示的步驟ST13和ST15的截面圖。
參照圖9，藉由步驟ST13和ST15可以形成在初步記憶體單元陣列結構PMCA上方的單元陣列側絕緣結構151、以及掩埋在單元陣列側絕緣結構151中的第一互連件153和第一導電接合焊盤155。圖9所示的初步記憶體單元陣列結構PMCA可以是圖8A至圖8D中所示的初步記憶體單元陣列結構中的任意一種。圖9例示了初步記憶體單元陣列結構PMCA被配置為圖8A所示的初步記憶體單元陣列結構的情況，但是本揭示內容的實施方式不限於此。
圖10是例示了圖7所示的步驟ST21、ST23、ST25、ST31的截面圖。
參照圖10，藉由步驟ST21可以形成參照圖4B描述的周邊電路結構200，並且藉由步驟ST23和ST25可以形成周邊電路側絕緣結構210，周邊電路側絕緣結構210覆蓋周邊電路結構200、以及掩埋在周邊電路側絕緣結構210中的第二互連件230和第二導電接合焊盤231。
隨後，具有藉由參照圖9描述的製程提供的結構的第一導電接合焊盤155可以藉由步驟ST31接合到第二導電接合焊盤231。另外，周邊電路側絕緣結構210可以接合到單元陣列側絕緣結構151。
圖11A至圖11C是圖10所示的區域AR2的放大截面圖，並且是例示了圖7所示的步驟ST33、ST35的截面圖。如圖11A至圖11C所示的第一層間絕緣層105A、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋絕緣層BI、通道層123和核心絕緣層125是圖8A所示的初步記憶體單元陣列結構的一些部分。
參照圖11A，藉由步驟ST33，可以從圖10所示的基礎結構（例如，半導體層101L）的背表面去除圖10所示的初步記憶體單元陣列結構PMCA的一部分，使得曝露出核心絕緣層125。在實施方式中，可以藉由化學機械拋光（CMP）製程去除圖10所示的初步記憶體單元陣列結構PMCA的一部分。
圖10所示的基礎結構（例如，半導體層101L）的一部分可以保留為間隔體圖案101A。在實施方式中，間隔體圖案101A可以保留為比第一層間絕緣層105A薄。第一層間絕緣層105A可以由間隔體圖案101A保護。
另外，藉由步驟ST33，可以曝露出通道層123、阻擋絕緣層BI、數據儲存層DS和隧道絕緣層TI。
參照圖11B，步驟ST35可以包括藉由使用濕蝕刻製程和乾蝕刻製程中的至少一種製程去除圖11A所示的核心絕緣層125的一部分的步驟。可以控制蝕刻時間，使得去除記憶體層121的一部分。因此，可以界定去除了一部分核心絕緣層的第一凹陷部RP11和去除了一部分記憶體層的第二凹陷部RP21。由於核心絕緣層和記憶體層之間的蝕刻速度差異，第一凹陷部RP11可以形成得比第二凹陷部RP21更深。儘管附圖中沒有詳細示出，但是隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI可以保持具有不同的高度。
在下文中，剩餘的記憶體層可以被稱為記憶體圖案121A，剩餘的核心絕緣層可以被稱為核心絕緣圖案125A。
多個導電圖案107當中與第一層間絕緣層105A相鄰的導電圖案可以是源極選擇線SSL。為了增加連接至源極選擇線SSL的源極選擇電晶體的導通電流，第一凹陷部RP11可以形成為比第二凹陷部RP21朝向設置源極選擇線SSL的高度更深。
在用於形成第一凹陷部RP11的蝕刻製程期間，第二凹陷部RP21達到設置源極選擇線SSL的高度所需的時間可以藉由記憶體層中位於間隔體圖案101A和通道層123之間的部分而增加，如圖11A所示。因此，根據本揭示內容的實施方式，可以控制蝕刻製程，使得確保第二凹陷部RP21的底表面與源極選擇線SSL之間的距離。此外，儘管間隔體圖案101A保持比第一層間絕緣層105A薄，但是第二凹陷部RP21達到設置源極選擇線SSL的高度所需的時間可以藉由記憶體層中位於通道層123和形成得比第二層間絕緣層109厚的第一層間絕緣層105A之間的部分而增加。因此，根據本揭示內容的實施方式，可以控制蝕刻製程，使得可以防止或減輕藉由第二凹陷部RP21曝露出源極選擇線SSL的現象。
參照圖11C，步驟ST35可以包括用摻雜半導體層185A填充圖11B所示的第一凹陷部RP11和第二凹陷部RP21的步驟。在實施方式中，摻雜半導體層185A可以包括多晶矽。
在形成摻雜半導體層185A之後，可以執行退火製程，使得活化摻雜半導體層185A中的導電型雜質。在執行退火製程時，可以如圖3A和圖3B所示地界定源極接合處A3。因此，如圖3A和圖3B所示，可以界定包括源極接合處A3、通道區A1和汲極接合處A2的通道圖案123。
雖然附圖中未示出，但是在執行退火製程之前，可以附加地執行將導電型雜質注入摻雜半導體層185A的內部和通道層123中由間隔體圖案101A圍繞的的端部的製程。
圖12A和圖12B是例示了圖7所示的步驟ST33和ST35的截面圖。圖12A和圖12B是與圖10所示的區域AR2相對應的放大截面圖。圖12A和圖12B所示的第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋絕緣層BI、通道層123和核心絕緣層125可以是圖8B所示的初步記憶體單元陣列結構的一些部分。
參照圖12A，藉由步驟ST33，可以藉由去除部分初步記憶體單元陣列結構的一部分使得曝露出核心絕緣層125和記憶體層121，來界定間隔體圖案101B。在實施方式中，間隔體圖案101B可以被配置為圖8B所示的半導體層101L的剩餘部分，並且保持比第一層間絕緣層105厚。第一層間絕緣層105可以由間隔體圖案101B保護。圖12A所示的第一層間絕緣層105可以對應於圖5A所示的第一層間絕緣層105B。
參照圖12B，可以藉由步驟ST35的蝕刻製程，來界定記憶體圖案121B和核心絕緣圖案125B。記憶體圖案121B的隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI的蝕刻表面可以具有不同的位置。然而，蝕刻表面可以設置在比設置源極選擇線SSL的高度高的高度。源極選擇線SSL可以是多個導電圖案107當中與第一層間絕緣層105相鄰的導電圖案。
根據本揭示內容的實施方式，間隔體圖案101B保留得比第一層間絕緣層105B厚，使得隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI的蝕刻表面的位置可以被控制為變為比設置源極選擇線SSL的高度高的高度。
隨後，如參照圖11C所描述的，可以形成摻雜半導體層185B。隨後，執行退火製程，使得可以活化摻雜半導體層185B中的導電型雜質。另外，摻雜半導體層185B中的導電型雜質可以擴散到通道層123中。因此，如圖5A所示，可以界定包括源極接合處A3和通道區A1的通道圖案123B。
圖13A和圖13B是例示了圖7所示的步驟ST35的截面圖。圖13A和圖13B是對應於圖10所示的區域AR2的放大截面圖。圖13A和13B所示的第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋絕緣層BI和通道層123可以是圖8B所示的初步記憶體單元陣列結構的部分。
參照圖13A，可以藉由參照圖12A描述的製程在第一層間絕緣層105上形成間隔體圖案101。間隔體圖案101可以保持具有與第一層間絕緣層105的厚度基本相同的厚度。
隨後，可以藉由參照圖11B描述的步驟ST35的蝕刻製程去除記憶體層的一部分和核心絕緣層的一部分。第一凹陷部RP1′可以被界定在被去除了一部分核心絕緣層的區域中，並且剩餘的核心絕緣層可以被界定為核心絕緣圖案125C。第二凹陷部RP2′可以被界定在被去除了一部分記憶體層的區域中，並且剩餘的記憶體層可以被界定為記憶體圖案121C。由於核心絕緣層和記憶體層之間的蝕刻速度差異，第一凹陷部RP1′可以形成得比第二凹陷部RP2′更深。
與第一層間絕緣層105相鄰的導電圖案可以是源極選擇線SSL。控制步驟ST35的蝕刻時間，使得第二凹陷部RP2′的底表面可以位於比設置源極選擇線SSL的高度更靠近設置間隔體圖案101的高度。因此，在實施方式中，可以防止或減輕藉由第二凹陷部RP2′曝露出源極選擇線SSL的現象。
參照圖13B，如參照圖11C所描述的，藉由步驟ST35可以用摻雜的半導體層185C填充圖13A所示的第一凹陷部RP1′和第二凹陷部RP2′。隨後，可以執行活化摻雜半導體層185C中的導電型雜質並使導電型雜質擴散到通道層123中的退火製程。因此，如圖5B所示，可以界定包括源極接合處A3的通道圖案123C。
雖然圖中未示出，但作為步驟ST35的蝕刻製程的另一實施方式，可以控制步驟ST35的蝕刻時間，使得在記憶體層中幾乎不發生損失。因此，如圖5C所示，記憶體圖案121D和間隔體圖案101可以基本上保持在同一線上。
圖14A和圖14B是例示了圖7所示的步驟ST35的截面圖。圖14A和圖14B是對應於圖10所示的區域AR2的放大截面圖。圖14A和14B所示的第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋絕緣層BI和通道層123可以是圖8C所示的初步記憶體單元陣列結構的一部分。
參照圖14A，可以藉由參照圖12A描述的製程在第一層間絕緣層105上形成間隔體圖案101。可以以各種方式控制間隔體圖案101的厚度。
隨後，可以藉由參照圖11B描述的步驟ST35的蝕刻製程，去除記憶體層的一部分和核心絕緣層的一部分。第一凹陷部RP12可以被界定在被去除了一部分核心絕緣層的區域中，並且剩餘的核心絕緣層可以被界定為核心絕緣圖案125E。第二凹陷部RP22可以被界定在被去除了一部分記憶體層的區域中，並且剩餘的記憶體層可以被界定為記憶體圖案121E。由於核心絕緣層和記憶體層之間的蝕刻速度差異，第一凹陷部RP12可以形成得比第二凹陷部RP22深。在實施方式中，第一凹陷部RP12的底表面可以設置在比設置源極選擇線SSL的高度低的高度。源極選擇線SSL可以是多個導電圖案107當中與第一層間絕緣層105相鄰的導電圖案。
參照圖14B，如參照圖11C所描述的，藉由步驟ST35可以用摻雜的半導體層185E填充圖14A中示出的第一凹陷部RP12和第二凹陷部RP22。隨後，可以執行活化摻雜半導體層185E中的導電型雜質並將導電型雜質擴散到通道層123中的退火製程。因此，參照圖5D，可以界定包括源極接合處A3的通道圖案123E。
圖15A和圖15B是例示了圖7所示的步驟ST35的截面圖。圖15A和圖15B是對應於圖10所示的區域AR2的放大截面圖。圖15A和15B所示的第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋絕緣層BI和通道層123可以是圖8C所示的初步記憶體單元陣列結構的一些部分。
參照圖15A，可以藉由參照圖12A描述的製程，在第一層間絕緣層105上形成間隔體圖案101。可以以各種方式控制間隔體圖案101的厚度。
隨後，可以藉由參照圖11B描述的步驟ST35的蝕刻製程去除記憶體層的一部分和核心絕緣層的一部分。第一凹陷部RP13可以被界定在被去除了一部分核心絕緣層的區域中，並且剩餘的核心絕緣層可以被界定為核心絕緣圖案125F。第二凹陷部RP23可以被界定為被去除了一部記憶體層的區域中，並且剩餘的記憶體層可以被界定為記憶體圖案121F。由於核心絕緣層和記憶體層之間的蝕刻速度差異，第一凹陷部RP13可以形成得比第二凹陷部RP23更深。在實施方式中，第一凹陷部RP13可以與多個導電圖案107當中與第一層間絕緣層105相鄰的至少兩個導電圖案交疊。所述至少兩個導電圖案可以用作源極選擇線SSL1和SSL2。
參照圖15B，步驟ST35可以包括在間隔體圖案101上沉積初步摻雜半導體層185L的步驟。當藉由具有低臺階覆蓋率的沉積製程沉積初步摻雜半導體層185L時，圖15A所示的第一凹陷部RP13和第二凹陷部RP23未完全填充有初步摻雜半導體層185L，並且可以在初步摻雜半導體層185L中界定空隙301和303。
圖16是例示了沉積初步摻雜半導體層的步驟的截面圖。圖16例示了與圖15A所示的相同的間隔體圖案101、第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、記憶體圖案121F的隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI、以及通道層123。
參照圖16，在執行圖15A所示的步驟ST35的蝕刻製程之後，可以形成如參照圖15B所描述的初步摻雜半導體層185L′。當藉由具有高臺階覆蓋率的沉積製程形成初步摻雜半導體層185L′時，可以用初步摻雜半導體層185L′填充圖15A中所示的第二凹陷部RP23。因為圖15A中所示的第一凹陷部RP13具有相對高的縱橫比，因此第一凹陷部RP13沒有完全填充初步摻雜半導體層185L′，並且在初步摻雜半導體層185L′中可以保留接縫305。
步驟ST35可以包括藉由退火製程使初步摻雜半導體層185L或185L′熔融和再結晶的步驟。因此，可以去除圖15B所示的空隙301和303或圖16所示的接縫305，並且可以使初步摻雜半導體層185L或185L′的表面平坦化。
藉由上述退火製程的熔融和再結晶，可以形成包括核心圖案185CP和側壁圖案185SP的摻雜半導體層185F，如圖5E所示。在退火製程期間，摻雜半導體層185F中的導電型雜質可以被活化，並擴散到圖15B或圖16所示的通道層123中。因此，可以界定包括源極接合處A3的通道圖案123F，如圖5E所示。
圖17A至圖17E是例示了圖7所示的步驟ST33和ST35的截面圖。圖17A至圖17E是對應於圖10所示的區域AR2的放大截面圖。
參照圖17A，半導體層101L、蝕刻停止層103L、第一層間絕緣層105、多個導電圖案107、多個第二層間絕緣層109、隧道絕緣層TI、數據儲存層DS、阻擋層絕緣層BI和通道層123可以是圖8D所示的初步記憶體單元陣列結構的一些部分。
參照圖17B，藉由參照圖11A描述的步驟ST33，可以去除初步記憶體單元陣列結構的一部分，使得曝露出核心絕緣層125和記憶體層121。可以去除圖17A所示的半導體層101L。與第一層間絕緣層105相比，圖17A所示的蝕刻停止層103L可以相對於半導體層101L具有高蝕刻選擇性。
在去除半導體層101L時，可以由蝕刻停止層103L保護第一層間絕緣層105。在步驟ST33之後，剩餘的蝕刻停止層103L可以被界定為間隔體圖案103。
參照圖17C，可以藉由參照圖11B描述的步驟ST35的蝕刻製程，去除記憶體層的一部分和核心絕緣層的一部分。第一凹陷部RP14可以被界定在被去除了一部分核心絕緣層的區域中，並且剩餘的核心絕緣層可以被界定為核心絕緣圖案125G。第二凹陷部RP24可以被界定在被去除了一部分記憶體層的區域中，並且剩餘的記憶體層可以被界定為記憶體圖案121G。由於核心絕緣層和記憶體層之間的蝕刻速度差異，第一凹陷部RP14可以形成得比第二凹陷部RP24更深。
參照圖17D，步驟ST35可以包括用摻雜半導體層185G填充圖17C所示的第一凹陷部RP14和第二凹陷部RP24的步驟。
參照圖17E，在步驟ST35之後，可以執行退火製程，使得活化摻雜半導體層185G中的導電雜質。在執行退火製程時，摻雜半導體層185G中的雜質擴散到圖17D所示的通道層123中。因此，可以界定源極接合處A3，並且可以保留基本上本征的通道區A1。因此，可以形成參照圖6描述的通道圖案123G。
圖18A至圖18D是例示了圖7所示的步驟ST33和ST35的截面圖。
在執行圖18A至18D所示的製程之前，可以藉由圖7所示的步驟ST11形成包括圖8A至圖8C所示的半導體層101L、第一層間絕緣層105A或105、多個導電圖案107和多個第二層間絕緣層109、單元插塞件CPL和位元線BL的初步記憶體單元陣列結構。在下文中，將基於圖8A所示的結構來描述後續製程，但本揭示內容的實施方式不限於此。
在形成初步記憶體單元陣列之後，藉由圖7所示的步驟ST13和ST15可以形成圖9所示的單元陣列側絕緣結構151、第一互連件153和第一導電接合焊盤155。隨後，如圖10所示，第一導電接合焊盤155可以接合到第二導電接合焊盤231，並且單元陣列側絕緣結構151可以接合到周邊電路側絕緣結構210。第二導電接合焊盤231可以經由埋在周邊電路側絕緣結構210中的第二互連件230連接周邊電路結構200。藉由圖7所示的ST21、ST23和ST25提供圖10所示的周邊電路結構200、第二互連件230和第二導電接合圖案231。
圖18A到圖18D可以對應於圖10中所示的區域AR2。
參照圖18A，藉由步驟ST33，可以從半導體層101L的背表面去除半導體層101L的一部分，從而曝露出記憶體層121。在實施方式中，可以藉由化學機械拋光（CMP）製程去除圖10中所示的半導體層101L的一部分。可以由剩餘的半導體層101L保護第一層間絕緣層105A。
可以由記憶體層121保護通道層123。在實施方式中，記憶體層121的阻擋絕緣層BI、數據儲存層DS和隧道絕緣層TI中的每一個可以保護通道層123。
隨後，可以執行圖7所示的步驟ST35。步驟ST35可以包括：去除記憶體層121的一部分的製程、將導電型雜質注入半導體層101L和通道層123的製程、以及熔融和結晶半導體層101L和通道層123的一部分的製程。
參照圖18B，在步驟ST35中，可以藉由去除圖18A所示的記憶體層121的一部分，在半導體層101L和通道層123之間界定凹陷部Ra。可以藉由使用濕蝕刻和乾蝕刻中的至少一種來去除阻擋絕緣層BI、數據儲存層DS和隧道絕緣層TI中的每一個的一部分，並且可以曝露出通道層123。在下文中，剩餘的記憶體層被稱為記憶體圖案121H。
多個導電圖案107當中與第一層間絕緣層105A相鄰的導電圖案可以是源極選擇線SSL。可以控制記憶體層的蝕刻量，以增加連接至源極選擇線SSL的源極選擇電晶體的導通電流。凹陷部Ra的深度可以與記憶體層的蝕刻量成比例地增加。在用於形成凹陷部Ra的蝕刻製程期間，與半導體層101L被完全去除的情況相比，藉由剩餘的半導體層101L，凹陷部Ra的底表面達到設置源極選擇線SSL的高度的時間可以增加。因此，根據本揭示內容的實施方式，可以藉由記憶體層的蝕刻量來促進控制，從而確保凹陷部Ra的底表面與源極選擇線SSL之間的距離。
可以在核心絕緣層125被通道層123阻擋的狀態下執行用於形成凹陷部Ra的蝕刻製程。因此，可以保護核心絕緣層125免受蝕刻製程的影響。
參照圖18C，在步驟ST35中，可以將導電型雜質200注入到半導體層101L和通道層123中。導電型雜質200可以包括n型雜質和p型雜質中的至少一種。
參照圖18D，在步驟ST35中，可以使圖18C所示的通道層123的一部分和半導體層101L熔融。這可以藉由雷射退火來執行。可以藉由將雷射照射到通道層123的一部分和半導體層101L上，使通道層123的一部分和半導體層101熔融。因此，可以產生熔融的半導體材料。可以用熔融的半導體材料填充圖18C所示的凹陷部Ra。在圖18C所示的通道層123中，熔融的區域可以根據雷射的能量密度而改變。例如，圖18C所示的通道層123中的熔融區域可以隨著雷射能量密度的增加而增加。
在步驟ST35中，導電型雜質可以被活化，同時圖18C所示的通道層123的一部分和半導體層101L熔融。
隨後，可以藉由使熔融的半導體材料結晶來形成摻雜半導體層185H。摻雜半導體層185H可以包括被活化的導電型雜質。通道層中的局部區域沒有熔融而是可以保留為通道圖案123H。通道圖案123H可以包括參照圖3A和圖3B描述的通道區A1。
在下文中，被摻雜半導體層185H圍繞的核心絕緣層被稱為核心絕緣圖案125H。
根據參照圖18A至圖18D描述的製造製程，記憶體單元陣列可以包括：層疊結構，該層疊結構包括第一層間絕緣層105A、多個導電圖案107和多個第二層間絕緣層109；貫穿層疊結構的核心絕緣圖案125H；設置於核心絕緣圖案125H和層疊結構之間的通道圖案123H；位於通道圖案123H和層疊結構之間的記憶體圖案121H；以及連接至通道圖案123H的摻雜半導體層185H。
第一層間絕緣層105A可以包括面向第一方向DR1的第一表面SU1和面向與第一方向DR1相反的第二方向DR2的第二表面SU2。在實施方式中，第一方向DR1和第二方向DR2可以分別對應於Z軸的正方向和負方向。多個導電圖案107和多個第二層間絕緣層109可以沿第二方向DR2交替地設置在第一層間絕緣層105A的第二表面SU2上。
核心絕緣圖案125H可以包括比第一層間絕緣層105A在第一方向DR1上突出更遠的端部125EG。記憶體圖案121H可以比通道圖案123H在第一方向DR1上突出更遠，並且在第一層間絕緣層105A和核心絕緣圖案125H之間與核心絕緣圖案125H隔開。
摻雜半導體層185H可以設置在第一層間絕緣層105A的第一表面SU1上，並且在核心絕緣圖案125H和記憶體圖案121H之間延伸。在實施方式中，摻雜半導體層185H可以被劃分為水平圖案185HP′、第一突出部185P1和第二突出部185P2。水平圖案185HP′可以圍繞核心絕緣圖案125H的端部125EG。第一突出部185P1可以從水平圖案185HP′沿著第一層間絕緣層105A的側壁延伸。第一突出部185P1可以安裝在記憶體圖案121H的面向第一方向DR1的一個表面上。第一突出部185P1可以設置在第一層間絕緣層105A的側壁和核心絕緣圖案125H的側壁之間，並且與第一層間絕緣層105A的側壁和核心絕緣圖案125H的側壁形成共面的表面。第二突出部185P2可以從第一突出部185P1沿著記憶體圖案121H的側壁延伸。第二突出部185P2可以設置在記憶體圖案121H的側壁和核心絕緣圖案125H的側壁之間，並與記憶體圖案121H的側壁和核心絕緣圖案125H的側壁形成共面的表面。第二突出部185P2可以形成為具有比第一突出部185P1的第一寬度W1窄的第二寬度W2。第二突出部185P2可以用作源極接合處。
藉由雷射退火的熔融和結晶化形成摻雜半導體層185H，摻雜半導體層185H的晶粒可以藉由使用沒有熔融的通道圖案123H作為晶種而朝向熔融的半導體材料生長。因此，摻雜半導體層185H可以包括從通道圖案123H在記憶體圖案121H和核心絕緣圖案125H之間延伸的結晶區。
圖19是例示了形成金屬層的製程的截面圖。
參照圖19，在執行圖7所示的步驟ST35之後，金屬層191可以形成在摻雜半導體層185H上。在實施方式中，可以在圖18D所示的製程之後執行形成金屬層191的製程。金屬層191可以延伸以覆蓋核心絕緣圖案125H的端部125EG和摻雜半導體層185H的水平圖案185HP′。摻雜半導體層185H可以在金屬層191和核心絕緣圖案125H的端部125EG之間延伸。
圖20A至圖20C是例示了圖7中所示的步驟ST33和ST35的截面圖。
在執行圖20A至圖20C中所示的製程之前。圖10所示的初步記憶體單元陣列結構PMCA可以包括參考圖8A至圖8C描述的結構之一。在下文中，將基於圖8A所示的結構來描述後續製程，但本揭示內容的實施方式不限於此。
圖20A到圖20C可以對應於圖10中所示的區域AR2。
參照圖20A，藉由先前執行的製程，可以提供初步記憶體單元陣列結構，該初步記憶體單元陣列結構包括配置有半導體層101L、第一層間絕緣層105A、多個導電圖案107和多個第二層間絕緣層109的基礎結構、記憶體層121、通道層123和核心絕緣層125。
藉由步驟ST33，可以曝露出記憶體層121的隧道絕緣層TI、數據儲存層DS和阻擋絕緣層BI中的每一個。為此，可以從半導體層101L的背表面去除半導體層101L的一部分。在實施方式中，可以藉由化學機械拋光（CMP）製程去除圖10中所示的半導體層101L的一部分。可以由剩餘的半導體層101L保護第一層間絕緣層105A。在步驟ST33中，可以去除通道層123的一部分，使得除了記憶體層121之外還曝露出核心絕緣層125。
隨後，可以執行步驟ST35，步驟ST35包括去除記憶體層121的一部分的製程、將導電型雜質注入半導體層101L和通道層123中的製程、以及使半導體層101L和通道層123的一部分熔融以及結晶化的製程。
參照圖20B，可以藉由在步驟S35中去除圖20A所示的記憶體層121的一部分來界定第一凹陷部Rb。第一凹陷部Rb可以界定在半導體層101L和通道層123之間。在去除圖20A所示的記憶體層121的一部分時，隨著如圖20A所示被曝露出來的核心絕緣層125的一部分被去除，可以界定第二凹陷部Rc。可以根據圖20A所示的記憶體層121和核心絕緣層125之間的蝕刻選擇性差異以各種方式控制第一凹陷部Rb和第二凹陷部Rc的深度。
在下文中，剩餘的記憶體層被稱為記憶體圖案121I，並且剩餘的核心絕緣層被稱為核心絕緣圖案125I。
多個導電圖案107當中與第一層間絕緣層105A相鄰的導電圖案可以是源極選擇線SSL。可以控制第一凹陷部Rb和第二凹陷部Rc的深度，以適合連接至源極選擇線SSL的源極選擇電晶體的導通電流設計值。在用於形成凹陷部Rb的蝕刻製程期間，與不保留半導體層101L情況相比，凹陷部Rb的底表面達到設置源極選擇線SSL的高度的時間可以藉由剩餘的半導體層101L而增加。
在步驟ST35中，可以將導電型雜質200注入到半導體層101L和通道層123中。導電型雜質200可以包括n型雜質和p型雜質中的至少一種。
參照圖20C，圖20B所示的通道層123的一部分和半導體層101L可以被熔融。這可以藉由雷射退火來執行。藉由將雷射照射到通道層123和半導體層101L的部分上，熔融的半導體材料可以填充圖20B所示的第一凹陷部Rb和第二凹陷部Rc。
隨後，可以藉由使熔融的半導體材料結晶來形成摻雜半導體層185I。摻雜半導體層185I可以包括藉由雷射退火而被活化的導電材料。通道層的局部區域沒有熔融但可以保留為通道圖案123I。通道圖案123I可以包括參照圖3A和圖3B描述的通道區A1。
根據參照圖20A至圖20C描述的製造製程，記憶體單元陣列可以包括：層疊結構，該層疊結構包括第一層間絕緣層105A、多個導電圖案107和多個第二層間絕緣層109；貫穿層疊結構的核心絕緣圖案125I、設置在核心絕緣圖案125I和層疊結構之間的通道圖案123I、位於通道圖案123I和層疊結構之間的記憶體圖案121I、以及連接至通道圖案123I的摻雜半導體層185I。
第一層間絕緣層105A可以包括面向第一方向DR1的第一表面SU1和面向與第一方向DR1相對的第二方向DR2的第二表面SU2，如參照圖18D所描述的。多個導電圖案107和多個第二層間絕緣層109可以在第二方向DR2上交替地設置在第一層間絕緣層105A的第二表面SU2上。
第一層間絕緣層105A的第一表面SU1可以保持處於第一層間絕緣層105A的第一表面SU1比核心絕緣圖案125I在第一方向DR1上突出更遠的狀態。記憶體圖案121I可以比通道圖案123I在第一方向DR1上突出更遠。
摻雜半導體層185I可以設置在第一層間絕緣層105A的第一表面SU1上，並且在核心絕緣圖案125I和記憶體圖案121I之間延伸。在實施方式中，摻雜半導體層185I可以被劃分為水平圖案185HP和突出部185PP。水平圖案185HP可以延伸以覆蓋第一層間絕緣層105A、核心絕緣圖案125I和記憶體圖案121I。突出部185PP可以從水平圖案185HP開始設置在記憶體圖案121I的側壁和核心絕緣圖案125I的側壁之間。突出部185PP可以與記憶體圖案121I的側壁和核心絕緣圖案125I的側壁形成共面的表面。
因為藉由經由雷射退火的熔融和結晶化來形成摻雜半導體層185I，所以摻雜半導體層185I可以包括從突出部185PP和通道圖案123I之間的邊界表面BS開始在記憶體圖案121I和核心絕緣圖案125I之間生成的晶粒。
如上所述，從包括半導體層的基礎結構的背表面蝕刻初步記憶體單元陣列結構的一部分，使得可以曝露出埋在基礎結構中的通道層。因此，摻雜半導體層可以與基礎結構中的通道層接觸。
根據本揭示內容的各種實施方式，導電型雜質擴散到曝露出的通道層中，或者將導電型雜質注入曝露出的通道層中並熔融和結晶，使得可以界定接合處。
根據本揭示內容的各種實施方式，控制核心絕緣層和記憶體層中的至少一個的蝕刻量，使得能夠控制所述接合處和所述導電圖案之間的分離距離。
根據本揭示內容的各種實施方式，可以藉由使用核心絕緣層和記憶體層中的至少一個與通道層之間的蝕刻選擇性，來提供均勻的凹陷部分，使得可以提高所述接合處的均勻性。
根據本揭示內容的各種實施方式，可以定量地控制所述接合處的形成範圍，使得可以提高使用由所述接合處的形成範圍所確定的閘極引發汲極漏電流（GIDL）的抹除操作的可靠性。
圖21是例示了根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
參照圖21，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以是配置有多個閃存晶片的多晶片封裝件。記憶體裝置1120可以包括：層疊結構，其包括第一層間絕緣層以及交替設置在第一層間絕緣層下方的多個第二層間絕緣層和多個導電圖案；貫穿層疊結構的孔；設置在孔的內部的核心絕緣圖案、記憶體圖案和通道圖案；以及設置在第一層間絕緣層上方的摻雜半導體層，摻雜半導體層延伸到孔的內部。
記憶體控制器1110控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（SRAM）1111、中央處理單元（CPU）1112、主機介面1113、錯誤更正方塊1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行記憶體控制器1110的數據交換的總體控制操作，並且主機介面1113包括用於與記憶體系統1100連接的主機的數據交換協議。錯誤更正方塊1114檢測從記憶體裝置1120讀取的數據中包含的錯誤，並更正檢測到的錯誤。記憶體介面1115與記憶體裝置1120介面連接。記憶體控制器1110還可以包括用於儲存與主機介面的碼資料的唯讀記憶體（ROM）等。
如上所述配置的記憶體系統1100可以是記憶體裝置1120與控制器1110組合在一起的記憶卡或固態硬碟（SSD）。例如，當記憶體系統1100是SSD時，記憶體控制器1100可以藉由諸如以下的各種介面協議之一與外部（例如，主機）通信：通用串列匯流排（USB）協議、多媒體卡（MMC）協議、周邊組件互連（PCI）協議、PCI-快速（PCI-E）協議、先進技術附件（ATA）協議、串列ATA（SATA）協議、平行ATA（PATA）協議、小型計算機小型介面（SCSI）協議、增強型小磁盤介面（ESDI）協議和整合驅動電子（IDE）協議。
圖22是例示了根據本揭示內容的實施方式的計算系統的配置的方塊圖。
參照圖22，計算系統1200可以包括電連接至系統總線1260的CPU 1220、隨機存取記憶體（RAM）1230、用戶介面1240、數據機1250和記憶體系統1210。當計算系統1200是移動裝置時，還可以包括用於向計算系統1200提供操作電壓的電池，並且還可以包括應用晶片組、影像處理器、移動DRAM等。
記憶體系統1210可以配置有記憶體裝置1212和記憶體控制器1211。
記憶體裝置1212可以包括：層疊結構，其包括第一層間絕緣層以及交替設置在第一層間絕緣層下方的多個第二層間絕緣層和多個導電圖案；貫穿層疊結構的孔；設置在孔的內部的核心絕緣圖案、記憶體圖案和通道圖案；以及設置在第一層間絕緣層上方的摻雜半導體層，摻雜半導體層延伸到孔的內部。
記憶體控制器1211可以被配置為與以上參照圖21描述的記憶體控制器1110相同。
根據本揭示內容的各個實施方式，確保了閘極層疊結構的導電圖案和摻雜半導體層之間的分離距離，使得可以減少洩漏電流。因此，根據本揭示內容的各種實施方式，可以提高半導體記憶體裝置的操作可靠性。
10:記憶體方塊 101、101A、101B:間隔體圖案 101L:半導體層 105A、105B:第一層間絕緣層 107:導電圖案 109:第二層間絕緣層 120:孔 121A、121B、121C、121D、121E、121F、121G、121H、121I:記憶體圖案 123A、123B、123C、123D、123E、123F、123G、123H、123I:通道圖案 125A、125B、125C、125D、125E、125F、125G、125H、125I:核心絕緣圖案 125EG:端部 127:覆蓋圖案 131:第一絕緣層 133:第一導電插塞件 135:第二絕緣層 137:導電焊盤 139:第三絕緣層 141:第二導電插塞件 143:第四絕緣層 151:單元陣列側絕緣結構 153:第一互連件 155:第一導電接合焊盤 185A、185B、185C、185D、185E、185F、185G、185H:摻雜半導體層 185HP、185HP’:水平圖案 185CP:核心圖案 185SP:側壁圖案 185P1:第一突出部 185P2:第二突出部 185PP:突出部 191:金屬層 200:周邊電路結構 201:基板 201J:接合處 203:隔離層 205:閘極絕緣層 207:閘電極 210:周邊電路側絕緣結構 211:導電圖案 213:導電圖案 215:導電圖案 217:導電圖案 219:導電圖案 221:導電圖案 223:導電圖案 225:導電圖案 230:第二互連件 231:第二導電接合焊盤 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體（SRAM） 1112:中央處理單元（CPU） 1113:主機介面 1114:錯誤更正方塊 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體（RAM） 1240:用戶介面 1250:數據機 1260:系統總線 A1:通道區 A2:汲極接合處 A3:源極接合處 AR1:區域 BCC:位元線-通道連接結構 BL:位元線 BS1、BS2、BS3:界面 BI:阻擋絕緣層 DS:數據儲存層 TI:隧道絕緣層 CPL:單元插塞件 DSL:汲極選擇線 DST:汲極選擇電晶體 MCA:記憶體單元陣列 MC:記憶體單元 SSL:源極選擇線 SST:源極選擇電晶體 TR:電晶體 WL:字元線 SU1:第一表面 SU2:第二表面 DR1:第一方向 DR2:第二方向 ST11-ST35:步驟 Rb:第一凹陷部 Rc:第二凹陷部
在下文中，現在將參照附圖更全面地描述實施方式的各種示例；然而，它們可以以不同的形式體現，並且不應被解釋為限於這裡提出的實施方式。相反，提供這些實施方式，將使得本領域技術人員能夠實現本揭示內容。
在附圖中，為了例示清楚，可以誇大尺寸。將理解，當元件被稱為在兩個元件“之間”時，它可以是兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。將理解，當元件、圖案或層等被稱為“在另一元件上”、“連接至”或“耦接至”另一元件、圖案或層等時，它可以直接在另一元件、圖案或層等上、直接連接至或耦接至另一元件、圖案或層等，或者可以存在居間元件、圖案或層等。相反，當元件、圖案或層等被稱為“直接在另一元件、圖案或層上”、“直接連接至”或“直接耦接至”另一元件、圖案或層等時，不存在居間元件或層。相似的附圖標記貫穿附圖指代相似的元件。
[圖1]是示意性地例示了根據本揭示內容的實施方式的半導體記憶體裝置的記憶體單元陣列的圖。
[圖2]是例示了圖1所示的記憶體單元陣列的電路圖。
[圖3A和圖3B]是例示了圖1所示的記憶體單元陣列的實施方式的截面圖。
[圖4A和圖4B]是例示了根據本揭示內容的實施方式的半導體記憶體裝置的截面圖。
[圖5A、圖5B、圖5C、圖5D和圖5E]是例示了根據本揭示內容的實施方式的記憶體單元陣列的截面圖。
[圖6]是例示了根據本揭示內容的實施方式的記憶體單元陣列的截面圖。
[圖7]是示意性例示了根據本揭示內容的實施方式的半導體記憶體裝置的製造方法的流程圖。
[圖8A、圖8B、圖8C和圖8D]是例示了圖7所示的步驟ST11的實施方式的截面圖。
[圖9]是例示了圖7所示的步驟ST13和ST15的截面圖。
[圖10]是例示了圖7所示的步驟ST21、ST23、ST25、ST31的截面圖。
[圖11A、圖11B和圖11C]是圖10所示的區域AR2的放大截面圖，並且是例示了圖7所示的步驟ST33和ST35的截面圖。
[圖12A和圖12B]是例示了圖7所示的步驟ST33和ST35的截面圖。
[圖13A和圖13B]是例示了圖7所示的步驟ST35的截面圖。
[圖14A和圖14B]是例示了圖7所示的步驟ST35的截面圖。
[圖15A和圖15B]是例示了圖7所示的步驟ST35的截面圖。
[圖16]是例示了沉積初步摻雜半導體層的步驟的截面圖。
[圖17A、圖17B、圖17C、圖17D和圖17E]是例示了圖7所示的步驟ST33和ST35的截面圖。
[圖18A、圖18B、圖18C和圖18D]是例示了圖7所示的步驟ST33和ST35的截面圖。
[圖19]是例示了形成金屬層的製程的截面圖。
[圖20A、圖20B和圖20C]是例示了圖7所示的步驟ST33和ST35的截面圖。
[圖21]是例示了根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
[圖22]是例示了根據本揭示內容的實施方式的計算系統的配置的方塊圖。
101A:間隔體圖案
105A:第一層間絕緣層
107:導電圖案
109:第二層間絕緣層
120:孔
121A:記憶體圖案
123A:通道圖案
125A:核心絕緣圖案
127:覆蓋圖案
131:第一絕緣層
133:第一導電插塞件
135:第二絕緣層
137:導電焊盤
139:第三絕緣層
141:第二導電插塞件
143:第四絕緣層
185A:摻雜半導體層
A1:通道區
A2:汲極接合處
A3:源極接合處
AR1:區域
BCC:位元線-通道連接結構
BL:位元線
CPL:單元插塞件
DSL:汲極選擇線
MCA:記憶體單元陣列
SSL:源極選擇線
WL:字元線

Claims (37)

  1. 一種半導體記憶體裝置，所述半導體記憶體裝置包括：  多個第二層間絕緣層及多個導電圖案，所述多個第二層間絕緣層及所述多個導電圖案交替地設置於第一層間絕緣層下方； 摻雜半導體層，所述摻雜半導體層位於所述第一層間絕緣層上方； 間隔體圖案，所述間隔體圖案位於所述摻雜半導體層與所述第一層間絕緣層之間； 孔，所述孔貫穿所述間隔體圖案、所述第一層間絕緣層、所述多個第二層間絕緣層和所述多個導電圖案； 記憶體圖案，所述記憶體圖案位於所述孔的側壁上； 核心絕緣圖案，所述核心絕緣圖案位於所述孔的中心區域中；以及 通道圖案，所述通道圖案位於所述核心絕緣圖案和所述記憶體圖案之間， 其中，所述摻雜半導體層延伸至所述孔的內部。
  2. 根據請求項1所述的半導體記憶體裝置，其中，所述間隔體圖案包括半導體層。
  3. 根據請求項2所述的半導體記憶體裝置，其中，所述間隔體圖案包括單晶矽。
  4. 根據請求項1所述的半導體記憶體裝置，其中，所述間隔體圖案包括相對於半導體層具有蝕刻選擇性的材料。
  5. 根據請求項4所述的半導體記憶體裝置，其中，所述間隔體圖案包括碳氮化矽SiCN層和氮化矽SiN層中的至少一種。
  6. 根據請求項1所述的半導體記憶體裝置，其中，所述摻雜半導體層包括： 水平圖案，所述水平圖案位於所述間隔體圖案上；以及 核心圖案，所述核心圖案從所述水平圖案朝向所述核心絕緣圖案突出到所述孔的內部。
  7. 根據請求項6所述的半導體記憶體裝置，其中，所述摻雜半導體層還包括從所述水平圖案沿著所述孔的側壁朝向所述記憶體圖案延伸的側壁圖案。
  8. 根據請求項7所述的半導體記憶體裝置，其中，所述多個導電圖案當中與所述第一層間絕緣層相鄰的導電圖案是源極選擇線，並且 其中，所述記憶體圖案與所述摻雜半導體層的所述側壁圖案之間的界面設置在比所述源極選擇線所設置的高度更高的高度處。
  9. 根據請求項7所述的半導體記憶體裝置，其中，所述摻雜半導體層的所述側壁圖案比所述摻雜半導體層的所述核心圖案短。
  10. 根據請求項1所述的半導體記憶體裝置，其中，所述核心絕緣圖案包括相對於所述記憶體圖案具有蝕刻選擇性的材料。
  11. 根據請求項10所述的半導體記憶體裝置，其中，所述核心絕緣圖案包括多孔絕緣材料。
  12. 根據請求項1所述的半導體記憶體裝置，其中，所述通道圖案與所述摻雜半導體層接觸，並且包括一接合處，該接面處包含與所述摻雜半導體層相同的導電型雜質。
  13. 根據請求項1所述的半導體記憶體裝置，其中，所述第一層間絕緣層比所述第二層間絕緣層厚。
  14. 根據請求項13所述的半導體記憶體裝置，其中，所述間隔體圖案比所述第一層間絕緣層薄。
  15. 根據請求項1所述的半導體記憶體裝置，其中，所述間隔體圖案比所述第一層間絕緣層厚。
  16. 一種半導體記憶體裝置，所述半導體記憶體裝置包括： 層疊結構，所述層疊結構包括：具有面向第一方向的第一表面和面向與所述第一方向相對的第二方向的第二表面的第一層間絕緣層、以及沿所述第二方向交替設置在所述第一層間絕緣層的第二表面上的多個第二層間絕緣層和多個導電圖案； 核心絕緣圖案，所述核心絕緣圖案貫穿所述層疊結構； 通道圖案，所述通道圖案設置於所述核心絕緣圖案和所述層疊結構之間； 記憶體圖案，所述記憶體圖案設置於所述通道圖案和所述層疊結構之間；以及 摻雜半導體層，所述摻雜半導體層設置於所述第一層間絕緣層的第一表面上方，所述摻雜半導體層在所述記憶體圖案和所述核心絕緣圖案之間延伸以連接至所述通道圖案， 其中，所述摻雜半導體層包括從所述通道圖案開始在所述記憶體圖案和所述核心絕緣圖案之間延伸的結晶區。
  17. 根據請求項16所述的半導體記憶體裝置，其中，所述核心絕緣圖案包括比所述第一層間絕緣層在所述第一方向上突出更遠的端部，並且 其中，所述摻雜半導體層包括圍繞所述核心絕緣圖案的所述端部的水平圖案、從所述水平圖案開始沿著所述第一層間絕緣層的側壁延伸的第一突出部、以及從所述第一突出部開始沿著所述記憶體圖案的側壁延伸的第二突出部。
  18. 根據請求項17所述的半導體記憶體裝置，其中，所述第一突出部形成為在所述核心絕緣圖案和所述第一層間絕緣層之間具有第一寬度，並且 所述第二突出部形成為在所述核心絕緣圖案和所述記憶體圖案之間具有第二寬度，所述第二寬度小於所述第一寬度。
  19. 根據請求項17所述的半導體記憶體裝置，所述半導體記憶體裝置還包括覆蓋所述摻雜半導體層的所述水平圖案的金屬層， 其中，所述摻雜半導體層在所述核心絕緣圖案的所述端部和所述金屬層之間延伸。
  20. 根據請求項16所述的半導體記憶體裝置，其中，所述第一層間絕緣層的所述第一表面比所述核心絕緣圖案在所述第一方向上突出更遠，並且 其中，所述摻雜半導體層包括延伸以覆蓋所述第一層間絕緣層、所述核心絕緣圖案和所述記憶體圖案的水平圖案、以及從所述水平圖案開始在所述記憶體圖案和所述核心絕緣圖案之間延伸的突出部。
  21. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成初步記憶體單元陣列結構，所述初步記憶體單元陣列結構包括：位於基礎結構上的第一層間絕緣層、交替層疊在所述第一層間絕緣層上的多個導電圖案和多個第二層間絕緣層、位於貫穿所述多個導電圖案、所述多個第二層間絕緣層和所述第一層間絕緣層並延伸到所述基礎結構的內部的孔的表面上的記憶體層、設置於所述孔的中心區域中的核心絕緣層以及位於所述記憶體層與所述核心絕緣層之間的通道層； 從所述基礎結構的背表面去除所述初步記憶體單元陣列結構的一部分，使得曝露出所述核心絕緣層；以及 在由所述基礎結構的剩餘部分界定的間隔體圖案上形成摻雜半導體層， 其中，所述摻雜半導體層與所述通道層接觸，並與所述間隔體圖案的側壁交疊。
  22. 根據請求項21所述的方法，其中，所述間隔體圖案包括半導體層。
  23. 根據請求項22所述的方法，其中，所述半導體層包括單晶矽，並且 所述摻雜半導體層包括多晶矽。
  24. 根據請求項21所述的方法，其中，所述間隔體圖案包括相對於半導體層具有蝕刻選擇性的材料。
  25. 根據請求項24所述的方法，其中，所述間隔體圖案包括碳氮化矽SiCN層和氮化矽SiN層中的至少一種。
  26. 根據請求項21所述的方法，其中，所述摻雜半導體層的形成步驟包括以下步驟： 藉由去除所述核心絕緣層的一部分來界定第一凹陷部；以及 用所述摻雜半導體層填充所述第一凹陷部。
  27. 根據請求項26所述的方法，其中，所述摻雜半導體層的形成步驟進一步包括以下步驟： 藉由去除所述記憶體層的一部分，在所述間隔體圖案和所述通道層之間界定第二凹陷部；以及 用所述摻雜半導體層填充所述第二凹陷部。
  28. 根據請求項27所述的方法，其中，用所述摻雜半導體層填充所述第一凹陷部的步驟和用所述摻雜半導體層填充所述第二凹陷部的步驟中的每一個包括以下步驟： 沉積初步摻雜半導體層；以及 對所述初步摻雜半導體層進行退火製程。
  29. 根據請求項27所述的方法，其中，所述第一凹陷部形成得比所述第二凹陷部深。
  30. 根據請求項21所述的方法，所述方法還包括以下步驟：將導電型雜質從所述摻雜半導體層擴散到所述通道層中。
  31. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成初步記憶體單元陣列結構，所述初步記憶體單元陣列結構包括：在半導體層上方的第一層間絕緣層、在所述第一層間絕緣層上交替層疊的多個導電圖案和多個第二層間絕緣層、位於貫穿所述多個第二層間絕緣層和所述第一層間絕緣層並延伸到所述半導體層的內部的孔的表面上的記憶體層、設置在所述孔的中心區域中的核心絕緣層以及位於所述記憶體層和所述核心絕緣層之間的通道層； 從所述半導體層的背表面去除所述半導體層的一部分，使得曝露出所述記憶體層； 藉由去除所述記憶體層的一部分，在所述半導體層和所述通道層之間界定第一凹陷部； 將雜質注入所述半導體層和所述通道層中；以及 藉由使所述半導體層和所述通道層的一部分熔融，來用熔融的半導體材料填充所述第一凹陷部。
  32. 根據請求項31所述的方法，其中，在所述核心絕緣層被所述通道層阻擋的狀態下執行所述記憶體層的一部分的去除。
  33. 根據請求項31所述的方法，所述方法還包括以下步驟：在去除所述記憶體層的一部分之前，去除所述通道層的一部分以使得曝露出所述核心絕緣層， 其中，藉由在形成所述第一凹陷部時去除所述核心絕緣層的一部分來界定第二凹陷部，並且 其中，用熔融的半導體材料填充所述第二凹陷部。
  34. 根據請求項31所述的方法，其中，藉由雷射退火來執行所述半導體層的一部分和所述通道層的一部分的熔融。
  35. 根據請求項31所述的方法，其中，在使所述半導體層的一部分和所述通道層的一部分熔融時，活化所述雜質。
  36. 根據請求項31所述的方法，所述方法還包括以下步驟：藉由使所述熔融的半導體材料結晶來形成摻雜半導體層。
  37. 根據請求項36所述的方法，其中，所述摻雜半導體層插置在所述記憶體層和所述核心絕緣層之間。
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