JP2011029586A - メモリ半導体装置、その製造方法、及び動作方法 - Google Patents

メモリ半導体装置、その製造方法、及び動作方法 Download PDF

Info

Publication number
JP2011029586A
JP2011029586A JP2009285708A JP2009285708A JP2011029586A JP 2011029586 A JP2011029586 A JP 2011029586A JP 2009285708 A JP2009285708 A JP 2009285708A JP 2009285708 A JP2009285708 A JP 2009285708A JP 2011029586 A JP2011029586 A JP 2011029586A
Authority
JP
Japan
Prior art keywords
memory
semiconductor device
ground
string selection
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009285708A
Other languages
English (en)
Other versions
JP5566675B2 (ja
Inventor
Ji-Young Kim
志永 金
Jeong-Hee Han
▲ジョン▼希 韓
Augustin Jinwoo Hong
オーガスティン・ジンウー・ホン
Yong-Jik Park
用▲ジク▼ 朴
Kang L Wang
カン・エル・ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
University of California
Original Assignee
Samsung Electronics Co Ltd
University of California
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd, University of California filed Critical Samsung Electronics Co Ltd
Publication of JP2011029586A publication Critical patent/JP2011029586A/ja
Application granted granted Critical
Publication of JP5566675B2 publication Critical patent/JP5566675B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリ半導体装置、その製造方法及び動作方法を提供する。
【解決手段】メモリ半導体装置は、基板の上部面に垂直長軸を有し、２次元的に配列される複数の半導体パターン、及び複数の半導体パターンを横切る長軸を有しながら、複数の半導体パターン間で３次元的に配列される複数のワードラインを包含できる。
【選択図】図１０

Description

本発明は、半導体装置、その製造方法、及び動作方法に関する。
消費者が要求する優れた性能、及び安値を満たすために半導体装置の集積度を増加させることが要求されてくる。メモリ半導体装置の場合、その集積度は、製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的なメモリ半導体装置の場合、その集積度は、単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を及ぼす。しかしながら、パターンを微細化するためには、非常に高価な装備が必要であるので、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。
特開２００７−１８０３８９号公報 特開２００５−２６８４３８号公報 韓国特許出願公開２００６−８９５４７号明細書
本発明は、上述の問題点に鑑みてなされたもので、その目的は、増加された集積度を有するメモリ半導体装置を提供することにある。
本発明の他の目的は、増加された集積度を有するメモリ半導体装置の製造方法を提供することにある。
本発明の他の目的は、増加された集積度を有するメモリ半導体装置の動作方法を提供することにある。
上述の目的を達成すべく、本発明の態様によるメモリ半導体装置は、基板の上部面と垂直な長軸を有しながら２次元的に配列される複数の半導体パターン、及び前記複数の半導体パターンを横切る長軸を有し、前記半導体パターンの間で３次元的に配列される複数のワードラインを包含する。
一実施形態によると、前記半導体パターンと、前記ワードラインとの間に介在される情報格納膜パターン（例えば、電荷格納膜）をさらに包含できる。
一実施形態によると、前記ワードラインは、これに隣接する前記半導体パターンの電位を制御するように構成される。又は、同一な層に配列されるワードラインの配置構造は、他の層に配列されるワードラインの配置構造と実質的に同一でありうる。
一実施形態によると、前記メモリ半導体装置は、複数個の前記半導体パターンの下部領域を電気的に連結する共通ソース電極、及び前記ワードラインを横切る方向に沿って複数個の前記半導体パターンの上部領域を電気的に連結するビットラインをさらに包含できる。
一実施形態によると、前記基板は、不純物拡散領域を包含する半導体基板であり得て、この場合、前記不純物拡散領域は、複数個の前記半導体パターンの下端を電気的に連結する共通ソース電極として使用できる。
一実施形態によると、前記基板と前記ワードラインとの間には、共通ソース電極として使用される導電膜が形成できる。
一実施形態によると、前記複数のワードラインの間には、共通ソース電極として使用される前記ワードラインと平行な導電パターンがさらに形成できる。
本発明の実施形態によると、前記基板は、セルアレイ領域、及び前記セルアレイ領域の周りに形成されるコア領域を包含できる。この場合、前記基板の上部面は、前記コア領域でより前記セルアレイ領域でさらに低くなることができる。一実施形態によると、前記ワードラインの各々は、前記基板の上部面と平行な配線区間、及び前記基板の上部面に傾いたコンタクト区間を包含できる。この時、前記コンタクト区間は、前記セルアレイ領域の前記コア領域に隣接する領域に形成できる。又、前記ワードラインは、これの配線区間が前記基板の上部面からさらに遠くに離隔されるほどそれのコンタクト区間は、前記コア領域から離隔されて形成される。一実施形態によると、前記ワードラインのコンタクト区間の上部面は、実質的に同一な高さに形成できる。
又、前記技術的課題を達成すべく、本発明によるメモリ半導体装置は、下部配線、前記下部配線の上に配置される少なくとも１つの上部配線、順に積層される複数の中間配線で構成され、前記下部配線と、前記上部配線との間に配置される少なくとも１つの中間配線構造体、前記中間配線構造体の側面に配置され、前記下部配線と、前記上部配線を連結する少なくとも１つの半導体パターン、及び前記半導体パターンと、前記中間配線構造体との間に配置される少なくとも１つの情報格納パターンを具備できる。
一実施形態によると、前記中間配線の各々は、前記上部配線と、交差するライン模様でありうる。
本発明の実施形態によると、前記半導体パターンは、前記上部配線に接続する上部不純物領域、及び前記中間配線構造体の側壁に配置され、前記上部不純物領域と前記下部配線を連結するチャンネル領域とを包含できる。この時、前記チャンネル領域は、前記上部不純物領域と異なる導電型を有するか、或いはドーピングされない状態でありうる。一実施形態によると、前記上部配線、及び前記下部配線へ印加される電圧の前記チャンネル領域への伝達は、前記上部配線、及び前記下部配線の各々に最も隣接する一対の中間配線によって制御できる。
又、前記一技術的課題を達成すべく、本発明によるメモリ半導体装置の製造方法は、順にそして反複的に積層された絶縁膜パターン、及び中間配線で構成される少なくとも１つの中間配線構造体を形成する段階を包含する。具体的に、この方法は、基板上に前記中間配線構造体を形成し、少なくとも前記中間配線構造体の側壁を覆う少なくとも１つの情報格納膜パターン、及び少なくとも１つの半導体パターンを形成した後、前記半導体パターンに接続し、前記中間配線を横切る少なくとも１つのビットラインを形成する段階を包含できる。
又、前記一技術的課題を達成すべく、本発明によるメモリ半導体装置を駆動するため動作方法は、基板の上部面と垂直した長軸を有しながら２次元的に配列される半導体パターン、及び前記半導体パターンを横切る長軸を有しながら前記半導体パターンの間で３次元的に配列されるワードラインを包含する。具体的に、このメモリ半導体装置は、複数個の前記半導体パターンの下部領域を電気的に連結する共通ソース電極、及び前記ワードラインを横切る方向に沿って複数個の前記半導体パターンの上部領域を電気的に連結するビットラインをさらに包含でき、前記動作方法は、ワードラインへ印加される電圧を利用して半導体パターンの電位を制御することによって半導体パターンと共通ソース電極、又はビットライン間の電気的連結を制御する段階を包含できる。
本発明の実施形態によると、３次元的に配列される複数のワードラインがこれらに垂直する長軸を有し、２次元的に配列される複数の半導体パターンの間に配置される。複数のワードラインが３次元的に配列されるため、本発明によるメモリ素子は、増加された集積度を有するだけでなく、各々のメモリセルは、独立的に制御できる。
一方、２次元的に配列された複数のメモリセルを順に積層することによって、３次元メモリセルを具現する方法が一部提案された。しかし、このような方法は、工程段階の反復に基づいているので、製造費用が大きく増加する。しかしながら、本発明によると、複数のワードライン、及びチャンネル領域として使用される複数の半導体パターンは、実際に１回の工程段階を通じて形成される。そのため、本発明によると、工程段階の増加による製造費用が著しく増加することなく、３次元的に配列されたメモリ素子が製作できる。
本発明の一実施形態による半導体装置を示す斜視図である。 本発明の一実施形態による情報格納パターンを説明するための工程断面図である。 本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図である。 本発明の一実施形態によるメモリ半導体装置のセルアレイ一部を示す斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。 本発明の他の実施形態によるによるメモリ半導体装置のセルアレイ構造を説明するための回路図である。 本発明の他の実施形態によるによるメモリ半導体装置のセルアレイ構造を説明するための斜視図である。 本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための斜視図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための斜視図である。 本発明の実施形態による複数の中間配線の電気的連結構造を説明するための斜視図である。 本発明の実施形態による複数の中間配線の電気的連結構造を説明するための斜視図である。 本発明の実施形態による複数の下部配線の電気的連結構造を説明するための斜視図である。 本発明の実施形態による複数の下部配線の電気的連結構造を説明するための斜視図である。 本発明の実施形態による複数の下部配線の電気的連結構造を説明するための斜視図である。 本発明の実施形態による複数の下部配線の電気的連結構造を説明するための斜視図である。 本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための斜視図である。 本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図である。 本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための斜視図である。 本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための平面図である。 本発明によるフラッシュメモリ装置を備えるメモリカードの一実施形態を簡略に示すブロック図である。 本発明によるフラッシュメモリ装置を備えるメモリカードの一実施形態を簡略に示すブロック図である。
以上の本発明の目的、他の目的、特徴及び利点は、添付された図面と関連した以下の望ましい実施形態を通じて容易に理解されるはずである。しかし、本発明は、ここで説明される実施形態に限定されずに、他の形態に具体化されることができる。さて、ここで紹介される実施形態は、開示された内容が徹底で完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されるものである。
本明細書で、何らかの膜が異なる膜又は基板上にあると言及される場合に、それは異なる膜又は基板上に直接形成されうる、或いはこれらの間に第３の膜が介在されうるということを意味する。又、図面において、膜及び領域の厚さは、技術的な内容の効果的な説明のために誇張されたものである。又、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、何らかの所定領域又は膜を他の領域又は膜と区別させるために使われたのみである。従って、何らかの一実施形態の第１膜質に言及された膜質が他の実施形態では第２膜質に言及されうる。ここに説明され、例示される各実施形態は、それの相補的な実施形態も含む。
図１は、本発明の一実施形態による半導体装置を示す斜視図である。
図１を参照すると、基板１０の上に中間配線構造体２００が配置される。前記中間配線構造体２００は、順に反復的に積層された複数の絶縁膜パターン１３１、１３２、１３３、１３４、１３５、及び複数の中間配線１４１、１４２、１４３、１４４を包含する。前記中間配線構造体２００の側壁には少なくとも１つの半導体パターン６５が配置され、前記半導体パターン６５と前記中間配線構造体２００との間には、情報格納パターン５５が配置される。前記半導体パターン６５と前記基板１０との間には前記半導体パターン６５の複数の下部領域を連結する下部配線２０が配置され、前記中間配線構造体２００の上部には、前記複数の半導体パターン６５に接続する上部配線７５が配置できる。
前記基板１０は、半導体、導電性物質、及び絶縁性物質のうち、少なくとも１つを包含できる。一実施形態によると、前記基板１０は、単結晶構造のシリコン膜であり、前記下部配線２０は、前記基板１０の内に形成される不純物拡散領域でありうる。この場合、前記基板１０と前記下部配線２０として使用される不純物拡散領域は、互いに異なる導電型を有することができる。
前記半導体パターン６５は、単結晶半導体、又は多結晶半導体でありうる。この時、前記下部配線２０が不純物拡散領域である場合、前記半導体パターン６５は、前記下部配線２０とダイオードを構成するように前記下部配線２０と異なる導電型を有することができる。一実施形態によると、前記半導体パターン６５は、ドーピングされない状態の半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でありうる。
一方、以後図２０、及び図２１を参照して説明するが、前記下部配線２０は、導電性物質で形成でき、この場合前記ダイオードのような整流素子を具現するため、前記半導体パターン６５は、互いに異なる導電型を有する少なくとも２部分を有する。例えば、前記複数の中間配線１４１〜１４４周辺に配置される前記半導体パターン６５の一部領域（以下、本体部）Ｂは、前記下部配線２０に接触する前記半導体パターン６５の他の領域（ソース領域）と、導電型において、異なりうる。その上、前記半導体パターン６５の上部領域の一部（以下、ドレーン領域）Ｄは、前記本体部Ｂと異なる導電型を有するように形成できる。
前記半導体パターン６５は、示したように、前記中間配線構造体２００の一側面から延長され、前記中間配線構造体２００の他側面に配置された他の半導体パターン６５に連結できる。この場合、前記半導体パターン６５は、前記中間配線構造体２００の上部面上にも配置され、前記上部配線７５は、所定のプラグ７０を通じて、前記中間配線構造体２００の上部面の上に形成される前記半導体パターン６５に接続できる。
前記複数の中間配線１４１〜１４４は、複数の導電性物質のうちの少なくとも１つでありうる。例えば、前記複数の中間配線１４１〜１４４は、ドーピングされた半導体、複数の金属、複数の金属窒化物、及び金属シリサイドのうちの少なくとも１つを包含できる。この時、前記中間配線１４１〜１４４は、前記上部配線７５と交差する方向に形成できる。
本発明の一側面によると、前記複数の中間配線１４１〜１４４は、前記半導体パターン６５の電位を制御することによって、前記上部配線７５と前記下部配線２０との間の電気的連結を制御できる。より具体的に、前記半導体パターン６５は、前記中間配線１４１〜１４４と容量的に結合（ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ）することによって、ＭＯＳキャパシターを構成できる。この場合、前記中間配線１４１〜１４４へ印加される電圧は、これに隣接する前記半導体パターン６５の電位を可変的に制御することができ、前記半導体パターン６５のエネルギーバンドは、前記中間配線１４１〜１４４へ印加される電圧にしたがって、反転（ｉｎｖｅｒｓｉｏｎ）できる。したがって、前記上部配線７５と前記下部配線２０との間の電気的連結は、前記中間配線構造体２００を構成する複数の中間配線１４１〜１４４へ印加される電圧によって制御できる。
一方、このような電気的連結は、前記複数の中間配線１４１〜１４４各々の側面で反転される複数の領域が互いに重畳される時に可能である。このような複数の反転領域が重畳できるように、前記複数の中間配線１４１〜１４４との間の絶縁膜パターン１３２〜１３４は、前記反転される領域の最大幅の２倍より小さい厚さで形成できる。前記絶縁膜パターン１３１〜１３５は、複数の絶縁性物質のうちの、少なくとも１つであり得て、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のうちの、少なくとも１つを包含できる。しかし、最上部の絶縁膜パターン１３５は、後続パタ-ニング工程で蝕刻マスクとして使用できるため、他の複数の絶縁膜パターン１３１〜１３４より厚い厚さで形成できる。その上、フラッシュメモリ装置の本発明の実施形態によると、前記基板１０、又は前記下部配線２０との間の絶縁破壊（ｂｒｅａｋｄｏｗｎ）現象を発生させる高電圧が前記最下部中間配線１４１へ印加できる。したがって、最下部の絶縁膜パターン１３１は、示したように前記複数の中間配線１４１〜１４４との間に介在される複数の絶縁膜パターン１３１〜１３４より厚い厚さで形成できる。
本発明の他の側面によると、前記中間配線１４１〜１４４は、前記半導体パターン６５と共に、前記情報格納パターン５５に格納された情報を変更することために使用できる。上述した本発明の一側面によると、前記複数の中間配線１４１〜１４４各々へ印加される電圧を独立的に調節する場合、所定の中間配線側面の半導体パターン６５は、前記上部配線７５、又は前記下部配線２０のうちの一つへ選択的に連結できる。即ち、所定の中間配線（例えば、１４２）に対向する半導体パターン６５の一部領域は、他の複数の中間配線１４１、１４３、１４４へ印加される電圧にしたがって、前記上部配線７５、又は前記下部配線２０と等電位におかれることができる。したがって、前記選択された中間配線１４２に前記上部配線７５、又は前記下部配線２０と異なる電圧が印加される場合、該当情報格納パターン５５の両端には情報を変更するために利用できる電位差が生成できる。
本発明の一側面によると、前記情報格納パターン５５は、前記半導体パターン６５、及び前記中間配線１４１〜１４４と共に、ＭＯＳトランジスタを構成するキャパシター誘電膜として使用できる。そのため、前記情報格納パターン５５は、絶縁性物質のうちの少なくとも１つを包含する。
本発明の他の側面によると、前記情報格納パターン５５は、前記半導体パターン６５、及び前記中間配線１４１〜１４４と共に、ＭＯＳトランジスタを構成できる。この場合、前記半導体パターン６５は、チャンネル領域として使用され、前記中間配線１４１〜１４４は、ゲート電極として使用され、前記情報格納パターン５５は、ゲート絶縁膜として使用される。この時、前記絶縁膜パターン５５側面の半導体パターン６５の一部領域は、前記中間配線１４１〜１４４へ印加される電圧によって反転されるので、前記ＭＯＳトランジスタのソース/ドレーン電極として使用できる。前記半導体パターン６５が前記複数の中間配線１４１〜１４４の側壁に配置されるので、これをチャンネル領域として使用するＭＯＳトランジスタの電流方向は、前記基板１０の上部面に垂直である。
前記情報格納パターン５５は、絶縁性物質を包含し、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及び高誘電膜の中の少なくとも１つを包含できる。この時、前記高誘電膜は、前記シリコン酸化膜より高い誘電定数を有する複数の絶縁性物質を意味し、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、イットリウム酸化膜、ニオビウム酸化膜、セシウム酸化膜、インジウム酸化膜、イリジウム酸化膜、ＢＳＴ膜、及びＰＺＴ膜を包含できる。
図２は、本発明の一実施形態による情報格納パターンを説明するための断面図である。
図２を参照すると、前記情報格納パターン５５は、前記半導体パターン６５に隣接するトンネル絶縁膜５５ａ、前記中間配線構造体２００に隣接するブロッキング絶縁膜５５ｃ、及び前記トンネル絶縁膜５５ａ、及び前記ブロッキング絶縁膜５５ｃとの間に介在される電荷格納膜５５ｂを包含できる。
この時、前記ブロッキング絶縁膜５５ｃは、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及び高誘電膜のうちの少なくとも１つを包含でき、一実施形態によると、高誘電膜を包含する多層薄膜でありうる。前記トンネル絶縁膜５５ａは、前記ブロッキング絶縁膜５５ｃより低い誘電定数を有する物質で形成でき、前記電荷格納膜５５ｂは、電荷トラップサイトが豊富な絶縁性薄膜（例えば、シリコン窒化膜）や、或いは複数の導電性粒子を包含する絶縁性薄膜でありうる。一実施形態によると、前記トンネル絶縁膜５５ａは、シリコン酸化膜であり、前記電荷格納膜５５ｂは、シリコン窒化膜であり、前記ブロッキング絶縁膜５５ｃは、アルムニウム酸化膜を包含する絶縁膜でありうる。この場合、前記中間配線１４１〜１４４は、タンタル窒化膜を包含できる。
図３は、本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図である。
図３を参照すると、この実施形態によるメモリ半導体装置は、複数のビットラインＢＬ、共通ソース電極ＣＳＬ、前記複数のビットラインＢＬ各々と前記共通ソース電極ＣＳＬとの間を連結する複数の半導体パターン６５、前記複数の半導体パターン６５に対向しながら、前記複数のビットラインＢＬを横切る複数の中間配線１４０を包含する。前記半導体パターン６５と前記ビットラインＢＬ、又は前記共通ソース電極ＣＳＬとの間には整流素子が配置できる。前記中間配線１４０と前記半導体パターン６５との間には情報格納体が配置できる。一実施形態によると、前記情報格納体は、図２を参照して説明したように電荷格納用薄膜を包含できる。
この実施形態によるメモリ半導体装置の単位メモリセルＵＣは、前記半導体パターン６５、これに対向する一つの中間配線１４０、及びこれらの間に介在される情報格納体を包含する。この時、前記ビットラインＢＬと前記共通ソース電極ＣＳＬとの間には、一つの半導体パターン６５に対向する複数個の中間配線１４０が順に配置される。したがって、一つの半導体パターン６５を共有する複数の単位メモリセルＵＣは、前記ビットラインＢＬと前記共通ソース電極ＣＳＬを直列に連結する。この実施形態によるメモリ半導体装置のセルストリングＳＴＲは、前記ビットラインＢＬ、前記共通ソース電極ＣＳＬ、及びこれらの間で直列に連結される前記複数の単位メモリセルＵＣで構成される。
一実施形態によると、前記ビットラインＢＬに最も隣接する中間配線は、前記セルストリングＳＴＲと当該ビットラインＢＬとの間の電気的連結を制御する上部選択ラインＵＳＬとして使用できる。その上、前記共通ソース電極ＣＳＬに最も隣接する中間配線は、前記セルストリングＳＴＲと前記共通ソース電極ＣＳＬとの間の電気的連結を制御する下部選択ラインＬＳＬとして使用できる。前記上部及び下部選択ラインＵＳＬ、ＬＳＬとの間の複数の中間配線１４０は、前記単位メモリセルＵＣの情報を変更するために使用される複数のワードラインＷＬとして使用できる。説明を簡略にするため、図面には２つのワードラインが図示されたが、前記セルストリングＳＴＲは、さらに多い数のワードラインを包含できる。
前記複数のワードラインＷＬは、複数の全域ワードラインＧＷＬに接続できる。この時、一つのセルストリングＳＴＲを構成するワードラインＷＬの各々は、互いに異なる全域ワードラインＧＷＬに接続される。一実施形態によると、示したように、前記全域ワードラインＧＷＬは、前記ビットラインＢＬと平行な方向に配置されて、前記ワードラインＷＬを電気的に連結する。一方、このような前記全域ワードラインＧＷＬと前記ビットラインＢＬとが平行である場合、前記単位メモリセルＵＣを選択できるように、前記上部選択ラインＵＳＬ、及び前記下部選択ラインＬＳＬは、前記ビットラインＢＬを横切る方向に形成できる。
図４は、本発明の一実施形態によるメモリ半導体装置のセルアレイ一部を示す斜視図である。この実施形態によるメモリ半導体装置は、先の図１、及び図２を参照した実施形態で説明された本発明の技術的特徴を有する。したがって、説明を簡略にするため、重複される技術的特徴に対する説明は、省略できる。
図４を参照すると、この実施形態によるメモリ半導体装置は、基板１０上に配置される複数個の中間配線構造体２００を具備する。前記複数個の中間配線構造体２００は、互いに平行に配置されることができ、その各々は、順にそして反複的に積層された複数の絶縁膜パターン１３１〜１３５、及び複数の中間配線１４１〜１４４を包含できる。
前記複数個の中間配線構造体２００の両側面には前記複数個の中間配線構造体２００を横切る複数個の半導体パターン６５が配置できる。一実施形態によると、前記半導体パターン６５は、前記複数個の中間配線構造体２００の上部面、及びこれらの間の底面で互いに連結できる。この場合、示したように、前記半導体パターン６５は、前記複数個の中間配線構造体２００を横切り、前記複数個の中間配線構造体２００の側面を覆うライン模様で形成できる。
前記半導体パターン６５と前記中間配線構造体２００との間には情報格納パターン５５が配置できる。この実施形態によると、前記情報格納パターン５５は、図２を参照して説明したように、電荷格納膜を包含することができ、前記情報格納パターン５５に格納される情報は、前記半導体パターン６５と前記中間配線１４１〜１４４との間の電圧差異によって発生されるＦＮトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｒｎｎｅｌｉｎｇ）を利用して変更できる。
前記複数個の中間配線構造体２００の下の基板１０内には下部配線２０（又は下部不純物領域）が形成できる。前記下部不純物領域２０は、示したように前記複数個の中間配線構造体２００の下だけでなく、これらの間の基板１０内にも形成されて、複数個の半導体パターン６５を電気的に連結できる。前記中間配線構造体２００の上部には前記半導体パターン６５に接続し、又は、前記複数の中間配線１４１〜１４４を横切る複数個の上部配線７５が配置できる。この実施形態によると、前記下部不純物領域２０は、共通ソース電極（図３のＣＳＬ）として使用され、前記上部配線７５は、前記情報格納パターン５５に格納された情報を変更するための書込む電圧、又は格納された情報を読出しするための読出し電圧を印加する複数のビットライン（図３のＢＬ）として使用できる。
一方、本発明の一実施形態によると、後述する上部配線との連結用コンタクト区間を除くと、所定層に配列される複数の中間配線（例えば、１４１）の配置構造は、他の層に配列される複数の中間配線（例えば、１４２〜１４４）の配置構造と実質的に同一にできる。
図５乃至図１０は、本発明の一実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
図５を参照すると、セルアレイ領域（Ｃｅｌｌ Ａｒｒａｙ Ｒｅｇｉｏｎ）、及びコア領域（Ｃｏｒｅ Ｒｅｇｉｏｎ）を有する基板１０を準備する。前記セルアレイ領域の上部面は、前記コア領域の上部面より低く形成される。一実施形態によると、このような構造は、前記セルアレイ領域で前記基板１０をリセスさせるパタ-ニング段階を通じて形成できる。他の実施形態によると、このような構造は、前記基板１０上に前記２つの領域の間の段差に相応する厚さを有する所定の薄膜を形成した後、前記セルアレイ領域で前記薄膜を蝕刻する段階を通じて形成できる。
以後、示したように、前記基板１０上に複数の絶縁膜３１、３２、３３、３４、３５、及び複数の導電膜４１、４２、４３、４４を順にそして反復的に蒸着する。この時、前記複数の絶縁膜３１〜３５、及び複数の導電膜４１〜４４は、前記基板１０上にコンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成できる。前記複数の絶縁膜３１〜３５、及び複数の導電膜４１〜４４の合計の厚さは、前記セルアレイ領域と前記コア領域との間の段差Ｈより小さくできる。
前記複数の絶縁膜３１〜３５は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜でありうる。一方、前記複数の導電膜４１〜４４との間に介在される複数の絶縁膜３２〜３４の厚さは、図１で説明された反転領域を重畳（ｏｖｅｒｌａｐ ｏｆ ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎｓ）させる技術的特徴を充足させる範囲で選択できる。しかし、最上部の絶縁膜３５は、後続パタ-ニング工程で蝕刻マスクとして使用できるので、他の複数の絶縁膜３１〜３４より厚い厚さで形成できる。その上、最下部の絶縁膜３１は、最下部中間配線（図３の１４１と前記基板１０、又は下部不純物領域２０間の絶縁破壊（ｂｒｅａｋｄｏｗｎ）を予防できるように前記複数の導電膜４１〜４４との間に介在される複数の絶縁膜３２〜３４より厚い厚さで形成できる。
前記複数の導電膜４１〜４４は、ドーピングされた半導体、金属、金属窒化物、及び金属シリシドのうちの少なくとも１つを包含できる。図１に示したように、本発明の実施形態によるメモリセルトランジスタは、垂直なチャンネルを有し、前記複数の導電膜４１〜４４の厚さは、前記メモリセルトランジスタのチャンネルの長さを定義する。このような側面で、前記複数の導電膜４１〜４４の厚さは、メモリセルトランジスタのチャンネルの長さと関連された技術的要求（例えば、短チャンネル効果の予防）を充足させる範囲で選択できる。
一実施形態によると、前記複数の絶縁膜３１〜３５、及び前記複数の導電膜４１〜４４が形成される前に、前記基板１０のセルアレイ領域に下部不純物領域２０を形成できる。前記下部不純物領域２０は、前記基板１０と異なる導電型を有するように形成でき、この場合図３を参照して説明された共通ソース電極ＣＳＬとして使用できる。
図６を参照すると、前記複数の絶縁膜３１〜３５、及び前記複数の導電膜４１〜４４をパタ-ニングして、前記基板１０の上部面を露出させる複数のトレンチＴを定義する中間配線構造体２００を形成する。前記中間配線構造体２００は、前記複数の絶縁膜３１〜３５、及び前記複数の導電膜４１〜４４がパタ-ニングされることによって形成される複数の絶縁膜パターン１３１、１３２、１３３、１３４、１３５、及び複数の中間配線１４１、１４２、１４３、１４４で構成できる。示したように、前記複数の中間配線１４１〜１４４、及び前記複数の絶縁膜パターン１３１〜１３５の側面は、露出されて前記トレンチＴを定義する。
前記複数個の中間配線構造体２００は、写真、及び蝕刻工程を通じて前記最上部絶縁膜１３５をパタ-ニングした後、前記パタ-ニングされた最上部絶縁膜１３５をハードマスクとして使用するパタ-ニング工程を通じて形成できる。変形された実施形態によると、前記複数個の中間配線構造体２００を形成する前に、前記セルアレイ領域と前記コア領域との間の段差によるパタ-ニングでの難しさを減らすために、前記蝕刻マスク用別のマスク膜を基板の前面に形成した後、その結果物を平坦化蝕刻する段階をさらに包含できる。
その他の変形された実施形態によると、前記複数個の中間配線構造体２００は、複数回のパタ-ニング段階を通じて形成できる。例えば、前記複数の絶縁膜３１〜３５、及び前記複数の導電膜４１〜４４は、前記コア領域、及び前記セルアレイ領域で独立的にパタ-ニングできる。具体的に、このようなパタ-ニング段階は、前記コア領域で前記薄膜を先ずパタ-ニングし、前記パタ-ニングされたコア領域を覆うマスク膜を形成した後、前記セルアレイ領域をパタ-ニングする段階を包含できる。
図７を参照すると、前記中間配線構造体２００の側面を覆う情報格納膜パターン５５を形成した後、その結果物の上に半導体膜６０を形成する。
前記情報格納膜パターン５５は、前記中間配線構造体２００の側面から延長されて前記中間配線構造体２００の上部面を覆う。この実施形態によると、前記情報格納膜パターン５５は、前記トレンチＴの底で前記基板１０の上部面を露出させるように形成できる。そのため、前記トレンチＴの底で前記情報格納膜パターン５５を除去するための蝕刻工程がさらに実施できる。
変形された実施形態によると、前記情報格納膜パターン５５が損傷されることを防止するために、前記蝕刻工程は、所定の保護膜で前記情報格納膜パターン５５を覆う状態で実施できる。例えば、前記半導体膜６０は、２回以上の蒸着工程を通じて形成をでき、最初蒸着される半導体膜が前記保護膜として使用できる。
一実施形態によると、前記情報格納膜パターン５５は、電荷格納膜を包含できる。例えば、前記情報格納膜パターン５５は、図２に示したように順に積層されるブロッキング絶縁膜５５ｃ、電荷格納膜５５ｂ、及びトンネル絶縁膜５５ａを包含できる。前記ブロッキング絶縁膜５５ｃは、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及び高誘電膜のうちの少なくとも１つを包含でき、複数の膜で構成できる。この時、前記高誘電膜は、前記シリコン酸化膜より高い誘電定数を有する絶縁性物質を意味し、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、イットリウム酸化膜、ニオビウム酸化膜、セシウム酸化膜、インジウム酸化膜、イリジウム酸化膜、ＢＳＴ膜、及びＰＺＴ膜を包含できる。前記トンネル絶縁膜５５ａは、前記ブロッキング絶縁膜５５ｃより低い誘電定数を有する物質で形成でき、前記電荷格納膜５５ｂは、電荷トラップサイドが豊富な絶縁性薄膜（例えば、シリコン窒化膜）や、或いは複数の導電性粒子を包含する絶縁性薄膜でありうる。一実施形態によると、前記トンネル絶縁膜５５ａは、シリコン酸化膜であり、前記電荷格納膜５５ｂは、シリコン窒化膜であり、前記ブロッキング絶縁膜５５ｃは、アルムニウム酸化膜を包含する絶縁膜でありうる。
前記半導体膜６０は、単結晶半導体、又は多結晶半導体であり得て、気相蒸着技術、又はエピタキシャル技術を使用して形成できる。前記半導体膜６０は、示したようにコンフォーマルな厚さで形成されるか、或いは前記情報格納膜パターン５５が形成されたトレンチＴの残りの空間を実質的に埋めるように形成できる。一実施形態によると、前記半導体膜６０は、前記下部不純物領域２０とダイオードを構成するように、前記下部不純物領域２０と異なる導電型を有することができる。
図８を参照すると、前記半導体膜６０が形成された結果物を平坦化蝕刻して前記基板１０の上部面を露出させる。一方、上述したように、前記複数の絶縁膜３１〜３５、及び前記複数の導電膜４１〜４４の合計の厚さｔは、前記セルアレイ領域と前記コア領域との間の段差Ｈより小さくできる。このような実施形態の場合、前記複数の中間配線１４１〜１４４、及び前記複数の絶縁膜パターン１３１〜１３５は、前記平坦化蝕刻によって前記セルアレイ領域内部に限定的に配置される。
一方、前記セルアレイ領域内部に限定された前記複数の中間配線１４１〜１４４の各々は、前記基板１０の上部面と平行な配線区間、及び前記配線区間の一端、又は両端から延長されたコンタクト区間を有することができる。この時、前記複数の中間配線１４１〜１４４のコンタクト区間は、前記セルアレイ領域と前記コア領域の境界付近に配置され、前記平坦化蝕刻の結果として、これらの上部面は、前記基板１０の露出された上部面と同一な高さで形成できる。
一実施形態によると、前記平坦化蝕刻の前に、前記半導体膜６０が形成された結果物を覆い、又前記トレンチＴを埋める埋立絶縁膜８８がさらに形成できる。この場合、前記複数の中間配線１４１〜１４４のコンタクト区間の上部面は、前記基板１０と前記埋立絶縁膜との間で露出される。
図９を参照すると、前記半導体膜６０をパタ-ニングして前記中間配線構造体２００を横切る複数個の半導体パターン６５を形成する。前記半導体パターン６５を形成する段階は、前記埋立絶縁膜８８をパタ-ニングして前記半導体膜６０を露出させる開口部９９ａを定義する埋立絶縁膜パターン９９を形成した後、前記露出された半導体膜６０を蝕刻する段階を包含できる。この時、前記開口部９９ａは、前記中間配線構造体２００を横切る方向に形成されうる。したがって、前記半導体パターン６５は、前記中間配線構造体２００を横切る方向に形成される。
前記埋立絶縁膜を蝕刻する段階は、前記半導体膜６０に対する蝕刻選択性を有する異方性蝕刻の方法で実施でき、前記半導体膜６０を蝕刻する段階は、前記埋立絶縁膜に対して蝕刻選択性を有する蝕刻方法を通じて実施できる。前記半導体膜６０を蝕刻する段階は、前記中間配線構造体２００の側面で前記半導体膜６０を分離できるように等方性蝕刻の方法で実施できる。しかし、前記半導体膜６０の蝕刻段階は、異方性蝕刻方法、及び等方性蝕刻方法各々、又はこれらの組合せた方法を通じて実施できる。
一実施形態によると、前記半導体パターン６５を形成した後、示したように、前記中間配線構造体２００が露出されるように、前記情報格納膜パターン５５をさらに蝕刻できる。
図１０を参照すると、前記半導体パターン６５を形成された結果物上に前記開口部９９ａを埋める絶縁膜（図示せず）を形成した後、前記半導体パターン６５、及び前記複数の中間配線１４１〜１４４に接続する上部配線７５を形成する。前記半導体パターン６５、及び前記複数の中間配線１４１〜１４４に各々接続する前記上部配線７５は、図３を参照して説明された複数のビットラインＢＬ、及び全域中間配線ＧＷＬとして使用される。
その上、上部配線７５を形成した後、前記最上部中間配線１４４、及び前記最下部中間配線１４１に各々接続する上部選択ラインＵＳＬ、及び下部選択ラインＬＳＬが形成できる。前記上部、及び下部選択ラインＵＳＬ、及びＬＳＬは、示したように前記ビットラインＢＬを横切る方向に形成できる。
図１１、及び図１２は、本発明の他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図、及び斜視図である。説明を簡略にするため、先の図３、及び図４を参照して説明された実施形態と重複される技術的特徴に対する説明は、省略する。
図１１、及び図１２を参照すると、この実施形態によると、前記下部選択ラインＬＳＬは、前記ビットラインＢＬと平行な方向に沿って前記セルストリングＳＴＲを連結できる。しかし、図３を参照して説明された実施形態と同一に、前記上部選択ラインＵＳＬは、前記ビットラインＢＬを横切る方向のセルストリングＳＴＲを連結する。この場合、一つのセルストリングは、前記ビットラインＢＬと前記上部選択ラインＵＳＬによって選択できる。
図１３は、本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための回路図であり、図１４、及び図１５は、この実施形態による半導体装置の製造方法を説明するための斜視図である。説明を簡略にするため、先の図３、及び図４を参照して説明された実施形態と重複される技術的特徴に対する説明は、省略する。
この実施形態によると、図１４に示したように、一つの前記中間配線構造体２００の両側面では複数個の局所化された前記半導体パターン６５ａ、６５ｂが配置できる。先の実施形態とは異なって、この実施形態による前記半導体パターン６５ａ、６５ｂは、前記中間配線構造体２００の反対の側面に延長されずに、その上部で切断される。この時、前記中間配線構造体２００の一側面に配置される半導体パターン６５ａは、前記中間配線構造体２００の他の側面に配置される複数の半導体パターン６５ｂとの間に配置できる。即ち、前記半導体パターン６５ａ、６５ｂは、前記中間配線構造体２００に沿って両側に交互に配列される。このような構造を形成するため、前記埋立絶縁膜パターン９９の開口部９９ａは、互いに異なる両方向で前記中間配線構造体２００を斜めに横切るように形成できる。即ち、前記開口部９９ａは、網構造で形成できる。
図１５に示したように、前記中間配線構造体２００の一側面に配置される半導体パターン６５ａと他の側面に配置される隣接する半導体パターン６５ｂとは、互いに異なる複数のビットラインＢＬに接続される。この場合、図１３に示したように、各々の局所化された半導体パターン６５ａ、６５ｂは、独立的に制御されるセルストリングＳＴＲを構成するので、先の図３を参照して説明された実施形態に比べ、増加された個数のメモリセルが同一な面積のセルアレイ領域内に形成できる。
図１６、及び図１７は、本発明の実施形態による中間配線の電気的連結構造を説明するための斜視図である。
図５を参照して説明したように、前記複数の導電膜４１〜４４がコンフォーマルに形成できる。この場合、前記複数の中間配線１４１〜１４４のコンタクト区間と前記基板１０の上部面との間の角度は、前記セルアレイ領域と前記コア領域との境界面が前記基板１０の上部面となる角度と実質的に同一でありうる。例えば、図１６に示したように、前記セルアレイ領域と前記コア領域との境界面が前記基板１０の上部面で垂直する場合、前記複数の中間配線１４１〜１４４のコンタクト区間もやはり前記基板１０の上部面と垂直に形成される。
一方、本発明の他の実施形態によると、図１７に示したように、前記セルアレイ領域と前記コア領域の境界面は、前記基板１０の上部面に対して９０度より小さい角度θを成す。この場合、上述した平坦化蝕刻によって露出される前記複数の中間配線１４１〜１４４の上部面の面積は、先の実施形態に比べて増加される。具体的に、前記中間配線の厚さ、及び幅が各々ａ、及びｂであると、このような中間配線の露出面積は、先の実施形態の場合ａｂであり、この実施形態の場合ａｂ／ｓｉｎθである。したがって、前記角度が減ると減るほど、前記複数の中間配線１４１〜１４４の露出面積は、増加される。一実施形態によると、前記角度は、３０度乃至９０度との間でありうる。
図１８乃至図２１は、各々本発明の変形された実施形態による下部配線の電気的連結構造を説明するための斜視図である。
図１８を参照すると、この実施形態によれば、前記下部不純物領域２０は、前記中間配線構造体２００を形成した後、前記中間配線構造体２００をイオンマスクとして使用するイオン注入工程を通じて形成できる。この場合、前記下部不純物領域２０は、前記複数の中間配線構造体２００の間（即ち、前記トレンチの基板１０内）に局所的に形成できる。
一方、前記下部不純物領域２０が上述したように共通ソース電極ＣＳＬとして使用できるように、これらは互いに電気的に連結できる。例えば、図１９に示したように、前記下部不純物領域２０は、前記セルアレイ領域から前記コア領域の側壁、及び上部面に延長できる。この場合、前記共通ソース電極ＣＳＬとして使用される前記下部不純物領域２０への電気的連結が容易になる。即ち、図１９に示したように、前記延長された下部不純物領域２０は、ソース電圧を伝達する前記ソースラインＳＬに接続できる。
本発明の変形された実施形態によると、前記共通ソース電極ＣＳＬ用前記下部配線２０は、導電性物質で形成できる。例えば、図２０に示したように、前記トレンチＴの下部に形成される導電性ライン２０ａが前記共通ソース電極ＣＳＬとして使用できる。この場合、前記半導体パターン６５の下には、ダイオードを構成するように前記本体部Ｂと異なる導電型を有するソース不純物領域Ｓが形成できる。前記導電性ライン２０ａが前記共通ソース電極ＣＳＬとして使用できるように、前記ソース不純物領域Ｓは、最下部の中間配線１４１より低く形成されることが要求される。そのため、前記最下部絶縁膜パターン１３１は、前記半導体膜６０、及び前記導電性ライン２０ａの厚さより厚い厚さで形成できる。
その他の変形される実施形態によると、図２１に示したように、前記半導体パターン６５は、前記共通ソース電極ＣＳＬとして使用される所定の導電性プレート２０ｂの上部面に接続できる。この場合、前記導電性プレート２０ｂは、セルアレイ領域内に限定されるようにパタ-ニングできる。一方、このような実施形態によると、前記基板１０は、半導体物質で限定される必要がない。したがって、この実施形態は、絶縁性基板上に上述したセルアレイ構造を形成した後、ウエハーボンディング技術等を通じて周辺回路と連結させる方式に応用できる。しかし、前記基板１０が半導体、又は導電性物質である場合前記基板１０と前記導電性プレート２０ｂとの間には絶縁性薄膜１２がさらに介在できる。
図２２、及び図２３は、各々、本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための斜視図、及び回路図である。説明を簡略にするため、図１乃至図２１を参照して説明された実施形態と重複される技術的特徴に対する説明は、省略できる。
図２２、及び図２３を参照すると、接地選択領域ＧＳＲ、ストリング選択領域ＳＳＲ、及びこれらの間に配置されたメモリ領域ＭＭＲを包含する基板１０が提供される。
前記基板１０のメモリ領域ＭＭＲの上には、少なくとも１つのワードライン構造体、及び少なくとも１つの半導体パターン６５が配置される。前記ワードライン構造体は、順に積層された複数のワードラインＷＬを包含し、前記半導体パターン６５は、前記ワードライン構造体と対向し、そして前記ワードラインＷＬを横切る。前記ワードライン構造体と前記半導体パターン６５との間には情報格納パターン５５が介在できる。前記情報格納パターン５５は、図７を参照して説明された実施形態のものと同一でありうる。
前記基板１０の接地選択領域ＧＳＲの上には接地選択ラインＧＳＬをゲート電極として使用する複数の接地選択トランジスタＧＳＴが配置され、前記基板１０のストリング選択領域ＳＳＲの上にはストリング選択ラインＳＳＬをゲート電極として使用するストリング選択トランジスタＳＳＴが配置される。前記接地選択ラインＧＳＬ、及び前記ストリング選択ラインＳＳＬは、前記ワードラインＷＬと平行な長軸を有するように形成できる。一実施形態によると、前記接地選択トランジスタＧＳＴ、及び前記ストリング選択トランジスタＳＳＴは、前記基板１０をチャンネル領域として使用するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）でありうる。前記接地選択ラインＧＳＬ両側の基板１０内に、そして前記ストリング選択トランジスタＳＳＴの両側の基板１０内には、前記接地選択トランジスタＧＳＴのソース、及びドレーン電極として使用される不純物領域２５が形成できる。一実施形態によると、前記半導体パターン６５は、前記不純物領域２５と異なる導電型を有するように形成できる。
その上、前記接地選択トランジスタＧＳＴのソース電極は、前記ワードラインＷＬと平行な共通ソースラインＣＳＬに共通に連結され、前記接地選択トランジスタＧＳＴのドレーン電極の各々は、前記半導体パターン６５各々の一端に接続できる。そのため、前記半導体パターン６５は、前記メモリ領域ＭＭＲから前記接地選択領域ＧＳＲまで延長できる。前記ストリング選択トランジスタＳＳＴのドレーン電極は、前記ワードラインＷＬを横切る方向の長軸を有する複数のビットラインＢＬに接続され、前記ストリング選択トランジスタＳＳＴのソース電極は、前記半導体パターン６５の他端に接続できる。そのため、前記半導体パターン６５は、前記メモリ領域ＭＭＲから前記ストリング選択領域ＳＳＲまで延長できる。
一実施形態によると、前記ワードライン構造体の下には、下部絶縁膜１２が配置できる。前記下部絶縁膜１２は、活性領域を定義する素子分離膜、例えば、シャロートレンチアイソレーション（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）でありうる。これによって、前記メモリ領域ＭＭＲ上の前記半導体パターン６５は、前記基板１０から離隔されて形成できる。
前記半導体パターン６５は、水素、又は重水素を包含するガスによって処理された多結晶シリコン膜であり得て、その厚さは、５ｎm乃至１００ｎmでありうる。一実施形態によると、前記半導体パターン６５の厚さは、略１５ｎm乃至２５ｎmでありうる。前記半導体パターン６５は、前記接地選択トランジスタＧＳＴと前記ストリング選択トランジスタＳＳＴとの間、又は前記共通ソースラインＣＳＬと前記ビットラインＢＬとの間を連結する電気的経路として使用できる。
一方、このような電気的経路は、当該半導体パターン６５に隣接する前記ワードラインＷＬに印加される電圧、及び前記ワードラインＷＬに隣接する前記情報格納パターン６５の電位（ｅｌｅｃｔｒｉｃ ｐｏｔｅｎｔｉａｌ）によって選択的に完成でき、前記情報格納パターン６５の電位は、前記情報格納パターン５５に格納された情報によって異なることができる。結果的に、図２３に示したように、前記半導体パターン６５の各々は、ナンドアレイを構成するセルストリングのうちの一つを構成する。
図２４、及び図２５は、本発明のその他の実施形態によるメモリ半導体装置のセルアレイ構造を説明するための斜視図、及び平面図である。説明を簡略にするため、図１乃至図２３を参照して説明された実施形態と重複される技術的特徴に対する説明は、省略できる。
図２４、及び図２５を参照すると、互いに離隔された複数の複数個の中間配線構造体２００が配置され、前記複数個の中間配線構造体２００は、互いに離隔された接地選択構造体ＧＳＳ、及びストリング選択構造体ＳＳＳ、そして、これらの間に配置される少なくとも１つのワードライン構造体ＷＬＳを包含できる。この時、前記複数個の中間配線構造体２００の各々は、順に積層された複数の中間配線を包含できる。したがって、前記接地選択構造体ＧＳＳは、接地選択ラインＧＳＬとして使用される複数の積層された中間配線を包含し、前記ストリング選択構造体ＳＳＳは、ストリング選択ラインＳＳＬとして使用される複数の積層された中間配線を包含し、前記ワードライン構造体ＷＬＳは、ワードラインＷＬとして使用される複数の積層された中間配線を包含できる。一実施形態によると、前記接地選択構造体ＧＳＳ、前記ストリング選択構造体ＳＳＳ、及び前記ワードライン構造体ＷＬＳは、すべて実質的に同一な構造で形成できる。
前記中間配線構造体２００の両側面には前記中間配線構造体２００を横切る複数個の半導体パターン６５が配置できる。一実施形態によると、前記半導体パターン６５は、前記中間配線構造体２００の上部面、及びこれらの間の底面で互いに連結できる。この場合、図２４に示したように、前記半導体パターン６５は、前記複数個の中間配線構造体２００を横切りながら前記中間配線構造体２００の側面を覆うライン模様で形成できる。
前記半導体パターン６５と前記中間配線構造体２００との間には情報格納パターン５５が配置できる。この実施形態によると、前記情報格納パターン５５は、図２を参照して説明したように、電荷格納膜を包含でき、前記情報格納パターン５５に格納される情報は、前記半導体パターン６５と前記中間配線１４１〜１４４間の電圧差によって発生されるＦＮトンネリングを利用して変更できる。
前記ストリング選択構造体ＳＳＳ、及び前記接地選択構造体ＧＳＳに隣接する前記半導体パターン６５の一部領域６５ｄは、その他の領域６５ｂと異なる導電型を有するように形成できる。例えば、前記ストリング選択構造体ＳＳＳ、及び前記接地選択構造体ＧＳＳの上部に配置される前記半導体パターン６５の一部領域６５ｄは、前記ワードライン構造体ＷＬＳの側壁に隣接する前記半導体パターン６５の他の領域６５ｂと異なる導電型を有するように形成できる。他の実施形態によると、図２５に示したように、前記複数個の中間配線構造体２００の上部と前記複数個の中間配線構造体２００との間には、前記中間配線構造体２００の側壁を覆う本体部６５ｂと異なる導電型の不純物でドーピングされた不純物領域６５ｄが形成できる。前記不純物領域６５ｄは、前記中間配線構造体２００の側壁を覆うスペーサーＳＰをイオン注入マスクとして使用するイオン注入工程を通じて形成できる。前記不純物領域６５ｄと前記中間配線構造体２００との間の距離は、前記中間配線に印加される電圧によって生成される反転領域の最大幅より小さくできる。
前記複数個の中間配線構造体２００の上部には、これらを横切る複数のビットラインＢＬが配置される。前記複数のビットラインＢＬは、前記ビットラインプラグＢＬ_ＰＬＧを通じて前記ストリング選択構造体ＳＳＳに隣接する前記不純物領域６５ｄに接続できる。前記複数個の中間配線構造体２００の上部には、前記接地選択構造体ＧＳＳに隣接する不純物領域６５ｄを電気的に連結する共通ソースラインＣＳＬが配置できる。
図２４、及び図２５を参照して説明された実施形態によると、上述したように、前記接地選択構造体ＧＳＳ、前記ストリング選択構造体ＳＳＳ、及び前記ワードライン構造体ＷＬＳは、すべて実質的に同一な構造を形成できる。したがって、これらを互いに異なる構造で形成する場合に比べて製造方法を単純化させることが可能である。図２２、及び図２３を参照して説明された実施形態に比べ、この実施形態によると、接地選択トランジスタ、及びストリング選択トランジスタ用の面積を減少できるだけでなく接地選択ラインと積層されたワードラインとの間の高さ差異による製造工程での技術的難しさが減少できる。その上、結果的な構造において、図２４による半導体装置の場合、チップ面積の増加、及び製造工程の複雑性が増加せず、一つのセルストリングを構成する接地及びストリング選択トランジスタの個数が増加できる。このような選択トランジスタの個数増加は、漏曵電流の效果的な抑制を可能にするので、この実施形態によるナンドフラッシュメモリ装置は、改善された電気的特性を有する。
図２６は、本発明によるフラッシュメモリ装置を備えるメモリカード１２００の一実施形態を簡略に示すブロック図である。図２５を参照すると、高容量のデータ格納能力を支援するためメモリカード１２００は、本発明によるフラッシュメモリ装置１２１０を装着する。本発明によるメモリカード１２００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との諸般のデータ交換を制御するメモリコントローラー１２２０を包含する。
ＳＲＡＭ１２２１は、プロセッシングユニット１２２２の動作メモリとして使用される。ホストインターフェイス１２２３は、メモリカード１２００に接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４は、マルチビットフラッシュメモリ装置１２１０から読出しされたデータに包含されるエラーを検出、及び訂正する。メモリインターフェイス１２２５は、本発明のフラッシュメモリ装置１２１０とインターフェイシングする。プロセッシングユニット１２２２は、メモリコントローラー１２２０のデータ交換用諸般制御動作を実行する。図面には図示されなかったが、本発明によるメモリカード１２００は、ホストＨｏｓｔとのインターフェイシング用コードデータを格納するＲＯＭ（図示せず）等がさらに提供できることは、この分野の通常的な知識を有する者には、自明である。
以上の本発明のフラッシュメモリ装置、及びメモリカード、又はメモリシステムによると、ダミーセルの消去特性が改善されたフラッシュメモリ装置１２１０を通じて信頼性の高いメモリシステムを提供できる。特に、最近活溌に進行される半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：以下、ＳＳＤと称する）装置のようなメモリシステムで本発明のフラッシュメモリ装置が提供できる。この場合、ダミーセルから発生される読出しエラーを遮断することによって信頼性高いメモリシステムを具現できる。
図２７は、本発明によるフラッシュメモリシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図２７を参照すると、モバイル器機、或いはデスクトップコンピュータのような情報処理システムへ本発明のフラッシュメモリシステム１３１０が装着される。本発明による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々のシステムバース１３６０に電気的に連結されたモデム１３２０と、中央処理装置１３３０と、ＲＡＭ１３４０と、ユーザーインターフェイス１３５０とを包含する。フラッシュメモリシステム１３１０は、先に説明されたメモリシステム、又はフラッシュメモリシステムと実質的に同一に構成されることができる。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ、又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成され得て、この場合情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に格納できる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０は、エラー訂正に所要される資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供される。図示されていないが、本発明による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ:ＣＩＳ）、入出力装置等がさらに提供されることは、この分野の通常的な知識を有する者に自明である。
本発明によるフラッシュメモリ装置、又はメモリシステムは、多様な形態のパッキングで実装できる。例えば、本発明によるフラッシュメモリ装置、又はメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッキング化されて実装できる。
１０ 基板
２０ 下部配線
５５ 情報格納パターン
６５ 半導体パターン
７５ 上部配線
１３１，１３２，１３３，１３４，１３５ 絶縁膜パターン
１４１，１４２，１４３、１４４ 中間配線
２００ 中間配線構造体

Claims (12)

  1. 互いに離隔されて配置される接地選択構造体及びストリング選択構造体と、
    順に積層された複数のワードラインを包含し、前記接地及びストリング選択構造体との間に配置される少なくとも１つのメモリ構造体と、
    前記メモリ構造体の上部面及び側壁を覆い、前記複数のワードラインを横切りながら前記接地及びストリング選択構造体に連結される少なくとも１つの半導体パターンと、を包含するメモリ半導体装置。
  2. 前記半導体パターンと前記メモリ構造体との間に介在される情報格納膜パターンをさらに包含する請求項１に記載のメモリ半導体装置。
  3. 前記情報格納膜パターンは、電荷格納膜を包含することを特徴とする請求項２に記載のメモリ半導体装置。
  4. 前記接地及びストリング選択構造体と、前記ワードライン構造体の下部に配置される基板と、をさらに包含し、
    前記接地及びストリング選択構造体は、前記基板をチャンネルとして使用する複数のＭＯＳ-ＦＥＴを包含し、
    前記メモリ構造体は、前記半導体パターンをチャンネルとして使用する順に積層された複数のＭＯＳ-ＦＥＴを包含する請求項１に記載のメモリ半導体装置。
  5. 前記複数の接地及びストリング選択構造体は、前記複数のワードラインと平行になり、接地選択ライン、及びストリング選択ラインをゲート電極として各々使用する複数のＭＯＳ-ＦＥＴを包含し、
    前記メモリ構造体は、順に積層された前記複数のワードラインをゲート電極として使用する複数のＭＯＳ-ＦＥＴを包含する請求項４に記載のメモリ半導体装置。
  6. 前記接地選択構造体は、前記接地選択ライン両側の前記基板内に形成される第１不純物領域、及び第２不純物領域を包含し、前記複数の第１、及び第２不純物領域は、各々の前記半導体パターン、及び前記接地選択ラインと平行になる共通ソースラインに接続し、
    前記ストリング選択構造体は、前記ストリング選択ライン両側の前記基板内に形成される第３不純物領域、及び第４不純物領域を包含し、前記複数の第３、及び第４不純物領域は、各々の前記半導体パターン、及び前記ストリング選択ラインを横切るビットラインに接続する請求項５に記載のメモリ半導体装置。
  7. 前記半導体パターンは、前記メモリ構造体の周辺から延長されて、前記接地及びストリング選択構造体の上部面、及び側壁を覆い、
    前記接地及びストリング選択構造体の各々は、順に積層された複数の導電ラインをゲート電極として使用し、前記半導体パターンをチャンネルとして使用し、順に積層された複数のＭＯＳ-ＦＥＴを包含する請求項１に記載のメモリ半導体装置。
  8. 前記接地及びストリング選択構造体の複数の導電ラインは、物質、薄膜厚さ、及び積層された層の数において、前記メモリ構造体の複数のワードラインと実質的に同一である請求項７に記載のメモリ半導体装置。
  9. 前記複数のワードラインと平行になる共通ソースライン、及び前記複数のワードラインを横切る少なくとも１つのビットラインをさらに包含し、
    前記共通ソースラインは、前記接地選択構造体の上部へ延長された前記半導体パターンの一部分に接続し、
    前記ビットラインは、前記ストリング選択構造体の上部へ延長された前記半導体パターンの他の一部分に接続する請求項７に記載のメモリ半導体装置。
  10. 前記半導体パターンは、前記複数のワードラインの側壁に隣接する本体部、及び前記接地及びストリング選択構造体の上部面に隣接する複数の不純物領域を包含し、前記本体部は、前記不純物領域と異なる導電型を有する請求項１に記載のメモリ半導体装置。
  11. 前記接地及びストリング選択構造体と、前記ワードライン構造体の下部に配置される基板と、をさらに包含し、
    前記複数の不純物領域は、前記メモリ構造体の上部と、前記基板に隣接する前記メモリ構造体との間、前記基板に隣接する前記メモリ構造体と前記接地選択構造体との間、及び前記基板に隣接する前記メモリ構造体と前記ストリング選択構造体との間のうち、少なくとも１つの位置にさらに形成されることを特徴とする請求項１０に記載のメモリ半導体装置。
  12. 前記接地及びストリング選択構造体と、前記ワードライン構造体の側面に配置され、前記半導体パターンを覆う複数のスペーサーをさらに包含する請求項１０に記載のメモリ半導体装置。
JP2009285708A 2009-07-23 2009-12-16 メモリ半導体装置、その製造方法、及び動作方法 Active JP5566675B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US22786309P 2009-07-23 2009-07-23
US61/227,863 2009-07-23
KR1020090121107A KR101759926B1 (ko) 2009-07-23 2009-12-08 메모리 반도체 장치, 그 제조 방법 및 동작 방법
KR10-2009-0121107 2009-12-08

Publications (2)

Publication Number Publication Date
JP2011029586A true JP2011029586A (ja) 2011-02-10
JP5566675B2 JP5566675B2 (ja) 2014-08-06

Family

ID=43615573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009285708A Active JP5566675B2 (ja) 2009-07-23 2009-12-16 メモリ半導体装置、その製造方法、及び動作方法

Country Status (3)

Country Link
JP (1) JP5566675B2 (ja)
KR (1) KR101759926B1 (ja)
TW (1) TWI597821B (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069604A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130042272A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 3차원 반도체 메모리 장치
US8539315B2 (en) 2011-12-16 2013-09-17 Kabushiki Kaisha Toshiba Semiconductor storage device, nonvolatile semiconductor memory test method, and medium
WO2013190878A1 (en) 2012-06-19 2013-12-27 Kabushiki Kaisha Toshiba Storage medium storing control program, method of controlling information processing device, information processing system, and information processing device
US8631191B2 (en) 2011-03-10 2014-01-14 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US8984375B2 (en) 2011-12-16 2015-03-17 Kabushiki Kaisha Toshiba Semiconductor storage device, method for controlling the same and control program
WO2015132851A1 (ja) * 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9190499B2 (en) 2013-03-25 2015-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, capacitance element, and method for manufacturing nonvolatile semiconductor memory device
WO2015189916A1 (ja) * 2014-06-10 2015-12-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置及びその製造方法
US9274942B2 (en) 2011-03-22 2016-03-01 Kabushiki Kaisha Toshiba Information processing system and nonvolatile storage unit
JP2016048773A (ja) * 2014-08-27 2016-04-07 旺宏電子股▲ふん▼有限公司 半導体装置およびその製造方法
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
CN108461499A (zh) * 2017-02-21 2018-08-28 三星电子株式会社 三维半导体存储器件及其操作方法
JP2019091871A (ja) * 2017-11-15 2019-06-13 ドシリコン カンパニー，リミテッド フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法
KR102056893B1 (ko) * 2012-08-24 2019-12-17 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120136535A (ko) * 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101995910B1 (ko) * 2013-03-26 2019-07-03 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
KR102083483B1 (ko) 2013-08-12 2020-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN104576538B (zh) * 2013-10-22 2017-07-21 旺宏电子股份有限公司 存储器及其制造方法
US10566059B2 (en) * 2018-04-30 2020-02-18 Sandisk Technologies Llc Three dimensional NAND memory device with drain select gate electrode shared between multiple strings
KR20220055513A (ko) 2020-10-26 2022-05-04 삼성전자주식회사 반도체 메모리 장치
KR20220090208A (ko) * 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223284A (ja) * 2000-02-11 2001-08-17 Samsung Electronics Co Ltd フラッシュメモリ装置及びその形成方法
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008042209A (ja) * 2006-08-07 2008-02-21 Samsung Electronics Co Ltd トランジスタ及びその製造方法
JP2008147664A (ja) * 2006-12-07 2008-06-26 Samsung Electronics Co Ltd 不揮発性メモリ及びその製造方法
JP2008159699A (ja) * 2006-12-21 2008-07-10 Toshiba Corp 不揮発性半導体メモリ
JP2008263029A (ja) * 2007-04-11 2008-10-30 Toshiba Corp 半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
US20090173981A1 (en) * 2008-01-09 2009-07-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223284A (ja) * 2000-02-11 2001-08-17 Samsung Electronics Co Ltd フラッシュメモリ装置及びその形成方法
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008042209A (ja) * 2006-08-07 2008-02-21 Samsung Electronics Co Ltd トランジスタ及びその製造方法
JP2008147664A (ja) * 2006-12-07 2008-06-26 Samsung Electronics Co Ltd 不揮発性メモリ及びその製造方法
JP2008159699A (ja) * 2006-12-21 2008-07-10 Toshiba Corp 不揮発性半導体メモリ
JP2008263029A (ja) * 2007-04-11 2008-10-30 Toshiba Corp 半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
US20090173981A1 (en) * 2008-01-09 2009-07-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069604A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US11880267B2 (en) 2011-03-10 2024-01-23 Kioxia Corporation Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US9201602B2 (en) 2011-03-10 2015-12-01 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US11544131B2 (en) 2011-03-10 2023-01-03 Kioxia Corporation Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US8631191B2 (en) 2011-03-10 2014-01-14 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US8667216B2 (en) 2011-03-10 2014-03-04 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US8683117B2 (en) 2011-03-10 2014-03-25 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US8756367B2 (en) 2011-03-10 2014-06-17 Kabushiki Kaisha Toshiba Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US10936394B2 (en) 2011-03-10 2021-03-02 Toshiba Memory Corporation Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US10338985B2 (en) 2011-03-10 2019-07-02 Toshiba Memory Corporation Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US9785494B2 (en) 2011-03-10 2017-10-10 Toshiba Memory Corporation Information processing device, external storage device, host device, relay device, control program, and control method of information processing device
US9928167B2 (en) 2011-03-22 2018-03-27 Toshiba Memory Corporation Information processing system and nonvolatile storage unit
US9274942B2 (en) 2011-03-22 2016-03-01 Kabushiki Kaisha Toshiba Information processing system and nonvolatile storage unit
KR101965709B1 (ko) 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130042272A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 3차원 반도체 메모리 장치
US9239758B2 (en) 2011-12-16 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor storage device, method for controlling the same and control program
US8984375B2 (en) 2011-12-16 2015-03-17 Kabushiki Kaisha Toshiba Semiconductor storage device, method for controlling the same and control program
US9263153B2 (en) 2011-12-16 2016-02-16 Kabushiki Kaisha Toshiba Semiconductor storage device, nonvolatile semiconductor memory test method, and medium
US8539315B2 (en) 2011-12-16 2013-09-17 Kabushiki Kaisha Toshiba Semiconductor storage device, nonvolatile semiconductor memory test method, and medium
WO2013190878A1 (en) 2012-06-19 2013-12-27 Kabushiki Kaisha Toshiba Storage medium storing control program, method of controlling information processing device, information processing system, and information processing device
US9501230B2 (en) 2012-06-19 2016-11-22 Kabushiki Kaisha Toshiba Storage medium storing control program, method of controlling information processing device, information processing system, and information processing device
US9880766B2 (en) 2012-06-19 2018-01-30 Toshiba Memory Corporation Storage medium storing control program, method of controlling information processing device, information processing system, and information processing device
KR102056893B1 (ko) * 2012-08-24 2019-12-17 에스케이하이닉스 주식회사 반도체 장치
US9190499B2 (en) 2013-03-25 2015-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, capacitance element, and method for manufacturing nonvolatile semiconductor memory device
WO2015132851A1 (ja) * 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9711658B2 (en) 2014-03-03 2017-07-18 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9530793B2 (en) 2014-03-03 2016-12-27 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
JP5819570B1 (ja) * 2014-03-03 2015-11-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9589973B2 (en) 2014-06-10 2017-03-07 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor memory device and method for producing the same
JP5889486B1 (ja) * 2014-06-10 2016-03-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置及びその製造方法
WO2015189916A1 (ja) * 2014-06-10 2015-12-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置及びその製造方法
JP2016048773A (ja) * 2014-08-27 2016-04-07 旺宏電子股▲ふん▼有限公司 半導体装置およびその製造方法
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US11963360B2 (en) 2015-05-26 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108461499A (zh) * 2017-02-21 2018-08-28 三星电子株式会社 三维半导体存储器件及其操作方法
CN108461499B (zh) * 2017-02-21 2024-02-02 三星电子株式会社 三维半导体存储器件及其操作方法
JP2019091871A (ja) * 2017-11-15 2019-06-13 ドシリコン カンパニー，リミテッド フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法

Also Published As

Publication number Publication date
KR101759926B1 (ko) 2017-07-21
TW201104839A (en) 2011-02-01
TWI597821B (zh) 2017-09-01
KR20110010045A (ko) 2011-01-31
JP5566675B2 (ja) 2014-08-06

Similar Documents

Publication Publication Date Title
JP5566675B2 (ja) メモリ半導体装置、その製造方法、及び動作方法
US10825865B2 (en) Three-dimensional semiconductor device
US10716755B2 (en) Method of fabricating semiconductor device
US10763222B2 (en) Three-dimensional semiconductor devices having vertical structures of different lengths
KR102234266B1 (ko) 반도체 장치 및 그 제조 방법
KR101548674B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR101498676B1 (ko) 3차원 반도체 장치
KR101623547B1 (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101539697B1 (ko) 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101807250B1 (ko) 3차원 반도체 장치의 제조 방법
KR101778286B1 (ko) 3차원 반도체 장치의 제조 방법
KR101652829B1 (ko) 수직 구조의 비휘발성 메모리 소자
TW201906142A (zh) 半導體裝置及其製造方法
KR20180119738A (ko) 3차원 반도체 메모리 장치
KR20180102727A (ko) 반도체 장치
KR20160021376A (ko) 반도체 장치
KR20160049159A (ko) 반도체 장치 및 그 제조방법
JP2008244485A (ja) 不揮発性メモリ素子及びその製造方法
JP5389074B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20150033998A (ko) 반도체 장치 및 그 제조 방법
US9947684B2 (en) Three-dimensional semiconductor device
US11706922B2 (en) Method for manufacturing a semiconductor device having a channel layer with an impurity region
KR20150055189A (ko) 반도체 장치 및 그 제조 방법
KR20180068653A (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140618

R150 Certificate of patent or registration of utility model

Ref document number: 5566675

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250